JP2008042209A - トランジスタ及びその製造方法 - Google Patents
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Abstract
【解決手段】バーティカルツインチャネルトランジスタとしてのトランジスタ100は、基板101上に位置する第1及び第2垂直オーバーラップソース/ドレイン対(115,116)と、第1及び第2垂直オーバーラップソース/ドレイン対(115,116)の間で延長する第1及び第2垂直チャンネル領域117と、それぞれ第1及び第2垂直オーバーラップソース/ドレイン領域(115,116)の間で第1及び第2垂直チャンネル領域117と隣接するように位置する第1及び第2絶縁領域(109,112)と、第1及び第2垂直チャンネル領域117上に形成されるチャージトラップ膜を含む第1及び第2ゲート絶縁体110と、第1及び第2ゲート絶縁体110の間に形成されるゲート電極111と、を含む。
【選択図】図1
Description
本発明の他の目的は、上記のトランジスタの製造方法を提供することにある。
前記第1及び第2ゲート絶縁体は、前記ゲート電極の第1及び第2側壁表面、及び底表面の形状にしたがって形成される絶縁膜の反対側に位置する第1及び第2部分を含むことができる。トランジスタは、前記絶縁膜及び前記ゲート電極の下に位置する絶縁領域を更に有することができる。前記第1及び第2ゲート絶縁体にはそれぞれ二つの絶縁膜の間に位置するチャージトラップ膜を有することができる。
本発明の第1実施例によるバーティカルツインチャネルトランジスタを図1に示す。トランジスタ100は、トレンチ107が形成された基板101を有する。第1絶縁領域109は、トレンチ107の底面に位置する。ゲート絶縁膜110は、第1絶縁領域109の上部表面及びこれと隣接するトレンチ107の側壁の形状にしたがって形成される。一実施例によると、ゲート絶縁膜110は、例えば、不揮発性データ保存のためのシャージトラップ膜を含む多層膜を含む多層膜構造である。ゲート電極111は、トレンチ107内でゲート絶縁膜110上に位置する。第2絶縁領域112は、ゲート電極111上に位置する。
本発明の第2実施例によるトランジスタ300を図14に示す。トランジスタ300は、トレンチ309を有する基板301を含む。第1絶縁領域311は、トレンチ309の底面に形成される。多層ゲート絶縁体312は、第1絶縁領域311及び隣接するトレンチ309の側壁上に位置し、第1及び第2酸化膜(313、315)の間に位置する窒化膜314を含む。ゲート電極316は、トレンチ309内のゲート絶縁膜312上に位置する。第2絶縁領域317は、ゲート電極316上に位置する。オーバーラップされるソース/ドレイン領域(320、321)は、ゲート電極316の各側壁上に位置し、それぞれのチャンネル領域323によって連結される。結晶シリコン層間領域304は、オーバーラップされるソース/ドレイン領域(320、321)の間に位置する。層間領域304は、チャンネル長さを増加させ、メモリ動作とかかわってマルチビット(multi−bit)動作を可能にする。
本発明の第3実施例によるトランジスタ400を図27に示す。トランジスタ400は、基板401上に形成されて隣接し、オーバーラップされるソース/ドレイン領域(417、418)を連結する積層された垂直ツインチャンネル419を有する。多層ゲート電極413は、酸化膜(409、411)、及び介在される窒化膜410を含むゲート絶縁膜412上でソース/ドレイン領域(417、418)の間の高さに位置する。第1絶縁領域408は、ゲート電極413のうち、下部に位置するものの下に位置する。第2絶縁領域414は、ゲート電極413の間に位置する。そして、第3絶縁領域414は、ゲート電極413のうち、上部に位置するものの上に位置する。
本発明の第4実施例によるトランジスタ500を図34に示す。トランジスタ500は、垂直チャンネル522によってオーバーラップされるソースドレイン領域(520、521)を含む。ゲート電極511は、ソース/ドレイン領域521の間にゲート絶縁膜510上に位置する。絶縁領域512は、ゲート電極511上に位置する。
本発明の第5実施例によるアレイトランジスタ800を図50に示す。トランジスタ800は、基板801上に垂直チャンネル領域824によって連結されたオーバーラップされるソース/ドレイン(822、823)の積層体を含む。第1及び第2ゲート電極813はそれぞれチャンネル領域824対の間に位置し、酸化膜(809、811)及び介在される窒化膜810を含むゲート絶縁膜によってチャンネル領域824から分離する。第1絶縁領域814は、ゲート電極813の間に位置し、第2絶縁領域814はゲート電極813のうち、最上部のものの上に位置する。
Claims (23)
- 基板上に位置する第1及び第2垂直オーバーラップソース/ドレイン対と、
前記第1及び第2垂直オーバーラップソース/ドレイン対の間で延長する第1及び第2垂直チャンネル領域と、
前記第1及び第2垂直オーバーラップソースドレイン領域の間で前記第1及び第2垂直チャンネル領域と隣接するように位置する第1及び第2絶縁領域と、
前記第1及び第2垂直チャンネル領域上に形成される第1及び第2ゲート絶縁体と、
前記第1及び第2ゲート絶縁体の間に形成されるゲート電極と、を備えることを特徴とするトランジスタ。 - 前記第1及び第2垂直チャンネル領域は、前記オーバーラップソース・ドレイン領域のエッジ部分と隣接することを特徴とする請求項1に記載のトランジスタ。
- 前記第1及び第2チャンネル拡張領域対のオーバーラップされる前記ソース/ドレイン領域、及び隣接する前記第1及び第2垂直チャンネル領域の間に位置する第1及び第2チャンネル拡張領域を更に有することを特徴とする請求項1に記載のトランジスタ。
- 前記第1及び第2ゲート絶縁体は、前記ゲート電極の第1及び第2側壁表面、及び底表面の形状にしたがって形成される絶縁膜の反対側に位置する第1及び第2部分を含むことを特徴とする請求項1に記載のトランジスタ。
- 前記絶縁膜の前記ゲート電極の下に位置する絶縁領域を更に有することを特徴とする請求項4に記載のトランジスタ。
- 前記第1及び第2ゲート絶縁体は、それぞれ二つの絶縁膜の間に位置するチャージトラップ膜を有することを特徴とする請求項1に記載のトランジスタ。
- 前記第1及び第2ソース/ドレイン領域対の上側に位置する第3及び第4ソース/ドレイン領域と、
前記第3及び第4ソース/ドレイン領域対の間に延長する第3及び第4垂直チャンネル領域と、
基板上に位置する第1及び第2垂直オーバーラップソース/ドレイン対と、
前記第1及び第2垂直オーバーラップソース/ドレイン対の間で延長する第1及び第2垂直チャンネル領域と、
前記第1及び第2垂直オーバーラップソース/ドレイン領域の間で前記第1及び第2垂直チャンネル領域と隣接するように位置する第1及び第2絶縁領域と、
前記第1及び第2垂直チャンネル領域上に形成される第1及び第2ゲート絶縁体と、
前記第3及び第4垂直チャンネル領域上に位置する第3及び第4ゲート絶縁体と、
前記第1ゲート電極の上側に位置し、前記第3及び第4ゲート絶縁の間に延長する第2ゲート電極と、
第1及び第2ゲート電極の間に位置する絶縁領域と、をさらに有することを特徴とする請求項1に記載のトランジスタ。 - 前記第1及び第2ソース/ドレイン領域対の外部エッジと隣接し、第1及び第2絶縁領域と隣接する素子分離領域を更に有することを特徴とする請求項1に記載のトランジスタ。
- 前記ソース/ドレイン領域上の一ケ所と反対側に位置する素子分離領域の一側上に形成され、前記トランジスタのゲート電極と平行に延長されるゲートライン構造物を更に有することを特徴とする請求項8に記載のトランジスタ。
- 基板上に介在されたパターンを有し、互いに離隔し、少なくとも一つの犠牲パターンが介在された少なくとも二つの半導体パターンを含む第1及び第2積層体を形成する段階と、
前記第1及び第2積層体の少なくとも一つの犠牲パターン及び少なくとも二つの半導体パターンの両側壁の形状にしたがって形成される第1及び第2垂直半導体膜を形成する段階と、
前記第1及び第2垂直半導体膜上に第1及び第2ゲート絶縁体を形成する段階と、
第1及び第2ゲート絶縁体の間で延長する導電ゲート電極領域を形成する段階と、
介在されたパターンを含む前記第1及び第2積層体から少なくとも一つの犠牲パターンを除去して介在されたパターンを含む積層体の少なくとも二つの半導体パターンの間にギャップを形成する段階と、
前記ギャップの内に絶縁領域を形成する段階と、を含むことを特徴とするトランジスタの形成方法。 - 前記第1及び第2積層体を形成する段階と、
基板上に介在された半導体及び犠牲膜を形成する段階と、
アクティブ領域を定義するトレンチを形成するために、前記半導体及び犠牲膜をパターニングする段階と、
前記トレンチ内にトレンチ素子分離領域を形成する段階と、
前記アクティブ領域内に前記介在された膜を分割するトレンチを形成して互いに離隔する介在されたパターンの第1及び第2積層体を形成する段階と、を含み、
前記介在されたパターンの第1及び第2積層体から少なくとも一つの犠牲パターンを除去する段階は、
少なくとも一つの犠牲パターンを露出させるために介在されたパターンの前記第1及び第2積層体の側壁と隣接するトレンチに相当する部分を除去する段階と、
前記露出された少なくとも一つの犠牲パターンをエッチングする段階と、を含むことを特徴とする請求項10に記載のトランジスタの形成方法。 - 前記アクティブ領域内に前記介在された膜を分離するトレンチを形成する段階は、
前記アクティブ領域で分割された膜上に離隔する第1及び第2マスク領域を形成する段階と、
前記アクティブ領域内に前記分割された膜を前記第1及び第2マスク領域をエッチングマスクを用いてエッチングする段階と、を含み、
第1及び第2垂直半導体膜を形成する段階は、分割するトレンチの露出された表面上に半導体膜を形成する段階と、を含み、
第1及び第2ゲート絶縁体を形成する段階は、前記半導体膜及び前記第1及び第2マスク領域上に第1絶縁膜を形成する段階と、を含み、
前記第1及び第2ゲート絶縁体の間で延長する導電ゲート電極を形成する段階は、介在されたパターンの第1及び第2積層体の間に分割するトレンチ内に導電領域を形成する段階と、を含み、
介在されたパターンの第1及び第2積層体の外部側壁と隣接するトレンチ素子分離膜の部分を除去する段階は、
第1絶縁領域及び導電ゲート電極領域を塗布する第2絶縁膜を形成する段階と、
第1絶縁膜、第2絶縁膜、及び第1及び第2マスク領域の部分を除去するために平坦化して前記トレンチ素子領域及び介在されたパターンの前記第1及び第2積層体の上部パターンを露出させる段階と、を含むことを特徴とする請求項11に記載のトランジスタの形成方法。 - 分割するトレンチの露出された表面上に半導体膜を形成する段階は、エピタキシャル成長によって半導体膜を形成する段階を含むことを特徴とする請求項12に記載のトランジスタの形成方法。
- 第1絶縁膜を形成する段階と、
前記分割するトレンチの底面に前記半導体膜上に絶縁領域を形成する段階と、を含み、
第1絶縁膜を形成する段階は、
前記トレンチの底面に前記絶縁領域上に前記第1絶縁膜を形成する段階と、を含むことを特徴とする請求項12に記載のトランジスタの形成方法。 - 介在された半導体及び犠牲パターンを前記基板上に形成する段階は、第1半導体膜、第1犠牲膜、及び第2半導体膜を順次形成する段階を含み、
前記半導体及び犠牲膜の前記アクティブ領域を定義するトレンチを形成するためにパターニングする段階は、前記第1半導体膜、前記第1犠牲膜、及び前記第2半導体膜を前記トレンチを形成するためにパターニングする段階を含み、
前記介在された膜を分割するトレンチを形成する段階は、介在されたパターンの離隔される第1及び第2積層体を形成するために前記アクティブ領域内の前記第1半導体膜、前記第1犠牲膜、及び前記第2半導体膜を分割するトレンチを形成する段階を含み、前記介在されたパターンの離隔される第1及び第2積層体は、第1半導体パターン、前記第1半導体パターン上の第1犠牲パターン、前記第1犠牲パターン上の第2半導体パターンを含み、
介在されたパターンの第1及び第2積層体から少なくとも一つの犠牲パターンを除去する段階は、前記第1犠牲パターンを露出させるために介在されたパターンの第1及び第2積層体の外部側壁と隣接するトレンチ素子分離領域の部分を除去する段階、及び前記露出された第1犠牲パターンをエッチングする段階を含むことを特徴とする請求項11に記載のトランジスタの形成方法。 - 前記半導体基板上に介在された半導体及び犠牲膜を形成する段階は、第1半導体膜、第1犠牲膜、第2半導体膜、第2犠牲膜、及び第3半導体膜を順次形成する段階を含み、
アクティブ領域を定義するトレンチを形成するために、前記半導体及び犠牲膜をパターニングする段階は、前記トレンチを形成するために第1半導体膜、前記第1犠牲膜、前記第2半導体膜、前記第2犠牲膜、及び前記第3半導体膜をパターニングする段階と、を含み、
前記介在された膜を分割するトレンチを形成する段階は、第1半導体パターン、前記第1半導体パターン上の第1犠牲パターン、前記第1犠牲パターン上の第2半導体パターン、前記第2半導体パターン上の第2犠牲パターン、及び前記第2犠牲パターン上の第3半導体パターンを有する、介在されたパターンの互いに離隔する第1及び第2積層体を形成するために、前記アクティブ領域内の前記第1半導体膜、前記第1犠牲膜、前記第2半導体膜、前記第2犠牲膜、及び前記第3半導体膜を分割するトレンチを形成する段階と、を含み、
前記介在されたパターンの前記第1及び第2積層体から少なくとも一つの犠牲パターンを除去する段階は、
前記第1犠牲パターン及び前記第2犠牲パターンを露出させるために介在されたパターンの前記第1及び第2積層体の外部側壁と隣接するトレンチ素子分離領域の部分を除去する段階と、
前記露出された第1及び第2犠牲パターンを除去する段階と、を含むことを特徴とする請求項11に記載のトランジスタの形成方法。 - 互いに離隔する介在されたパターンの第1及び第2積層体を形成する段階は、
間に少なくとも一つの犠牲パターンを有する少なくとも二つの半導体パターンをそれぞれ有し、互いに離隔する介在されたパターンの第1、第2、第3、及び第4積層体を形成する段階を含み、介在されたパターンの第1及び第2積層体は、介在されたパターンの第3及び第4積層体の間に位置することを特徴とし、
第1及び第2垂直半導体膜を形成する段階は、介在されたパターンの第1、第2、第3、及び第4積層体の側壁の形状にしたがって形成される垂直半導体膜を形成する段階、を含み、
前記第1及び第2垂直半導体膜の前記第1及び第2ゲート絶縁体を形成する段階は、前記垂直半導体膜を塗布する第1絶縁膜を形成する段階、を含み、
前記第1及び第2ゲート絶縁体の間で延長する導電ゲート電極領域を形成する段階は、介在されたパターンの第1及び第2積層体の間のトレンチ内に第1導電領域を形成し、介在されたパターンの第1及び第3積層体の間のトレンチに第2導電領域を形成し、介在されたパターンの第2及び第4積層体の間に第3導電領域を形成する段階、を含み、
介在されたパターンの第1及び第2積層体から少なくとも一つの犠牲パターンを除去する段階は、
第1、第2、第3導電領域、及び前記第1絶縁膜を塗布する第2絶縁膜を形成する段階と、
前記第2絶縁膜、前記第1絶縁膜、及び介在されたパターンの前記第1及び第2積層体の前記第3、及び第3導電領域と隣接する部分を除去して介在されたパターンの前記第1及び第2積層体から少なくとも一つの犠牲パターンを露出させる段階と、
介在されたパターンの前記第1及び第2積層体から露出された少なくとも一つの犠牲パターンをエッチングする段階と、を含むことを特徴とする請求項10に記載のトランジスタの形成方法。 - 前記第1及び第2垂直チャンネル領域を形成する前に前記半導体パターンをドープする段階を更に含むことを特徴とする請求項10に記載のトランジスタの形成方法。
- 前記それぞれのギャップ内に前記絶縁領域を形成する前、前記ゲート電極を形成した後に半導体パターンをドープする段階を更に含むことを特徴とする請求項10に記載のトランジスタの形成方法。
- 前記ギャップ内に前記絶縁領域をそれぞれ形成し、半導体パターンにドープする段階を更に含むことを特徴とする請求項10に記載のトランジスタの形成方法。
- 前記第1及び第2ゲート絶縁体を第1及び第2絶縁膜の間に位置するチャージトラップ膜を更に有することを特徴とする請求項10に記載のトランジスタの形成方法。
- 介在されたパターンの互いに離隔する第1及び第2積層体は、第1半導体パターン、前記第1半導体パターン上の第1犠牲パターン、前記第1犠牲パターン上の第2半導体パターン、前記第2半導体パターン上の第2犠牲パターン、及び前記第2半導体パターン上の第3半導体パターンを含み、
前記介在されたパターンの積層体の少なくとも二つの半導体パターンの間にギャップを形成するために前記介在されたパターンの前記第1及び第2積層体から少なくとも一つの犠牲パターンを除去する段階は、前記第1及び第2犠牲パターンを除去する段階、を含み、
前記ギャップに絶縁領域を形成する段階は、前記第1及び第2半導体パターン、及び前記第2及び第3半導体パターンの間にそれぞれの絶縁領域を形成する段階、を含み、
前記方法は、前記第1及び第3半導体パターン内に形成されたソースドレイン領域の間にチャンネル拡張領域を提供するために前記第1及び第3半導体パターンと相違に前記第2半導体パターンにドープする段階、を含むことを特徴とする請求項10に記載のトランジスタの形成方法。 - 間に少なくとも一つの犠牲膜が介在された少なくとも二つの半導体膜を含む、介在された膜の積層体を形成する段階と、
介在された膜の積層体をパターニングして少なくとも一つの犠牲パターンが間に介在される少なくとも二つの半導体パターンを有する離隔して積層されたパターンの第3及び第4積層体、及び第3及び第4積層体の間に位置する第1及び第2積層体を形成する段階と、
介在されたパターンの第1、第2、第3、及び第4積層体の側壁上に垂直半導体膜を形成する段階と、
前記垂直半導体膜及び介在されたパターンの前記第1、第2、第3、及び第4積層体をカバーするゲート絶縁膜を形成する段階と、
介在されたパターンの第1及び第3積層体の間のゲート絶縁膜上に第1ゲート電極、介在されたパターンの第1及び第2積層体の間のゲート絶縁膜上に第2電極、及び介在されたパターンの第2及び第4積層体の間のゲート絶縁膜上に第3ゲート電極、を形成する段階と、
前記第1、第2、第3ゲート電極、及び前記ゲート絶縁膜パターンをカバーする絶縁膜を形成する段階と、
前記第1及び第3ゲート電極と隣接する前記絶縁膜の部分、前記ゲート絶縁膜、及び前記介在されたパターンの前記第1及び第2積層体の部分を除去して介在されたパターンの第1及び第2積層体内の少なくとも一つの犠牲膜を露出させる段階と、
介在されたパターンの第1及び第2積層体内の露出された少なくとも一つの犠牲膜を除去して半導体膜の間にギャップを形成する段階と、
前記ギャップ内に絶縁領域を形成する段階と、を含むことを特徴とするトランジスタアレイの形成方法。
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