JPH10135414A

JPH10135414A - 半導体記憶装置ならびにその製造方法

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Publication number: JPH10135414A
Application number: JP8283691A
Authority: JP
Inventors: Toshiyuki Mine; 利之峰; Kazuo Yano; 和男矢野; Tomoyuki Ishii; 智之石井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-25
Filing date: 1996-10-25
Publication date: 1998-05-22
Anticipated expiration: 2016-10-25
Also published as: JP3599500B2

Abstract

(57)【要約】【課題】本発明の目的は、小面積で高集積化に適した
単一電子素子、及び半導体記憶装置を、高い歩留まりで
提供することである。【解決手段】絶縁膜を介し平面的に重複するように、
ソース領域とドレイン領域を上下に設け、チャネルを上
下方向に走らせることによりセル面積の縮小を図る。こ
の際、チャネル領域、及びゲート電極の加工を容易にす
るため、埋め込み絶縁膜に孔パターンを作製し、その中
に素子を形成するようにする。【効果】本発明により高集積化、低消費電力の単一電
子素子、ならびに半導体記憶装置が高い歩留まりで実現
でき、システムの低消費電力化、小型化に顕著な効果が
ある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に係り、特に半導体記憶装置を用いた
単一電子メモリの構造、およびその製造方法に関する。

【０００２】

【従来の技術】電子１一つでも動作する単一電子素子
は、究極の電子素子として期待されているが、数多くの
研究が行われてきたにもかかわらず極低温でしか動作し
ないという大きな障害があった。１９９３年、日立の矢
野等は、世界に先駆け超薄膜多結晶Ｓiトランジスタを
用いた単一電子素子(単一電子メモリも含め)の室温動作
に成功した(IEEE International Electron Devices Mee
ting 1993, 541 (1993))。以下、図を用いて矢野等が開
発した単一電子メモリの構造とその製造方法を説明す
る。

【０００３】図２４に超薄膜多結晶Ｓiトランジスタの
平面図(a)、及びA-A’断面図(b),(c)を示す。先ず最初
に、単結晶Ｓi基板601を熱酸化して５００ｎｍのＳiＯ₂
膜602を形成した後、減圧化学気相成長法(以下ＬＰ-Ｃ
ＶＤ法という)により、５０ｎｍのＳiＯ₂膜603を堆積す
る。続いて、モノシラン(ＳiＨ₄)とフォスフィン(Ｐ
Ｈ₃)を用いたＬＰ-ＣＶＤ法により、リンを含んだ多結
晶Ｓi膜604を５０ｎｍ堆積した後、周知のリソグラフィ
ー及びドライエッチング技術により、上記リンドープ多
結晶Ｓi膜604を所望の形状に加工してソース604(a)、ド
レイン配線604(b)を形成する。

【０００４】続いて、約５００℃の温度でモノシランの
熱分解を用いたＬＰ-ＣＶＤ法によりチャネル層605とな
る非晶質Ｓi膜を約４ｎｍ堆積した後、ＳiＯ₂膜606を約
１０ｎｍ連続して堆積する。ここで、非晶質Ｓi膜はＳi
Ｏ₂膜606を堆積する温度(７５０℃)において多結晶Ｓi
膜605に変換される。上記ＳiＯ₂膜606は、ゲート絶縁膜
の一部として作用するが、後にチャネル層605を加工す
る際の保護膜としての役割も担っている。

【０００５】超薄膜多結晶Ｓiをチャネル層とする単一
電子メモリの特性、すなわち、しきい値シフト量、及び
電荷保持時間は、上記チャネル多結晶Ｓi膜605の膜厚が
薄いほど望ましく、具体的には５ｎｍ以下であることが
好ましい。次に、電子線(ＥＢ)リソグラフィー及びドラ
イエッチング法により、上記超薄膜多結晶Ｓi膜605、及
びＳiＯ₂膜606を所望の形状に加工してチャネル層605を
形成する(図24(b))。

【０００６】次にＣＶＤ法により、ゲート絶縁膜607と
なる約３０ｎｍのＳiＯ₂膜607を堆積した後、リンを含
んだ多結晶Ｓi膜608を約１００ｍ堆積する。最後に、リ
ソグラフィー及びドライエッチング法により、上記リン
ドープ多結晶Ｓi膜608を所望の形状に加工してゲート電
極配線608(ワード線608)とする(図２４(c))。

【０００７】超薄膜多結晶Ｓi膜を用いた単一電子メモ
リは、１つのトランジスタで記憶素子が構成されるた
め、セル面積を非常に小さくできる。図２４(a)は、単
一電子メモリのメモリアレーの平面図に示したものであ
る。隣接するトランジスタのソース配線604(a)を共通と
した、共通ソース線レイアウトを用いている。本図にお
いては、各メモリセルのデータ線(ドレイン配線)をＤ1
〜Ｄ5で、共通ソース線(ソース配線)をＳ1〜Ｓ4で、ま
た、ワード線(ゲート電極)をＷ1，Ｗ2で示している。図
に示すように、最小化工寸法０.２μｍのデザインルー
ルでメモリセルを試作した場合、４ビットで０.９６μ
ｍ²(２.４×０.４μｍ)の投影面積、すなわち０.２４μ
ｍ²で１ビットを実現できる。

【０００８】

【発明が解決しようとする課題】現状の単一電子メモリ
は、動作速度に関してはＳＲＡＭやＤＲＡＭに比べ２〜
３桁程度遅いものの、不揮発性であること、メモリセル
構造が簡素で従来プロセスがそのまま適用できること、
及び極限まで微細化しても動作可能である等、従来の半
導体メモリに比べ大きな利点を有する。従って、将来の
半導体メモリの中でも、最も高集積化に適した半導体メ
モリといえる。

【０００９】しかし、現状のメモリセル構造は平面構
造、すなわちにソース、ドレイン配線を同層で形成する
プロセスであるため、セルサイズはＤＲＡＭ等と同様に
最小加工寸法で律速される。つまり、現状の構造では、
ＤＲＡＭの３〜４倍程度の集積度が限界(同じデザイン
ルールを用いた場合)であり、極限まで微細化しても動
作可能という単一電子メモリの特徴を十分に活かすこと
ができない。

【００１０】一方、ＥＢリソグラフィーを適用すれば更
なる微細化、具体的には０.０５〜０.１μｍの加工も可
能であるが、ＥＢリソグラフィーの多数回使用は量産性
の面で実現性に欠ける。従って、単一電子メモリを現状
の平面セル構造で大量生産する際には、エキシマレーザ
リソグラフィーで実現可能な最小加工寸法(約０.１５μ
ｍ)が高集積化を阻む一つの障壁になると予想される。

【００１１】すなわち、量産性の高い光リソグラフィー
を用いて如何にセル面積を縮少するかが、単一電子メモ
リを汎用メモリとして用いる際の重要課題の一つとな
る。

【００１２】

【課題を解決するための手段】上記課題はセル構造の立
体化、すなわち絶縁膜を介してソース、ドレインのレイ
アウトを平面的に重複させることによって達成できる。
また、その立体セル構造において、平面的に重複した隣
接するソース、ドレイン積層配線間を絶縁膜で埋め込み
平坦化した後、ソース、ドレイン配線側壁部が露出する
孔パターンを形成し、その中にメモリセルを形成するこ
とで、高段差上でのチャネル層、及びゲート電極の加工
を容易にすることが可能となる。

【００１３】具体的には、チャネル長に相当する厚さの
絶縁膜を介して平面的に重複するソース、ドレイン積層
配線を形成する工程と、隣接する積層配線間を絶縁膜で
埋め込む工程と、上記平面的に重複したソース、ドレイ
ン積層配線の側壁部が露出する孔パターンを形成する工
程と、チャネル層及び保護絶縁膜を堆積した後、異方性
全面ドライエッチングにより、自己整合的に孔パターン
側壁部のみにチャネル層を残す工程と、ゲート絶縁膜及
びゲート電極を形成する工程により、孔パターン内だけ
にメモリセルを形成することが可能となる。

【００１４】また、孔パターン内のソース配線とドレイ
ン配線を絶縁分離している絶縁膜、すなわちチャネル層
の下地となる絶縁膜の側壁部を、ソース、ドレイン配線
側壁部エッジより、所望の長さだけ後退させた後、チャ
ネル層の堆積及び異方性全面ドライエッチングを行うこ
とでソース、ドレイン間のみにチャネル層を形成するこ
とが可能となる。

【００１５】以上記述したように、メモリセル構造を立
体化することで、データ線(ドレイン配線)とワード線
(ゲート配線)の交点にメモリセルを形成することが可能
となり、従来の平面構造に比べ約７０％にセル面積を縮
少できる。また、データ線とワード線の交点に２つのメ
モリセルを形成する構造、すなわち縦方向に、ドレイン
配線１／共通ソース配線／ドレイン配線２構造にするこ
とにより、セル面積を平面構造の約３５％に縮少でき
る。

【００１６】しかし、単純にセル構造を縦型にすると、
高段差上でのチャネル層、及びゲート電極配線の加工に
問題が生じる。その具体的例を図２５を用いて説明す
る。図２５(a)、(b)は、レジスト708をマスクとしてチ
ャネル層707(多結晶Ｓi)をエッチングしたときの理想的
な図を示したものである。ソース配線703とドレイン配
線705が、チャネル長に相当する厚さの絶縁膜704を介し
て平面的に重複するように配置され、その積層配線の片
側の側壁部にチャネル多結晶Ｓi膜707を形成すれば、セ
ル面積を大幅に減少できる。しかし、このような形状に
おいてはチャネル多結晶Ｓi膜707の加工が非常に困難と
なる。通常Ｓi膜の加工に用いられている異方性ドライ
エッチングは横方向のエッチングが殆ど進行しないた
め、チャネルＳi707を完全に除去するには、段差の高さ
に対応するだけのオーバエッチングが必要となる。しか
し、オーバエッチングを行なっても、薄い多結晶Ｓi膜
の垂直段差上の加工は非常に困難で、同図(c)に示した
ようにエッチング残りが生じる。一方、横方向のエッ
チングも進行する等方性ドライエッチング方によれば、
チャネル多結晶Ｓi膜707と同じ材料で形成されているソ
ース703、ドレイン配線705が大幅にエッチングされる不
良が生じる(図２５(c))。更に、チャネル加工後に行な
うゲート電極配線形成においても、高段差上の加工は非
常に困難で、エッチ残り等は、ゲート間短絡等の致命傷
となる。

【００１７】本発明によればチャネル層の全面ドライエ
ッチングにより、自己整合的に孔パターンの側壁部だけ
にチャネルを形成できるので、上記したチャネル層形成
に伴う問題は生じない。また、ゲート電極配線の加工に
おいても、高段差上での加工を回避できるので、エッチ
残りなどの問題は生じない。

【００１８】

【発明の実施の形態】

（実施例１）本発明の第１の実施例を図１〜図７を用い
て説明する。先ず図２(a)において、最初にＰ型、(100)
単結晶Ｓi基板101を1000℃の水蒸気雰囲気中で熱酸化し
て、厚さ５００ｎｍのＳiＯ₂膜102を形成した後、化学
気相成長法(以後ＣＶＤ法という)により、厚さ５０ｎｍ
のリン(Ｐ)を高濃度に含んだリンドープ多結晶Ｓi膜10
3、１５０ｎｍのＳiＯ₂膜104、８０ｎｍのリンドープ多
結晶Ｓi膜105、及び１００ｎｍのＳiＯ₂膜106を順次堆
積する。上記リンドープ多結晶Ｓi膜103,105のリン濃度
は、３×１０²⁰/ｃｍ³とした。また、堆積には原料ガス
としてモノシラン(ＳiＨ₄)とフォスフィン(ＰＨ₃)を用
い、６２０℃の温度で堆積を行った。またＳiＯ₂膜104,
106は、モノシラン(ＳiＨ₄)と亜酸化窒素(Ｎ₂Ｏ)を原料
ガスとして用い、７５０℃の温度で堆積を行った。

【００１９】次にクリプトンフロライド(ＫrＦ)エキシ
マレーザリソグラフィー及びドライエッチング法を用い
て、上記ＳiＯ₂膜106／リンドープ多結晶Ｓi膜105／Ｓi
Ｏ₂膜104／リンドープ多結晶Ｓi膜103からなる積層膜の
パターンニングを行い、幅０.２μｍ、間隔０.３μｍの
ライン／スペースを形成する(図２(a))。ここで、最下
層のリンドープ多結晶Ｓi配線103は単一電子メモリのソ
ース配線103、またＳiＯ₂膜104を介して形成された上層
のリンドープ多結晶Ｓi配線105はドレイン配線105とな
る。ここでは、下層をソース配線、上層をドレイン配線
としたが、ソース、ドレイン配線は上下逆であっても特
に問題は無い。以後、上記ソース／ドレイン積層膜の配
線を積層配線110と記す。

【００２０】次にＣＶＤ法により、厚さ２５０ｎｍのＳ
i₃Ｎ₄膜107を堆積する(図２(b))。Ｓi₃Ｎ₄膜107の堆積
は、ジクロルシラン(ＳiＨ₂Ｃｌ₂)とアンモニア(ＮＨ₃)
を原料ガスとして用い、７７０℃の温度で堆積を行っ
た。

【００２１】次にドライエッチング法により、積層配線
110最上層のＳiＯ₂膜106表面が露出するまで上記Ｓi₃Ｎ
₄膜107の全面エッチバックを行い、積層配線110間をＳi
₃Ｎ₄膜107で埋め込み表面を平坦化する(図２(c))。本実
施例では、上記埋め込み絶縁膜107のエッチングにドラ
イエッチング法を適用したが、化学機械研磨(ＣＭＰ)法
を用いた場合、更に良好な平坦性が得られた。

【００２２】次に、図３(a)平面図に示したように、積
層配線110の片方の側面が露出するように、長方形のレ
ジスト孔パターン108を形成した後、ドライエッチング
法によりＳi₃Ｎ₄膜107のエッチングを行う(図３(b))。
本実施例では、上記レジスト孔パターン108を電子線(Ｅ
Ｂ)リソグラフィーを用いて形成し、長辺長を０.２５μ
ｍ、短辺長を０.１μｍとした。図３(b)に示したよう
に、積層配線110の最上層にはＳi₃Ｎ₄膜107エッチング
のマスクとなるＳiＯ₂膜106が存在するため、実際には
Ｓi₃Ｎ₄膜107だけがエッチングされ、孔パターン109の
側壁部には、ソース103、ドレイン配線105、及びＳiＯ₂
104膜の側壁部が露出する構造になる。

【００２３】次に、上記レジストパターン108の除去、
及び基板表面の洗浄を行った後、ＣＶＤ法によりチャネ
ル層111となる３ｎｍの非晶質Ｓi膜、チャネル保護膜と
なる１０ｎｍのＳiＯ₂膜112を順次堆積する。本実施例
においては、上記非晶質Ｓi膜の堆積にモノシラン(Ｓi
Ｈ₄)ガスを用い、４８０℃、８０Ｐaの条件で堆積を行
った。なお、上記非晶質Ｓi膜は保護膜となるＳiＯ₂膜1
12を堆積する温度(７５０℃)において、多結晶Ｓi膜111
に変換される(図３(c))。ここで重要なことはチャネル
多結晶Ｓi膜111の膜厚であり、十分なしきい値シフトを
得るには、膜厚は薄いほど好ましく、我々の検討によれ
ば５ｎｍ以下の領域で良好な特性が得られた。

【００２４】次に異方性ドライエッチング法により、上
記ＳiＯ₂膜112及びチャネル多結晶Ｓi膜111を順次エッ
チングする。異方性ドライエッチングによれば横方向の
エッチングは殆ど進行しないため、図４(a)及び図４(b)
に示したように、孔パターン109の側壁部だけにチャネ
ル多結晶Ｓi膜111とＳiＯ₂膜112が残る構造となる。チ
ャネル多結晶Ｓi膜111は図４(b)に示したように、絶縁
膜104(本図ではＳiＯ₂膜104)を介してソース配線103側
壁部とドレイン配線105側壁部に接続される。

【００２５】次にゲート絶縁膜113となる１５ｎｍのＳi
Ｏ₂膜113をＣＶＤ法により堆積する図４(c)。本実施例
では、チャネル多結晶Ｓi膜111の保護膜として形成した
ＳiＯ₂膜112もゲート絶縁膜の一部となるが、ゲート絶
縁膜113形成前に、希フッ酸水溶液により、上記ＳiＯ₂
膜112を除去してもかまわない。

【００２６】次にゲート電極114となる、１５０ｎｍの
リンドープ多結晶Ｓi膜114をＣＶＤ法により堆積した
後、ＫrＦエキシマレーザリソグラフィー及びドライエ
ッチング法により上記リンドープ多結晶Ｓi膜114を所定
の形状に加工してゲート電極配線線114とする(図１(a),
(b))。

【００２７】本実施例においては、ゲート電極配線配線
114としてリンを高濃度に含んだリンドープ多結晶Ｓi膜
114を用いたが、その上にタングステン(Ｗ)やチタン(Ｔ
i)等を形成した積層膜やそれらのシリサイド膜、また
は、４塩化チタン(TiCｌ₄)とアンモニア(ＮＨ₃)を原料
がスとする、ＣＶＤ法で形成したチタンナイトライド
(ＴiＮ)を用いた場合、更なる低抵抗化が図れた。

【００２８】本発明におけるゲート電極配線配線114の
加工は、図１(a)、図１(b)に示したように、孔パターン
109を覆い平坦部上で行うため、エッチング残り等の不
良が殆ど生じることがない。また、この後の工程におい
ても、ゲート電極配線の膜厚程度の段差しかないので、
ワード線、データ線等の配線形成工程における短絡等の
不良も防止することができる。

【００２９】図１(c)は、平面図である図１(a)のＡ部を
拡大して示した図である。メモリセルは孔パターン内10
9の側壁部に形成されることになるが、チャネルはソー
ス配線103とドレイン配線104の距離が最も短い部分、す
なわち積層配線110とチャネル多結晶Ｓi膜111が接触す
る領域に形成される(図１(c)の実効チャネル幅と記載し
た部分)。

【００３０】次に、単一電子メモリセルのソース／ドレ
イン配線と周辺回路を接続する方法について記述する。
図５(a)は、上述した方法で形成した２つのメモリセル
の平面図を、図５(b)は断面図を示したものである。図
５(b)の断面図は、ゲート電極配線114形成後、ＣＶＤ法
により１００ｎｍのＳiＯ₂膜115を堆積した断面図を示
している。従って、メモリセルの両端(図５(a)のb-b'、
c-c')は図５(c)、図５(d)に示したように、積層配線の
上に、上記ＳiＯ₂膜115を堆積した構造となる。先ず、
エキシマレーザリソグラフィー法によりソース配線103
を取り出すための孔パターン116を形成した後、ドライ
エッチング法によりＳiＯ₂膜115／ＳiＯ₂膜106／リンド
ープ多結晶Ｓi膜105／ＳiＯ₂膜104を順次エッチング
し、ソース配線103表面を露出させる(図６(c))。続い
て、レジストパターンを除去した後、ドレイン配線105
を取り出すための孔パターン117を形成する。次に、ド
ライエッチング法によりＳiＯ₂膜115／ＳiＯ₂膜106をエ
ッチングし、ドレイン配線105表面を露出させる(図６
(d))。本実施例においては、上記孔パターンの直径を
０.３５μｍとした。

【００３１】次にＣＶＤ法により８０ｎｍのＳiＯ₂膜11
8を堆積した後、異方性ドライエッチング法により上記
ＳiＯ₂膜118をエッチングして、孔パターン116,117側壁
部にＳiＯ₂膜118のサイドウォールを形成する。このエ
ッチングにより、再びソース配線103、及びドレイン配
線105表面を露出させる。次に、希フッ酸水溶液で、ソ
ース103／ドレイン配線105表面の自然酸化膜を除去した
後、ＣＶＤ法によりリンを高濃度に含んだリンドープ多
結晶Ｓi膜119を１５０ｎｍ堆積する。最後に、上記リン
ドープ多結晶Ｓi膜を所定の形状に加工して、ソース線1
19(a)、及びデータ線119(b)とする(図７）。

【００３２】本実施例においては、メモリセルに接続す
るソース線119(a)やデータ線119(b)としてリンを高濃度
に含んだリンドープ多結晶Ｓi膜119を用いたが、その上
にタングステン(Ｗ)やチタン(Ｔi)等を形成した積層膜
やそれらのシリサイド膜、または、４塩化チタン(TiCｌ
₄)とアンモニア(ＮＨ₃)を原料がスとする、ＣＶＤ法で
形成したチタンナイトライド(ＴiＮ)を用いても同様の
結果が得られた。

【００３３】また、本実施例では図示していないが、ド
レイン配線105に直行するゲート電極配線114に接続する
コンタクト孔を形成すれば、ソース線(a)、データ線119
(b)と同時にワード線も一括して形成することができ
る。

【００３４】（実施例２）次に、図８、図９を用いて本
発明の第２の実施例を説明する。単結晶Ｓi基板201を熱
酸化して５００ｎｍのＳiＯ₂膜202を形成した後、実施
例１に示した方法で、ＳiＯ₂膜206／ドレイン配線205／
ＳiＯ₂膜204／ソース配線203からなる積層配線210、埋
め込み絶縁膜207、及び孔パターン209を形成する。次
に、ＣＶＤ法により５ｎｍの非晶質Ｓi膜、及び５ｎｍ
のＳiＯ₂膜212を順次堆積する。非晶質Ｓi膜の堆積に
は、窒素で２０％に希釈したＳiＨ₄を用い、温度４８０
℃、圧力、８０Ｐaの条件で形成を行なった。なお、上
記非晶質Ｓi膜は、ＳiＯ₂膜212を堆積する温度(７５０
℃)において、多結晶Ｓi膜211に変換される。

【００３５】次に、異方性ドライエッチング法により上
記ＳiＯ₂膜212／多結晶Ｓi膜211を、各膜厚分だけ全面
エッチングして、孔パターン209の側壁部だけにＳiＯ₂
膜212／多結晶Ｓi膜211を残す(図８(b))。続いて、希フ
ッ酸水溶液により、チャネル多結晶Ｓi膜211上のＳiＯ₂
膜212を、２ｎｍエッチングして３ｎｍに薄膜化する(図
８(b))。

【００３６】次に、ＣＶＤ法により微小なＳi粒213を全
面に堆積する。ここでは、ヘリウム(Ｈe)で１０％に希
釈したＳiＨ₄を用い、温度５８０℃、圧力、２０Ｐaの
条件で形成を行なった。ＳiＨ₄による多結晶Ｓi膜の堆
積は、下地表面に形成されるＳiの核を中心に成長が始
まる。この核生成密度は、堆積温度、堆積圧力と相関が
あり、薄い連続を得るには低温、高圧力の条件が好まし
い。これに対し、微小なＳi粒を得るには核生成密度を
小さくする条件、すなわち高温、低圧力で堆積すれば連
続膜にならず、微小なＳiの粒が形成される。また、Ｇe
Ｈ₄を少量添加することにより、より核生成密度は小さ
くなり、微小なＳiＧeの粒を形成することが可能となる
(図８(c))。

【００３７】次にＣＶＤ法によりゲート絶縁膜214とな
る、２０ｎｍのＳiＯ₂膜214、及びゲート電極215となる
リンドープ多結晶Ｓi膜215を順次堆積した後、上記リン
ドープ多結晶Ｓi膜215を所定の形状に加工して、ゲート
電極配線215とする(図９(b))。 (図９(c))に、(図９
(b))断面図Ｂ部の拡大図を示す。チャネル多結晶Ｓi膜2
11は、ソース配線203とドレイン配線205を縦方向に絶縁
分離している絶縁膜204の側壁部に形成され、ソース20
3、ドレイン配線205の側壁部に接続される。また、微粒
Ｓi213は、トンネル絶縁膜212となる３ｎｍのＳiＯ₂膜2
12上に形成され、さらにゲート絶縁膜214となるＳiＯ₂
膜214で覆われている。

【００３８】本実施例で作製した単一電子素子において
は、ゲート電極215に電圧を印加していくと微細幅のチ
ャネルがチャネル多結晶Ｓi膜211内に形成される。更に
電圧を印加していくと、チャネルから電子がはじき出さ
れ、微粒Ｓi213内に捕獲される。即ち、微粒Ｓi213は、
キャリア閉じ込め領域として作用する。電子が微粒Ｓi2
13に捕獲されると、クーロン反発力によりチャネルに電
流が流れなくなる。従って、微粒Ｓi213内のキャリアの
有無により情報を記憶することが可能となる。

【００３９】本発明で重要なことは、微粒Ｓi213とチャ
ネル多結晶Ｓi膜211を分離しているトンネル絶縁膜212
の膜厚、微粒Ｓi213の直径、及び微粒Ｓi213の間隔(面
密度)である。トンネル絶縁膜212が厚くなるとキャリア
の注入時間の増大、及びしきい値シフト量の減少を招
く。本実施例では、上記トンネル絶縁膜212の膜厚が、
５ｎｍ以下の領域で良好な結果を得た。

【００４０】一方、微粒Ｓi213の直径は、電荷保持時間
の面から小さいほど好ましい。また、微粒Ｓi213の間隔
もキャリア注入時間のバラツキを抑制する上で小さいほ
ど好ましい。本実施例では、上記微粒Ｓi213の直径、及
びその間隔が１０ｎｍ以下の領域で良好な特性を示し
た。

【００４１】（実施例３）次に、図１０〜図１２を用い
て本発明の第３の実施例を説明する。実施例１と同様
に、Ｐ型、(100)単結晶Ｓi基板301を水蒸気雰囲気中で
熱酸化して５００ｎｍのＳiＯ₂膜302を形成した後、Ｃ
ＶＤ法により共通ソースプレート303となる８０ｎｍの
リンドープ多結晶Ｓi膜303を堆積する。次に、リソグラ
フィーとドライエッチング法により上記リンドープ多結
晶Ｓi膜303を所定の形状にパターンニングする。続い
て、ＣＶＤ法により１５０ｎｍのＳiＯ₂膜304、ドレイ
ン配線305となる５０ｎｍのリンドープ多結晶Ｓi膜30
5、及び５０ｎｍのＳi₃Ｎ₄膜306を順次堆積する。次
に、上記Ｓi₃Ｎ₄膜306、及びリンドープ多結晶Ｓi膜305
を周知の方法で所定形状にパターンニングしてドレイン
配線305を形成した後、ＣＶＤ法により３０ｎｍのＳiＯ
₂膜307の堆積を行う。本実施例においては、複数のメモ
リセルがソース線303を共用する構造、すなわち共通ソ
ース線構造とするために、ソース線303をプレート状に
加工している(図１０(a),(b))。

【００４２】次に、図１０(a)平面図に示したように、
ドレイン配線305の片側だけが露出するように、長方形
のレジスト孔パターン308を形成した後、ドライエッチ
ング法によりＳiＯ₂膜304、及び共通ソースプレート303
のエッチングを行う。本実施例では、上記レジスト孔パ
ターン308を電子線(ＥＢ)リソグラフィーを用いて形成
し、長辺長を０.２μｍ、短辺長を０.１μｍとした(図
１０(c))。

【００４３】次に、実施例１に示した方法で、チャネル
多結晶Ｓi膜311、及び保護膜312となるＳiＯ₂膜312を形
成する(図１１(b))。本実施例においては、上記チャネ
ル多結晶Ｓi膜311の膜厚を２.５ｎｍ、ＳiＯ₂膜312を７
ｎｍとした。続いて、異方性ドライエッチング法によ
り、上記ＳiＯ₂膜312、及び多結晶Ｓi膜311のエッチン
グを行い、孔パターン309の側壁部のみにチャネル多結
晶Ｓi膜311を形成する(図１１(a),(c))。

【００４４】次に、ＣＶＤ法によりゲート絶縁膜313と
なる１５ｎｍのＳiＯ₂膜313、及びゲート電極314となる
１００ｎｍのリンドープ多結晶Ｓi膜314を堆積した後、
上記リンドープ多結晶膜314を所定の形状に加工してゲ
ート電極配線314とする(図１２(a),(b))。この後、実施
例１に示した方法で、ソース線、データ線、及びワード
線の形成を行なう。

【００４５】本実施例によれば、ソースプレート303を
用いて複数のメモリセルのソースを共通化しているの
で、ソース線の数を大幅に減少できる。また、共通ソー
スプレート構造にすることで埋込絶縁膜形成工程が不用
となるので、メモリセル間の平坦化工程を大幅に簡略化
できる。

【００４６】（実施例４）次に図１３〜図１６を用いて
本発明の第４の実施例の説明を行う。実施例１では、ド
レイン配線とゲート電極配線の交点に位置する１つの孔
パターン内に１つのメモリセルを配置する構造を形成し
たが、本実施例は１つの孔パターン内に２つのメモリセ
ルを配置するものである。すなわち、中間に共通ソース
線を、その上下に絶縁膜を介して独立した２つのドレイ
ン配線を配置したものである。従って、２つドレイン配
線と１つのソース配線が平面的に重複した構造となり、
実施例１に示した構造の半分のセル面積を実現できる。

【００４７】先ず、Ｐ型、(100)単結晶Ｓi基板401を熱
酸化して、５００ｎｍのＳiＯ₂膜402を形成した後、Ｃ
ＶＤ法により５０ｎｍのリンドープ多結晶Ｓi膜403、１
００ｎｍのＳiＯ₂膜404、５０ｎｍのリンドープ多結晶
Ｓi膜405、１００ｎｍのＳiＯ₂膜406、８０ｎｍのリン
ドープ多結晶Ｓi膜407、及び７０ｎｍのＳiＯ₂膜408を
順次堆積する。次に、ＫrＦエキシマレーザリソグラフ
ィー及びドライエッチング法により、上記ＣＶＤ法で堆
積した積層膜403,404,405,406,407,408を所定の形状に
加工する。図１３(a)に示したように、中間に位置する
リンドープ多結晶Ｓi膜405が共通ソース配線405とな
り、その上下に絶縁膜404,406(本図ではＳiＯ₂膜404,40
6)を介して配置されたリンドープ多結晶Ｓi膜403,407が
それぞれ２つの独立したデータ線403,407(ドレイン配線
403,407)となる。以後、上記積層膜を積層配線410と呼
ぶ。

【００４８】次に、ＣＶＤ法により積層配線410間を埋
め込むためのＳi₃Ｎ₄膜409を２５０ｎｍ堆積する(図１
３(b))。続いてドライエッチング法により、積層配線41
0最上層のＳiＯ₂膜408表面が露出するまで上記Ｓi₃Ｎ₄
膜409を全面エッチバックし、表面の平坦化を行う(図１
３(c))。

【００４９】次に、実施例１で示したように積層配線41
0の片側の側壁部が露出するように、孔レジストパター
ン411を形成した後、埋込絶縁膜であるＳi₃Ｎ₄膜409の
エッチングを行う(図１４(a))。続いて、レジストパタ
ーン411を除去した後、ＣＶＤ法により２.５ｎｍのチャ
ネル多結晶Ｓi膜413、及び７ｎｍのＳiＯ₂保護膜414を
堆積する。この後、異方性ドライエッチング法により上
記ＳiＯ₂膜414／チャネル多結晶Ｓi膜413のエッチング
を行い、孔パターン412側壁部のみにチャネル多結晶Ｓi
膜413を形成する(図１４(c))。

【００５０】次に、ＣＶＤ法によりゲート絶縁膜415と
なる１５ｎｍのＳiＯ₂膜415、及び１００ｎｍのリンド
ープ多結晶Ｓi膜416を堆積した後、リンドープ多結晶Ｓ
i膜416を所定の形状に加工してゲート電極配線416を形
成する。続いて、ＣＶＤ法により８０ｎｍのＳiＯ₂膜41
7を堆積した後、実施例１に示した方法でソース配線405
と２つのドレイン配線403,407の取り出しを行う。但
し、本実施例では１本の積層配線410について、共通ソ
ース線405１本とドレイン配線403,407が２本あるため、
３つコンタクト孔418,419,420が必要になる(図１５)。

【００５１】図１５(a)はソース、ドレイン配線形成後
の平面図を、図１５(b)はメモリセル部の断面図を示し
たものである。また、図１６(a),(b),(c)は、図１５(a)
平面図のb-b'、c-c'、d-d'の断面をそれぞれ示した図で
ある。図１６(b)は、一方のドレイン配線403(最下層の
ドレイン配線403)、図１６(d)は、もう一方のドレイン
配線407(最上層のドレイン配線407)、また図１６(c)
は、共通ソース配線405(中間層)の取り出し部を示して
いる。実施例１に示したように、各配線403,405,407は
側壁絶縁膜421であるＳiＯ₂膜421により、それぞれ絶縁
分離されている。また、各配線403,405,407の取り出し
には、ＣＶＤ法で形成したリンドープ多結晶Ｓi膜422を
用い、所定の形状にパターンニングして、それぞれ共通
ソース線422(b)、及びデータ線422(a),(c)を形成してい
る。

【００５２】本実施例においては、ゲート電極配線416
とワード線の接続に関して図示していないが、実施例１
に示したように、コンタクト孔を一つ増加するだけで、
ソース線、データ線と同一工程でワード線を形成でき
る。

【００５３】（実施例５）次に、図１７〜図２３を用い
て本発明の第５の実施例の説明を行う。単結晶Ｓi基板5
01を熱酸化して５００ｎｍのＳiＯ₂膜502を形成した
後、ＣＶＤ法により５０ｎｍのリンドープ多結晶Ｓi膜5
03、１００ｎｍのＳiＯ₂膜504、５０ｎｍのリンドープ
多結晶Ｓi膜505、５０ｎｍのＳi₃Ｎ₄膜506、及び５０ｎ
ｍの多結晶Ｓi膜507を順次堆積する。次に、位相シフト
を併用したＫrＦエキシマレーザリソグラフィー技術、
及びドライエッチング法により、上記ＣＶＤ法で形成し
た積層膜510(503〜507)をパターンニングして、線幅０.
１５μｍ、間隔０.１５μｍのラインスペースパターン
を形成する(図１７(a),(b))。次に、ＣＶＤ法により２
００ｎｍのＳi₃Ｎ₄膜508を堆積した後、積層配510線最
上層の多結晶Ｓi膜507表面が露出するまで上記Ｓi₃Ｎ₄
膜508のエッチバックを行い、表面を平坦化する(図１７
(a),(c))。

【００５４】次に、図１８(a)に示したように、隣接す
る積層配線510のどちらか一方との中央部に孔レジスト
パターン509を形成する。この際、各積層配線510の片側
の側壁部だけが露出する位置にレジストパターン509を
形成することが重要となる。本実施例では、上記レジス
トパターン509の形成にＥＢリソグラフィー技術を適用
し、短辺の長さ０.１μｍ、長辺の長さ０.２μｍの孔パ
ターン509を形成した。

【００５５】次に、上記孔レジストパターン509をマス
クとして、Ｓi₃Ｎ₄膜508のエッチングを行う。積層配線
510最上層の多結晶Ｓi膜507は、Ｓi₃Ｎ₄膜508エッチン
グ時のマスクとなるので、孔パターン511は隣接する積
層配線510間のＳi₃Ｎ₄膜508だけがエッチングされ、積
層配線側壁部が露出する(図１８)。

【００５６】次に、レジストパターン509を除去した
後、２.５％の希フッ酸水溶液により、積層配線側壁部
のＳiＯ₂膜504をエッチングして、側壁部エッジ511より
ＳiＯ₂膜504側壁表面を約３０ｎｍ後退させる。Ｓi₃Ｎ₄
膜506,508や多結晶Ｓi膜503,505,507は、希フッ酸水溶
液によりほとんどエッチングされないため、孔パターン
511側壁部は、ＳiＯ₂膜504だけがエッチングされ、図１
９に示したようにオーバハング形状となる。

【００５７】次に、ＣＶＤ法によりチャネル層512とな
る２.５ｎｍの非晶質Ｓi膜を堆積する。本実施例におい
ては、非晶質Ｓi膜512の堆積にモノシラン(ＳiＨ₄)を用
い、４８０℃の温度で堆積を行った。モノシランの熱分
解で堆積したＳi膜の段差被覆性は非常に良好で、本実
施例のような、オーバハング形状の下地においても均一
な膜が形成できる(図２０)。

【００５８】次に、異方性ドライエッチング法によりＳ
i膜512、507の全面エッチングを行い、積層配線510最上
層の多結晶Ｓi507、及び孔パターン側壁部の非晶質Ｓi
膜512を除去する。異方性ドライエッチングでは、横方
向のエッチングがほとんど進行しないため、孔パターン
側壁部の非晶質Ｓi膜512が除去されるまでオーバエッチ
ングを行った(図２１)。

【００５９】図２３は、図２１断面図Ｃ部を拡大した図
である。積層配線510最上層の多結晶Ｓi膜507、及び孔
パターン側壁部の非晶質Ｓi膜512は、上記オーバエッチ
ングにより除去されるが、積層配線510エッジよりフッ
酸エッチングで後退させたＳiＯ₂膜504の側壁部にある
非晶質Ｓi膜512は、ドレイン配線505となる多結晶Ｓi膜
505がエッチングのひさしとなるためエッチングされな
い。従って、自己整合的にソース503、ドレイン505間に
チャネルＳi膜512が形成されることになる。同図に示し
たように、異方性ドライエッチングのイオン種は、ウェ
ーハの垂直面に対し２〜５°の角度で入射される。従っ
て、絶縁膜504(本図ではＳiＯ₂膜504)の膜厚をｄ、イオ
ンの入射角度をθとした場合、側壁エッジ部からの横方
向のエッチング量ΔＸは、ΔＸ＝ｄ・tanθとなる。すな
わち、絶縁膜の後退長さＸを、Ｘ≫ΔＸとすれば、自己
整合的にチャネル膜を形成することが可能となる。

【００６０】本実施例ではＳiＯ₂膜504の膜厚がｄ＝１
００ｎｍであるので、ΔＸ＝８.７５ｎｍ(θ=5°)とな
る。従って、約１０ｎｍ以上パターンエッジより後退さ
せれば、オーバエッチングを行ってもチャネルＳi膜512
がエッチングされることはない(本実施例ではＸ≒３０
ｎｍ)。

【００６１】次に、ＣＶＤ法によりゲート絶縁膜513と
なる１５ｎｍのＳiＯ₂膜513、及びゲート電極514となる
１００ｎｍのリンドープ多結晶Ｓi膜514を堆積する。非
晶質Ｓi膜512は、上記ＳiＯ₂膜513堆積の際に多結晶Ｓi
膜512となる。最後に、位相シフトによるＫrＦエキシマ
レーザリソグラフィー、及びドライエッチング法により
上記リンドープ多結晶Ｓi膜514を所定の形状に加工して
ゲート配線とする(図２２)。

【００６２】この後、実施例１に示した方法で、ソース
線、データ線、及びワード線を接続し、単一電子素子の
形成を終了する。

【００６３】

【発明の効果】本発明によれば、小面積で高集積化に適
した単一電子素子、及び半導体記憶装置を高い歩留まり
で提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す平面図と断面図。

【図２】本発明の第１の実施例を示す断面図。

【図３】本発明の第１の実施例を示す平面図と断面図。

【図４】本発明の第１の実施例を示す平面図と断面図。

【図５】本発明の第１の実施例を示す平面図と断面図。

【図６】本発明の第１の実施例を示す平面図と断面図。

【図７】本発明の第１の実施例を示す平面図と断面図。

【図８】本発明の第２の実施例を示す平面図と断面図。

【図９】本発明の第２の実施例を示す平面図と断面図。

【図１０】本発明の第３の実施例を示す平面図と断面
図。

【図１１】本発明の第３の実施例を示す平面図と断面
図。

【図１２】本発明の第３の実施例を示す平面図と断面
図。

【図１３】本発明の第４の実施例を示す断面図。

【図１４】本発明の第４の実施例を示す平面図と断面
図。

【図１５】本発明の第４の実施例を示す平面図と断面
図。

【図１６】本発明の第４の実施例を示す平面図と断面
図。

【図１７】本発明の第５の実施例を示す平面図と断面
図。

【図１８】本発明の第５の実施例を示す平面図と断面
図。

【図１９】本発明の第５の実施例を示す平面図と断面
図。

【図２０】本発明の第５の実施例を示す平面図と断面
図。

【図２１】本発明の第５の実施例を示す平面図と断面
図。

【図２２】本発明の第５の実施例を示す平面図と断面
図。

【図２３】本発明の第５の実施例を示す断面図。

【図２４】従来の構造を示す平面図と断面図。

【図２５】高段差上でのチャネル層形成の問題点を示す
図。

【符号の説明】

101,201,301,401,501,601-------------------単結晶Ｓ
i基板 102,202,302,402,502,602-------------------ＳiＯ₂膜
(Ｓi熱酸化膜) 103,203,303,405,503,604(a)----------------ソース領
域(ソース配線) 105,205,305,403,407,505,604(b)------------ドレイン
領域(ドレイン配線) 111,211,311,413,512,605-------------------チャネル
多結晶Ｓi膜 112,113,214,312,313,414,415,513,606,607---ゲート絶
縁膜 114,215,314,416,514,608-------------------ゲート電
極 213--------微小Ｓi粒 214-------------トンネル
絶縁膜。

Claims

【特許請求の範囲】

【請求項１】ソース配線領域とドレイン配線領域に接続
された薄い多結晶シリコン膜からなるチャネル領域を設
け、該チャネル領域近傍にキャリア閉じ込め領域を有
し、上記キャリア閉じ込め領域にキャリアを保持するこ
とにより、しきい電圧を変化させ記憶を行なう絶縁ゲー
ト型電界効果トランジスタとしての半導体記憶装置にお
いて、上記ドレイン配線領域がチャネルの長さに相当す
る厚さの絶縁膜を介してソース配線領域の上あるいは下
に配置され、該両配線の少なくとも一部が平面的に重複
するドレイン配線／絶縁膜／ソース配線構造、あるいは
ソース配線／絶縁膜／ドレイン配線構造有し、かつ上記
チャネル領域の少なくとも一部がソース、ドレイン配線
領域を縦方向に絶縁分離している絶縁膜の側壁部に形成
されていることを特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置のソース配
線が、隣接するドレイン配線に接続された半導体記憶装
置の共通ソース配線として用いられていることを特徴と
する半導体記憶装置。
【請求項３】ソース配線領域とドレイン配線領域に接続
された薄い多結晶シリコン膜からなるチャネル領域を設
け、該チャネル領域近傍にキャリア閉じ込め領域を有
し、上記キャリア閉じ込め領域にキャリアを保持するこ
とにより、しきい電圧を変化させ記憶を行なう絶縁ゲー
ト型電界効果トランジスタとしての半導体記憶装置にお
いて、２つのドレイン配線領域が、チャネルの長さに相
当する厚さの絶縁膜を介してソース配線領域の上下に配
置され、該ドレイン配線／絶縁膜／ソース配線／絶縁膜
／ドレイン配線の少なくとも一部が平面的に重複する構
造を有し、かつ上記チャネル領域の少なくとも一部がソ
ース配線領域と、２つのドレイン配線領域を縦方向に絶
縁分離している絶縁膜の側壁部に形成されていることを
特徴とする半導体記憶装置。
【請求項４】請求項３記載の半導体記憶装置において、
ソース配線の上下に位置する絶縁膜の膜厚が、同じ膜厚
であることを特長とする半導体記憶装置。
【請求項５】請求項１、３及び４記載の半導体記憶装置
において、ドレイン配線／絶縁膜／ソース配線、又はド
レイン配線／絶縁膜／ソース配線／絶縁膜／ドレイン配
線からなる積層配線を、同一のレジストパターンで加工
することを特長とする半導体記憶装置の形成方法。
【請求項６】請求項２記載の半導体記憶装置において、
ドレイン配線とソース配線を異なるレジストパターンで
加工することを特長とする半導体記憶装置の形成方法。
【請求項７】請求項１から４記載の半導体記憶装置にお
いて、隣接するドレイン配線／絶縁膜／ソース配線から
なる積層配線間、あるいはドレイン配線／絶縁膜／ソー
ス配線／絶縁膜／ドレイン配線からなる積層配線間が絶
縁膜で埋め込まれ、該絶縁膜の一部の側壁部と積層配線
短辺の片側のソースおよびドレイン配線の側壁部が露出
する孔パターンが設けられ、該孔パターン内の側壁部だ
けにチャネル多結晶Ｓｉ膜が形成されていることを特徴
とする半導体記憶装置。
【請求項８】請求項７記載の半導体記憶装置において、
化学気相成長法により積層配線上に絶縁膜を形成した
後、該絶縁膜をエッチングして積層配線間に絶縁膜を埋
め込む工程と、上記絶縁膜にソース、ドレイン配線の片
方の側壁部が露出するような孔パターンを形成する工程
と、化学気相成長法により５ｎｍ以下の膜厚の非晶質Ｓ
ｉ膜を形成した後、該非晶質Ｓi膜を熱処理して多結晶
Ｓi膜に変換させる工程と、上記多結晶Ｓi膜上に化学気
相成長法によりＳiＯ₂膜を形成する工程と、全面異方性
ドライエッチングにより、上記ＳiＯ₂膜と多結晶Ｓi膜
をエッチングして、孔パターンの側壁部だけにＳiＯ₂膜
と多結晶Ｓi膜を残す工程を少なくとも含むことを特長
とする半導体記憶装置の形成方法。
【請求項９】請求項１から４記載の半導体記憶装置にお
いて、隣接するドレイン配線／絶縁膜／ソース配線から
なる積層配線間、あるいはドレイン配線／絶縁膜／ソー
ス配線／絶縁膜／ドレイン配線からなる積層配線間が絶
縁膜で埋め込まれ、該埋め込み絶縁膜、及び互いに隣接
する積層配線短辺の片側のソースおよびドレイン配線の
側壁部が露出する孔パターンが設けられ、該孔パターン
内のドレイン配線とソース配線を絶縁分離している絶縁
膜の側壁部だけにチャネル多結晶Ｓi膜が形成されてい
ることを特徴とする半導体記憶装置。
【請求項１０】請求項９記載の半導体記憶装置におい
て、ドレイン配線とソース配線を絶縁分離している絶縁
膜の側壁部が、該絶縁膜の上部に位置するドレイン配線
ないしソース配線側壁部より、配線の内側の方向に後退
していることを特徴とする半導体記憶装置。
【請求項１１】請求項１０記載の半導体記憶装置におい
て、ドレイン配線とソース配線を絶縁分離している絶縁
膜の側壁部と該絶縁の上部に位置するドレイン配線ない
しソース配線側壁部との距離をΔＸ、絶縁膜の膜厚をｄ
とした場合、 ΔＸ＞０．０８７５・ｄなる構造を有することを特徴
とする半導体記憶装置。
【請求項１２】請求項９から１１記載の半導体記憶装置
において、化学気相成長法により積層配線上に絶縁膜を
形成した後、該絶縁膜をエッチングして積層配線間に絶
縁膜を埋め込む工程と、該埋め込み絶縁膜、及び互いに
隣接する積層配線短辺の片側のソースおよびドレイン配
線の側壁部が露出する孔パターンを形成する工程と、ウ
ェットエッチング法により、ソース配線とドレイン配線
を絶縁分離している絶縁膜をエッチングして、積層配線
パターンエッジから該絶縁膜の側壁部を後退させる工程
と、化学気相成長法により５ｎｍ以下の膜厚の非晶質Ｓ
i膜を形成した後、該非晶質Ｓi膜を熱処理して多結晶Ｓ
i膜に変換させる工程と、全面異方性ドライエッチング
法により上記多結晶Ｓi膜をエッチングして、ソース配
線とドレイン配線を絶縁分離している絶縁膜側壁部だけ
に多結晶Ｓi膜を残す工程を少なくとも含むことを特長
とする半導体記憶装置の形成方法。
【請求項１３】請求項８及び１２記載の半導体記憶装置
の形成方法において、積層配線上に絶縁膜を形成した
後、該絶縁膜をエッチングして積層配線間に絶縁膜を埋
め込む際、上記埋め込み絶縁膜のエッチングを化学機械
研磨法により行なうことを特長とする半導体記憶装置の
形成方法。
【請求項１４】請求項１〜７、９〜１１記載の半導体記
憶装置において、チャネル多結晶Ｓi膜の直上に薄いト
ンネル絶縁膜が形成されており、該トンネル絶縁膜上に
Ｓi微粒子又は、ＳiＧe微粒子が形成されており、該Ｓi
微粒子ないしＳiＧe微粒子はゲート絶縁膜で覆われてお
り、上記微粒子をキャリア閉じ込め領域として用いてい
ることを特徴とする半導体記憶装置。
【請求項１５】請求項１４記載の半導体記憶装置におい
て、キャリア閉じ込め領域となる微粒子の径、及び微粒
子間の距離が１０ｎｍ以下、且つトンネル絶縁膜の膜厚
が５ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項１６】請求項１〜７、９〜１１、１３〜１５記
載の半導体記憶装置において、ドレイン配線とゲート電
極配線の交点に、１つ、ないし２つの素子が形成されて
いることを特徴とする半導体記憶装置。
【請求項１７】請求項記載の１〜７、９〜１１、１３〜
１６半導体記憶装置を複数個配置し、該半導体記憶装置
のゲート電極配線をワード線に、ドレイン配線をデータ
線に、及びソース配線をソース線に接続し、上記半導体
記憶装置の個々の動作をワード線とデータ線によって制
御することを特長とする半導体記憶素子。
【請求項１８】請求項１７記載のワード線、データ線、
及びソース線が所定の形状に加工された、同一導電膜で
あることを特長とする半導体記憶素子。
【請求項１９】請求項１７及び１８記載の半導体記憶装
置において、複数個配置された半導体記憶装置のゲート
電極配線形成後、該ゲート電極配線上に絶縁膜を形成す
る工程と、積層配線のソース、ドレイン配線に対応する
配線表面、及びゲート電極配線表面が、それぞれ露出す
る孔パターンを形成する工程と、化学気相成長法により
絶縁膜を堆積した後、異方性ドライエッチング法によ
り、該絶縁膜の膜厚に相当する厚さのエッチングを行な
い、孔パターンの側壁部だけに絶縁膜を残し、孔底面表
面を露出させる工程と、化学気相成長法により導電膜を
形成する工程と、該導電膜を所定の形状に加工し、ワー
ド線、データ線、及びソース線を一括して形成する工程
を少なくとも含んでいることを特長とする半導体記憶装
置の製造方法。