CN110034119A - 形成竖向延伸的存储器单元串的阵列的方法 - Google Patents

形成竖向延伸的存储器单元串的阵列的方法 Download PDF

Info

Publication number
CN110034119A
CN110034119A CN201811589039.6A CN201811589039A CN110034119A CN 110034119 A CN110034119 A CN 110034119A CN 201811589039 A CN201811589039 A CN 201811589039A CN 110034119 A CN110034119 A CN 110034119A
Authority
CN
China
Prior art keywords
layer body
groove
doping semiconductor
conductiving doping
semiconductor material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811589039.6A
Other languages
English (en)
Other versions
CN110034119B (zh
Inventor
C·豪德
R·M·迈耶
C·E·卡特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110034119A publication Critical patent/CN110034119A/zh
Application granted granted Critical
Publication of CN110034119B publication Critical patent/CN110034119B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请案涉及一种形成竖向延伸的存储器单元串的阵列的方法。所述方法包括直接在金属材料上面形成电耦合到所述金属材料的导电掺杂半导体材料。直接在所述导电掺杂半导体材料上面形成包括垂直交替绝缘层体及字线层体的堆叠。穿过所述堆叠形成到达所述导电掺杂半导体材料的水平伸长的沟槽。通过所述沟槽将所述导电掺杂半导体材料氧化以从其形成直接在金属材料上面的氧化物。提供竖向地沿着所述交替层体延伸的晶体管沟道材料。提供所述字线层体以包括具有对应于个别存储器单元的控制栅极区域的端子端部的控制栅极材料。电荷存储材料介于所述晶体管沟道材料与所述控制栅极区域之间。绝缘电荷通过材料介于所述晶体管沟道材料与所述电荷存储材料之间。电荷阻挡区域介于所述电荷存储材料与所述控制栅极区域中的个别者之间。

Description

形成竖向延伸的存储器单元串的阵列的方法
技术领域
本文中所揭示实施例涉及形成竖向延伸的存储器单元串的阵列的方法。
背景技术
存储器是一种类型的集成电路，且在计算机系统中用于存储数据。存储器可制作成个别存储器单元的一或多个阵列。存储器单元可使用数字线(其也可称为位线、数据线或感测线)及存取线(其也可称为字线)来写入或读取。感测线可沿着阵列的列导电地互连存储器单元，且存取线可沿着阵列的行导电地互连存储器单元。每一存储器单元可通过感测线与存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不存在电力的情况下存储数据达延长的时间段。非易失性存储器常规地指定为具有至少约10年的保持时间的存储器。易失性存储器耗散且因此对其进行刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更少的保持时间。无论如何，存储器单元经配置以按照至少两种不同可选择状态保持或存储存储器。在二进制系统中，所述状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可经配置以存储多于两个层级或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区域的一对导电源极/漏极区域。导电栅极邻近沟道区域且通过薄栅极绝缘体与其分离。将适合电压施加到栅极会允许电流通过沟道区域从源极/漏极区域中的一者流动到另一者。当从栅极移除电压时，会在很大程度上防止电流流动通过沟道区域。场效应晶体管还可包含额外结构(举例来说，可逆地可编程电荷存储区域)作为栅极绝缘体与导电栅极之间的栅极构造的部分。
快闪存储器是一种类型的存储器，且在现代计算机及装置中具有许多用途。举例来说，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。作为另一实例，计算机及其它装置越来越普遍在固态驱动器机中利用快闪存储器来代替常规硬驱动器。作为又一实例，快闪存储器在无线电子装置中较流行，这是因为其使得制造商能够在新的通信协议成为标准化时支持所述新的通信协议，且能够提供使装置远程更新以增强特征的能力。
NAND可为集成快闪存储器的基本架构。NAND单元单位包括串联耦合到存储器单元的串联组合(其中串联组合通常称为NAND串)的至少一个选择装置。NAND架构可配置成包括垂直堆叠的存储器单元的三维布置，所述存储器单元个别地包括可逆地可编程垂直晶体管。可在垂直堆叠的存储器单元下方形成控制电路或其它电路。在蚀刻此其它电路的材料上面的材料时可能会不合意地蚀刻此其它电路的材料，举例来说，垂直堆叠的存储器单元下方的多晶硅下面的此其它电路的硅化物。此可导致电路故障。
发明内容
在一些实施例中，一种形成竖向延伸的存储器单元串的阵列的方法包括直接在金属材料上面形成电耦合到所述金属材料的导电掺杂半导体材料。直接在所述导电掺杂半导体材料上面形成包括垂直交替绝缘层体及字线层体的堆叠。穿过所述堆叠形成到达所述导电掺杂半导体材料的水平伸长的沟槽。通过所述沟槽将所述导电掺杂半导体材料氧化以从其形成直接在所述金属材料上面的氧化物。提供竖向地沿着所述交替层体延伸的晶体管沟道材料。提供所述字线层体以包括具有对应于个别存储器单元的控制栅极区域的端子端部的控制栅极材料。电荷存储材料介于所述晶体管沟道材料与所述控制栅极区域之间。绝缘电荷通过材料介于所述晶体管沟道材料与所述电荷存储材料之间。电荷阻挡区域介于所述电荷存储材料与所述控制栅极区域中的个别者之间。
在一些实施例中，一种形成竖向延伸的存储器单元串的阵列的方法包括直接在金属硅化物上面且直接抵靠所述金属硅化物形成导电掺杂多晶硅。直接在所述导电掺杂多晶硅上面形成包括垂直交替绝缘层体及字线层体的堆叠。穿过所述堆叠且穿过所述导电掺杂多晶硅形成水平伸长的沟槽以将所述沟槽形成为具有包括所述导电掺杂多晶硅的侧壁且向外暴露出所述金属硅化物。通过所述沟槽将所述导电掺杂多晶硅氧化以从其形成直接在所述金属硅化物上面的二氧化硅。所述氧化始终沿着所述导电掺杂多晶硅侧壁形成所述二氧化硅。提供竖向地沿着所述交替层体延伸的晶体管沟道材料。提供所述字线层体以包括具有对应于个别存储器单元的控制栅极区域的端子端部的控制栅极材料。电荷存储材料介于所述晶体管沟道材料与所述控制栅极区域之间。绝缘电荷通过材料介于所述晶体管沟道材料与所述电荷存储材料之间。电荷阻挡区域介于所述电荷存储材料与所述控制栅极区域中的个别者之间。
在一些实施例中，一种形成竖向延伸的存储器单元串的阵列的方法包括直接在金属材料上面形成电耦合到所述金属材料的导电掺杂半导体材料。直接在所述导电掺杂半导体材料上面形成包括垂直交替绝缘层体及字线层体的堆叠。所述绝缘层体包括绝缘第一材料。所述字线层体包括第二材料，所述第二材料具有与所述第一材料的组成不同的组成。向所述交替层体中形成竖向延伸的沟道开口。在所述沟道开口中竖向地沿着所述交替层体形成电荷存储材料。在所述沟道开口中竖向地沿着所述交替层体及所述电荷存储材料形成绝缘电荷通过材料。在所述沟道开口中竖向地沿着所述交替层体及所述绝缘电荷通过材料形成晶体管沟道材料。穿过所述堆叠形成到达所述导电掺杂半导体材料的沟槽。通过所述沟槽将所述导电掺杂半导体材料氧化以从其形成直接在所述金属材料上面的氧化物。相对于所述氧化物及所述绝缘第一材料选择性地蚀刻所述字线层体的所述第二材料。在所述蚀刻期间，无任何所述导电掺杂半导体材料在所述沟槽内向外暴露出。通过所述沟槽向所述字线层体中将控制栅极材料形成为竖向地介于所述交替层体的所述绝缘第一材料之间。所述控制栅极材料具有对应于个别存储器单元的控制栅极区域的端子端部。在所述电荷存储材料与所述控制栅极区域中的个别者之间提供电荷阻挡区域。
在一些实施例中，一种形成竖向延伸的存储器单元串的阵列的方法包括直接在金属材料上面形成电耦合到所述金属材料的导电掺杂半导体材料。直接在所述导电掺杂半导体材料上面形成包括垂直交替绝缘层体及字线层体的堆叠。所述字线层体包括控制栅极材料。向所述交替层体中形成竖向延伸的沟道开口。在所述沟道开口中竖向地沿着所述交替层体形成电荷存储材料。在形成所述电荷存储材料之后，在所述沟道开口中形成绝缘电荷通过材料、接着形成晶体管沟道材料。穿过所述堆叠形成到达所述导电掺杂半导体材料的沟槽。通过所述沟槽将所述导电掺杂半导体材料氧化以从其形成直接在所述金属材料上面的氧化物。提供所述控制栅极材料以具有对应于个别存储器单元的控制栅极区域的端子端部及介于所述电荷存储材料与所述控制栅极区域中的个别者之间的电荷阻挡区域。
按照条例，已在语言上关于结构及方法特征较特定或较不特定描述本文中所揭示的标的物。然而，应理解，由于本文中所揭示的手段包括实例性实施例，因此权利要求书不限于所展示及所描述的特定特征。因此，权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。
附图说明
图1是根据本发明的实施例且穿过图2中的线1-1截取的过程中衬底的一部分的图解性横截面图。
图2是穿过图1中的线2-2截取的视图。
图3是处于在由图1所展示的步骤之后的处理步骤处且穿过图4中的线3-3截取的图1衬底的视图。
图4是穿过图3中的线4-4截取的视图。
图5是处于在由图3所展示的步骤之后的处理步骤处且穿过图6中的线5-5截取的图3衬底的视图。
图6是穿过图5中的线6-6截取的视图。
图7是处于在由图5所展示的步骤之后的处理步骤处且穿过图8中的线7-7截取的图5衬底的视图。
图8是穿过图7中的线8-8截取的视图。
图9是处于在由图7所展示的步骤之后的处理步骤处的图7衬底的视图。
图10是处于在由图9所展示的步骤之后的处理步骤处的图9衬底的视图。
图11是处于在由图10所展示的步骤之后的处理步骤处且穿过图12中的线11-11截取的图10衬底的视图。
图12是穿过图11中的线12-12截取的视图。
图13是如图12中所展示的一部分或衬底的放大图。
图14是处于在由图11所展示的步骤之后的处理步骤处且穿过图15中的线14-14截取的图11衬底的视图。
图15是穿过图14中的线15-15截取的视图。
图16是根据本发明的一实施例的过程中衬底的一部分的图解性横截面图。
图17是处于在由图16所展示的步骤之后的处理步骤处的图16衬底的视图。
图18是如图17中所展示的一部分或衬底的放大图。
图19是根据本发明的一实施例的过程中衬底的一部分的图解性横截面图。
图20是处于在由图19所展示的步骤之后的处理步骤处的图19衬底的视图。
图21是根据本发明的一实施例且穿过图22中的线21-21截取的过程中衬底的一部分的图解性横截面图。
图22是穿过图21中的线22-22截取的视图。
图23是处于在由图22所展示的步骤之后的处理步骤处的图22衬底的视图。
图24是处于在由图23所展示的步骤之后的处理步骤处的图23衬底的视图。
图25是处于在由图24所展示的步骤之后的处理步骤处的图24衬底的视图。
图26是处于在由图25所展示的步骤之后的处理步骤处且穿过图27中的线26-26截取的图25衬底的视图。
图27是穿过图26中的线27-27截取的视图。
具体实施方式
本发明的实施例涵盖形成竖向延伸的存储器单元串的阵列(举例来说，NAND或其外围电路在阵列下(例如，阵列下CMOS)的其它存储器单元的阵列)的方法。本发明的实施例涵盖所谓的“后栅极”或“替代栅极”处理、所谓的“先栅极”处理及独立于何时形成晶体管栅极的无论是现有的还是尚待开发的其它处理。参考图1到15描述第一实例性实施例，其可被视为“后栅极”或“替代栅极”过程。
图1及2展示形成竖向延伸的存储器单元串的阵列12的方法的过程中衬底构造10。衬底构造10包括可包含导电(conductive)/导体(conductor)/导电(conducting)(即，本文中电地)、半导电(semiconductive)/半导体(semiconductor)/半导电(semiconducting)或绝缘(insulative)/绝缘体(insulator)/绝缘(insulating)(即，本文中电地)材料中的任何一或多者的基底衬底11。已在基底衬底11上方竖向地形成各种材料。材料可在图1及2所描绘的材料旁边、竖向向内或竖向向外。举例来说，可在基底衬底11上面、周围或其内的某处提供集成电路的其它经部分或完全制作的组件。还可制作用于操作竖向延伸的存储器单元串的阵列(例如，阵列12)内的组件的控制及/或其它外围电路，且其可或可不完全或部分地在阵列或子阵列内。此外，还可独立、级联或以其它方式彼此相对地制作及操作多个子阵列。在此文档中，“子阵列”也可被视为阵列。
导电掺杂半导体材料16已直接在金属材料14上面形成且电耦合到金属材料14。在一个实施例中且如所展示，导电掺杂半导体材料16与金属材料14彼此直接抵靠且直接电耦合。在一个实施例中，导电掺杂半导体材料16包括导电掺杂多晶硅，基本上由导电掺杂多晶硅组成，或由导电掺杂多晶硅组成，且在一个实施例中，金属材料14包括硅化物(例如硅化钨)，基本上由所述硅化物组成，或由所述硅化物组成。导电材料16、14可包括用于存取及控制将形成于阵列12内的存储器单元的阵列下外围电路的一部分。材料16及14的实例性厚度分别是500埃及900埃。
已直接在导电掺杂半导体材料16上面形成包括垂直交替绝缘层体20及字线层体22的堆叠18。绝缘层体20包括绝缘第一材料24(例如，二氧化硅)。字线层体22包括具有与第一材料24的组成不同的组成的第二材料26(例如，氮化硅，且无论如何可为完全或部分牺牲性的)。已向交替层体20、22中形成竖向延伸的沟道开口25。仅以实例方式，此展示为布置成每行四个开口25的交错行的群组或列。可使用任何替代现有或尚待开发的布置及构造。在本文件中，使用“行”及“列”是为了便于区分特征的一个系列或定向与特征的另一系列或定向，且沿着其已形成或可形成组件。“行”及“列”是关于区域、组件及/或特征的任何系列独立于功能而同义地使用。无论如何，行可为直的及/或弯曲的，及/或相对于彼此平行及/或不平行，列也可如此。此外，行及列可相对于彼此以90°或以一或多个其它角度相交。可以是也可以不是外围电路的部分的其它电路可位于导电掺杂半导体材料16与堆叠18之间。
参考图3及4，已在沟道开口25中竖向地沿着交替层体20、22形成电荷阻挡材料30(即，电荷阻挡块)。材料30可为不同组成层的复合物，举例来说，二氧化硅-氮化硅-二氧化硅。已在沟道开口25中竖向地沿着交替层体20、22及电荷阻挡材料30形成电荷存储材料32。电荷存储材料32可包括任何适合组成，且在某一实施例中，可包括浮动栅极材料(例如，掺杂或未掺杂硅)或电荷陷获材料(例如，氮化硅，金属点等)。已在沟道开口25中竖向地沿着交替层体20、22及绝缘电荷存储材料32形成绝缘电荷通过材料34。以实例方式，电荷通过材料34可为具有夹在两种绝缘体氧化物(例如，二氧化硅)之间的含氮材料(例如，氮化硅)的带隙工程结构。已在沟道开口25中竖向地沿着交替层体20、22及绝缘电荷通过材料34形成晶体管沟道材料36。实例性沟道材料36包含适当掺杂的结晶半导体材料，例如硅、锗及所谓的III/V半导体材料(例如，GaAs、InP、GaP及GaN)中的一或多者。材料30、32、34及36中的每一者的实例性厚度是25埃到100埃。沟道开口25展示为包括径向中心固体电介质材料38(例如，旋涂电介质、二氧化硅及/或氮化硅)。替代地且仅以实例方式，沟道开口25内的径向中心部分可包含孔隙空间(未展示)及/或不具有固体材料(未展示)。
参考图5及6，已穿过堆叠18形成到达导电掺杂半导体材料16(即，至少到达材料16)的沟槽40。在一个实施例中且如所展示，沟槽40是水平伸长的(图5)。
参考图7及8，已通过沟槽40将导电掺杂半导体材料16氧化以从其形成直接在金属材料14上面的氧化物44。在一个实施例中，举例来说，在导电掺杂半导体材料16包括导电掺杂多晶硅的情况下，氧化物44包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。所述氧化可以湿式及/或干式且使用任何现有或尚待开发的氧化方法进行。在一个实例中，此氧化可在1毫托到100托的室压、600℃到1,200℃的衬底温度下且使用包括H2O、O2及N2O中的一或多者的氧化气体通过原位蒸汽产生而发生。还可或替代地(举例来说)在从1托到50托的压力、200℃到500℃的衬底温度、处于从1kW到10kW的功率、偏置或未偏置卡盘且使用O2作为馈送气体来使用远距离等离子体氧化。还可使用干式等离子体氧化，例如使用O2或H2O等离子体、在1托到50托的压力、200℃到500℃的衬底温度、处于1kW到10kW的功率下且利用偏置或未偏置卡盘。在一个实施例中且如所展示，氧化物44未直接抵靠金属材料14。在以下描述的替代实施例中，氧化物可直接抵靠金属材料14。在一个实施例中且如所展示，所述氧化完全跨越个别沟槽40的底部形成氧化物44。在以下描述的其它实施例中，所述氧化仅部分地跨越个别沟槽40的底部形成氧化物。氧化物44可延伸到沟槽40中(未展示)。氧化物材料44的实例性厚度是50埃到200埃。
参考图9，已相对于氧化物44及绝缘第一材料24选择性地蚀刻字线层体22的第二材料26(未展示)。在一个实施例中且如所展示，在蚀刻期间，无任何导电掺杂半导体材料16在沟槽40内向外暴露出。在第二材料26包括氮化硅且第一材料24及氧化物44包括绝缘氧化物(例如，二氧化硅)的情况下，实例性蚀刻化学过程是利用H3PO4作为主要蚀刻剂的液相蚀刻或气相蚀刻。
参考图10，已通过沟槽40向字线层体22中将控制栅极材料48(即，导电材料)形成为竖向地介于交替层体20、22的绝缘第一材料24之间。可使用任何适合导电材料，举例来说，金属材料及/或导电掺杂半导体材料中的一者或两者。
参考图11到13，已从沟槽40移除控制栅极材料48，且在一个实施例中如所展示，还已(举例来说)通过选择性湿式蚀刻或干式蚀刻使控制栅极材料48从沟槽40的径向最内侧表面45横向向后凹陷。此已导致形成控制栅极线29及个别存储器单元56的竖向延伸的串49。在一个实施例中且如所展示，串49形成为垂直的或与垂线成10°以内。
图13中以括号且图11中以虚线轮廓指示存储器单元56的大致位置，其中在所描绘的实例中，存储器单元56为基本上环圈形或环形。控制栅极材料48具有对应于个别存储器单元56的控制栅极区域52的端子端部50。在所描绘的实施例中，控制栅极区域52包括个别控制栅极线29的个别部分。
电荷阻挡区域(例如，电荷阻挡材料30)位于电荷存储材料32与控制栅极区域52中的个别者之间。电荷阻挡块可在存储器单元中具有以下功能：在编程模式中，电荷阻挡块可防止电荷载子从电荷存储材料(例如，浮动栅极材料、电荷陷获材料等)朝向控制栅极传递，且在擦除模式中，电荷阻挡块可防止电荷载子从控制栅极流动到电荷存储材料中。因此，电荷阻挡块可用于阻挡个别存储器单元的控制栅极区域与电荷存储材料之间的电荷迁移。如所展示，实例性电荷阻挡区域包括绝缘体材料30。以进一步实例的方式，电荷阻挡区域可包括电荷存储材料(例如，材料32)的横向(例如，径向)外部分，其中此电荷存储材料是绝缘的(例如，在绝缘电荷存储材料32与导电材料48之间不存在任何不同组成材料的情况下)。无论如何，作为额外实例，在不存在任何单独组成绝缘体材料30的情况下，电荷存储材料与控制栅极的导电材料的界面可足以用作电荷阻挡区域。此外，导电材料48与材料30(如果存在的话)的界面结合绝缘体材料30可一起用作电荷阻挡区域，且替代地或另外，绝缘电荷存储材料(例如，氮化硅材料32)的横向外区域可用作电荷阻挡区域。
图14及15展示后续处理，借此已在沟槽40中形成电介质材料55(例如，二氧化硅)及多晶硅57。替代地，以实例方式，电介质材料可完全填充沟槽40的剩余体积。可使用本文中关于其它实施例所展示及/或描述的任何其它属性或方面。
图5及6展示其中已充分选择性地形成沟槽40(例如，通过蚀刻)以在导电掺杂半导体材料16上停止的实例性实施例。图16展示替代实例实施例构造10a。在适当的情况下，已使用来自上文所描述的实施例的相似编号，其中一些构造差异以后缀“a”或以不同编号予以指示。已向导电掺杂半导体材料16中形成沟槽40a以将沟槽40a形成为具有包括导电掺杂半导体材料16的侧壁41。
参考图17及18，已通过沟槽40a将导电掺杂半导体材料16氧化以从其形成直接在金属材料14上面的氧化物44a。此氧化始终沿着导电掺杂半导体材料侧壁41形成氧化物44a。氧化物44a可延伸到沟槽40a中(未展示)。无论如何，在一个实施例中且如所展示，已仅部分地向导电掺杂半导体材料16中形成沟槽40a，借此在氧化期间，金属材料14不向外暴露出且所述氧化完全跨越个别沟槽40a的底部形成氧化物44a，且在一个实施例中，其中氧化物44a在垂直直线横截面(例如，图17及18的横截面)中具有向上开口的容器形状。后续处理可如上文所描述地发生。可使用本文中关于其它实施例所展示及/或描述的任何其它属性或方面。
图19展示对由图17及18展示的构造的替代实施例构造10b。在适当的情况下，已使用来自上文所描述的实施例的相似编号，其中一些构造差异以后缀“b”或以不同编号予以指示。图19展示已穿过导电掺杂半导体材料16形成沟槽40b(即，个别沟槽40b的部分中的至少一些部分穿过材料16)以向外暴露出金属材料14且形成导电掺杂半导体材料侧壁41b。
参考图20，已将导电掺杂半导体材料侧壁41b氧化以从其形成直接在金属材料14上面的氧化物44b(例如，即使仅在从最初形成的沟槽40横向向外的侧上面，如所展示)。在一个实施例中且如所展示，此氧化物直接抵靠金属材料14，在一个实施例中仅部分地跨越个别沟槽40b的底部，且在一个实施例中并不完全覆盖所暴露出的金属材料14。处理可随后如上文所描述地发生。可使用本文中关于其它实施例所展示及/或描述的任何其它属性或方面。
接下来参考图21到27描述形成竖向延伸的存储器单元串的阵列的另一实例性实施例方法，且其可被视为先栅极处理。在适当的情况下，已使用来自上文所描述的实施例的相似编号，其中一些构造差异以后缀“c”或以不同编号予以指示。参考图21及22，已直接在导电掺杂半导体材料16上面形成包括垂直交替绝缘层体20及字线层体22的堆叠18c。字线层体22包括控制栅极材料48。已向交替层体20、22中形成竖向延伸的沟道开口25。
参考图23且在一个实施例中，已相对于沟道开口25的径向最内侧壁59使控制栅极材料48横向凹陷(例如，通过选择性蚀刻)。
参考图24，已在沟道开口25中竖向地沿着交替层体20、22形成电荷阻挡材料30，且接着形成电荷存储材料32。
参考图25，已在沟道开口25中形成绝缘电荷通过材料34，接着形成晶体管沟道材料36且接着形成径向中心电介质材料38。材料24、36及38可作为保形层被沉积，且在沉积全部三者之后被共同往回平面化以产生如图25中所展示的实例性构造。
参考图26及27，已穿过堆叠18c形成到达导电掺杂半导体材料16(即，至少到达所述材料)的沟槽40，并且这形成控制栅极线29。后续及/或替代处理可如上文关于图11到20所描述地发生，借此通过沟槽40将导电掺杂半导体材料16氧化以从其形成直接在金属材料14上面的氧化物44/44a/44b。提供控制栅极材料48以具有对应于个别存储器单元56的控制栅极区域52的端子端部50及介于电荷存储材料(例如，材料32)与控制栅极区域52中的个别者之间的电荷阻挡区域(例如，材料30)。可使用本文中关于其它实施例所展示及/或描述的任何其它属性或方面。
本发明的实施例包括一种形成存储器单元(例如，56)的竖向延伸的串(例如，49)的阵列(例如，12)的方法，无论其是先栅极、后栅极还是以其它方式都是如此。此方法包括直接在金属材料(例如，14)上面形成电耦合到所述金属材料的导电掺杂半导体材料(例如，16)。直接在导电掺杂半导体材料上面形成包括垂直交替绝缘层体(例如，20)及字线层体(例如，22)的堆叠(例如，18、18c)。穿过堆叠形成到达导电掺杂半导体材料的水平伸长的沟槽(例如，40、40a、40b)。通过沟槽将导电掺杂半导体材料氧化以从其形成直接在金属材料上面的的氧化物(例如，44、44a、44b)。提供竖向地沿着交替层体延伸的晶体管沟道材料(例如，36)。在一个实施例中，这通过首先向堆叠中形成竖向延伸的沟道开口(例如，25)且向所述开口中提供晶体管沟道材料而形成。在一个此实施例中，在形成沟槽之前形成沟道开口，且在另一此实施例中在形成沟槽之后形成沟道开口。无论如何，将字线层体形成为包括具有对应于个别存储器单元(例如，56)的控制栅极区域(例如，52)的端子端部(例如，50)的控制栅极材料(例如，48)。在晶体管沟道材料与控制栅极区域之间提供电荷存储材料(例如，32)。在晶体管沟道材料与电荷存储材料之间提供绝缘电荷通过材料(例如，34)。在电荷存储材料与控制栅极区域中的个别者之间提供电荷阻挡区域(例如，30)。
在一个实施例中，相对于氧化物及绝缘材料选择性地蚀刻字线层体(例如，26及/或48)的材料，其中在蚀刻期间，无任何导电掺杂半导体材料在沟槽内向外暴露出。在一个实施例中，字线层体的被蚀刻的材料是导电的(例如，图11、12及23，以及材料48)。在一个实施例中，字线层体的被蚀刻的材料是绝缘的(例如，图9，以及材料26)，且控制栅极材料是直到蚀刻之后才被提供(例如，图10)。在一个实施例中，在蚀刻期间，无任何金属材料在沟槽内向外暴露出(例如，图11、12、17)。在另一实施例中，在蚀刻期间，金属材料中的一些在沟槽内向外暴露出(例如，图20)。
可使用本文中关于其它实施例所展示及/或描述的任何其它属性或方面。
在本文件中，除非另有指示，否则“竖向”、“较高”、“上部”、“下部”、“顶部”、“顶部上”、“底部”、“上面”、“下方”、“下面”、“下边”、“上”及“下”通常参考垂直方向。“水平”指沿着主要衬底表面且在制作期间可相对于其处理衬底的的大体方向(即，在10度以内)，且垂直是大体正交于水平的方向。对“完全水平”的参考是沿着主要衬底表面(即，不与其成角度)且在制作期间可相对于其处理衬底的方向。此外，如本文中所使用，“垂直”及“水平”是相对于彼此的大体垂直方向且在三维空间中独立于衬底的定向。另外，“竖向延伸(elevationally-extending)”及“竖向延伸(extend(ing)elevationally)”指与完全水平成至少45°的角度的方向。此外，相对于场效应晶体管“竖向延伸(extend(ing)elevationally)”、“竖向延伸(elevationally extending)”、水平延伸(extend(ing)horizontally)及水平延伸(horizontally-extending)参考沿着其在操作中电流在源极/漏极区域之间流动的晶体管的沟道长度的定向。对于双极结晶体管，“竖向延伸(extend(ing)elevationally)”、“竖向延伸(elevationally extending)”、水平延伸(extend(ing)horizontally)及水平延伸(horizontally-extending)参考沿着其在操作中电流在射极与集极之间流动的基底长度的定向。
此外，“直接在…上面”及“直接在…下面”要求两个所述区域/材料/组件相对于彼此至少有某种横向重叠(即，水平地)。并且，使用前面没有“直接”的“上面”仅要求在另一所述区域/材料/组件上面的所述区域/材料/组件的某一部分在另一所述区域/材料/组件竖向之外(即，独立于是否存在两个所述区域/材料/组件的任何横向重叠)。类似地，使用前面没有“直接”的“下面”仅要求在另一所述区域/材料/组件下面的所述区域/材料/组件的某一部分在另一所述区域/材料/组件竖向之外(即，独立于是否存在两个所述区域/材料/组件的任何横向重叠)。
本文中所描述的材料、区域及结构中的任一者可为均质或非均质的，且无论如何可在此类材料所上覆的任何材料上方为连续或不连续的。此外，除非另外陈述，否则可使用任何适合或尚待开发的技术形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂及离子植入是实例。
另外，“厚度”本身(不存在在前的方向性形容词)定义为从不同组成的紧邻材料或紧邻区域的最接近表面垂直地穿过给定材料或区域的平均直线距离。另外，本文中所描述的各种材料或区域可具有大致上恒定的厚度或具有可变厚度。如果具有可变厚度，那么厚度指平均厚度，除非另有指示，且此材料或区域将由于厚度为可变的而具有某一最小厚度及某一最大厚度。如本文中所使用，“不同组成”仅要求可彼此直接抵靠的两种所述材料或区域的那些部分在化学上及/或物理上是不同的(举例来说，在此些材料或区域并非同质的情况下)。如果两种所述材料或区域并不彼此直接抵靠，那么“不同组成”仅要求彼此最接近的两种所述材料或区域的那些部分在化学上及/或物理上是不同的(在此些材料或区域并非同质的情况下)。在本文件中，当存在材料、区域或结构相对于彼此的至少某一物理触摸接触时，所述材料、区域或结构“直接抵靠”另一者。相比来说，前面没有“直接”的“在…上方”、“在…上”、“邻近”、“沿着”及“抵靠”涵盖“直接抵靠”以及其中介入材料、区域或结构不导致所述材料、区域或结构相对于彼此的物理触摸接触的构造。
本文中，如果在正常操作中电流能够从一个区域-材料-组件连续地流动到另一区域-材料-组件且在产生充足亚原子正及/或负电荷时主要通过此些亚原子正及/或负电荷的移动而做出此流动，那么所述区域-材料-组件相对于彼此“电耦合”。另一电子组件可在所述区域-材料-组件之间且电耦合到所述区域-材料-组件。相比来说，当将区域-材料-组件称为“直接电耦合”时，所述直接电耦合的区域-材料-组件之间不存在介入电子组件(例如，无二极管、晶体管、电阻器、换能器、开关、熔丝等)。
另外，“金属材料”是元素金属、两种或多于两种元素金属的混合物或合金及任何导电金属化合物中的任一者或组合。
本文中，关于蚀刻(etch)、蚀刻(etching)、移除(removing)、移除(removal)、形成(forming)及/或形成(formation)的“选择性”是对其进行此动作的一种所述材料相对于另一(些)所述材料以至少2:1的体积比进行此动作。

Claims (23)

1.一种形成竖向延伸的存储器单元串的阵列的方法，所述方法包括：
直接在金属材料上面形成电耦合到所述金属材料的导电掺杂半导体材料；
直接在所述导电掺杂半导体材料上面形成包括垂直交替绝缘层体及字线层体的堆叠；
穿过所述堆叠形成到达所述导电掺杂半导体材料的水平伸长的沟槽；
通过所述沟槽将所述导电掺杂半导体材料氧化以从其形成直接在所述金属材料上面的氧化物；
提供竖向地沿着所述交替层体延伸的晶体管沟道材料；及
提供所述字线层体以包括具有对应于个别存储器单元的控制栅极区域的端子端部的控制栅极材料、介于所述晶体管沟道材料与所述控制栅极区域之间的电荷存储材料、介于所述晶体管沟道材料与所述电荷存储材料之间的绝缘电荷通过材料及介于所述电荷存储材料与所述控制栅极区域中的个别者之间的电荷阻挡区域。
2.根据权利要求1所述的方法，其中所述导电掺杂半导体材料包括导电掺杂多晶硅且所述氧化物包括二氧化硅。
3.根据权利要求1所述的方法，其包括相对于所述氧化物及绝缘材料选择性地蚀刻所述字线层体的材料，在所述蚀刻期间，无任何所述导电掺杂半导体材料在所述沟槽内向外暴露出。
4.根据权利要求3所述的方法，其中所述字线层体的被蚀刻的所述材料是导电的。
5.根据权利要求3所述的方法，其中所述字线层体的被蚀刻的所述材料是绝缘的，且所述控制栅极材料是直到所述蚀刻之后才被提供。
6.根据权利要求3所述的方法，其中在所述蚀刻期间，无任何所述金属材料在所述沟槽内向外暴露出。
7.根据权利要求3所述的方法，其中在所述蚀刻期间，所述金属材料中的一些在所述沟槽内向外暴露出。
8.根据权利要求1所述的方法，其中所述氧化物直接抵靠所述金属材料。
9.根据权利要求1所述的方法，其中所述氧化物不直接抵靠所述金属材料。
10.根据权利要求1所述的方法，其中所述氧化完全跨越所述沟槽中的个别者的底部形成所述氧化物。
11.根据权利要求1所述的方法，其中所述氧化仅部分地跨越所述沟槽中的个别者的底部形成所述氧化物。
12.根据权利要求1所述的方法，其中所述导电掺杂半导体材料与所述金属材料彼此直接抵靠且直接电耦合。
13.根据权利要求1所述的方法，其包括向所述导电掺杂半导体材料中形成所述沟槽以将所述沟槽形成为具有包括所述导电掺杂半导体材料的侧壁，所述氧化始终沿着所述导电掺杂半导体材料侧壁形成所述氧化物。
14.根据权利要求13所述的方法，其包括穿过所述导电掺杂半导体材料形成所述沟槽以向外暴露出所述金属材料。
15.根据权利要求14所述的方法，其中所述氧化将所述氧化物形成为并不完全覆盖所述暴露出的金属材料。
16.根据权利要求13所述的方法，其包括仅部分地将向所述导电掺杂半导体材料中形成所述沟槽，借此在所述氧化期间，所述金属材料不向外暴露出，且所述氧化完全跨越所述沟槽中的个别者的底部形成所述氧化物。
17.根据权利要求16所述的方法，其中所述氧化将所述氧化物形成为在直线垂直横截面中具有向上开口的容器形状。
18.根据权利要求1所述的方法，其包括向所述堆叠中形成竖向延伸的沟道开口及向所述开口中提供所述晶体管沟道材料，所述沟道开口是在形成所述沟槽之前形成的。
19.根据权利要求1所述的方法，其包括向所述堆叠中形成竖向延伸的沟道开口及向所述开口中提供所述晶体管沟道材料，所述沟道开口是在形成所述沟槽之后形成的。
20.根据权利要求1所述的方法，其包括将所述串形成为垂直的或在垂线的10°以内。
21.一种形成竖向延伸的存储器单元串的阵列的方法，所述方法包括：
直接在金属硅化物上面且直接抵靠所述金属硅化物形成导电掺杂多晶硅；
直接在所述导电掺杂多晶硅上面形成包括垂直交替绝缘层体及字线层体的堆叠；
穿过所述堆叠且穿过所述导电掺杂多晶硅形成水平伸长的沟槽以将所述沟槽形成为具有包括所述导电掺杂多晶硅的侧壁且向外暴露出所述金属硅化物；
通过所述沟槽将所述导电掺杂多晶硅氧化以从其形成直接在所述金属硅化物上面的二氧化硅，所述氧化始终沿着所述导电掺杂多晶硅侧壁形成所述二氧化硅；
提供竖向地沿着所述交替层体延伸的晶体管沟道材料；及
提供所述字线层体以包括具有对应于个别存储器单元的控制栅极区域的端子端部的控制栅极材料、介于所述晶体管沟道材料与所述控制栅极区域之间的电荷存储材料、介于所述晶体管沟道材料与所述电荷存储材料之间的绝缘电荷通过材料及介于所述电荷存储材料与所述控制栅极区域中的个别者之间的电荷阻挡区域。
22.一种形成竖向延伸的存储器单元串的阵列的方法，所述方法包括：
直接在金属材料上面形成电耦合到所述金属材料的导电掺杂半导体材料；
直接在所述导电掺杂半导体材料上面形成包括垂直交替绝缘层体及字线层体的堆叠，所述绝缘层体包括绝缘第一材料，所述字线层体包括第二材料，所述第二材料具有与所述第一材料的组成不同的组成；
向所述交替层体中形成竖向延伸的沟道开口；
在所述沟道开口中竖向地沿着所述交替层体形成电荷存储材料；
在所述沟道开口中竖向地沿着所述交替层体及所述电荷存储材料形成绝缘电荷通过材料；
在所述沟道开口中竖向地沿着所述交替层体及所述绝缘电荷通过材料形成晶体管沟道材料；
穿过所述堆叠形成到达所述导电掺杂半导体材料的沟槽；
通过所述沟槽将所述导电掺杂半导体材料氧化以从其形成直接在所述金属材料上面的氧化物；
相对于所述氧化物及所述绝缘第一材料选择性地蚀刻所述字线层体的所述第二材料，在所述蚀刻期间，无任何所述导电掺杂半导体材料在所述沟槽内向外暴露出；及
通过所述沟槽向所述字线层体中将控制栅极材料形成为竖向地介于所述交替层体的所述绝缘第一材料之间，所述控制栅极材料具有对应于个别存储器单元的控制栅极区域的端子端部，在所述电荷存储材料与所述控制栅极区域中的个别者之间提供电荷阻挡区域。
23.一种形成竖向延伸的存储器单元串的阵列的方法，所述方法包括：
直接在金属材料上面形成电耦合到所述金属材料的导电掺杂半导体材料；
直接在所述导电掺杂半导体材料上面形成包括垂直交替绝缘层体及字线层体的堆叠，所述字线层体包括控制栅极材料；
向所述交替层体中形成竖向延伸的沟道开口；
在所述沟道开口中竖向地沿着所述交替层体形成电荷存储材料；
在形成所述电荷存储材料之后，在所述沟道开口中形成绝缘电荷通过材料，接着形成晶体管沟道材料；
穿过所述堆叠形成到达所述导电掺杂半导体材料的沟槽；
通过所述沟槽将所述导电掺杂半导体材料氧化以从其形成直接在所述金属材料上面的氧化物；及
提供所述控制栅极材料以具有对应于个别存储器单元的控制栅极区域的端子端部及介于所述电荷存储材料与所述控制栅极区域中的个别者之间的电荷阻挡区域。
CN201811589039.6A 2017-12-27 2018-12-25 形成竖向延伸的存储器单元串的阵列的方法 Active CN110034119B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201762610854P 2017-12-27 2017-12-27
US62/610,854 2017-12-27

Publications (2)

Publication Number Publication Date
CN110034119A true CN110034119A (zh) 2019-07-19
CN110034119B CN110034119B (zh) 2023-10-31

Family

ID=65721767

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811589039.6A Active CN110034119B (zh) 2017-12-27 2018-12-25 形成竖向延伸的存储器单元串的阵列的方法

Country Status (2)

Country Link
US (2) US10236301B1 (zh)
CN (1) CN110034119B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652627A (zh) * 2019-10-11 2021-04-13 美光科技公司 存储器阵列及形成包括存储器单元串的存储器阵列的方法
CN112909006A (zh) * 2019-12-03 2021-06-04 美光科技公司 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN113053908A (zh) * 2019-12-27 2021-06-29 美光科技公司 存储器阵列及用于形成包括存储器胞元串的存储器阵列的方法
CN113206096A (zh) * 2020-01-15 2021-08-03 美光科技公司 存储器阵列和用于形成存储器阵列的方法
CN113675203A (zh) * 2020-05-13 2021-11-19 美光科技公司 用于形成包括存储器单元串的存储器阵列的方法
WO2022267007A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Metal hybrid charge storage structure for memory
US11925016B2 (en) 2020-03-03 2024-03-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN113053908B (zh) * 2019-12-27 2024-06-04 美光科技公司 存储器阵列及用于形成包括存储器胞元串的存储器阵列的方法

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236301B1 (en) * 2017-12-27 2019-03-19 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells
US10388665B1 (en) * 2018-05-30 2019-08-20 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells having a stack comprising vertically-alternating insulative tiers and wordline tiers and horizontally-elongated trenches in the stack
US10553607B1 (en) * 2018-08-24 2020-02-04 Micron Technology, Inc. Method of forming an array of elevationally-extending strings of programmable memory cells and method of forming an array of elevationally-extending strings of memory cells
US10756105B2 (en) * 2018-11-26 2020-08-25 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10784273B2 (en) 2019-01-18 2020-09-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
TWI681553B (zh) * 2019-03-21 2020-01-01 華邦電子股份有限公司 積體電路及其製造方法
US10971508B2 (en) 2019-04-23 2021-04-06 Winbond Electronics Corp. Integrated circuit and method of manufacturing the same
US11069598B2 (en) * 2019-06-18 2021-07-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array and conductive through-array-vias (TAVs)
US10930658B2 (en) 2019-06-24 2021-02-23 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US10985252B2 (en) 2019-08-26 2021-04-20 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
US11152388B2 (en) 2019-10-15 2021-10-19 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11348939B2 (en) 2019-12-20 2022-05-31 Micron Technology, Inc. Integrated assemblies, and methods of forming integrated assemblies
CN111279480B (zh) 2020-01-28 2021-02-12 长江存储科技有限责任公司 三维存储器件及用于形成三维存储器件的方法
WO2021151220A1 (en) 2020-01-28 2021-08-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11276701B2 (en) 2020-02-11 2022-03-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11139386B2 (en) 2020-03-03 2021-10-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11557597B2 (en) 2020-03-03 2023-01-17 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11257839B2 (en) 2020-05-12 2022-02-22 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11251190B2 (en) 2020-05-13 2022-02-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11411012B2 (en) 2020-05-13 2022-08-09 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells
US11387243B2 (en) 2020-05-13 2022-07-12 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11393835B2 (en) 2020-06-05 2022-07-19 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11744069B2 (en) * 2020-08-27 2023-08-29 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells
US11545430B2 (en) 2020-08-28 2023-01-03 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells
US11683932B2 (en) * 2020-08-28 2023-06-20 Micron Technology, Inc. Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
US11641737B2 (en) 2021-01-29 2023-05-02 Micron Technology, Inc. Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
US11895834B2 (en) 2021-12-28 2024-02-06 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080058251A (ko) * 2006-12-21 2008-06-25 가부시끼가이샤 도시바 불휘발성 반도체 메모리 및 그 제조 방법
US20110298037A1 (en) * 2010-06-03 2011-12-08 Samsung Electronics Co., Ltd. Vertical structure nonvolatile memory devices
US20110298013A1 (en) * 2010-06-07 2011-12-08 Samsung Electronics Co., Ltd. Vertical Structure Semiconductor Memory Devices And Methods Of Manufacturing The Same
US20120248504A1 (en) * 2011-03-29 2012-10-04 Liu Zengtao T Arrays Of Memory Cells And Methods Of Forming An Array Of Vertically Stacked Tiers Of Memory Cells
CN103545276A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 半导体装置及其制造方法
CN103904035A (zh) * 2014-03-05 2014-07-02 清华大学 Tcat结构及其形成方法
CN104637883A (zh) * 2013-11-13 2015-05-20 三星电子株式会社 非易失性存储装置的制造方法
CN104995733A (zh) * 2013-02-07 2015-10-21 美光科技公司 存储器单元阵列及形成存储器单元阵列的方法
CN105047668A (zh) * 2014-05-02 2015-11-11 三星电子株式会社 半导体存储器装置及其制造方法
US20160071860A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20160268302A1 (en) * 2015-03-10 2016-09-15 Jung-Hwan Lee Semiconductor devices including gate insulation layers on channel materials and methods of forming the same
TW201705451A (zh) * 2015-07-24 2017-02-01 旺宏電子股份有限公司 記憶體元件及其製作方法
CN106992184A (zh) * 2016-01-18 2017-07-28 爱思开海力士有限公司 半导体器件

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110069196A (ko) * 2009-12-17 2011-06-23 삼성전자주식회사 도전막 구조물의 형성 방법 및 리세스 채널 트랜지스터의 제조 방법
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US10236301B1 (en) * 2017-12-27 2019-03-19 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells
US10388665B1 (en) 2018-05-30 2019-08-20 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells having a stack comprising vertically-alternating insulative tiers and wordline tiers and horizontally-elongated trenches in the stack

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080058251A (ko) * 2006-12-21 2008-06-25 가부시끼가이샤 도시바 불휘발성 반도체 메모리 및 그 제조 방법
US20110298037A1 (en) * 2010-06-03 2011-12-08 Samsung Electronics Co., Ltd. Vertical structure nonvolatile memory devices
US20110298013A1 (en) * 2010-06-07 2011-12-08 Samsung Electronics Co., Ltd. Vertical Structure Semiconductor Memory Devices And Methods Of Manufacturing The Same
US20120248504A1 (en) * 2011-03-29 2012-10-04 Liu Zengtao T Arrays Of Memory Cells And Methods Of Forming An Array Of Vertically Stacked Tiers Of Memory Cells
CN103545276A (zh) * 2012-07-11 2014-01-29 三星电子株式会社 半导体装置及其制造方法
CN104995733A (zh) * 2013-02-07 2015-10-21 美光科技公司 存储器单元阵列及形成存储器单元阵列的方法
CN104637883A (zh) * 2013-11-13 2015-05-20 三星电子株式会社 非易失性存储装置的制造方法
CN103904035A (zh) * 2014-03-05 2014-07-02 清华大学 Tcat结构及其形成方法
CN105047668A (zh) * 2014-05-02 2015-11-11 三星电子株式会社 半导体存储器装置及其制造方法
US20160071860A1 (en) * 2014-09-05 2016-03-10 Sandisk Technologies Inc. 3d semicircular vertical nand string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US20160268302A1 (en) * 2015-03-10 2016-09-15 Jung-Hwan Lee Semiconductor devices including gate insulation layers on channel materials and methods of forming the same
TW201705451A (zh) * 2015-07-24 2017-02-01 旺宏電子股份有限公司 記憶體元件及其製作方法
CN106992184A (zh) * 2016-01-18 2017-07-28 爱思开海力士有限公司 半导体器件

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112652627A (zh) * 2019-10-11 2021-04-13 美光科技公司 存储器阵列及形成包括存储器单元串的存储器阵列的方法
CN112652627B (zh) * 2019-10-11 2024-01-09 美光科技公司 存储器阵列及形成包括存储器单元串的存储器阵列的方法
CN112909006A (zh) * 2019-12-03 2021-06-04 美光科技公司 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN112909006B (zh) * 2019-12-03 2024-03-05 北极星特许集团有限责任公司 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN113053908A (zh) * 2019-12-27 2021-06-29 美光科技公司 存储器阵列及用于形成包括存储器胞元串的存储器阵列的方法
CN113053908B (zh) * 2019-12-27 2024-06-04 美光科技公司 存储器阵列及用于形成包括存储器胞元串的存储器阵列的方法
CN113206096A (zh) * 2020-01-15 2021-08-03 美光科技公司 存储器阵列和用于形成存储器阵列的方法
CN113206096B (zh) * 2020-01-15 2024-03-22 北极星特许集团有限责任公司 存储器阵列和用于形成存储器阵列的方法
US11925016B2 (en) 2020-03-03 2024-03-05 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN113675203A (zh) * 2020-05-13 2021-11-19 美光科技公司 用于形成包括存储器单元串的存储器阵列的方法
CN113675203B (zh) * 2020-05-13 2023-12-29 美光科技公司 用于形成包括存储器单元串的存储器阵列的方法
WO2022267007A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Metal hybrid charge storage structure for memory

Also Published As

Publication number Publication date
CN110034119B (zh) 2023-10-31
US10847538B2 (en) 2020-11-24
US10236301B1 (en) 2019-03-19
US20190198526A1 (en) 2019-06-27

Similar Documents

Publication Publication Date Title
CN110034119A (zh) 形成竖向延伸的存储器单元串的阵列的方法
US10553607B1 (en) Method of forming an array of elevationally-extending strings of programmable memory cells and method of forming an array of elevationally-extending strings of memory cells
US10756105B2 (en) Memory arrays and methods used in forming a memory array
US11282847B2 (en) Methods used in forming a memory array comprising strings of memory cells
US11889696B2 (en) Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN110047835A (zh) 形成个别地包括可编程电荷存储晶体管的竖向延伸的存储器单元串的阵列的方法
US11937428B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
US20220328519A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US11672114B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
WO2022046415A1 (en) Integrated circuitry comprising a memory array comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11641737B2 (en) Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
US20210376122A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US11683932B2 (en) Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
US11056497B2 (en) Memory arrays and methods used in forming a memory array
US11751393B2 (en) Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11631740B2 (en) Memory array and method used in forming a memory array comprising strings of memory cells
US20230377653A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US11257839B2 (en) Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US20230207011A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20220320129A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20230380158A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20220310641A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
US20210358930A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant