TW201705451A

TW201705451A - 記憶體元件及其製作方法

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Publication number: TW201705451A
Application number: TW104124177A
Authority: TW
Inventors: 賴二琨; 李岱螢
Original assignee: 旺宏電子股份有限公司
Priority date: 2015-07-24
Filing date: 2015-07-24
Publication date: 2017-02-01
Also published as: TWI627733B

Abstract

一種記憶體元件，包括半導體基材、隔離層、第一導體層、第一導體層、接觸插塞、複數個絕緣層、複數個第二導體層、通道層以及記憶層。隔離層位於半導體基材上。第一導體層位於隔離層上接觸插塞穿過隔離層且與第一導體層和半導體基材電性接觸。複數個絕緣層位於第一導體層上。複數個第二導體層與絕緣層交錯堆疊，且和第一導體層電性隔離。通道層位於第一貫穿開口的至少一個側壁與底面上，並與接觸插塞電性接觸，其中第一貫穿開口穿過絕緣層和第二導體層，而將接觸插塞暴露於外。記憶層位於通道層與第二導體層之間。

Description

記憶體元件及其製作方法

本揭露書是有關於一種非揮發性記憶體(Non-Volatile Memory，NVM)元件及其製作方法。特別是有關於一種垂直通道記憶體元件及其製作方法。

非揮發性記憶體元件具有存入元件中的資料不會因為電源供應的中斷而消失的特性，因而成為目前普遍被用來儲存資料的記憶體元件之一。快閃記憶體是一種典型的非揮發性記憶體技術。

製作具有垂直通道的非揮發性記憶體元件，例如垂直通道NAND快閃記憶體的方法，一般係先以複數絕緣層和多晶矽層交錯堆疊在半導體基材上形成多層堆疊結構，再於多層堆疊結構中形成貫穿開口，將基材暴露於外；並依序在貫穿開口的側壁上毯覆記憶層，例如矽-矽氧化物-氮化矽-矽氧化物-矽(SONOS)記憶層以及多晶矽通道層，藉以在記憶層、通道層以及多晶矽層上定義出複數個記憶胞，並且藉由通道層使記憶胞與作為底部共用源極線的基材電性連接。其中，底部共用源極線可用來進行非揮發性記憶體元件的區塊抹除(block erase)操作。

然而，由於傳統的底部共用源極線一般係藉由離子植佈的方式形成於基材的摻雜區，阻值偏高。加上，離子植佈摻雜區與基材之間的接合介面會產生寄生電容，不僅會增加功率消耗而且會對訊號產生干擾以及時間延遲(RC delay)，進而降低記憶體元件寫入/讀取操作的可靠度以及元件速度。

因此，有需要提供一種垂直通道快閃記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本發明的一個面向是有關於一種記憶體元件，包括半導體基材、隔離層、第一導體層、接觸插塞、複數個絕緣層、複數個第二導體層、通道層以及記憶層。隔離層位於半導體基材上。第一導體層位於隔離層上。接觸插塞穿過隔離層且與第一導體層和半導體基材電性接觸。第二導體層與絕緣層交錯堆疊於第一導體層上，且和第一導體層電性隔離。通道層位於第一貫穿開口的至少一個側壁與底面上，並與接觸插塞電性接觸，其中第一貫穿開口穿過絕緣層和第二導體層，而將接觸插塞暴露於外。記憶層位於通道層與第二導體層之間。

本發明的另一個面向是有關於一種記憶體元件的製作方法。此一記憶體元件的製作方法包括下述部驟：首先，於半導體基材上形成隔離層，再於隔離層上形成第一導體層。之後，提供多層堆疊結構(multilayers stack)，使多層堆疊結構具有複數個絕緣層和複數個犧牲層相互堆疊於第一導體層上，並使犧牲層和第一導體層隔離。再形成至少一個第一貫穿開口，穿過多層堆疊結構、第一導體層以及隔離層，將絕緣層、犧牲層和半導體基材部分地暴露於外。接著，進行選擇性沉積(selective deposition)製程，以於第一貫穿開口的底部形成接觸插塞，與第一導體層和半導體基材電性接觸。然後，於第一貫穿開口的至少一個側壁上依序形成記憶層和通道層，使記憶層夾設於通道層與剩餘犧牲層之間，並且使通道層與接觸插塞電性接觸。後續，形成至少一個第二貫穿開口，穿過多層堆疊結構，使第一導體層、絕緣層以及犧牲層部分地暴露於外。並在通過第二貫穿開口移除剩犧牲層後，以及於剩餘犧牲層的位置上，形成複數個第二導電層。

本發明的又一個面向是有關於一種記憶體元件的製作方法。此一製作方法包括下述部驟：首先，於半導體基材上依序形成第一隔離層、第一導體層以及第二隔離層；並且形成至少一個接觸開口，穿過第二隔離層、第一導體層以及隔離層，將一部分的基材暴露於外。之後，於接觸開口中形成接觸插塞，使其與第一導體層和基材電性接觸。接著，提供多層堆疊結構，使多層堆疊結構具有複數個絕緣層和複數個犧牲層相互堆疊於第二隔離層上。然後，形成至少一個第一貫穿開口，穿過多層堆疊結構和第二隔離層，並且將絕緣層、犧牲層和接觸插塞部分地暴露於外。再於第一貫穿開口的至少一個側壁上依序形成記憶層和通道層，使記憶層夾設於通道層與剩餘犧牲層之間，並且使通道層與接觸插塞電性接觸。後續，形成至少一個第二貫穿開口，穿過多層堆疊結構和第二隔離層，使第一導體層、絕緣層以及剩餘犧牲層部分地暴露於外；並在通過第二貫穿開口移除剩餘的犧牲層後，於剩餘犧牲層的位置上形成複數個第二導電層。

根據上述實施例，本發明是在提供一種立體記憶體元件及其製作方法。其係在半導體基材上方依序形成一隔離層和一導體層，並形成至少一個穿過隔離層和導電層且與半導體及導電層電性的接觸插塞。且在導體層上形成具有複數個記憶胞的多層堆疊結構，以及複數個縱向穿過多層堆疊結構用來串接記憶胞以形成複數個記憶胞串列的通道層，並使每一個通道層與對應的一個接觸插塞產生電性接觸。其中，導體層和通道層之間的距離小於半導體基材和通道層之間的距離。

由於，本發明之實施例所提供的記憶體元件係採用獨立的導體層，而非半導體基材，來作為不同記憶胞串列的底部共用源極線。因此用來進讀取/寫入操作的電流，其流經導體層路徑，比習知技術所提供的記憶體元件流經半導體基材的電流路徑要短，因此記憶體元件的操作電流路徑，可降低記憶體元件的操作電阻。加上，本發明之實施例所提供的記憶體元件並不會在底部共用源極線中形成具有p-n接面的摻雜區，可避免寄生電容的形成，可增進記憶體元件的操作可靠度，解決習知技術所面臨的問題。

100、200、300‧‧‧記憶體元件
101‧‧‧半導體基材
102、202‧‧‧隔離層
103‧‧‧第一導體層
103a‧‧‧第一導體層的頂面
204、104‧‧‧接觸插塞
204a、104a‧‧‧接觸插塞的頂面
105‧‧‧第二導電層
107、307‧‧‧記憶層
108‧‧‧通道層
109‧‧‧絕緣材料
110‧‧‧多層堆疊結構
110a、110b‧‧‧第一貫穿開口
111-115‧‧‧犧牲層
111a‧‧‧犧牲層的底面
121-126‧‧‧絕緣層
129‧‧‧間隙壁介電層
130‧‧‧空氣間隙
131‧‧‧銲墊
132‧‧‧覆蓋層
133‧‧‧第二貫穿開口
134‧‧‧金屬插塞
135‧‧‧層間介電層
136‧‧‧位元線
137‧‧‧記憶胞
139‧‧‧內連線
203‧‧‧接觸開口
301‧‧‧保護層
302‧‧‧第一凹室
303‧‧‧間隔
304‧‧‧浮置閘電極
305‧‧‧穿隧氧化層
C‧‧‧電流

為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，特舉數個較佳實施例，並配合所附圖式，作詳細說明如下:
第1A圖至第1J圖係根據本發明的一實施例所繪示的一系列製作記憶體元件的製程結構剖面示意圖；
第2A圖至第2G圖係根據本發明的另一實施例所繪示的一系列製作記憶體元件的製程結構剖面示意圖；以及
第3A圖至第3G圖係根據本發明的又一實施例所繪示的一系列製作垂直通道浮置閘極NAND快閃記憶體元件的製程結構剖面示意圖

本發明是提供一種半導體元件及其製作方法，可改善習知半導體元件接觸電阻偏高的問題。為了對本發明之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一具有記憶體單元、邏輯單元和高壓單元的嵌入式記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1J圖，第1A圖至第1J圖係根據本發明的一實施例所繪示的一系列製作記憶體元件100的製程結構剖面示意圖。在本實施例之中，記憶體元件100係一種垂直通道NAND快閃記憶體元件。製作記憶體元件100的方法包括下述部驟：

首先，於半導體基材101上形成隔離層102，再於隔離層102上形成第一導體層103；並且在第一導體層103上提供一多層堆疊結構110 (如第1A圖所繪示)。在本發明的一些實施例中，半導體層基材101可以由，例如p型摻雜、n型摻雜或無摻雜的多晶矽、鍺或其他合適的半導體材料，所構成。隔離層102可以由介電材料，例如矽氧化物(oxide)、矽氮化物、矽氮氧化物(oxynitride)、矽酸鹽(silicate)或上述之任一組合，所構成。第一導體層103係由導電材質，例如可多晶矽(poly-silicon)、摻雜的半導體材質、金屬或上述之任意組合，所構成。在本實施例之中，半導體基材101係由p型摻雜的多晶矽所構成；隔離層102係由矽氧化物所構成；第一導體層103係由n型摻雜的多晶矽所構成。

多層堆疊結構110包括形成於第一導體層103上的複數個犧牲層111-115以及複數個絕緣層121-126。絕緣層121-126與犧牲層111-115係相互平行，並且沿著Z軸方向彼此交錯堆疊在於第一導體層103上。在本實施例之中，絕緣層126位於多層堆疊結構110的頂層，絕緣層121位於多層堆疊結構110的最底層，而與第一導體層103直接接觸，藉以使犧牲層111-115和第一導體層103隔離。在本發明的一些實施例中，隔離層102的厚度較佳比絕緣層121-126的厚度大。隔離層102的厚度實質介於200埃(Angstrom，Å)至1500埃之間。較佳為500埃。

犧牲層111-115可以由含矽氮化物(nitride)，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)或上述之任意組合，所構成。在本實施例中，犧牲層111-115係由氮化矽所構成。絕緣層121-126可以由介電材料，例如矽氧化物、矽氮化物、矽氮氧化物、矽酸鹽或上述之任一組合，所構成。在本發明的一些實施例中，犧牲層111-115和絕緣層121-126可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，製作而成。其中，犧牲層111-115和絕緣層121-126的材料必須不同。

接著，對多層堆疊結構110進行蝕刻製程，以形成複數個第一貫穿開口110a和110b，貫穿多層堆疊結構110、第一導體層103以及隔離層102，藉以將一部分的基材101暴露於外 (如第1B圖所繪示)。在本發明的一些實施例中，形成第一貫穿開口110a和110b的蝕刻製程，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110、第一導體層103和隔離層102進行蝕刻。藉以在多層堆疊結構110、第一導體層103和隔離層102之中形成沿著Z軸方向向下延伸，且截面形狀實質為圓形的貫穿孔(第一貫穿開口110a和110b)，將位於第一貫穿開口110a和110b之底面的一部分基材101，以及用來作為第一貫穿開口110a和110b之側壁的一部分絕緣層121-126、犧牲層111-115、第一導體層103和隔離層102暴露出來。

之後，進行選擇性沉積(selective deposition)製程，以於第一貫穿開口110a和110b底部形成接觸插塞104，與第一導體層103和半導體基材101電性接觸(如第1C圖所繪示)。在本發明的一實施例之中，接觸插塞104可以是藉由原子層化學氣相沉積(Atomic Layer Chemical Vapor Deposition，ALCVD )製程所形成的多晶矽接觸插塞，或者是經由選擇性磊晶成長(Selective Epitaxial Growth，SEG)所形成的單晶或多晶矽層或上述之任一組合。

另外，在第一貫穿開口110a和110b底部形成接觸插塞104之後，為了消除形成於接觸插塞104中的氣泡(void)，較佳會進行一熱退火(anneal)製程。熱退火(anneal)製程之後接觸插塞104若發生緊縮的現象，還可以進一部進行前述的選擇性沉積製程，以補足接觸插塞104的高度。在本實施例中，接觸插塞104的高度，半由導體基材101的底面起算，較佳高過於第一導體層103並低於犧牲層111-115(但不以此為限)。詳言之，在本實施例之中，接觸插塞104的頂面104a實質高於第一導體層103的頂面103a，但接觸插塞104的頂面104a實質低於最底層之犧牲層111的底面111a。

然後，於第一貫穿開口110a和110b的側壁上依序形成記憶層107和通道層108，並將記憶層107夾設於通道層108與些犧牲層111-115之間，且使通道層108與接觸插塞104的頂面104a電性接觸(如第1D圖所繪示)。在本發明的一些實施中，記憶層107的形成包括下述部驟：首先藉由沉積製程，例如低壓化學氣相沉積製程，形成具有，例如氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO) 結構的複合層(但不以此為限)，共形毯覆於多層堆疊結構110的表面以及第一貫穿開口110a和110b的側壁及底部。之後，以蝕刻製程移除位於第一貫穿開口110a和110b底部的一部分氧化矽-氮化矽-氧化矽、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽結構，將接觸插塞104的一部分頂面104a暴露於外。

形成記憶層107之後，再藉由沉積製程，例如低壓化學氣相沉積製程，形成由矽、鍺或其他摻雜或無摻雜之半導體材質，所構成的通道層108，使其共形毯覆於記憶層107以及接觸插塞104暴露於外的頂面104a上。在本實施例中，通道層108係由無摻雜的多晶矽所構成。

再以絕緣材料109，例如二氧化矽、氮化矽或其他合適的介電材料，填充第一貫穿開口110a和110b，並在第一貫穿開口110a和110b中形成至少一空氣間隙(air gap)130。在回蝕絕緣材料109之後，於絕緣材料109上方形成銲墊131，並且形成覆蓋層132來覆蓋多層堆疊結構110以及銲墊131(如第1E圖所繪示)。在本發明的一實施例中，覆蓋層132包括矽氧化物。

之後，進行另一個蝕刻製程，在多層堆疊結構110中形成至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構110的第二貫穿開口133，並將絕緣層121-126和犧牲層111-115以及第一導體層103的頂面103a部分地暴露於外(如第1F圖所繪示)。

接著，移除剩餘的犧牲層111-115。在本實施例之中，係採用磷酸(H₃ PO₄ )溶液通過第二貫穿開口133將剩餘的犧牲層111-115予以移除，並將一部分的記憶層107暴露於外。(如第1G圖所繪示)。在本發明的一些實施例中，為了保護經由第二貫穿開口133暴露於外的第一導體層103，在移除犧牲層111-115之前，較佳會在第一導體層103暴露於外的頂面103a上形成一個保護層128。在本實施例中，保護層128的矽氧化物硬罩幕層，其係藉由在第一導體層103暴露於外的頂面103a上所進行之氧化製程形成，可用來在後續製程中保護第一導體層103。

之後，藉由沉積製程，例如低壓化學氣相沉積製程，形成複數個第二導電層105填充於被移除之剩餘犧牲層111-115原來的位置上，進而在每一個第二導電層105與記憶層107和通道層108重疊的區域形成一個記憶胞137，並在多層堆疊結構110中形成記憶體陣列(如第1H圖所繪示)。在本發明的一些實施例中，第二導電層105可以是由多晶矽、金屬或其他導電材質所構成。在本實施例之中，控第二導電層105為一金屬層，例如氮化鈦/鎢(TiN/W)、氮化鉭/鎢(TaN/W)、氮化鉭/銅(TaN/Cu)以及其他可能的材料。

在形成第二導電層105之後，先移除保護層128；再於第二貫穿開口133的至少一個側壁上形成間隙壁介電層(dielectric spacer)129，並於第二貫穿開口133中形成金屬插塞134，與第一導體層103電性接觸，且藉由該間隙壁介電層129與第二導體層105電性隔離(如第1I圖所繪示)。

後續，在覆蓋層132上方形成層間介電層135；再於層間介電層135上形成複數條位元線136，使位元線136經由內連線139與銲墊131電性接觸。之後，經由一連串後段製程(未繪示)，完成記憶體元件100的製備(如第1J圖所繪示)。在本發明的一些實施例中，第一導體層103可作為記憶體元件100的底部共用源極線。而位於記憶體陣列中由第二導體層105與記憶層107和通道層108所形成的記憶胞137，可經由位元線136耦接至解碼器，例如行解碼器或列解碼器或(未繪示)。

由於，來自位元線136的電流C可以經過通道層108、接觸插塞104、第一導體層103(底部共用源極線)和金屬插塞134而接地。換句話說，用來進行讀取/寫入操作的電流並不會流經過基材101。和習知技術相比，不僅電流路徑縮短，且不會在第一導體層103和基材101之間形成具有p-n接面的摻雜區，可避免寄生電容的形成，可大幅降低記憶體元件100的操作電阻，並解決習知技術因為在底部共用源極線和基材之間產生寄生電容所導致的訊號干擾以及時間延遲問題，進而增進憶體元件的操作可靠度以及元件速度。

請參照第2A圖至第2G圖，第2A圖至第2G圖係根據本發明的另一實施例所繪示的一系列製作記憶體元件200的製程結構剖面示意圖。在本實施例之中，記憶體元件200也是一種具有垂直通道的NAND快閃記憶體元件。製作記憶體元件200的方法包括下述部驟：

首先，依序於半導體基材101上形成第一隔離層102、第一導體層103和第二隔離層202。再形成複數個接觸開口203，穿過第二隔離層202、第一導體層103以及第一隔離層103，將一部分的基材101暴露於外。之後，於接觸開口中分別形成接觸插塞204，使其與第一導體層103和半導體基材101電性接觸(如第2A圖所繪示)。

在本發明的一些實施例之中，形成接觸插塞204包括下列部驟：首先，以蝕刻製程移除一部分的第二隔離層202、第一導體層103以及第一隔離層103以形成接觸開口203。再以沉積製程，例如低壓化學氣相沉積製程，在第二隔離層202上沉積導電材料，例如多晶矽，並填充接觸開口203。之後，再以第二隔離層202為停止層，進行平坦化製程，例如化學機械研磨(Chemical Mechanical Polish，CMP)，以移除位於第二隔離層202上的導電材料，形成接觸插塞204。換言之，在本實施例中接觸插塞204的頂面204a實質高於第一導體層103的頂面103a，且實質與第二隔離層202的頂面202a共平面。

接著，提供一多層堆疊結構110，使多層堆疊結構具有複數個絕緣層121-126和複數個犧牲層111-115相互堆疊於第二隔離層202上。然後，以蝕刻製程形成複數個第一貫穿開口110a和110b，穿過多層堆疊結構110，並且將一部分的接觸插塞204暴露於外。(如第2B圖所繪示)。為了使第一貫穿開口110a和110b可以準確對準接觸插塞204，在本發明的一些實施例中，接觸插塞204的尺寸較佳會大於第一貫穿開口110a和110b的截面，以增加製作第一貫穿開口110a和110b之蝕刻製程的製程裕度(process windows)。

然後。再於第一貫穿開口110a和110b的至少一個側壁上依序形成記憶層107和通道層108，使記憶層107夾設於通道層108與犧牲層111-115之間，並且使通道層107與接觸插塞204電性接觸(如第2C圖所繪示)。

再以絕緣材料109，例如二氧化矽、氮化矽或其他合適的介電材料，填充第一貫穿開口110a和110b，並在第一貫穿開口110a和110b中形成至少一空氣間隙130。在回蝕絕緣材料109之後，於絕緣材料109上方形成銲墊131，並且形成覆蓋層132來覆蓋多層堆疊結構110以及銲墊131(如第2D圖所繪示)。

進行另一個蝕刻製程，在多層堆疊結構110中形成至少一個沿著Z軸方向向下延伸，穿過多層堆疊結構110和第二隔離層202的第二貫穿開口133，並將絕緣層121-126和犧牲層111-115以及第一導體層103的頂面103a部分地暴露於外。在本發明的一些實施例之中，可以在第一導體層103暴露於外的頂面103a上提供藉由氧化製程所形成的保護層128，用來在後續製程中保護第一導體層103 (如第2E圖所繪示) 。

接著，移除剩餘的犧牲層111-115，並將一部分的記憶層107暴露於外。之後，藉由沉積製程，例如低壓化學氣相沉積製程，形成複數個第二導電層105填充於被移除之剩餘犧牲層111-115原來的位置上，進而在每一個第二導電層105與記憶層107和通道層108重疊的區域形成一個記憶胞137，並在多層堆疊結構構中形成記憶體陣列(如第2F圖所繪示)。

在形成第二導電層105之後，於第二貫穿開口133中形成間隙壁介電層129和金屬插塞134，使金屬插塞134與第一導體層103電性接觸，且使金屬插塞134藉由間隙壁介電層129與第二導體層105電性隔離。後續，在覆蓋層132上方形成層間介電層135；再於層間介電層135上形成複數條位元線136，使位元線136經由內連線139與銲墊131電性接觸。之後，經由一連串後段製程(未繪示)，完成記憶體元件200的製備(如第2G圖所繪示)。

在本發明的一些實施例之中，記憶體元件也可以是一種垂直通道浮置閘極NAND快閃記憶體元件。例如請參照第3A圖至第3G圖，第3A圖至第3G圖係根據本發明的又一實施例所繪示的一系列製作垂直通道浮置閘極NAND快閃記憶體元件300的製程結構剖面示意圖。在本實施例之中，製作記憶體元件300的方法大致與第1A圖至第1J圖所繪示的方法相似，差別僅在於製作記憶層307的方法有所不同。由於其他元件的材料與製作方式已詳述於第1A圖至第1J圖的實施例之中，相同的製程並不再此贅述。

在本實施例之中，記憶層307的製作方法由第1C圖開始。在形成接觸插塞104之後先於接觸插塞104的頂部104a形成保護層301；再進行一回蝕製程，移除一部分犧牲層111-115，藉以在相鄰兩個絕緣層121-126中定義出一個第一凹室302。在本實施例之中，回蝕製程係採用磷酸(H₃ PO₄ )溶液的濕式蝕刻製程，可用來移除位於兩個相鄰的絕緣層121-126之間經由第一貫穿開口110a和110b暴露於外的一部分犧牲層111-115。換言之，每一個第一凹室302係藉由餘留下來的一部分犧牲層111-115，在兩個相鄰的絕緣層121-126之間所定義出來的層間空間(如第3A圖所繪示)。

再進行氧化製程，將每一個犧牲層111-115被第一凹室302暴露於外的部分加以氧化，以形成間隔層303。換句話說，即是在第一凹室302的縱向側壁上形成間隔層303。在本實施例之中，氧化犧牲層111-115的步驟包括原位蒸氣產生 (In-Situ -Steam-Generation，ISSG)氧化製程，可將材質為氮化矽的一部分犧牲層111-115氧化成材質實質為矽氧化物的間隔層303(如第3B圖所繪示)。

後續，形成複數個浮置閘電極304分別填充每一個第一凹室302(如第3C圖所繪示)。浮置閘電極304的形成方式包括下述部驟：首先，進行沉積製程，例如低壓化學氣相沉積製程，在多層堆疊結構110上沉積導電材質(未繪示)並填充第一貫穿開口110a和110b和第一凹室302。再藉由回蝕製程移除位於第一貫穿開口110a和110b中的一部分導電材質，並保留位於第一凹室302中的一部分導電材質，以形成實質為環狀的浮置閘電極304。在本發明的一些實施例中，浮置閘電極304的導電材質可以是多晶矽或金屬，例如鋁(Al)、銅(Cu)、金(Au)、銀(Ag)、鉑金(Pt)或上述之合金。

在形成浮置閘電極304之後，先形成穿隧氧化層(tunnel oxide layer) 305，覆蓋於絕緣層121-126和浮置閘電極304經由第一貫穿開口110a和110b暴露於外的部分上。然後，再形成通道層108，使其共形地(conformal)毯覆於穿隧氧化層305以及接觸插塞104經由第一貫穿開口110a和110b暴露於外的頂面104a上(如第3D圖所繪示)。

在本實施例中，穿隧氧化層305的製作方式包括下述部驟：首先，藉由沉積製程形成矽氧化物層，使其毯覆於多層堆疊結構110的表面以及第一貫穿開口110a和110b的側壁上與底面上。之後，再藉由蝕刻製程移除位於多層堆疊結構110以及保護層301上的一部分矽氧化物層，藉以形成穿隧氧化層305。在本發明的一些實施例中，較佳可藉由同一蝕刻製程，將保護層301一併移除，使一部分接觸插塞104暴露於外。通道層108係藉由沉積製程形成毯覆於第一貫穿開口110a和110b的側壁與底面上的多晶矽層，可將穿隧氧化層305夾設於通道層108和浮置閘電極304之間，並且使通道層108與接觸插塞104電性接觸。

之後，再以絕緣材料109，例如二氧化矽、氮化矽或其他合適的介電材料，填充第一貫穿開口110a和110b，並在第一貫穿開口110a和110b中形成至少一空氣間隙130。在回蝕絕緣材料109之後，於絕緣材料109上方形成銲墊131，並且形成覆蓋層132來覆蓋多層堆疊結構110以及銲墊131。再進行另一個蝕刻製程，在多層堆疊結構110中形成至少一個沿著Z軸方向向下延伸，穿過多層堆疊結構110的第二貫穿開口133，並將絕緣層121-126和犧牲層111-115以及第一導體層103的頂面103a部分地暴露於外(如第3E圖所繪示)。

接著，移除剩餘的犧牲層111-115，並將一部分的間隔層303暴露於外。之後，藉由沉積製程，例如低壓化學氣相沉積製程，形成複數個第二導電層105填充於被移除之剩餘犧牲層111-115原來的位置上。進而，可在第二導電層105、間隔層303、浮置閘電極304、穿隧氧化層107和通道層108重疊的區域形成複數個垂直通道浮閘記憶胞306，並在多層堆疊結構構中形成具有垂直通道的浮閘記憶體陣列(如第3F圖所繪示)。在本實施例中，每一個垂直通道浮閘記憶胞306中的第二導電層105可作為控制閘電極；間隔層303、對應的浮置閘電極304和穿隧氧化層305三者的組合可視為垂直通道浮閘記憶胞306的記憶層。其中，每一個間隔層303可作為對應之控制閘電極(第二導電層105)與浮置閘電極304之間的閘間層(Inter-Poly Dielectric layer，IPD layer)。

在形成第二導電層105之後，於第二貫穿開口133中形成金屬插塞134，與第一導體層103電性接觸，且藉由該間隙壁介電層129與第二導體層105電性隔離。後續，再經由一連串後段製程(未繪示)，在覆蓋層132上方形成層間介電層135；再於層間介電層135上形成複數條位元線136，並經由內連線139與銲墊131電性接觸，完成記憶體元件300的製備(如第3G圖所繪示)。

由於，本發明之實施例所提供的記憶體元件係採用獨立的導體層，而非半導體基材，來作為不同記憶胞串列的底部共用源極線。因此用來進讀取/寫入操作的電流，其流經導體層路徑，比習知技術所提供的記憶體元件流經半導體基材的電流路徑要短，因此記憶體元件的操作電流路徑，可降低記憶體元件的操作電阻。加上，本發明之實施例所提供的記憶體元件並不會在底部共用源極線和基材之間形成具有p-n接面的摻雜區，可避免寄生電容的形成，進而可增進記憶體元件的操作可靠度以及元件速度，解決習知技術所面臨的問題。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧記憶體元件

101‧‧‧半導體基材

102‧‧‧隔離層

103‧‧‧第一導體層

103a‧‧‧第一導體層的頂面

104‧‧‧接觸插塞

104a‧‧‧接觸插塞的頂面

105‧‧‧第二導電層

107‧‧‧記憶層

108‧‧‧通道層

109‧‧‧絕緣材料

110‧‧‧多層堆疊結構

121-126‧‧‧絕緣層

129‧‧‧間隙壁介電層

130‧‧‧空氣間隙

131‧‧‧銲墊

132‧‧‧覆蓋層

134‧‧‧金屬插塞

135‧‧‧層間介電層

136‧‧‧位元線

137‧‧‧記憶胞

139‧‧‧內連線

C‧‧‧電流

Claims

一種記憶體元件，包括:
一半導體基材；
一隔離層，位於該半導體基材上；
一第一導體層，位於該隔離層上；
一接觸插塞，穿過該隔離層且與該第一導體層和該半導體基材電性接觸；
複數個絕緣層，位於該第一導體層上；
複數個第二導體層，與該些絕緣層交錯堆疊，且和該第一導體層電性隔離；
一通道層，位於一第一貫穿開口的至少一側壁與一底面上，並與該接觸插塞電性接觸，其中該第一貫穿開口穿過該些絕緣層和該些第二導體層，而將該接觸插塞暴露於外；以及
一記憶層，位於該通道層與該些第二導體層之間。
如申請專利範圍第1項所述之記憶體元件，其中該記憶層包括：
一穿隧氧化層(tunnel oxide layer)，位於該第二導體層與該通道層之間；
複數個浮置閘電極(floating gate electrode)，分別位於每一該些第二導體層與該穿隧氧化層之間；以及
複數個閘間隔層，分別位於每一該浮置閘電極與該些第二導體層對應之一者之間。
如申請專利範圍第1項所述之記憶體元件，其中該記憶層包括一氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)結構，且位於該第一貫穿開口的該側壁上，並且夾設於該記憶層與該些第二導體層之間。
如申請專利範圍第1項所述之記憶體元件，更包括：
一間隙壁介電層(dielectric spacer)，位於一第二貫穿開口的至少一側壁上，其中該第二貫穿開口穿過該些絕緣層和該些第二導體層，將該第一導體層暴露於外；以及
一金屬插塞，位於該第二貫穿開口中，與該第一導體層電性接觸，且藉由該間隙壁介電層與該些第二導體層電性隔離；且該接觸插塞具有實質高於該第一導體層的一頂面。
一種記憶體元件的製作方法，包括:
於一半導體基材上形成一隔離層；
於該隔離層上形成一第一導體層；
提供一多層堆疊結構(multi-layer stacks)，使該多層堆疊結構具有複數個絕緣層和複數個犧牲層相互堆疊於該第一導體層上，並使該些犧牲層和該第一導體層隔離；
形成至少一第一貫穿開口，穿過該多層堆疊結構、該第一導體層以及該隔離層，將該些絕緣層、該些犧牲層和該半導體基材部分地暴露於外；
進行一選擇性沉積(selective deposition)製程，以於該第一貫穿開口之一底部形成一接觸插塞，與該第一導體層和該半導體基材電性接觸；
於該第一貫穿開口的至少一側壁上依序形成一記憶層和一通道層，使該記憶層夾設於該通道層與剩餘的該些犧牲層之間，並且使該通道層與該接觸插塞電性接觸；
形成至少一第二貫穿開口，穿過該多層堆疊結構，使該第一導體層、該些絕緣層以及剩餘的該些犧牲層部分地暴露於外；
通過該第二貫穿開口移除剩餘的該些犧牲層；以及
於剩餘的該些犧牲層的位置上，形成複數個第二導電層。
如申請專利範圍第5項所述之記憶體元件的製作方法，其中形成該記憶層的步驟包括：
通過該第一貫穿開口移除一部分該些犧牲層，藉以在該些絕緣層之間定義出複數個第一凹室；
氧化每一該些犧牲層暴露於外之一部分，以於每一該些第一凹室中形成一間隔層；
形成複數個浮置閘電極，分別填充每一該些第一凹室；以及
形成一穿隧氧化層，覆蓋於該些絕緣層和該些浮置閘電極經由該第一貫穿開口暴露於外的部分上。
如申請專利範圍第5項所述之記憶體元件的製作方法，其中在形成該記憶層的步驟，包括於該第一貫穿開口的該側壁上形成一氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)結構。
一種記憶體元件的製作方法，包括:
於一半導體基材上依序形成一第一隔離層、一第一導體層以及一第二隔離層；
形成至少一接觸開口，穿過該第二隔離層、該第一導體層以及該隔離層，將一部分的該半導體基材暴露於外；
於該接觸開口中形成一接觸插塞，與該第一導體層和該半導體基材電性接觸；
提供一多層堆疊結構，使該多層堆疊結構具有複數個絕緣層和複數個犧牲層相互堆疊於該第二隔離層上；
形成至少一第一貫穿開口，穿過該多層堆疊結構、和該第二隔離層，並且將該些絕緣層、該些犧牲層和該接觸插塞部分地暴露於外；
於該第一貫穿開口的至少一側壁上依序形成一記憶層和一通道層，使該記憶層夾設於該通道層與剩餘的該些犧牲層之間，並且使該通道層與該接觸插塞電性接觸；
形成至少一第二貫穿開口，穿過該多層堆疊結構和該第二隔離層，使該第一導體層、該些絕緣層以及剩餘的該些犧牲層部分地暴露於外；
通過該第二貫穿開口移除剩餘的該些犧牲層；以及
於剩餘的該些犧牲層的位置上形成複數個第二導電層。
如申請專利範圍第8項所述之記憶體元件的製作方法，其中形成該記憶層的步驟包括：
通過該第一貫穿開口移除一部分該些犧牲層，藉以在該些絕緣層之間定義出複數個第一凹室；
氧化每一該些犧牲層暴露於外之一部分，以於每一該些第一凹室中形成一間隔層；
形成複數個浮置閘電極，分別填充每一該些第一凹室；以及
形成一穿隧氧化層，覆蓋於該些絕緣層和該些浮置閘電極經由該第一貫穿開口暴露於外的部分上。
如申請專利範圍第8項所述之記憶體元件的製作方法，其中在形成該記憶層的步驟，包括於該第一貫穿開口的該側壁上形成一氧化矽-氮化矽-氧化矽結構。