TWI655750B - 記憶體元件及其製作方法 - Google Patents

Abstract

一種記憶體元件，包括：多層堆疊結構(multi-layers stack)、電荷儲存層、第一通道層以及串列選擇(String Selection，SSL)開關。多層堆疊結構包括交錯堆疊的複數個導體層和絕緣層以及至少一個第一貫穿開口，貫穿這些絕緣層和導體層。電荷儲存層毯覆於第一貫穿開口的側壁上。第一通道層位於第一貫穿開口中。串列選擇開關，位於多層堆疊結構上，包括：第二通道層、閘極介電層和閘極。第二通道層位於第一通道層上方，並與第一通道層電性接觸。閘極介電層位於第二通道層上，且具有與電荷儲存層相異的材質。閘極位於閘極介電層上。

Description

記憶體元件及其製作方法

本揭露書是有關於一種記憶體元件及其製作方法。特別是有關於一種非揮發性記憶體(Non-Volatile Memory，NVM)及其製作方法。

非揮發性記憶體元件，例如快閃記憶體，具有在移除電源時亦不丟失儲存於記憶單元中之資訊的特性。已廣泛運用於用於可擕式音樂播放器、移動電話、數位相機等的固態大容量存儲應用。三維非揮發性記憶體元件，例如垂直通道式(Vertical-Channel，VC)三維快閃記憶體元件，具有許多層堆疊結構，可達到更高的儲存容量，更具有優異的電子特性，例如具有良好的資料保存可靠性和操作速度。

形成典型三維非揮發性記憶體元件的方法，包括下述步驟：首先形成包含有彼此交錯堆疊之複數個絕緣層和導電層的多層疊結構(multi-layers stack)。並以蝕刻製程在多層疊結構中形成至少一條溝槽，將多層疊結構區分為複數個脊狀多層疊層(ridge-shaped stacks)，使每一脊狀多層疊層都包含複數條由圖案化導電層所形成的導電條帶。再於溝槽的側壁上依序形成包含有矽氧化物-氮化矽-矽氧化物(ONO結構)電荷儲存層和通道層，進而在脊狀多層疊層之每一個導電條帶與電荷儲存層和通道層三者重疊的位置上，定義出複數個開關結構(switch)。其中，只有位於脊狀多層疊層堆疊中間階層的開關結構，可以用來做為記憶胞，並藉由通道層串接形成記憶胞串列。位於脊狀多層疊層堆疊之頂部階層的開關結構則是作為記憶胞串列的串列選擇(String Selection，SSL)開關。

由於，串列選擇開關包含有電荷儲存層，並且藉由通道層與記憶胞串接。因此當記憶胞進行寫入/抹除操作時，串列選擇開關和接地選擇開關的電荷儲存層會被充電，造成串列選擇開關和接地選擇開關的臨界電壓改變。而為了可靠地控制記憶胞的操作，串列選擇開關的臨界電壓必須保持穩定。需要增加額外的控制電路來對串列選擇開關和接地選擇開關施加電壓，以補償寫入/抹除操作所造成的臨界電壓偏移效應。不僅會增加三維非揮發性記憶體元件的電力消耗，也影響三維非揮發性記憶體元件的操作效率。

因此，有需要提供一種先進的記憶體元件及其製作方法，來解決習知技術所面臨的問題。

本說明書的一實施例揭露一種記憶體元件，包括：多層堆疊結構(multi-layers stack)、電荷儲存層、第一通道層以及串列選擇(String Selection，SSL)開關。多層堆疊結構包括交錯堆疊的複數個導體層和絕緣層以及至少一個第一貫穿開口，貫穿這些導體層。電荷儲存層毯覆於第一貫穿開口的側壁上。第一通道層位於第一貫穿開口中。串列選擇開關，位於多層堆疊結構上，包括：第二通道層、閘極介電層和閘極。第二通道層位於第一通道層上方，並與第一通道層電性接觸。閘極介電層位於第二通道層上，且具有與電荷儲存層相異的材質。閘極位於閘極介電層上。

本說明書的另一實施例揭露一種記憶體元件的製作方法，包括下述步驟：首先，形成一個多層堆疊結構，使其包括交錯堆疊的複數個導體層和絕緣層以及至少一個第一貫穿開口，貫穿這些絕緣層和導體層。形成電荷儲存層，毯覆於第一貫穿開口的一側壁上；並於第一貫穿開口中形成第一通道層，藉以於這些導體層、電荷儲存層和第一通道層的複數個重疊區域(intersection points)上定義出複數個記憶胞。再於多層堆疊結構上形成串列選擇開關，使串列選擇開關包括：第二通道層、閘極介電層和閘極。第二通道層位於第一通道層上方，並與第一通道層電性接觸。閘極介電層位於第二通道層上，具有與電荷儲存層相異的材質。 閘極位於閘極介電層上。

根據上述實施例，本說明書是在提供一種記憶體元件及其製作方法。其係在記憶體元件的多層堆疊結構上方，單獨地形成一個包含通道層、閘極介電層和閘極的串列選擇開關，與位於多層堆疊結構中的記憶胞串列串接，並且使串列選擇開關的通道層與記憶胞串列中的電荷儲存層具有不同的材料。可防止串列選擇開關在記憶胞寫入/抹除操作時，因充電而改變臨界電壓。因此，不需要額外的控制電路來補償寫入/抹除操作所造成的臨界電壓偏移效應。可減少記憶體元件的電力消耗，同時促進記憶體元件的操作效率。

為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

本說明書是提供一種記憶體元件及其製作方法，可改善記憶體元件的操作效率。為了對本說明書之上述實施例及其他目的、特徵和優點能更明顯易懂，下文特舉一記憶體元件及其製作方法作為較佳實施例，並配合所附圖式作詳細說明。

但必須注意的是，這些特定的實施案例與方法，並非用以限定本發明。本發明仍可採用其他特徵、元件、方法及參數來加以實施。較佳實施例的提出，僅係用以例示本發明的技術特徵，並非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者，將可根據以下說明書的描述，在不脫離本發明的精神範圍內，作均等的修飾與變化。在不同實施例與圖式之中，相同的元件，將以相同的元件符號加以表示。

請參照第1A圖至第1J圖，第1A圖至第1J圖係根據本說明書的一實施例所繪示之製作記憶體元件100的製程結構剖面示意圖。在本實施例之中，記憶體元件100可以是(但不限於)一種具有垂直通道的NAND記憶體元件。製作記憶體元件100的方法包括下述部驟：首先，提供一個半導體基材101。之後，於半導體基材101上形成一個多層堆疊結構110。在本說明書的一些實施例中，半導體層基材101可以由，例如p型摻雜、n型摻雜或無摻雜的多晶矽、鍺或其他合適的半導體材料，所構成。多層堆疊結構110，包括交錯堆疊的複數個犧牲層102和複數個絕緣層103。其中，犧牲層102和絕緣層103係相互平行，並且沿著Z軸方向彼此交錯堆疊在半導體層基材101上。其中，位於最底層的絕緣層103與半導體層基材101接觸；且藉由絕緣層103使犧牲層102與半導體層基材101電性隔離(如第1A圖所繪示)。

在本說明書的一些實施例中，犧牲層102和絕緣層103可藉由，例如低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition，LPCVD)製程，所製作而成。而且，犧牲層102和絕緣層103的材料必須不同。例如，犧牲層102可以是由含矽氮化物(nitride)，例如氮化矽(SiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)或上述之任意組合，所構成。絕緣層103可以由與犧牲層102不同的介電材料，例如矽氧化物、碳化矽(silicon carbide)、矽酸鹽或上述之任一組合，所構成。在本實施例中，犧牲層102係由氮化矽所構成。絕緣層103係由厚度實質由二氧化矽(SiO ₂)所構成。犧牲層102的厚度實質介於100埃至600埃之間，較佳係介於200埃至400埃之間。絕緣層103的厚度也實質介於100埃至600埃之間，較佳係介於200埃至400埃之間。

接著，對多層堆疊結構110進行蝕刻製程，以形成複數個第一貫穿開口110a，貫穿犧牲層102，藉以將位於多層堆疊結構110最底層的一部分絕緣層103暴露於外。在本說明書的一些實施例中，形成第一貫穿開口110a的蝕刻製程，包括以圖案化硬罩幕層(未繪示)為蝕刻罩幕，藉由非等向蝕刻製程(anisotropic etching process)，例如反應離子蝕刻(Reactive Ion Etching，RIE)製程，對多層堆疊結構110進行蝕刻。藉以在多層堆疊結構110之中形成多個沿著Z軸方向向下延伸的貫穿孔，將位於貫穿開口110a之底面的一部分絕緣層103，以及用來作為貫穿開口110a之側壁的一部分絕緣層103和犧牲層102暴露出來。

之後，於第一貫穿開口110a的側壁上依序形成電荷儲存層104和第一通道層105，並使電荷儲存層104夾設於第一通道層105和經由第一貫穿開口110a暴露於外的一部分犧牲層102之間。再以絕緣材料113，例如二氧化矽或其他合適的介電材料，填充第一貫穿開口110a (如第1B圖所繪示)。在本說明書的一些實施中，電荷儲存層104可以是一種包括，例如氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide，ONO)、氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化矽-氮化矽-氧化矽-氮化矽-氧化矽-氮化矽-氧化矽(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)結構的複合層(但不以此為限)。第一通道層105可以由未摻雜的多晶矽、未摻雜的矽鍺(silicon-germanium，SiGex)、鍺(germanium)或氧化銦鎵鋅(gallium indium zinc oxide，GIZO)等材質所構成。絕緣材料113可以包括二氧化矽。

之後，進行另一個蝕刻製程，在多層堆疊結構110中形成至少一個沿著Z軸方向向下延伸，貫穿多層堆疊結構110的第二貫穿開口106，並將一部分的半導體層基材101、絕緣層103和犧牲層102暴露於外(如第1C圖所繪示)。在本說明書的一些實施例中，第二貫穿開口106係由複數個貫穿多層堆疊結構110的狹縫(slits)所構成。

後續，移除剩餘的犧牲層102。在本實施例之中，係採用磷酸(H ₃PO ₄)溶液通過第二貫穿開口106將剩餘的犧牲層102予以移除，藉以在絕緣層103之間形成複數個空間107並將一部分的電荷儲存層104暴露於外。之後，以沉積製程，例如低壓化學氣相沉積製程，在用來定義空間107中形成複數個導體層108填充於被移除之剩餘犧牲層102原來的位置上(空間107之中)，進而在每一個導體層108、電荷儲存層104和第一通道層105重疊的區域形成一個記憶胞109a，並在多層堆疊結構110中形成至少一條包含多個記憶胞109a由第一通道層105垂直串接而成的記憶胞串列109。

在本說明書的一些實施例中，導體層108可以是由多晶矽、金屬或其他導電材質所構成。在本實施例之中，導體層108可以是材質為，例如鎢(W) 、氮化鈦(TiN)、氮化鉭(TaN)或上述之任意組合，的金屬層。在本說明書的另一些實施例中，形成導體層108之前，還可以在由電荷儲存層104以及絕緣層103用所定義之空間107的側壁上形成材質為，例如氧化鋁(Al ₂O ₃)、氧化鋡(hafnium oxide，HfOx)、氧化鋯(zirconium oxide，ZrOx) 或上述之任意組合，的高介電係數襯裡層(未繪示)。

接著，於第二貫穿開口106的側壁上形成介電隔離層111，並在第二貫穿開口106中形成一個接觸插塞112(如第1D圖所繪示)。在本說明書的一些實施例之中，形成介電隔離層111和接觸插塞112的步驟包括：先以沉積製程，於第二貫穿開口106的側壁與底部形成磊晶矽薄膜。之後，再進行低溫矽氧化製程(Low Temperature Oxidation，LTO)。在300℃至450℃的溫度下通過反應氣體，藉以在第二貫穿開口106之側壁與底部形成材質為矽氧化物的層。在移除位於第二貫穿開口106之底部的一部分介電隔離層111之後，藉由沉積製程，例如低壓化學氣相沉積製程，於第二貫穿開口106中填充導電材料，例如摻雜或無摻雜的多晶矽、金屬矽化物、金屬(例如，鈦(Ti)、鎢、鋁(Al)、銅(Cu)、金(Au)、銀(Ag)或上述之合金)、金屬氧化物(例如，氮化鈦(TiN))或其他合適的導電材質，藉以在第二貫穿開口106中形成接觸插塞112，與半導體層基材101電性接觸；並且藉由介電隔離層111與導體層108電性隔離。

後續，於第一貫穿開口110a中形成一個銲墊115與第一通道層105電性接觸。在本實施例中，形成銲墊115的步驟包括：先進行一個回蝕製程，移除位於第一貫穿開口110a中的一部分絕緣材料113。再形成摻雜多晶矽(矽鍺或鍺)層(未繪示)覆蓋多層堆疊結構110並且填充第一貫穿開口110a。之後，以位於多層堆疊結構110之頂部的絕緣層103為停止層，對摻雜多晶矽層(未繪示)進行平坦化製程，例如化學機械研磨(Chemical Mechanical Polishing，CMP )，移除位於頂部的絕緣層103上方的一部分多晶矽層(未繪示)，而形成銲墊115，並經由第一貫穿開口110a暴露於外(如第1E圖所繪示)。

值得注意的是，雖然上述實施例所述的電荷儲存層104、第一通道層105、絕緣材料113以及銲墊115，係形成於第二貫穿開口106之後。但在本書明書的一些實施例之中，形成電荷儲存層104、第一通道層105、絕緣材料113以及銲墊115的步驟，可以在第二貫穿開口106形成之前實施。

形成銲墊115之後，可以在多層堆疊結構110和銲墊115上形成，例如厚度範圍實質介於800埃(angstrom ，Å)至1000埃，材質例如(但不限定)為多晶矽層，的通道材料層(未繪示)，與銲墊115電性接觸。並在通道材料層上方形成一個圖案化硬罩幕層116，例如包括相互堆疊的氧化矽覆蓋層(capping layer)116a和氮化矽層116b。再以圖案化硬罩幕層116為蝕刻罩幕進行蝕刻，移除一部分通道材料層，使剩餘的通道材料層具有複數個柱狀結構。其中，每一個柱狀結構可用來作為後述之串列選擇開關120的通道層(以下簡稱第二通道層114) (如第1F圖所繪示)。

在本說明書的一些實施例中，第二通道層114對準位於第一貫穿開口106中的銲墊115，並藉由銲墊115與第一通道層105電性連接。第二通道層114垂直Z軸的截面尺寸實質小於銲墊115垂直Z軸的的截面尺寸。由於，銲墊115係由填充於第一貫穿開口110a中的摻雜多晶矽所形成。第二通道層114之柱狀結構的截面尺寸實質小於對應之第一貫穿開口110a的截面尺寸。且相較於毯覆於第一貫穿開口110a側壁的第一通道層105，銲墊115的截面尺寸遠大於第一通道層105的截面尺寸。故而，銲墊115可提供柱狀結構114相當大的製程裕度(process window)來與第一通道層105電性接觸。

然後，在第二通道層114上形成閘極介電層117(如第1G圖所繪示)。在本書明書的一些實施例中，閘極介電層117的形成包括：進行氧化製程(例如低溫矽氧化製程)，藉以於銲墊115的上表面和第二通道層114的側壁表面形成矽氧化物層。但形成閘極介電層117的方式並不以此為限。在本書明書的另一些實施例中，閘極介電層117的形成包括：沉積製程，例如低壓化學氣相沉積製程，於多層堆疊結構110、銲墊115、圖案化硬罩幕層116和第二通道層114表面沉積介電材質層(未繪示)，例如矽氧化物層或高介電係數材料層；再以蝕刻製程圖案化此介電材質層，以於銲墊115的上表面和第二通道層114的側壁表面形成閘極介電層117。

之後，在閘極介電層117 上方形成閘極。在本書明書的一些實施例中，閘極的形成可以包括下述步驟：先於一部分多層堆疊結構110、閘極介電層117和硬罩幕層116上方形成一導電材質層118’ (如第1H圖所繪示)。接著，採用，例如蝕刻製程，圖案化導電材質層118’，使剩餘的導電材質層118’至少覆蓋閘極介電層117和硬罩幕層116。之後，於圖案化後的導電材質層118’和多層堆疊結構110上方形成一介電層119。再以圖案化硬罩幕層116為停止層，進行平坦化製程，移除一部份介電層119和一部分導電材質層118’。其中，第二通道層114的一柱狀結構以及位於柱狀結構之側壁上的剩餘導電材質層118’和閘極介電層117可以共同構成一個串列選擇開關120(如第1I圖所繪示)。其中，剩餘的導電材質層118’可以作為串列選擇開關120的閘極(以下簡稱閘極118)。

在本說明書的一些實施例之中，構成導電材質層118’的材料可以是，例如摻雜或無摻雜的多晶矽、金屬矽化物、金屬(例如，鈦、鎢、鋁、銅、金、銀或上述之合金)、金屬氧化物(例如，氮化鈦)或其他合適的導電材質。介電層119可以包括二氧化矽。閘極介電層117可以包括矽氧化物，且閘極介電層117的厚度，實質小於電荷儲存層104的厚度。在本實施例之中，閘極介電層117的厚度實質介於30埃至150埃之間，較佳係介於60埃至80埃之間。

然後，再採用包含磷酸(Phosphoric acid，H ₃PO ₄)、氫氧化銨(Ammonium hydroxide，NH ₄OH)和硝酸(Nitric acid ，HNO ₃)的PAN溶液來移除氮化矽層116b以及一部份的閘極118和介電層119，藉以於介電層119中形成凹室121，將氧化矽覆蓋層116a、一部份的閘極介電層117和閘極118暴露於外(如第1J圖所繪示)。

後續，以絕緣材料122，例如氮化矽，填充凹室121。在平坦化絕緣材料122之後，於介電層119和絕緣材料122上方形成保護層123，並形成位元線124穿過保護層123和氧化矽覆蓋層116a，而與第二通道層114電性接觸，且藉由絕緣材料122使第二通道層114與位元線124電性隔離。最後，再經由一連串後段製程(未繪示)，完成記憶體元件100(如第1K圖所繪示)的製備。

由於，串列選擇開關120並未與記憶體串列109同時形成；且串列選擇開關120的通道層(第二通道層114)與記憶胞109a之電荷儲存層104材質並不相同。換言之，串列選擇開關120並未包含任何電荷儲存層。因此，當記憶胞109a進行寫入抹除操作時，串列選擇開關120不會因為通道層被充電，而產生臨界電壓偏移的問題。故而，不需要採用額外的控制步驟，對串列選擇開關120施加額外的電流，來維持串列選擇開關120臨界電壓的穩定。不會增加非揮發性記憶體元件的電力消耗，且可增進記憶體元件100的操作效率。

請參照第2A圖至第2C圖，第2A圖至第2C圖係根據本說明書的另一實施例所繪示之製作記憶體元件200的製程結構剖面示意圖。在本實施例之中，記憶體元件200的結構大致與第1K圖所繪示的記憶體元件100類似，差別在於記憶體元件200之位元線224的結構及其製作方法，與記憶體元件100的位元線124有所不同。由於，記憶體元件200的其他元件的製作方式與材料已詳述於第1A圖至第1I圖的實施例之中，相同的製程並不再此贅述。以下僅詳述製作串列選擇開關200的方法。

位元線224的製作由第1I圖開始，包括下述步驟：首先於第1I圖所繪示之圖案化硬罩幕層116、介電層119和閘極118上形成保護層123。然後，採用，例如蝕刻製程，藉以形成通孔(via)201穿過保護層123和圖案化硬罩幕層116，將一部份的第二通道層114暴露於外(如第2A圖所繪示)。接著，於通孔201的側壁上形成間隙壁(spacer)202(如第2B圖所繪示)。再以導電材料，例如鎢，填充於通孔201之中，以形成位元線224，與第二通道層114電性接觸，並藉由剩餘的圖案化硬罩幕層116和間隙壁202使第二通道層114與位元線224電性隔離。最後，再經由一連串後段製程(未繪示)，完成記憶體元件200(如第2C圖所繪示)的製備。

根據上述實施例，本說明書是在提供一種記憶體元件及其製作方法。其係在記憶體元件的多層堆疊結構上方，形成一個獨立的串列選擇開關，與位於多層堆疊結構中的記憶胞串列串接，以取代包含有電荷儲存層的串列選擇開關。可以減少非揮發性記憶體元件的電力消耗，同時促進非揮發性記憶體元件的操作效率。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200：記憶體元件 101：半導體基材 102：犧牲層 103：絕緣層 104：電荷儲存層 105：第一通道層 106：第二貫穿開口 107：空間 108：導體層 109：記憶胞串列 109a：記憶胞 110：多層堆疊結構 110a：第一貫穿開口 111：介電隔離層 112：接觸插塞 113：絕緣材料 115：銲墊 114：第二通道層 116：圖案化硬罩幕層 116a：覆蓋層 116b：氮化矽層 117：閘極介電層 118：閘極 118’：導電材質層 119：介電層 120：串列選擇開關 121：凹室 122：絕緣材料 123：保護層 124、224：位元線 201：通孔 202：間隙壁

第1A圖至第1K圖係根據本說明書的一實施例所繪示之製作半導體元件的製程結構剖面示意圖；以及 第2A圖至第2C圖係根據本說明書的另一實施例所繪示之製作記憶體元件的製程結構剖面示意圖。

無。

Claims (10)

1. 一種記憶體元件，包括： 一多層堆疊結構 (multi-layers stack)，包括交錯堆疊的複數個導體層和複數個絕緣層以及至少一第一貫穿開口，貫穿該些導體層； 一電荷儲存層，毯覆於該第一貫穿開口的一側壁上； 一第一通道層，位於該第一貫穿開口中；以及 一串列選擇(String Selection，SSL)開關，位於該多層堆疊結構上，包括： 一第二通道層，位於該第一通道層上方，並與該第一通道層電性接觸； 一閘極介電層，位於該第二通道層上，且具有與該些電荷儲存層相異的一材質；以及 一閘極，位於該閘極介電層上。
2. 如申請專利範圍第1項所述之記憶體元件，其中該第二通道層包括一柱狀結構，具有實質小於該第一貫穿開口的一截面尺寸；該閘極介電層包括一氧化矽材質層或一高介電係數材料，且具有實質小於該些電荷儲存層的一厚度；該第二通道層包括多晶矽；該閘極包括一金屬。
3. 如申請專利範圍第1項所述之記憶體元件，更包括： 複數個記憶胞，位於該些導體層、該電荷儲存層和該第一通道層的複數個重疊區域(intersection points)上，並藉由該第一通道層彼此串連； 一銲墊(pad)，位於該第一通道層與該第二通道層之間，並藉由該銲墊導通該第一通道層和該第二通道層； 一位元線(Bit Line，BL)，位於該第二通道層上，並與該第二通道層電性接觸； 一絕緣材料，位於該位元線與該閘極之間，藉以將二者電性隔離； 一半導體基材，其中該些絕緣層和該些導體層堆疊於其上；以及 一接觸插塞，貫穿該些絕緣層和該些導體層，並與該半導體基材電性接觸。
4. 一種記憶體元件的製作方法，包括: 形成一多層堆疊結構，使其包括交錯堆疊的複數個導體層和複數個絕緣層以及至少一第一貫穿開口，貫穿該些絕緣層和該些導體層； 形成一電荷儲存層，毯覆於該第一貫穿開口的一側壁上； 於該第一貫穿開口中形成一第一通道層，藉以於該些導體層、該電荷儲存層和該第一通道層的複數個重疊區域(intersection points)上定義出複數個記憶胞；以及 於該多層堆疊結構上形成一串列選擇開關，使該串列選擇開關包括： 一第二通道層，位於該第一通道層上方，並與該第一通道層電性接觸； 一閘極介電層，位於該第二通道層上，且具有與該電荷儲存層相異的一材質；以及 一閘極，位於該閘極介電層上。
5. 如申請專利範圍第4項所述之記憶體元件的製作方法，其中該些記憶胞的形成，包括： 於一半導體基材上形成複數個犧牲層和該些絕緣層交錯堆疊； 形成該第一貫穿開口，穿過該些犧牲層； 於該第一貫穿開口的至少一側壁上依序形成該電荷儲存層和該第一通道層； 形成一第二貫穿開口，穿過該些犧牲層和該些絕緣層； 通過該第二貫穿開口移除該些犧牲層；以及 於該些犧牲層的原來位置上，形成該些導體層。
6. 如申請專利範圍第5項所述之記憶體元件的製作方法，更包括： 於該第二貫穿開口的一側壁形成一介電隔離層；以及 以一導電材料填充該第二貫穿開口，形成一接觸插塞與該半導體基材電性接觸。
7. 如申請專利範圍第5項所述之記憶體元件的製作方法，該第二通道層的形成包括： 於該第一貫穿開口中形成一銲墊與該第一通道層電性接觸； 形成一多晶矽層，覆蓋該多層堆疊結構和該銲墊； 以一圖案化硬罩幕層為一蝕刻罩幕，蝕刻該多晶矽層，藉以形成該第二通道層，對準該銲墊，且與該銲墊電性連接。
8. 如申請專利範圍第7項所述之記憶體元件的製作方法，該閘極的形成包括： 形成一圖案化導電材質層，覆蓋該多層堆疊結構、該閘極介電層和該圖案化硬罩幕層； 形成一介電層，覆蓋該圖案化導電材質層和該多層堆疊結構；以及 以該圖案化硬罩幕層為一停止層進行一平坦化製程，以移除一部份該介電層和一部分該圖案化導電材質層。
9. 如申請專利範圍第7項所述之記憶體元件的製作方法，更包括： 部分地移除該介電層、該圖案化硬罩幕層和該閘極，以於該介電層中形成至少一凹室，將一部份的該閘極介電層和該閘極暴露於外； 以一絕緣材料填充該凹室；以及 形成一位元線，與該第二通道層電性接觸，並藉由該絕緣材料使該閘極與該位元線電性隔離。
10. 如申請專利範圍第7項所述之記憶體元件的製作方法，更包括： 形成一保護層，覆蓋於該介電層、該圖案化硬罩幕層和該閘極； 進行一蝕刻製程，移除一部分該保護層和該圖案化硬罩幕層，以形成一通孔(via)，將一部份的該第二通道層暴露於外； 於該通孔的一側壁上形成一間隙壁(spacer)；以及 於該通孔中形成一位元線，與該第二通道層電性接觸，並藉由該圖案化硬罩幕層與該間隙壁使該閘極與該位元線電性隔離。