CN111952307A - 立体存储器元件及其制作方法 - Google Patents

立体存储器元件及其制作方法 Download PDF

Info

Publication number
CN111952307A
CN111952307A CN201910426660.9A CN201910426660A CN111952307A CN 111952307 A CN111952307 A CN 111952307A CN 201910426660 A CN201910426660 A CN 201910426660A CN 111952307 A CN111952307 A CN 111952307A
Authority
CN
China
Prior art keywords
layer
dielectric
channel
gate
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910426660.9A
Other languages
English (en)
Inventor
胡志玮
叶腾豪
江昱维
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN111952307A publication Critical patent/CN111952307A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Ceramic Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Geometry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种立体存储器元件及其制作方法，该立体存储器元件包括多层叠层结构、存储层通道层以及开关元件。多层叠层结构包括多个导电层、多个绝缘层和至少一个开口。绝缘层与导电层沿着一个堆叠方向交错堆叠，开口穿过导电层。存储层与导电层至少部分重叠。通道层位于开口中，并与存储层至少部分重叠。开关元件包括：位于多层叠层结构上方，并与通道层电性连接的第一通道插塞；环绕第一通道插塞的栅极介电层；以及环绕栅极介电层的栅极。

Description

立体存储器元件及其制作方法
技术领域
本发明内容是有关于一种存储器元件及其制造方法，且特别是有关于一种具有高存储密度的立体(three dimensional，3D)存储器元件及其制造方法。
背景技术
存储器元件是可携式电子装置，例如MP3播放器、数码相机、笔记本电脑、智能手机等…中重要的数据储存元件。随着各种应用程序的增加及功能的提升，对于存储器元件的需求，也趋向较小的尺寸、较大的存储容量。而为了因应这种需求，目前设计者转而开发一种包含有多个存储单元阶层(multiple plane of memory cells)堆叠的立体存储器元件，例如垂直通道式(Vertical-Channel，VC)立体NAND快闪存储器元件。
典型的NAND快闪存储器元件是以具有多层介电电荷捕捉结构(multilayerdielectric charge trapping structure)的薄膜晶体管来作为存储单元串列的存储单元及串列/接地选择开关，并采用较高的漏极或源极电压与较低的栅极电压(或浮接)，以诱发带对带隧穿(band-to-band tunneling，BBT)产生栅极导致漏极漏电电流(gate induceddrain leakage current，GIDL)的方式来对存储单元串列进行擦除操作。然而，带对带隧穿所产生的空穴通过横向电场的加速获得能量注入到栅极氧化层之后，常会引起电荷累积，容易使电荷捕捉式薄膜晶体管的串列/接地选择开关，在进行后续的写入操作时无法正常开启，导致操作失效。
因此，有需要提供一种先进的立体存储器元件及其制作方法，来解决已知技术所面临的问题。
发明内容
本说明书的一实施例公开一种立体存储器元件，此立体存储器元件包括：立体存储器元件包括多层叠层结构(multi-layer stacks)、存储层通道层以及开关元件。多层叠层结构包括多个导电层、多个绝缘层和至少一个开口。绝缘层与导电层沿着一个堆叠方向交错堆叠，开口穿过导电层。存储层位于开口中，并与导电层至少部分重叠。通道层位于开口中，并与存储层重叠。开关元件，包括：位于多层叠层结构上方，并与通道层电性连接的通道插塞；环绕通道插塞的栅极介电层；以及环绕栅极介电层的栅极。
本说明书的另一实施例公开一种立体存储器元件的制作方法，包括下述步骤：首先，提供一个包括多个导电层、多个绝缘层和至少一个开口的多层叠层结构。其中，绝缘层与导电层沿着一个堆叠方向交错堆叠，开口穿过导电层。在开口中形成与导电层至少部分重叠的存储层。在开口中形成与存储层至少部分重叠的通道层。位于多层叠层结构上方形成开关元件，使开关元件包括：与通道层电性连接的通道插塞；环绕通道插塞，且不具有介电电荷捕捉结构的栅极介电层；以及环绕栅极介电层的栅极。
根据上述实施例，本说明书是公开一种立体存储器元件及其制作方法。其采用不具有介电电荷捕捉结构的栅极介电层的开关元件，来作为立体存储器元件中存储单元串列的串列选择开关/接地选择开关。因此不需要采用带对带隧穿产生栅极导致漏极漏电电流的方式来对存储单元串列进行擦除操作。可以避免使用电荷捕捉式薄膜晶体管作为串列选择开关/接地选择开关，因空穴注入栅极氧化层，引起电荷累积，导致串列选择开关/接地选择开关在写入操作时无法正常开启而失效的问题。
在本说明书的一些实施例中，此种结构可以应用于栅极围绕式结构的立体存储器元件、包含单栅极垂通道(single-gate vertical channel，SGVC)结构的立体存储器元件、具有U形垂直通道(U-shaped vertical channel)结构的立体存储器元件、具有圆柱形通道(cylindrical channel)结构的存储单元串列的立体存储器元件或具有半圆柱形通道(hemi-cylindrical channel)结构的立体存储器元件。
为了对本说明书的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下。
附图说明
图1A是根据本发明的一实施例所绘示的多层叠层结构的结构透视图；
图1B是沿着图1A的切线S1所绘示的结构剖面图；
图2A绘示，对图1A的多层叠层结构进行图案化工艺，以形成多个O形开口之后的结构上视图；
图2B是沿着图2A所绘示的切线S2所绘示的结构剖面图；
图3A是绘示在图2A所示的结构上形成存储层、通道层和多个介电柱状体之后的结构上视图；
图3B是沿着图3A的切线S3所绘示的结构剖面图；
图4A是绘示对图3A所绘示的结构进行回蚀工艺之后的结构上视图；
图4B是沿着图4A所绘示的切线S4所绘示的结构剖面图；
图5A是绘示在图4A所示的结构上形成多个落着接触垫之后的结构上视图；
图5B是沿着图5A的切线S5所绘示的结构剖面图；
图6A是绘示在图5A所示的结构上形成介电保护层、栅极材料层和介电覆盖层之后的结构上视图；
图6B是沿着图6A的切线S6所绘示的结构剖面图；
图7A是绘示在图6A所示的结构上形成贯穿孔之后的结构上视图；
图7B是沿着图7A的切线S7所绘示的结构剖面图；
图8A是绘示在图7A所示的结构上形成栅介电层之后的结构上视图；
图8B是沿着图8A的切线S8所绘示的结构剖面图；
图9A是绘示在图8A的结构中移除一部份介电保护层之后的结构上视图；
图9B是沿着图9A的切线S9所绘示的结构剖面图；
图10A是绘示在图9A的结构中形成多个通道插塞之后的结构上视图；
图10B是沿着图10A的切线S10所绘示的结构剖面图；
图11A是绘示在图10A所示的结构上形成多条沟槽之后的结构透视图；
图11B是沿着图11A的切线S11所绘示的结构剖面图；
图12A和图12B是依照本说明书的一实施所分别绘示的一种立体存储器元件的结构透视图和剖面图；
图13是根据本说明书的另一实施例所绘示的一种立体存储器元件的结构剖面图；以及
图14是根据本说明书的又一实施例所绘示的一种立体存储器元件的结构剖面图。
【附图标记说明】
100、200、300：立体存储器元件
101：衬底 102：埋藏氧化层
102a：埋藏氧化层的底部 103：O形开孔
103b：O形开孔的侧壁 103a：O形开孔的底部
104：存储结构层 105：介电柱状体
105a：介电柱状体的顶面
105b：介电柱状体的底部
106：落着接触垫 108：沟槽
109：绝缘材料 110：多层叠层结构
110a：多层叠层结构的顶面
112A：内连线结构 112B：内连线结构
114：存储层 120：导电层
124：通道层 125：介电保护层
126：栅极材料层 127：介电覆盖层
128A、128B：贯穿孔 129：栅介电层
130：绝缘层 132：通道插塞
140、145：存储单元
141、141a、141b隧穿式晶体管开关
144：栅极围绕式存储单元串列
146：U形存储单元串列
147A、147B、347：金属-氧化物-半导体晶体管开关元件
150：图案化硬掩模层
201：源极导体层 202：介层插塞
241a、241b：隧穿式晶体管开关
246A、246B：存储单元串列
S1-S11：切线
H1：高度落差N+：n型掺质
BL：位线 CS：共同源极线
U1、U2：U形剖面轮廓
具体实施方式
本说明书是提供一种立体存储器元件的制作方法，可解决串列/接地选择开关因栅极导致漏极漏电电流无法正常开启的问题。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一存储器元件及其制作方法作为较佳实施例，并配合附图作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用于限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅是用于例示本发明的技术特征，并非用于限定本发明的申请专利范围。该技术领域中普通技术人员，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
制作立体存储器元件100的方法，包括下述步骤：首先提供一个衬底101，并在衬底101上形成多层叠层结构110。请参照图1A和图1B，图1A是根据本发明的一实施例所绘示的多层叠层结构110的结构透视图。图1B是沿着图1A的切线S1所绘示的结构剖面图。多层叠层结构110包含多个导电层120及多个绝缘层130交错堆叠在衬底101上。
在本发明的一些实施例中，衬底101和多层叠层结构110之间还可以包括一个底部栅极层122和一埋藏氧化(buried oxide)层102。例如在本实施例中，埋藏氧化层102是通过热氧化工艺，形成在衬底101表面；底部栅极层122是使用沉积导电材料的方式形成于埋藏氧化层102上方。而多层叠层结构110中的导电层120和绝缘层130，则是沿着图1B所绘示的Z轴方向(堆叠方向)，彼此交错堆叠在底部栅极层122上方。在本发明的其他实施例中，埋藏氧化层102也可以使用沉积的方式形成于衬底101上。
导电层120可以由金属材料(例如，金、铜、铝、钨或上述合金)、半导体材料(例如，掺杂或无掺杂的多晶或单晶硅/锗)或其他合适的材料所构成。绝缘层130可以由介电材料，例如硅氧化物(oxide)、硅氮化物(nitride)、硅氮氧化物(oxynitride)、硅酸盐(silicate)或其他材料，所构成。埋藏氧化层102可以包含硅氧化物。构成导电层120的材料，可以与构成底部栅极层122的材料相同或不同。构成埋藏氧化层102可以与构成绝缘层130的材料相同或不同。
接着，对多层叠层结构110进行图案化工艺以形成多个O形开口103，穿过这些导电层120和绝缘层130。请参照图2A至图2B，图2A是绘示，对图1A的多层叠层结构110进行图案化工艺，以形成多个O形开口103之后的结构上视图；图2B是沿着图2A所绘示的切线S2所绘示的结构剖面图。
在本说明书的一些实施例中，多层叠层结构110的图案化工艺，包括在多层叠层结构110上形成图案化硬掩模层150，再以图案化硬掩模层150为刻蚀掩模，通过非等向刻蚀工艺(anisotropic etching process)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，来移除一部份的多层叠层结构110，从而在多层叠层结构110之中形成沿着Z轴方向延伸的多个O形开口103。
在本实施例中，用来形成这些O形开口103的图案化工艺停止于埋藏氧化层102之中，使一部分的导电层120、一部分的绝缘层130、一部分的底部栅极层122和一部分的埋藏氧化层102通过O形开口103暴露于外。换言之，这些O形开口103，并不会穿过埋藏氧化层102的底部102a，而使衬底101的半导体材料暴露于外。O形开口103的底部103a由衬底101起算的高度，实质上高于的埋藏氧化层102底部表面102a。但值得注意的是，O形开口103的深度并不以此为限，例如在另一实施例中，用来形成O形开口103的图案化工艺可以停止在底部栅极层122之中。意即，O形开口103并未穿过底部栅极层122而将埋藏氧化层102暴露于外。O形开口103的底部103a，可以位于(但不以此为限)由底部栅极层122的底部122a起算，往上距离约底部栅极层122的三分之一厚度的位置。
而本说明书中所述的O形开口103，是指由多层叠层结构110的顶面110a，沿着Z轴方向往衬底101方向延伸进入多层叠层结构110之中，进而形成一种具有平行多层叠层结构110的顶面110a的O形剖面轮廓的一种凹陷结构(recess structure)。在本说明书的一些实施例中，O形剖面轮廓可以例如是椭圆形、圆形、卵形、圆角矩形(rounded rectangle)，而在本说明书的实施例中，O形剖面轮廓为椭圆形，依据多层叠层结构110中的导电层120和绝缘层130的材料以及刻蚀深度的较佳控制，在靠近多层叠层结构110的顶面110a的椭圆形的尺寸大于靠近底部栅极层122底部122a的椭圆形的尺寸，此设计能有利于平衡多层叠层结构110的上下两端在后续操作中的控制能力。
之后，在每一个O形开口103的侧壁103b和底部103a上依序形成一个存储层114和一个通道层124。请参照图3A和图3B，图3A是绘示在图2A所示的结构上形成存储层114、通道层124和多个介电柱状体105之后的结构上视图；图3B是沿着图3A的切线S3所绘示的结构剖面图。在本说明书的一些实施例中，形成存储层114和通道层124的步骤包括：使用沉积工艺，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，在多层叠层结构110上形成存储层114，并且毯覆于每一个O形开口103的侧壁103b和底部103a上。接着，再使用一次沉积工艺，例如低压化学气相沉积工艺，在存储层上114形成通道层124。
在本说明书的一些实施例中，存储层114至少包含一个氧化硅(silicon oxide)层、氮化硅(silicon nitride)层和氧化硅层的复合层(即，ONO结构)。但存储层114的结构并不以此为限。在本说明书的另一些实施例中，存储层114的复合层还可以选自于由一硅氧化物-氮化硅-硅氧化物-氮化硅-硅氧化物(oxide-nitride-oxide-nitride-oxide，ONONO)结构、一硅-硅氧化物-氮化硅-硅氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)结构、一能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(bandgap engineeredsilicon-oxide-nitride-oxide-silicon，BE-SONOS)结构、一氮化钽-氧化铝-氮化硅-硅氧化物-硅(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon，TANOS)结构以及一金属高介电系数能隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon，MA BE-SONOS)结构所组成的一族群。构成通道层124的材质可以包括半导体材质(例如多晶硅)、金属硅化物(silicides)(例如，硅化钛(TiSi)、硅化钴(CoSi)或硅锗(SiGe))、氧化物半导体(oxide semiconductors)(例如氧化铟锌(InZnO)或氧化铟镓锌(InGaZnO))或两种或多种上述材质的组合物。在本实施例中，存储层114可以是ONO复合层，通道层124可以是一个多晶硅层。
然后，以位于多层叠层结构110顶面110a的图案化硬掩模层150为停止层，进行平坦化工艺(例如化学机械研磨(Chemical-Mechanical Polishing，CMP))，以移除位于多层叠层结构110的顶面110a上方的一部分存储层114和一部分通道层124。从而在每一个导电层120与存储层上114和通道层124的剩余部分的多个交叉点上，分别形成多个存储单元140；并在底部栅极层122与存储结构层104的多个交叉点上，分别形成至少一个隧穿式场效晶体管(tunnel field-effect transistor)开关141。其中，位于每一个O形开口103中的多个存储单元140和隧穿式晶体管开关141，可以通过对应的通道层124，串接成一条栅极围绕(Gate-all-around，GAA)式存储单元串列144。
再于O形开口103中填充介电材质以形成介电柱状体105。本说明书的一些实施例中，介电柱状体105的形成可以包括下述步骤：首先，在多层叠层结构110上沉积绝缘材料，例如硅氧化物，并填满每一个O形开口103。之后，以图案化硬掩模层150为停止层，进行平坦化步骤，例如化学机械研磨，移除位于多层叠层结构110的顶面110a上方的一部分绝缘材料，在每一个O形开口103之中，形成具有平行多层叠层结构110的顶面110a的O形剖面轮廓的介电柱状体105(如图3B所绘示)。
然后，在多层叠层结构110的顶面110a上形成多个开关元件。进行回蚀工艺，通过每一个O形开口移除位于介电柱状体105顶部的一部份介电材质，以使介电柱状体105的顶面105a与多层叠层结构110的顶面110a之间具有一高度落差(距离)H1，并将一部份的通道层124暴露于外。请参照图4A和图4B，图4A是绘示对图3A所绘示的结构进行回蚀工艺之后的结构上视图；图4B是沿着图4A所绘示的切线S4所绘示的结构剖面图。
接着，在每一个O形开口103中的介电柱状体105上方形成落着接触垫106。请参照图5A和图5B，图5A是绘示在图4A所示的结构上形成多个落着接触垫106之后的结构上视图；图5B是沿着图5A的切线S5所绘示的结构剖面图。在本说明书的一些实施例中，落着接触垫106的形成，包括下述步骤：先采用沉积工艺，例如低压化学气相沉积工艺，在多层叠层结构110的顶面110a上形成导电材料，使以导电材料自对准(self-align)的方式，填满每一个O形开口103中，并与暴露于外的一部份通道层124电性接触。之后，再以图案化硬掩模层150为停止层，进行平坦化工艺(例如，化学机械研磨工艺)，以移除位于多层叠层结构110的顶面110a上的导电材料。其中，构成落着接触垫106的导电材料，可以是金属材料(例如，金、铜、铝、钨或上述合金)、半导体材料(例如，掺杂或无掺杂的多晶或单晶硅/锗)或其他合适的材料。在本实施例中，还可对落着接触垫106进行一离子注入工艺，将n型掺质(以N+表示)，例如磷(P)或砷(As)驱入落着接触垫106中。
在多层叠层结构110上方依序形成一个介电保护层125、一个栅极材料层126和一个介电覆盖层127，覆盖于落着接触垫106和图案化硬掩模层150上。请参照图6A和图6B，图6A是绘示在图5A所示的结构上形成介电保护层125、栅极材料层126和介电覆盖层127之后的结构上视图；图6B是沿着图6A的切线S6所绘示的结构剖面图。在本说明书的一些实施例中，构成介电保护层125的材料可以是硅氧化物；栅极材料层126可以包括多晶硅；构成介电覆盖层127的材料可以与构成介电保护层125的材料相同。
之后，以介电保护层125作为刻蚀停止层，进行一刻蚀工艺，移除一部份的介电覆盖层127和一部份的栅极材料层126，以形成多个贯穿孔，例如贯穿孔128A和128B，分别与对应的O形开口103部分重叠。请参照图7A和图7B，图7A是绘示在图6A所示的结构上形成贯穿孔128A和128B之后的结构上视图；图7B是沿着图7A的切线S7所绘示的结构剖面图。在本说明书的一些实施例中，每一个O形开口103分别与二贯穿孔128A和128B对应。例如，在本实施例中，贯穿孔128A和128B分别与O形开口103的椭圆形剖面轮廓的长轴两端重叠。
接着，在每一个贯穿孔128A和128B的侧壁上形成一个栅介电层129。请参照图8A和图8B，图8A是绘示在图7A所示的结构上形成栅介电层129之后的结构上视图；图8B是沿着图8A的切线S8所绘示的结构剖面图。在本说明书的一些实施例中，栅介电层129是通过热氧化工艺，将通过贯穿孔128A和128B暴露于外的一部分栅极材料层126氧化，以形成具有环型轮廓的栅介电层129。
再进行一次回蚀工艺，通过贯穿孔128A和128B将一部份介电保护层125移除，以暴露出一部分的落着接触垫106。请参照图9A和图9B，图9A是绘示在图8A的结构中移除一部份介电保护层125之后的结构上视图；图9B是沿着图9A的切线S9所绘示的结构剖面图。在本说明书的一些实施例中，为了保护栅介电层129，在进行回蚀工艺之前，可以在贯穿孔128A和128B的侧壁上形成一个导电薄膜131，例如多晶硅薄膜，以覆盖栅介电层129，并将后续将会被回蚀工艺所移除的一部份介电保护层125通过贯穿孔128A和128B暴露于外。
后续以一通道材料，例如半导体材质(例如多晶硅)、金属硅化物(例如，硅化钛、硅化钴或硅锗)、氧化物半导体(例如氧化铟锌或氧化铟镓锌)或两种或多种上述材质的组合物，来填充贯穿孔128A和128B，以形成多个通道插塞132。请参照图10A和图10B，图10A是绘示在图9A的结构中形成多个通道插塞132之后的结构上视图；图10B是沿着图10A的切线S10所绘示的结构剖面图。在本说明书的一些实施例中，形成多个通道插塞132之后，还可以通过离子注入工艺，将n型掺质(以N+表示)，例如磷或砷驱入通道插塞132的顶部。
每一个通道插塞132与对应的落着接触垫106、介电保护层125、栅极材料层126、栅介电层129和通道插塞132可形成一个金属-氧化物-半导体晶体管(Metal-Oxide-Semiconductor Transistor，MOS Transistor)开关元件，例如形成于贯穿孔128A(或贯穿孔128B)中的金属-氧化物-半导体晶体管开关元件147A(金属-氧化物-半导体晶体管开关元件147B)。其中，通道插塞132与介电覆盖层127重叠的部分和落着接触垫106，可分别作为金属-氧化物-半导体晶体管开关元件147A(金属-氧化物-半导体晶体管开关元件147B)的源极/漏极；通道插塞132与栅介电层129和介电保护层125重叠的部分可分别作为金属-氧化物-半导体晶体管开关元件147A(金属-氧化物-半导体晶体管开关元件147B)的通道区；环绕通道插塞132栅极材料层126，可以作为金属-氧化物-半导体晶体管开关元件147A(金属-氧化物-半导体晶体管开关元件147B)的栅极。
然后，以刻蚀工艺在多层叠层结构110中形成多条沟槽108(grooves)，使每一条沟槽108对应一个O形开口103。请参照图11A和图11B，图11A是绘示在图10A所示的结构上形成多条沟槽108之后的结构透视图；图11B是沿着图11A的切线S11所绘示的结构剖面图。
在本说明书的一些实施例中，每一条沟槽108一方面由介电覆盖层127沿着Z轴方向向下延伸，穿过与对应的O形开口103重叠的一部分介电覆盖层127、一部分栅极材料层126和一部分介电保护层125，并穿过位于对应的O形开口103中的落着接触垫106和柱状插塞105。另一方面，沿着X轴方向(垂直堆叠方向)延伸超过对应O形开口103的两侧侧壁103b，并穿过位于O形开口103相对的两侧侧壁103b上的一部分存储层114、一部分的通道层124，延伸进入多层叠层结构110以及未与O形开口103重叠的一部分栅极材料层126和介电保护层125。
在本实施例中，每一条沟槽108沿着Z方向延伸的深度不会超过介电柱状体105的底部105b，而未将位于O形开口103底部103a的一部份存储层114和一部份通道层124断开。每一条沟槽108沿着X轴横向延伸的部分，超出O形开口103的侧壁103b，并且穿过存储结构层104的相对两侧，而将位于O形开口103侧壁103b上的一部份存储层114和一部份通道层124断开；同时将与O形开口103重叠的一部分栅极材料层126以及位于O形开口103中的落着接触垫106断开，并且分别将其分隔成两个部分。从而使原本电性连接的金属-氧化物-半导体晶体管开关元件147A和147B通过对应的沟槽108彼此电性隔离。
由于，位于每一个O形开口103的侧壁103b上的一部份存储层114和一部份通道层124毯覆于O形开口103的侧壁103b，因此存储层114和一部份通道层124都具有平行多层叠层结构110的顶面110a的一个O形剖面轮廓。当对应的沟槽108延伸超过O形开口103开时，沟槽108会将存储层114通道层124的O形剖面轮廓断开，形成两个平行多层叠层结构110的顶面110a的U形剖面轮廓U1(如图11A所绘示)。又由于沟槽108并未截断位于O形开口103底部103a的一部份通道层124。因此，通道层124可以具有垂直X轴方向(垂直堆叠方向)的U形剖面轮廓U2(如图11B所绘示)。
在本说明书的一些实施例中，每一条沟槽108可以将应O形开口103中的栅极围绕式存储单元串列144切割成通过通道层124相连的二条子存储单元串列。其中，栅极围绕式存储单元串列144中的每一个存储单元140(具有O形剖面轮廓的通道层)，被切割成二个具有U形剖面轮廓的通道层的存储单元145；存储单元串列144中隧穿式晶体管开关141，被切割成二个隧穿式晶体管开关141a和141b。位于同一侧的多个存储单元145和隧穿式晶体管开关(例如，隧穿式晶体管开关141a)，通过位于O形开口103的同一侧侧壁103b上的一部分通道层124串联，构成一条子存储单元串列；并通过位于O形开口103的底部103a的一部分通道层124，将此二条子存储单元串列连接成一条U形存储单元串列146。使每一条U形存储单元串列146的存储单元145数量，为栅极围绕式存储单元串列144的存储单元140数量的两倍。在本实施例中，隧穿式晶体管开关141a和141b可以作为U形存储单元串列146的反转辅助栅极(Inversion assist Gate，IG)。
后续，以绝缘材料109填充沟槽108。再通过一连串后段工艺，形成多个内连线结构，分别将每一个金属-氧化物-半导体晶体管开关元件147A和147B分别连接至对应的位线和对应的共同源极线，以形成如图12A和图12B所绘示的立体存储器元件100。例如在本实施例中，位于每一条U形存储单元串列146的一端的金属-氧化物-半导体晶体管开关元件147A通过内连线结构112A连接至位线BL；位于每一条U形存储单元串列146的一端的金属-氧化物-半导体晶体管开关元件147B通过内连线结构112A连接至共同源极线CS。其中，金属-氧化物-半导体晶体管开关元件147A可以作为U形存储单元串列146的串列选择开关；金属-氧化物-半导体晶体管开关元件147B可以作为U形存储单元串列146的接地选择开关。
由于，立体存储器元件100的U形存储单元串列146是采用的金属-氧化物-半导体晶体管开关元件147A和147B来做为串列选择开关/接地选择开关，因此，不需要采用带对带隧穿产生栅极导致漏极漏电电流的方式来对存储单元串列进行擦除操作。可以避免使用电荷捕捉式薄膜晶体管作为串列选择开关/接地选择开关，因空穴注入栅极氧化层，引起电荷累积，导致串列选择开关/接地选择开关在写入操作时无法正常开启而失效的问题。
然而，采用的金属-氧化物-半导体晶体管开关元件来做为串列选择开关/接地选择开关的立体存储器元件并不以此为限。例如，请参照图13，图13是根据本说明书的另一实施例所绘示的一种立体存储器元件200的结构剖面图。立体存储器元件200与图12B所绘示的立体存储器元件100结构类似，差别在于，立体存储器元件200不具有埋藏氧化层102，且立体存储器元件200的多层叠层结构110下方，还包括一个源极导体层201和多个介层插塞202。其中，源极导体层201可以是位于衬底101之中，与通道层接触124的一个掺杂区；介层插塞202穿过多层叠层结构110，而将源极导体层201连接至共同源极线CS。
在本实施例中，位于同一侧的多个存储单元145和隧穿式晶体管开关241a(或隧穿式晶体管开关241b)，可以通过位于同一侧的一部分通道层242串联，而构成一条独立独存储单元串列246A(或存储单元串列246B)。其中，金属-氧化物-半导体晶体管开关元件147A和147B可以分别作为存储单元串列246A和246B的串列选择开关，并且分别通过内连线结构212A和212B连接至对应的位线BL。隧穿式晶体管开关241a和241b可以分别作为存储单元串列246A和246B的接地选择开关，并且分别通过源极导体层201和对应的介层插塞202和内连线结构212C连接至共同源极线CS。
请参照图14，图14是根据本说明书的又一实施例所绘示的一种立体存储器元件300的结构剖面图。立体存储器元件300与图13所绘示的立体存储器元件200结构类似，差别在于，立体存储器元件300并未采用沟槽108，将栅极围绕式存储单元串列144中的每一个存储单元140切割成二个具有U形通道轮廓的存储单元；并将存储单元串列144中的隧穿式晶体管开关141切割成二个隧穿式晶体管开关。立体存储器元件300的每一条栅极围绕式存储单元串列144，包括单一个用来作为串列选择开关的金属-氧化物-半导体晶体管开关元件347，形成在并且分别通过内连线结构312A连接至对应的位线BL。立体存储器元件300的隧穿式晶体管开关141，则用来作为存储单元串列144的接地选择开关，并且通过源极导体层201和对应的介层插塞202和内连线结构312B连接至共同源极线CS。
根据上述实施例，本说明书是公开一种立体存储器元件及其制作方法。其采用不具有介电电荷捕捉结构的栅极介电层的开关元件，来作为立体存储器元件中存储单元串列的串列选择开关/接地选择开关。因此，不需要采用带对带隧穿产生栅极导致漏极漏电电流的方式来对存储单元串列进行擦除操作。可以避免使用电荷捕捉式薄膜晶体管作为串列选择开关/接地选择开关，因空穴注入栅极氧化层，引起电荷累积，导致串列选择开关/接地选择开关在写入操作时无法正常开启而失效的问题。
在本说明书的一些实施例中，此种结构可以应用于栅极围绕式存储单元串列的立体存储器元件、包含单栅极垂通道存储单元串列的立体存储器元件、具有U形垂直通道结构的存储单元串列的立体存储器元件、具有圆柱形通道结构的存储单元串列的立体存储器元件或具有半圆柱形通道结构的存储单元串列的立体存储器元件。
虽然本发明已以较佳实施例公开如上，然其并非用于限定本发明，任何该技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的为准。

Claims (10)

1.一种立体存储器元件包括：
一多层叠层结构，包括多个导电层、多个绝缘层和至少一开口，该多个绝缘层与该多个导电层沿着一堆叠方向交错堆叠，该至少一开口穿过该多个导电层；
一存储层，位于该至少一开口中，并与该多个导电层至少部分重叠；
一通道层，位于该至少一开口中，并与该存储层至少部分重叠；以及
一开关元件，包括：
一通道插塞，位于该多层叠层结构上方，并与该通道层电性连接；
一栅极介电层，环绕该通道插塞；以及
一栅极，环绕该栅极介电层。
2.如权利要求1所述的立体存储器元件，其中该通道层具有一U形剖面轮廓，该U形剖面轮廓垂直该堆叠方向。
3.如权利要求1所述的立体存储器元件，更包括：
一落着接触垫，位于该至少一开口之中，分别与该通道插塞和该通道层接触，且与该栅极电性隔离。
4.如权利要求1所述的立体存储器元件，更包括：
一源极导体层，位于该多层叠层结构下方，且与该通道层接触；以及
一介层插塞，穿过该多层叠层结构，且与该源极导体层接触。
5.如权利要求1所述的立体存储器元件，其中该栅极介电层不具有一介电电荷捕捉结构。
6.一种立体存储器元件的制作方法，包括：
提供一多层叠层结构，使该多层叠层结构包括多个导电层、多个绝缘层和至少一开口，该多个绝缘层与该多个导电层沿着一堆叠方向交错堆叠，该至少一开口穿过该多个导电层；
在该至少一开口中形成一存储层，使该存储层与该多个导电层至少部分重叠；
在该至少一开口中形成一通道层，使该通道层与该存储层至少部分重叠；以及
位于该多层叠层结构上方形成一开关元件，使该开关元件包括：
一通道插塞，与该通道层接触；
一栅极介电层，环绕该通道插塞，且该栅极介电层不具有介电电荷捕捉结构；以及
一栅极，环绕该栅极介电层。
7.如权利要求6所述的立体存储器元件的制作方法，其中形成该开关元件的步骤，包括：
以一介电材料填充该至少一开口，以形成一介电柱状体；
形成一落着接触垫，位于该介电柱状体上方，且与该通道层接触；
形成一介电保护层，覆盖于该落着接触垫与该多层叠层结构；
形成一栅极材料层，覆盖于该介电保护层；
形成一贯穿孔，穿过该栅极材料层；
在该贯穿孔的一侧壁上形成一栅介电层；
通过该贯穿孔移除一部份该介电保护层，以暴露一部份该落着接触垫；以及
以一通道材料填充该贯穿孔，形成该通道插塞。
8.如权利要求7所述的立体存储器元件的制作方法，其中移除一部份该介电保护层之前，更包括在该贯穿孔的该侧壁上形成一导电薄膜，以覆盖该栅介电层。
9.如权利要求7所述的立体存储器元件的制作方法，更包括：
形成一沟槽，沿着垂直该堆叠方向的一方向延伸，并超过该至少一开口，以穿过该存储层和该通道层延伸进入一部份该多层叠层结构之中；并且沿该堆叠方向穿过与该至少一开口对准的一部份该栅极材料层、一部份该介电保护层、该落着接触垫和一部份该介电柱状体，
使该通道层具有垂直该堆叠方向的一U形剖面轮廓；以及
以一绝缘材料填充该沟槽。
10.如权利要求9所述的立体存储器元件的制作方法，更包括形成一介层插塞，穿过该多层叠层结构，并与该通道层接触。
CN201910426660.9A 2019-05-16 2019-05-21 立体存储器元件及其制作方法 Pending CN111952307A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/413,706 2019-05-16
US16/413,706 US20200365612A1 (en) 2019-05-16 2019-05-16 Three dimensional memory device and method for fabricating the same

Publications (1)

Publication Number Publication Date
CN111952307A true CN111952307A (zh) 2020-11-17

Family

ID=73228108

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910426660.9A Pending CN111952307A (zh) 2019-05-16 2019-05-21 立体存储器元件及其制作方法

Country Status (2)

Country Link
US (1) US20200365612A1 (zh)
CN (1) CN111952307A (zh)

Also Published As

Publication number Publication date
US20200365612A1 (en) 2020-11-19

Similar Documents

Publication Publication Date Title
KR102631939B1 (ko) 3차원 반도체 메모리 장치
US7462904B2 (en) Non-volatile memory devices and methods of forming the same
CN107437550B (zh) Nvm存储器hkmg集成技术
KR20170036878A (ko) 3차원 반도체 메모리 장치
JP6629142B2 (ja) 半導体装置およびその製造方法
CN103872057A (zh) 非易失性存储器件及其制造方法
CN111048518B (zh) 立体存储器元件及其制作方法
US8470704B2 (en) Nonvolatile memory device and method of forming the nonvolatile memory device including giving an upper portion of an insulating layer an etching selectivity with respect to a lower portion
US10128259B1 (en) Method for manufacturing embedded memory using high-K-metal-gate (HKMG) technology
TW201834150A (zh) 立體記憶體元件及其製作方法
US7049189B2 (en) Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations
US11778823B2 (en) Three-dimensional memory device and method for manufacturing the same
US20190312043A1 (en) Method of manufacturing semiconductor device
US7038267B2 (en) Non-volatile memory cell and manufacturing method thereof
KR20080048313A (ko) 비휘발성 메모리 소자 및 그 제조 방법
US7094648B2 (en) Method for fabricating an NROM memory cell array
TWI655750B (zh) 記憶體元件及其製作方法
US20230380171A1 (en) Trench gate high voltage transistor for embedded memory
KR20070049731A (ko) 플래시 메모리 및 그 제조방법
CN111354734B (zh) 立体存储器元件及其制作方法
JP5014591B2 (ja) 半導体装置及びその製造方法
TW202017113A (zh) 立體記憶體元件及其製作方法
TWI698985B (zh) 立體記憶體元件及其製作方法
KR100763918B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
CN111952307A (zh) 立体存储器元件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination