KR100855990B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
고집적화가 용이하면서도 높은 신뢰성을 갖는 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 복수의 제 1 반도체층들은 기판 상에 적층된다. 복수의 제 2 반도체층들은 상기 복수의 제 1 반도체층들을 사이에 각각 개재되고, 상기 복수의 제 1 반도체층들 사이에 복수의 제 1 트렌치들을 한정하도록 상기 복수의 제 1 반도체층들의 일단으로부터 리세스된다. 복수의 제 1 스토리지 노드들은 상기 복수의 제 1 트렌치들 내부의 상기 제 1 반도체층들의 표면상에 제공된다. 그리고, 복수의 제 1 제어 게이트 전극들은 상기 복수의 제 1 트렌치들을 채우도록 상기 복수의 제 1 스토리지 노드들 상에 형성된다.
Description
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이고;
도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이고; 그리고
도 3 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
본 발명은 반도체 소자에 관한 것으로서, 특히 데이터를 저장하고 판독할 수 있는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
최근에는 대용량 휴대용 전자 장치, 예컨대 디지털 카메라, MP3 재생기 등이 주목을 받고 있다. 이러한 전자 장치는 더욱 소형화되면서도 더불어 더욱 고용량화될 것이 요구되고 있다. 이러한 전자 장치의 소형화 및 고용량화는 이들 전자 장치에 이용되는 비휘발성 메모리 소자의 고집적화 및 고용량화를 요구하고 있다.
하지만, 고집적 패턴 형성을 통한 비휘발성 메모리 소자의 고집적화는 공정 기술의 한계로 인해 빠르게 그 한계에 도달하고 있다. 또한, 통상적인 평면형 비휘발성 메모리 소자들은 그 집적도가 증가함에 따라서, 단채널 효과로 인한 성능 저하가 문제될 수 있다. 더불어, 인접한 메모리셀들 사이에서 크로스 커플링 및 신호 간섭이 문제될 수 있다. 따라서, 평면형 비휘발성 메모리 소자에서 그 고집적화는 신뢰성 저하를 초래할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 고집적화가 용이하면서도 높은 신뢰성을 갖는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자가 제공된다. 복수의 제 1 반도체층들은 기판 상에 적층된다. 복수의 제 2 반도체층들은 상기 복수의 제 1 반도체층들을 사이에 각각 개재되고, 상기 복수의 제 1 반도체층들 사이에 복수의 제 1 트렌치들을 한정하도록 상기 복수의 제 1 반도체층들의 일단으로부터 리세스된다. 복수의 제 1 스토리지 노드들은 상기 복수의 제 1 트렌치들 내부의 상기 제 2 반도체층들의 표면상에 제공된다. 그리고, 복수의 제 1 제어 게이트 전극들은 상기 복수의 제 1 트렌치들을 채우도록 상기 복수의 제 1 스토리지 노드들 상에 형성된다.
상기 본 발명에 따른 비휘발성 메모리 소자에 있어서, 상기 복수의 제 1 반도체층들은 소오스 및 드레인 영역으로 이용되고, 상기 복수의 제 2 반도체층들은 채널 영역으로 이용될 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자에 있어서, 상기 복수의 제 1 제어 게이트 전극들은 상기 복수의 제 1 반도체층들 밖으로 신장되어 상기 기판 위로 상향 배치되도록 구부러질 수 있다.
상기 본 발명에 따른 비휘발성 메모리 소자에 있어서, 상기 복수의 제 2 반도체층들은 상기 복수의 제 1 트렌치들 반대편의 상기 복수의 제 1 반도체층들의 사이에 복수의 제 2 트렌치들을 한정하도록 상기 복수의 제 1 반도체층들의 타단으로부터 더 리세스될 수 있다. 나아가, 복수의 제 2 스토리지 노드들상은 상기 복수의 제 2 트렌치들 내부의 상기 제 2 반도체층들 표면상에 형성되고, 복수의 제 2 제어 게이트 전극들은 상기 복수의 제 2 트렌치들을 채우도록 상기 복수의 제 2 스토리지 노드들 상에 형성될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 비휘발성 메모리 소자의 제조 방법이 제공된다. 기판 상에 복수의 제 1 반도체층들 및 복수의 제 2 반도체층들을 교대로 적층시킨다. 상기 복수의 제 1 반도체층들의 일단으로부터 상기 복수의 제 2 반도체층들을 리세스시켜, 상기 복수의 제 1 반도체층들 사이에 복수의 제 1 트렌치들을 한정한다. 상기 복수의 제 1 트렌치들 내부의 상기 제 2 반도체층들의 표면상에 복수의 제 1 스토리지 노드들을 형성한다. 그리고, 상기 복수의 제 1 트렌치들을 채우도록 상기 복수의 제 1 스토리지 노드들 상에 복수의 제 1 제어 게이트 전극들을 형성한다.
나아가, 상기 비휘발성 메모리 소자의 제조 방법은, 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들을 적층시키는 단계 후, 상기 복수의 제 1 반도체들의 타단으로부터 상기 복수의 제 2 반도체층들을 더 리세스시켜, 상기 복수의 제 1 트렌치들의 반대편의 상기 복수의 제 1 반도체층들 사이에 복수의 제 2 트렌치들을 한정하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 보여주는 사시도이다. 도 2는 도 1의 비휘발성 메모리 소자의 II-II'선에서 절취한 단면도이다.
도 1 및 도 2를 참조하면, 기판(105) 상에 복수의 제 1 반도체층들(120) 및 복수의 제 2 반도체층들(115)의 스택 구조들(S1, S2, S3)이 제공된다. 제 1 반도체층들(120) 및 제 2 반도체층들(115)은 기판(105) 상에 교대로 적층될 수 있다. 스택 구조들(S1, S2, S3)의 사이에는 소자분리막(160)이 개재될 수 있다.
예를 들어, 제 1 반도체층들(120)은 소오스 및 드레인 영역으로 이용될 수 있고, 제 2 반도체층들(115)은 채널 영역으로 이용될 수 있다. 제 1 반도체층 들(120)의 최상부는 제 1 콘택 플러그들(170)을 이용하여 비트 라인 전극들(175)에 전기적으로 연결될 수 있다. 제 1 반도체층들(120)은 제 1 도전형을 갖고, 제 2 반도체층들(115)은 제 1 도전형과 반대인 제 2 도전형을 가질 수 있다. 제 1 도전형 및 제 2 도전형은 n형 및 p형에서 선택된 서로 다른 하나일 수 있다.
제 1 반도체층들(120) 및 제 2 반도체층들(115)은 에피택셜층으로 형성될 수 있고, 식각 선택비를 갖도록 서로 다른 물질로 형성될 수 있다. 예를 들어, 제 1 반도체층들(120) 및 제 2 반도체층들(115)은 실리콘 에피택셜층 및 실리콘게르마늄(SiGe) 에피택셜층에서 선택된 서로 다른 하나일 수 있다.
기판(105)은 제 1 반도체층들(120) 및/또는 제 2 반도체층들(115)과 동일한 물질로 형성될 수 있다. 예를 들어, 기판(105) 바로 위에 제 2 반도체층들(115)의 하나가 형성된 경우, 기판(105)은 제 1 반도체층들(120)과 동일하게 제 1 도전형을 가질 수 있다. 이 경우, 기판(105)은 소오스 및 드레인 영역으로 이용될 수 있다. 하지만, 이 실시예의 변형된 예에서 기판(105)은 절연물로 형성될 수도 있다. 이 경우, 기판(105) 바로 위에는 제 1 반도체층들(120)의 하나가 형성될 수 있다.
제 2 반도체층들(115)은 제 1 반도체층들(120)의 양단으로부터 소정 깊이만큼 리세스될 수 있다. 이에 따라, 제 2 반도체층들(115)을 사이에 두고 양편의 제 1 반도체층들(120) 사이에 복수의 제 1 트렌치들(도 5의 122) 및 복수의 제 2 트렌치들(도 5의 124)이 한정될 수 있다. 따라서, 제 2 반도체층들(115)의 폭은 제 1 반도체층들(120)의 폭보다 작을 수 있다.
하지만, 이 실시예의 변형된 예에서, 제 2 반도체층들(115)은 제 1 반도체층 들(120)의 일단으로만 리세스되고, 따라서 제 1 트렌치들(122) 및 제 2 트렌치들(124) 가운데 한쪽이 생략될 수도 있다. 이 경우, 제 1 반도체층들(120) 및 제 2 반도체층들(115)의 타단은 서로 정렬되지 않을 수 있고, 따라서 2 반도체층들(115)의 폭 및 제 1 반도체층들(120)의 폭은 임의로 선택될 수 있다.
복수의 제 1 스토리지 노드들(140a) 및 복수의 제 2 스토리지 노드들(140b)은 제 1 트렌치들(122) 내부의 적어도 제 2 반도체층들(115)의 표면상에 형성될 수 있다. 이 실시예에서, 제 1 스토리지 노드들(140a) 및 제 2 스토리지 노드들(140b)은 제 1 트렌치들(122) 내부의 제 1 반도체층들(120) 표면상으로 더 신장될 수 있다.
도 1에서 제 1 스토리지 노드들(140a) 및 제 2 스토리지 노드들(140b)은 하나의 층으로 도시되었으나, 복수의 층들을 포함할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 스토리지 노드들(140a)은 복수의 터널링 절연층들(125a) 및 복수의 전하 저장층들(130a) 및 복수의 블로킹 절연층들(135a)을 포함하고, 제 2 스토리지 노드들(140b)은 복수의 터널링 절연층들(125b) 및 복수의 전하 저장층들(130b) 및 복수의 블로킹 절연층들(135b)을 포함할 수 있다.
터널링 절연층들(125a, 125b)은 제 1 반도체층들(120)의 표면상에 형성될 수 있고, 나아가 제 2 반도체층들(115)의 표면상으로 더 신장될 수 있다. 전하 저장층들(130a, 130b)은 터널링 절연층들(125a, 125b)을 덮고, 블로킹 절연층들(135a, 135b)은 전하 저장층들(130a, 130b)을 덮을 수 있다.
예를 들어, 터널링 절연층들(125a, 125b) 및 블로킹 절연층들(135a, 135b)은 산화막, 질화막, 또는 고유전율막을 포함할 수 있다. 고유전율막은 산화막 및 질화막보다 유전 상수가 큰 절연층을 지칭할 수 있다. 전하 저장층들(130a, 130b)은 폴리실리콘, 질화막, 도트 구조 또는 나노크리스탈 구조를 포함할 수 있다. 도트 구조 및 나노크리스탈 구조는 금속 또는 반도체의 미세 구조들을 포함할 수 있다.
복수의 제 1 제어 게이트 전극들(150a)은 제 1 트렌치들(122)의 내부를 채우도록 제 1 스토리지 노드들(140a) 상에 형성될 수 있다. 복수의 제 2 제어 게이트 전극들(150b)은 제 2 트렌치들(124)의 내부를 채우도록 제 2 스토리지 노드들(140b) 상에 형성될 수 있다. 예를 들어, 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 도전층, 예컨대 폴리실리콘, 금속 또는 금속 실리사이드를 포함할 수 있다.
제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 제 1 반도체층들(120) 밖으로 신장되고, 기판(105) 상으로 상향 배치되도록 구부러질 수 있다. 예를 들어, 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 "L"자 형태를 가질 수 있다. 하지만, 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)이 기판(105) 위로 반드시 수직으로 구부러질 필요는 없고, 따라서 소정의 각도로 상승할 수도 있다. 도 1에서, 제 2 제어 게이트 전극들(150b)의 상향 배치 부분은 복잡함을 피하기 위해서 도시되지 않았지만, 제 1 제어 게이트 전극들(150a)의 모양을 참조할 수 있다.
제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 서로 이격되도록 배치될 수 있다. 따라서, 기판(105)으로부터 위로 갈수록 제 1 제어 게 이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)의 길이가 짧아질 수 있다. 이러한 "L"자 형태는 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)의 회로 배선을 용이하게 할 수 있다. 예를 들어, 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 콘택 플러그들(180)을 이용하여 워드 라인 전극들(미도시)에 전기적으로 연결될 수 있다.
이 실시예에 따른 비휘발성 메모리 소자는 낸드 어레이 구조를 가질 수 있다. 제 1 반도체층들(120) 및 제 2 반도체층들(115)의 스택 구조들(S1, S2, S3)은 각각 한 쌍의 낸드 스트링들을 형성할 수 있다. 하나의 낸드 스트링에는 복수의 메모리 트랜지스터들이 기판(105) 위로 수직으로 직렬 연결될 수 있다. 도 1에서 메모리 트랜지스터들의 수는 예시적이다.
이러한 스택 구조에서 낸드 스트링들은 기판(105) 위로 수직으로 배치될 수 있다. 이러한 스택 구조의 비휘발성 메모리 소자는 통상적인 평면형 구조에 비해서 하나의 낸드 스트링이 기판(105)에서 차지하는 면적을 크게 줄일 수 있다. 따라서, 비휘발성 메모리 소자의 집적도가 크게 증가할 수 있다.
또한, 스택 구조에서, 제 2 반도체층들(115)의 높이를 조절함으로써, 메모리 트랜지스터들의 채널 길이가 용이하게 조절될 수 있다. 따라서, 메모리 트랜지스터들이 기판(105) 상에서 차지하는 면적을 키우지 않으면서도, 채널 길이를 증가시킬 수 있다. 이에 따라, 메모리 트랜지스터의 단채널 효과가 억제될 수 있다. 나아가, 제 1 반도체층들(120)의 높이를 조절함으로써, 메모리 트랜지스터의 수직 이격 거리를 조절할 수 있다. 이에 따라, 인접한 메모리 트랜지스터들 사이에서 발생할 수 있는 크로스 커플링 또는 간섭 현상이 감소될 수 있다. 따라서, 비휘발성 메모리 소자의 신뢰성이 향상될 수 있다.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 3을 참조하면, 기판(105)의 일부분 상에 기둥 절연층(110)을 형성한다. 이어서, 기둘 절연층(110)을 갖는 기판(105) 상에 제 1 반도체층들(120) 및 제 2 반도체층들(115)을 교대로 적층할 수 있다. 이에 따라, 제 1 반도체층들(120) 및 제 2 반도체층들(115)의 일부분은 기둥 절연층(110)을 따라서 기판(105) 위로 상향 배치될 수 있다.
예를 들어, 기둥 절연층(110)은 질화층을 형성한 후, 패터닝하여 형성할 수 있다. 제 1 반도체층들(120) 및 제 2 반도체층들(115)은 에피택셜층으로 형성할 수 있다. 예를 들어, 제 1 반도체층들(120)은 실리콘 에피택셜층으로 형성하고, 제 2 반도체층들(115)은 실리콘게르마늄(SiGe) 에피택셜층으로 형성할 수 있다. 다른 예로, 제 1 반도체층들(120)은 실리콘게르마늄(SiGe) 에피택셜층으로 형성하고, 제 2 반도체층들(115)은 실리콘 에피택셜층으로 형성할 수도 있다. 이 경우, 제 1 반도체층들(120) 및 제 2 반도체층들(115)은 서로 식각 선택비를 가질 수 있다.
제 1 반도체층들(120)은 제 1 도전형을 갖고, 제 2 반도체층들(115)은 제 2 도전형을 가질 수 있다. 예를 들어, 제 1 반도체층들(120) 및 제 2 반도체층들(115)은 증착과 동시에 또는 증착 후 제 1 도전형 및 제 2 도전형의 불순물로 각각 도핑될 수 있다. 선택적으로, 제 1 반도체층들(120) 및 제 2 반도체층들(115)을 형성하기 전에, 기판(105)을 제 1 도전형 불순물로 도핑할 수도 있다.
본 발명의 다른 실시예에서, 제 1 반도체층들(120) 및 제 2 반도체층들(115)은 동일한 물질로 형성될 수도 있다. 예를 들어, 제 1 반도체층들(120) 및 제 2 반도체층들(115)은 벌크 반도체 웨이퍼를 적절하게 식각하여 형성할 수도 있다.
도 4를 참조하면, 제 1 반도체층들(120) 및 제 2 반도체층들(115)을 패터닝하여, 기판(105)의 상면 일부분을 노출시킬 수 있다. 패터닝 후, 제 1 반도체층들(120) 및 제 2 반도체층들(115)의 폭은 50 내지 150nm 범위일 수 있다. 이어서, 기둥 절연층(110) 위의 제 1 반도체층들(120) 및 제 2 반도체층들(115)을 제거할 수 있다. 예를 들어, 화학적기계적연마(chemical mechanical polishing; CMP)법을 이용하여 기둥 절연층(110)을 노출하도록 제 1 반도체층들(120) 및 제 2 반도체층들(115)을 평탄화할 수 있다.
도 5를 참조하면, 제 2 반도체층들(115)을 제 1 반도체층들(120)의 양단으로부터 리세스시켜, 복수의 제 1 트렌치들(122) 및 복수의 제 2 트렌치들(124)을 형성할 수 있다. 제 1 트렌치들(122) 및 제 2 트렌치들(124)은 제 2 반도체층들(115)을 기준으로 서로 반대편에 배치되고, 제 1 반도체층들(120)의 사이에 한정될 수 있다. 예를 들어, 제 1 반도체층들(120)은 소오스 및 드레인 영역으로 이용되고, 제 2 반도체층들(115)은 채널 영역으로 이용될 수 있다.
예를 들어, 제 2 반도체층들(115)을 선택적으로 소정 깊이 만큼 측면으로 등방성 식각함으로써, 제 1 트렌치들(122) 및 제 2 트렌치들(124)을 동시에 형성할 수 있다. 예를 들어, 등방성 식각은 습식 식각(wet etch) 또는 화학적 건식 식 각(chemical dry ethc)을 이용할 수 있다. 이 경우, 제 1 트렌치들(122) 및 제 2 트렌치들(124)은 대칭적으로 형성될 수 있다. 예를 들어, 제 1 트렌치들(122) 및 제 2 트렌치들(124)의 측면 방향으로의 깊이는 약 20 내지 40 nm 범위일 수 있다. 남아 있는 제 2 반도체층들(115)은 채널 영역으로 이용될 수 있다.
하지만, 본 발명의 다른 실시예에서, 제 1 트렌치들(122) 및 제 2 트렌치들(124) 가운데 어느 한 쪽이 생략될 수도 있다. 이 경우, 제 1 반도체층들(120) 및 제 2 반도체층들(115)의 일단을 마스크층(미도시)으로 보호하고, 제 2 반도체층들(115)의 타단을 소정 깊이만큼 측면으로 식각하여, 제 1 트렌치들(122) 또는 제 2 트렌치들(124)을 형성할 수 있다.
도 6을 참조하면, 제 1 트렌치들(122) 내부의 제 2 반도체층들(115)의 표면상에 복수의 제 1 스토리지 노드들(140a)을 형성할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 스토리지 노드들(140a)은 복수의 제 1 터널링 절연층들(125a), 복수의 제 1 전하 저장층들(130a) 및 복수의 제 1 블로킹 절연층들(135a)을 포함할 수 있다.
제 1 스토리지 노드들(140a)의 형성과 동시에, 제 2 트렌치들(124) 내부의 제 1 반도체층들(120)의 표면상에 복수의 제 2 스토리지 노드들(140b)을 형성할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 2 스토리지 노드들(140b)은 복수의 제 2 터널링 절연층들(125b), 복수의 제 2 전하 저장층들(130a) 및 복수의 제 2 블로킹 절연층들(135a)을 포함할 수 있다.
선택적으로, 제 1 스토리지 노드들(140a)은 제 1 트렌치들(122) 내부의 제 1 반도체층들(120)의 표면상으로 더 신장할 수 있고, 제 2 스토리지 노드들(140b)은 제 2 트렌치들(124) 내부의 제 1 반도체층들(120)의 표면상으로 더 신장할 수도 있다.
제 1 스토리지 노드들(140a) 및 제 2 스토리지 노드들(140b)을 동시에 같은 물질로 형성하면, 공정 단계를 줄일 수 있어서 경제적이다. 하지만, 이 실시예의 변형된 예에서, 제 1 스토리지 노드들(140a) 및 제 2 스토리지 노드들(140b)은 임의의 순서로, 서로 다른 물질로 형성할 수도 있다.
이어서, 제 1 트렌치들(122)을 채우도록 제 1 스토리지 노드들(140a) 상에 복수의 제 1 제어 게이트 전극들(150a)을 형성하고, 제 2 트렌치들(124)을 채우도록 제 2 스토리지 노드들(140b) 상에 복수의 제 2 제어 게이트 전극들(150b)을 형성할 수 있다. 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 제 1 반도체층들(120) 밖으로 신장되고, 기둥 절연층(110)을 따라서 기판(105) 위로 상향 신장될 수 있다. 예를 들어, 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 "L"자 형상을 가질 수 있다.
예를 들어, 제 1 트렌치들(122) 및 제 2 트렌치들(124)을 채우도록 도전층, 예컨대 폴리실리콘, 금속 또는 금속 실리사이드를 형성한 후, 이를 패터닝 및/또는 평탄화함으로써 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)을 동시에 형성할 수 있다. 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)을 동시에 같은 물질로 형성하면 공정 단계를 줄일 수 있어서 경제적이다. 하지만, 이 실시예의 변형된 예에서, 제 1 제어 게이트 전극들(150a) 및 제 2 제어 게이트 전극들(150b)은 임의의 순서로, 서로 다른 도전층으로 형성할 수도 있다.
도 7을 참조하면, 제 1 반도체층들(120) 및 제 2 반도체층들(115)을 복수의 스택 구조들(S1, S2, S3)로 분리할 수 있다. 예를 들어, 스택 구조들(S1, S2, S3)을 식각 마스크로 덮고, 제 1 및 제 2 제어 게이트 전극들(150a, 150b)로부터 노출된 제 1 반도체층들(120) 및 제 2 반도체층들(115)의 소정 부분들을 선택적으로 1차 식각하여 홈들(157)을 형성할 수 있다. 이어서, 홈들(157)과 연결되게 제 1 제어 게이트 전극들(150a) 사이 및 제 2 제어 게이트 전극들(150b) 사이의 제 1 반도체층들(120)의 일부분을 선택적으로 2차 식각할 수 있다.
예를 들어, 1차 식각은 이방성 식각을 이용하고, 2차 식각은 등방성 식각을 이용할 수 있다. 이방성 식각은 건식 식각을 포함하고, 등방성 식각은 습식 식각 또는 화학적 건식 식각을 포함할 수 있다.
도 8을 참조하면, 스택 구조들(S1, S2, S3) 사이에 소자분리막(160)을 채운다. 예를 들어, 소자분리막(160)은 홈(157) 및 제 3 트렌치들(155)을 매립하도록 기판(105) 상에 절연층을 매립한 후, 이를 평탄화 및/또는 패터닝하여 형성할 수 있다. 예를 들어, 소자분리막(160)은 산화막, 질화막 및/또는 고유전율막을 포함할 수 있다.
도 9를 참조하면, 제 1 반도체층들(120) 및 제 2 반도체층들(115)의 상향 배치 부분을 선택적으로 제거할 수 있다. 이에 따라, 제 1 제어 게이트 전극들(150a)의 사이에 복수의 제 4 트렌치들(163)을 형성할 수 있다. 예를 들어, 제 1 반도체 층들(120) 및 제 2 반도체층들(115)의 상향 배치 부분은 건식 식각을 이용해서 용이하게 제거할 수 있다. 나아가, 건식 식각에 이어서 습식 식각을 더 부가할 수도 있다.
도 10을 참조하면, 제 4 트렌치들(163)을 매립하도록 층간 절연층들(165)을 형성할 수 있다. 예를 들어, 층간 절연층들(165)은 산화막, 질화막 및/또는 고유전율막을 형성하고, 이를 평탄화하여 형성할 수 있다. 이에 따라, 배선 라인을 이루는 제 1 제어 게이트 전극들(150a)이 서로 신뢰성 있게 절연될 수 있다.
본 발명의 다른 실시예에서, 도 7의 홈들(157) 및 제 3 트렌치들(155)을 형성하는 단계와 도 9의 제 4 트렌치들(163)을 형성하는 단계는 동시에 수행될 수 있다. 나아가, 도 8의 소자분리막(160)의 형성 단계와 도 10의 층간절연층들(165)의 형성 단계는 동시에 수행될 수 있다.
도 11을 참조하면, 스택 구조들의 제 1 반도체층들(120)의 최상부와 전기적으로 연결되게 비트 라인 전극들(175)을 형성할 수 있다. 예를 들어, 제 1 반도체층들(120)의 최상부 상에 제 1 콘택 플러그들(170)을 형성하고, 제 1 콘택 플러그들(170) 상에 비트 라인 전극들(175)을 형성할 수 있다. 제 1 제어 게이트 전극들(150a) 상에는 제 2 콘택 플러그들(180)을 형성한다. 제 2 콘택 플러그들(180) 상에는 워드 라인 전극들(미도시)이 더 형성될 수도 있다.
도 3 내지 도 11에서 제 2 제어 게이트 전극들(150b)의 "L"자 구조 형성 단계는 생략되었다. 하지만, 제 1 제어 게이트 전극들(150a)의 "L"자 구조 형성 단계를 참조함으로써, 2 제어 게이트 전극들(150b)의 "L"자 구조를 용이하게 형성할 수 있다.
이어서, 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 바에 따라서, 비휘발성 메모리 소자를 완성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 비휘발성 메모리 소자는 스택 구조를 갖고, 따라서 통상의 평면형 구조에 비해서 높은 집적도를 가질 수 있다. 예를 들어, 낸드 스트링이 기판 상에 수직으로 배치될 수 있다.
또한, 비휘발성 메모리 소자는 높은 신뢰성을 가질 수 있다. 예를 들어, 메모리 트랜지스터들의 채널 길이가 용이하게 조절될 수 있고, 따라서, 단채널 효과가 억제될 수 있다. 또한, 메모리 트랜지스터들의 수직 이격 거리가 용이하게 조절될 수 있고, 이에 따라, 인접한 메모리 트랜지스터들 사이에서 발생할 수 있는 크로스 커플링 또는 간섭 현상이 감소될 수 있다.
Claims (26)
- 기판 상에 적층된 복수의 제 1 반도체층들;상기 복수의 제 1 반도체층들을 사이에 각각 개재되고, 상기 복수의 제 1 반도체층들 사이에 복수의 제 1 트렌치들을 한정하도록 상기 복수의 제 1 반도체층들의 일단으로부터 리세스된 복수의 제 2 반도체층들;상기 복수의 제 1 트렌치들 내부의 상기 제 2 반도체층들의 표면상의 복수의 제 1 스토리지 노드들; 및상기 복수의 제 1 트렌치들을 채우도록 상기 복수의 제 1 스토리지 노드들 상에 형성된 복수의 제 1 제어 게이트 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 반도체층들은 제 1 도전형을 갖고, 상기 복수의 제 2 반도체층들은 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 복수의 제 1 반도체층들은 소오스 및 드레인 영역으로 이용되고, 상기 복수의 제 2 반도체층들은 채널 영역으로 이용되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 2 항에 있어서, 상기 기판은 상기 제 1 반도체층들과 동일한 물질로 형성되고, 상기 복수의 제 2 반도체층들은 상기 기판 및 상기 제 1 반도체층들의 사이에 더 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 제어 게이트 전극들은 상기 복수의 제 1 반도체층들 밖으로 신장되고 상기 기판 위로 상향 배치되도록 구부러진 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5 항에 있어서, 상기 복수의 제 1 제어 게이트 전극들은 "L"자 형상을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 5 항에 있어서, 상기 복수의 제 1 반도체층들 밖의 상기 복수의 제 1 제어 게이트 전극들의 일부분 사이에 개재된 층간 절연층을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 스토리지 노드들은 상기 제 2 반도체층들의 표면상으로부터 상기 복수의 제 1 트렌치들 내부의 상기 복수의 제 1 반도체층들 표면상으로 더 신장된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 스토리지 노드들은 복수의 제 1 터널링 절연층들, 상기 복수의 제 1 터널링 절연층들을 덮는 복수의 제 1 전하 저장층들 및 상기 복수의 제 1 전하 저장층들을 덮는 복수의 제 1 블로킹 절연층들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 반도체층들의 최상부에 전기적으로 연결된 비트 라인 전극을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들은 실리콘(Si) 에피택셜층 및 실리콘게르마늄(SiGe) 에피택셜층에서 선택된 서로 다른 하나를 각각 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1 항에 있어서, 상기 복수의 제 2 반도체층들은 상기 복수의 제 1 트렌치들 반대편의 상기 복수의 제 1 반도체층들의 사이에 복수의 제 2 트렌치들을 한정하도록 상기 복수의 제 1 반도체층들의 타단으로부터 더 리세스된 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 12 항에 있어서, 상기 복수의 제 2 반도체층들의 폭은 상기 복수의 제 1 반도체층들의 폭보다 작은 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 12 항에 있어서, 상기 복수의 제 2 트렌치들 내부의 상기 제 2 반도체층들 표면상의 복수의 제 2 스토리지 노드들;상기 복수의 제 2 트렌치들을 채우도록 상기 복수의 제 2 스토리지 노드들 상에 형성된 복수의 제 2 제어 게이트 전극들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 기판 상에 복수의 제 1 반도체층들 및 복수의 제 2 반도체층들을 교대로 적층시키는 단계;상기 복수의 제 1 반도체층들의 일단으로부터 상기 복수의 제 2 반도체층들을 리세스시켜, 상기 복수의 제 1 반도체층들 사이에 복수의 제 1 트렌치들을 한정하는 단계;상기 복수의 제 1 트렌치들 내부의 상기 제 2 반도체층들의 표면상에 복수의 제 1 스토리지 노드들을 형성하는 단계; 및상기 복수의 제 1 트렌치들을 채우도록 상기 복수의 제 1 스토리지 노드들 상에 복수의 제 1 제어 게이트 전극들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 복수의 제 1 반도체층들은 제 1 도전형을 갖고, 상기 복수의 제 2 반도체층들은 상기 제 1 도전형의 반대인 제 2 도전형을 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들은 실리콘(Si) 에피택셜층 및 실리콘게르마늄(SiGe) 에피택셜층에서 선택된 서로 다른 하나를 각각 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들을 적층시키는 단계 후, 상기 복수의 제 1 반도체들의 타단으로부터 상기 복수의 제 2 반도체층들을 더 리세스시켜, 상기 복수의 제 1 트렌치들의 반대편의 상기 복수의 제 1 반도체층들 사이에 복수의 제 2 트렌치들을 한정하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 복수의 제 1 트렌치들을 한정하는 단계 및 상기 복수의 제 2 트렌치들을 한정하는 단계는 동시에 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 복수의 제 1 트렌치들을 한정하는 단계 및 상기 복수의 제 2 트렌치들을 한정하는 단계는 등방성 식각을 이용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 18 항에 있어서, 상기 복수의 제 2 트렌치들 내부의 상기 제 2 반도체층들의 표면상에 복수의 제 2 스토리지 노드들을 형성하는 단계; 및상기 복수의 제 2 트렌치들을 채우도록 상기 복수의 제 2 스토리지 노드들 상에 복수의 제 2 제어 게이트 전극들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들을 적층시키는 단계에서, 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들은 상기 기판 상의 기둥 절연층을 따라서 상기 기판 위로 상향 신장시키는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 22 항에 있어서, 상기 복수의 제 1 제어 게이트 전극들을 형성하는 단계 후, 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들을 복수의 스택 구조들로 구분하도록 상기 복수의 제 1 제어 게이트 전극들 사이에 복수의 제 3 트렌치들을 형성하는 단계; 및상기 복수의 스택들 사이의 상기 제 3 트렌치들에 소자 분리막을 채우는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 22 항에 있어서, 상기 복수의 제 1 제어 게이트 전극들을 형성하는 단계 후, 상기 복수의 제 1 반도체층들 및 상기 복수의 제 2 반도체층들의 상향 신장된 부분을 선택적으로 식각하여 복수의 제 4 트렌치들을 형성하는 단계; 및상기 복수의 제 4 트렌치들을 층간 절연층으로 채우는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 복수의 제 1 스토리지 노드들을 형성하는 단계는,상기 복수의 제 1 트렌치들 내부의 상기 복수의 제 2 반도체층들 표면상에 복수의 제 1 터널링 절연층을 형성하는 단계;상기 복수의 제 1 터널링 절연층을 덮도록 복수의 제 1 전하 저장층들을 형성하는 단계; 및상기 복수의 제 1 전하 저장층들을 덮도록 복수의 제 1 블로킹 절연층들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
- 제 15 항에 있어서, 상기 복수의 제 1 반도체층들의 최상부에 전기적으로 연결되게 비트 라인 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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