TW202228272A - 形成記憶結構的方法 - Google Patents

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Abstract

一種形成記憶結構的方法包括以下步驟。在半導體基底之上形成互補金屬氧化物半導體(CMOS)電路系統。形成位元線陣列以電性連接到CMOS電路系統。在位元線陣列之上形成記憶陣列。記憶陣列是藉由形成字元線堆疊以及形成第一組及第二組堆疊記憶單元而形成。在位元線陣列上形成字元線堆疊，且所述字元線堆疊具有第一側面及第二側面。沿著第一側面形成第一組堆疊記憶單元。沿著第二側面形成第二組堆疊記憶單元，其中所述第二組堆疊記憶單元與所述第一組堆疊記憶單元交錯。在記憶陣列之上形成電性連接到CMOS電路系統的源極線陣列。

Description

形成記憶結構的方法
本揭露是有關於一種形成記憶結構的方法。
半導體裝置用於各種電子應用（例如個人電腦、手機、數位照相機及其他電子設備）中。半導體裝置通常是通過以下方式製作而成：在半導體基底之上依序沉積絕緣層或介電層、導電層及半導體層；以及使用微影及蝕刻技術將各種材料層圖案化以在其上形成電路裝置及元件。
半導體行業通過不斷減小最小特徵大小（minimum feature size）來不斷提高各種電子元件（例如電晶體、二極體、電阻器、電容器等）的積體密度，此使得能夠將更多的組件集成到給定面積中。然而，隨著最小特徵大小的減小，出現了應解決的附加問題。
本公開實施例的闡述一種製作記憶結構的方法。所述方法包括以下步驟。在半導體基底之上形成互補金屬氧化物半導體（CMOS）電路系統。形成位元線陣列以電性連接到所述CMOS電路系統。在所述位元線陣列之上形成記憶陣列，其中通過形成字元線堆疊以及形成第一組堆疊記憶單元及第二組堆疊記憶單元形成所述記憶陣列。在所述位元線陣列上形成所述字元線堆疊，其中所述字元線堆疊具有第一側面及與所述第一側面相對的第二側面。沿著所述第一側面形成所述第一組堆疊記憶單元。沿著所述第二側面形成所述第二組堆疊記憶單元，其中所述第二組堆疊記憶單元與所述第一組堆疊記憶單元交錯。在所述記憶陣列之上形成源極線陣列，其中所述源極線陣列通過穿過所述位元線陣列的連接結構電性連接到所述CMOS電路系統。
本公開的一些其他實施例，闡述一種製作記憶結構的方法。所述方法包括以下步驟。在基底之上形成位元線陣列。所述位元線陣列通過以下步驟形成。在所述基底之上形成第一介電膜，其中所述第一介電膜包括第一開口。在所述第一開口中形成位元線導電層。在所述第一介電膜之上及所述位元線導電層之上形成第二介電膜，其中所述第二介電膜包括第二開口。在所述第二開口中形成第一組通孔及第二組通孔，其中所述第一組通孔與所述第二組通孔彼此交錯。在所述位元線陣列上形成多個記憶單元，其中所述多個記憶單元包括第一電極層及第二電極層，且所述第一電極層電性連接到所述位元線陣列。在所述多個記憶單元之上形成源極線陣列，其中所述源極線陣列電性連接到所述第二電極層。
本公開的又一實施例，闡述一種包括以下步驟的方法。提供基底。在所述基底之上形成第一介電膜，並使用第一罩幕將所述第一介電膜圖案化。在由所述第一罩幕界定的第一開口中形成位元線導電層。在所述第一介電膜之上形成第二介電膜，並使用第二罩幕將所述第二介電膜圖案化。在由所述第二罩幕界定的第二開口中形成位元線通孔，其中所述位元線通孔具有交錯佈置。在所述第二介電膜上形成電性連接到所述位元線通孔的記憶陣列。在所述記憶陣列上形成第三介電膜，並使用第三罩幕將所述第三介電膜圖案化。在由所述第三罩幕界定的第三開口中形成源極線通孔，其中所述源極線通孔具有交錯佈置且電性連接到所述記憶陣列。
以下公開內容提供用於實施本發明實施例的不同特徵的許多不同實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用元件符號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如“在…之下（beneath）”、“在…下方（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外也囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供一種記憶結構，例如三維（three dimensional，3D）記憶結構。在一些實施例中，3D記憶結構是包括多個垂直堆疊的記憶單元的場效電晶體（field effect transistor，FET）記憶電路。在一些實施例中，3D記憶結構中的每一記憶單元被視為FET，所述FET包括：字元線區，用作閘極電極；位元線區，用作第一源極/汲極電極；及源極線區，用作第二源極/汲極電極；閘極介電質；及氧化物半導體（oxide semiconductor，OS），作為通道區。在一些實施例中，每一記憶單元被視為薄膜電晶體（thin film transistor，TFT）。
傳統上，在3D記憶結構的主動陣列中，一列中的TFT的多對源極及汲極區與相鄰列中的TFT的另外多對源極及汲極區是對準的。利用這種對準（或非交錯）佈局，上方連接的源極線陣列與位元線陣列通常形成有多個金屬層，由此其製作將涉及複雜的製程及額外的光罩。在本公開的一些實施例中，調整主動陣列中的記憶單元的佈置以及源極線陣列及位元線陣列的佈線/連接來簡化製程，並降低製作成本。
圖1A、圖1B及圖1C示出根據本公開的一些實施例的記憶結構（或記憶陣列）的實例。圖1A以部分三維視圖示出簡化的記憶結構200的一部分的實例；圖1B示出記憶結構200的電路圖；且圖1C示出根據一些實施例的記憶結構200的俯視圖。記憶結構200包括多個記憶單元202，所述多個記憶單元202可被佈置成列與行的柵格。記憶單元202可進一步垂直堆疊以提供三維記憶結構，從而增大裝置密度。舉例來說，在一些實施例中，記憶單元202垂直堆疊以形成佈置在一行中的第一組堆疊記憶單元202A，且記憶單元202垂直堆疊以形成佈置在另一行中的第二組堆疊記憶單元202B。第一組堆疊記憶單元202A與第二組堆疊記憶單元202B被佈置成彼此交錯。此外，記憶結構200可設置在半導體晶粒的後段製程（back end of line，BEOL）中。舉例來說，記憶結構可設置在半導體晶粒的內連層中，例如設置在形成在半導體基底上的一個或多個主動元件（例如，電晶體）上方。
參照圖1A至圖1C，在一些實施例中，記憶結構200是快閃記憶體裝置，例如非或（NOR）快閃記憶體裝置或類似裝置。在一些其他實施例中，記憶結構200是另一種類型的非易失性記憶陣列，例如磁阻隨機存取記憶體（magnetoresistive random-access memory，MRAM）陣列、電阻隨機存取記憶體（resistive random-access memory，RRAM）陣列或類似陣列。在一些實施例中，每一記憶單元202的閘極電性耦合到相應的字元線（例如，導電線72（或導電層）），每一記憶單元202的第一源極/汲極區電性耦合到相應的位元線（例如，位元線導電層BLC），且每一記憶單元202的第二源極/汲極區電性耦合到相應的源極線（例如，源極線導電層SLC），所述源極線將第二源極/汲極區電性耦合到接地。記憶結構200的同一水平列中的記憶單元202可共用相同的字元線，而記憶結構200的同一垂直行中的記憶單元202可共用相同的源極線及相同的位元線。
記憶結構200包括多個垂直堆疊的導電線72（例如，字元線），且介電層52設置在導電線72中的相鄰導電線之間。導電線72在與下方基底（圖1A及圖1B中未明確示出）的主表面平行的方向上延伸。交替堆疊的導電線72（字元線）及介電層52可構成記憶結構的字元線堆疊58。在一些實施例中，導電線72具有階梯配置，以使得下部導電線72長於上部導電線72且在側向上延伸超過上部導電線72的端點。舉例來說，在圖1A中，導電線72的多個堆疊層被示出為最頂部的導電線72是最短的，而最底部的導電線72是最長的。導電線72各自的長度可在朝向下方基底的方向上增長。以此種方式，可從記憶結構200上方觸及導電線72中的每一者的一部分，且可使導電接觸件分別接觸導電線72的被暴露出的部分。
記憶結構200還包括電性連接到位元線的導電柱106（第一半導體區）及電性連接到源極線的導電柱108（第二半導體區），從而導電柱106及108在同一行中交替佈置。導電柱106及108（或電極層）可各自在與導電線72垂直的方向上延伸。介電材料98A/98B設置在相鄰的導電柱106中的一者與導電柱108中的一者之間且將其隔離。成對的導電柱106及108與相交的導電線72一起界定每一記憶單元202的邊界，且隔離柱102設置在相鄰的成對的導電柱106與導電柱108之間且將相鄰的成對的導電柱106及導電柱108隔離。在一些實施例中，導電柱108電性耦合到接地。
記憶結構200也可包含氧化物半導體（OS）材料作為通道材料層92。通道材料層92（或氧化物半導體層）可為記憶單元202提供通道區。舉例來說，當通過對應的導電線72施加適當的電壓（例如，高於對應的記憶單元202的相應閾值電壓（Vth））時，通道材料層92的與導電線72相交的區可允許電流從導電柱106流向導電柱108（例如，在由箭頭206所示的方向上）。
在一些實施例中，在通道材料層92與導電線72及介電層52中的每一者之間設置有介電層90（或鐵電層90），且介電層90可用作每一記憶單元202的閘極介電質。在一些實施例中，介電層90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似材料。在一些實施例中，介電層90包括兩個SiOx層之間的SiNx層（例如，ONO結構）。
在一些實施例中，當介電層90包含鐵電材料時，可在兩個不同的方向中的一個方向上將介電層90極化，且可通過在介電層90兩端施加適當電壓差並產生適當電場來改變極化方向。極化可相對局部化（例如，一般來說局限在記憶單元202的每一邊界內），且介電層90的連續區可跨越多個記憶單元202延伸。依據介電層90（或鐵電層90）的特定區的極化方向而定，對應的記憶單元202的閾值電壓發生變化，且可儲存數位值（例如0或1）。舉例來說，當介電層90（或鐵電層90）的區具有第一電性極化方向時，對應的記憶單元202可具有相對低的閾值電壓，且當介電層90的區具有第二電性極化方向時，對應的記憶單元202可具有相對高的閾值電壓。所述兩個閾值電壓之間的差可被稱為閾值電壓偏移（threshold voltage shift）。較大的閾值電壓偏移使得讀取儲存在對應的記憶單元202中的數位值更容易（例如，不易出錯）。
為對記憶單元202執行寫入操作，在介電層90（或鐵電層90）的與記憶單元202對應的一部分的兩端施加寫入電壓。在一些實施例中，例如通過對對應的導電線72（例如，字元線）及對應的導電柱106/108（例如，第一半導體區/第二半導體區）施加適當的電壓來施加寫入電壓。通過在介電層90的所述部分的兩端施加寫入電壓，可改變介電層90的區的極化方向。因此，對應記憶單元202的對應閾值電壓也可從低閾值電壓切換到高閾值電壓或者反之，且數位值可被儲存在記憶單元202中。由於導電線72與導電柱106及108相交，因此可選擇各別記憶單元202來進行寫入操作。
在此種實施例中，為對記憶單元202執行讀取操作，對對應的導電線72（例如，字元線）施加讀取電壓（介於低閾值電壓與高閾值電壓之間的電壓）。依據介電層90（或鐵電層90）的對應區的極化方向而定，可接通或可不接通記憶單元202。因此，可通過或可不通過導電柱108（例如，耦合到接地的源極線）對導電柱106放電，且可確定儲存在記憶單元202中的數位值。由於導電線72與導電柱106及108相交，因此可選擇各別記憶單元202來進行讀取操作。
圖1A進一步示出在稍後的圖中使用的記憶結構200的參考剖面。剖面B-B’是沿著導電線72的縱向軸線且在例如與記憶單元202的電流流動方向平行的方向上。剖面C-C’垂直於剖面B-B’且延伸穿過介電材料98A/98B及隔離柱102。剖面D-D’垂直於剖面B-B’且延伸穿過介電材料98A/98B及導電柱106。剖面E-E’垂直於剖面B-B’且延伸穿過介電材料98A/98B及導電柱108。為簡潔起見，後續的圖將參照這些參考剖面。
圖2至圖40示出根據本公開的一些實施例的製造記憶結構的中間階段的各種視圖。參照圖2，闡述互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）電路系統CX1的製作。如圖2中所示，提供基底50。基底50可為半導體基底（例如，塊狀半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基底或類似基底），所述半導體基底可為經摻雜（例如，摻雜有p型摻雜劑或n型摻雜劑）或未經摻雜的。基底50可為積體電路晶粒，例如邏輯晶粒、記憶體晶粒、應用專用積體電路（application specific integrated circuit，ASIC）晶粒或類似晶粒。基底50可為互補金屬氧化物半導體（CMOS）晶粒且可被稱為陣列下CMOS（CMOS under array，CUA）。基底50可為晶圓，例如矽晶圓。一般來說，SOI基底是形成在絕緣體層上的半導體材料層。舉例來說，絕緣體層可為隱埋式氧化物（buried oxide，BOX）層、氧化矽層或類似層。絕緣體層設置在基底（通常是矽基底或玻璃基底）上。也可使用其他基底，例如多層基底或梯度基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。
圖2進一步示出可形成在基底50之上的電路（CMOS電路系統CX1的部分）。所述電路包括位於基底50的頂表面處的電晶體。所述電晶體可包括位於基底50的頂表面之上的閘極介電層302及位於閘極介電層302之上的閘極電極304。在閘極介電層302及閘極電極304的相對側上在基底50中設置源極/汲極區306。沿著閘極介電層302的側壁形成閘極間隙壁308，且閘極間隙壁308將源極/汲極區306與閘極電極304隔開適當的側向距離。所述電晶體可包括鰭式場效電晶體（fin field effect transistor，FinFET）、奈米結構（例如，奈米片、奈米導線、環繞式閘極（gate-all-around）或類似結構）FET（nano-FET）、平坦FET、類似電晶體或其組合，且可通過前閘極製程（gate-first process）或後閘極製程（gate-last process）來形成。
第一層間介電質（inter-layer dielectric，ILD）310環繞源極/汲極區306、閘極介電層302及閘極電極304並將源極/汲極區306、閘極介電層302及閘極電極304隔離，且第二ILD 312位於第一ILD 310之上。源極/汲極接觸件314延伸穿過第二ILD 312及第一ILD 310且電性耦合到源極/汲極區306。閘極接觸件316延伸穿過第二ILD 312且電性耦合到閘極電極304。在第二ILD 312、源極/汲極接觸件314及閘極接觸件316之上形成有內連結構320。舉例來說，內連結構320包括堆疊的一個或多個介電層324及形成在所述一個或多個介電層324中的導電特徵322。內連結構320可電性連接到閘極接觸件316及源極/汲極接觸件314以形成功能電路。在一些實施例中，由內連結構320形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖2論述形成在基底50之上的電晶體，但其他主動元件（例如，二極體或類似裝置）及/或被動裝置（例如，電容器、電阻器或類似裝置）也可形成為功能電路的一部分。
參照圖3A至圖8B，接著闡述位於CMOS電路系統CX1之上的位元線陣列AX1（圖8A中所示）的製作流程。如圖3A中所示，在基底50之上及內連結構320上形成第一介電膜DF1。第一介電膜DF1可通過任何合適的方法（例如，化學氣相沉積（chemical vapor deposition，CVD）、等離子體增強化學氣相沉積（plasma-enhanced chemical vapor deposition，PEVCD）、可流動化學氣相沉積（flowable CVD，FCVD）或類似方法）沉積。在一些實施例中，第一介電膜DF1可由例如磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phospho-silicate glass，BPSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）或類似材料形成。在一些實施例中，第一介電膜DF1可包含氧化物（例如，氧化矽或類似物）、氮化物（例如，氮化矽或類似物）、其組合或類似材料。可使用通過任何可接受的製程形成的其他介電材料。
在形成第一介電膜DF1之後，在其之上形成第一罩幕MK1。舉例來說，從圖3B中所示的第一罩幕MK1的俯視圖來看，第一罩幕MK1包括彼此間隔開的多個條狀圖案MK1-SP。條狀圖案MK1-SP佈置在第一介電膜DF1上，使得第一介電膜DF1的一部分顯露出或暴露出。在一些替代實施例中，第一罩幕MK1包括其他圖案，可基於位元線陣列AX1的佈線設計來調整所述圖案。在一些實施例中，第一罩幕MK1包括正性光阻或負性光阻。
參照圖4，在隨後的步驟中，使用第一罩幕MK1將第一介電膜DF1圖案化，以在第一介電膜DF1中形成第一開口OP1。舉例來說，透過可接受的蝕刻製程移除第一介電膜DF1未被第一罩幕MK1覆蓋的部分。此後，參照圖5A及圖5B，在第一開口OP1中形成多個位元線導電層BLC，以填滿第一開口OP1。舉例來說，位元線導電層BLC被形成為彼此平行（圖5B），但是本公開不限於此。在一些實施例中，位元線導電層BLC電性連接到下方的CMOS電路系統CX1（例如，連接到導電特徵322）。在一些實施例中，在沉積位元線導電層BLC之後，可執行平坦化製程，例如化學機械拋光（chemical mechanical polish，CMP）、回蝕製程、其組合或類似製程。執行平坦化製程，使得位元線導電層BLC的頂表面與第一介電膜DF1的頂表面呈平面。
參照圖6A，在形成位元線導電層BLC之後，在第一介電膜DF1之上及位元線導電層BLC之上形成第二介電膜DF2。第二介電膜DF2可通過任何合適的方法（例如，化學氣相沉積（CVD）、等離子體增強化學氣相沉積（PECVD）、可流動化學氣相沉積（FCVD）或類似方法）沉積。在一些實施例中，第二介電膜DF2可由例如磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未經摻雜的矽酸鹽玻璃（USG）或類似材料等材料形成。在一些實施例中，第二介電膜DF2可包含氧化物（例如，氧化矽或類似物）、氮化物（例如，氮化矽或類似物）、其組合或類似材料。可使用通過任何可接受的製程形成的其他介電材料。第二介電膜DF2及第一介電膜DF1可包含相同或不同的材料。
在形成第二介電膜DF2之後，在其之上形成第二罩幕MK2。舉例來說，從圖6B中所示的第二罩幕MK2的俯視圖來看，第二罩幕MK2包括多個通孔開口MK2-OP。第二罩幕MK2佈置在第二介電膜DF2上，使得通孔開口MK2-OP顯露出第一介電膜DF1的一部分。在一些實施例中，第二罩幕MK2包括正性光阻或負性光阻。
參照圖7，在隨後的步驟中，使用第二罩幕MK2將第二介電膜DF2圖案化，以在第二介電膜DF2中形成第二開口OP2。舉例來說，通過可接受的蝕刻製程移除第二介電膜DF2未被第二罩幕MK2覆蓋的部分。此後，參照圖8A及圖8B，在第二開口OP2中形成第一組通孔BLV1及第二組通孔BLV2（統稱為位元線通孔），以填滿第二開口OP2。
如圖8B中所示，第一組通孔BLV1佈置在位元線導電層BLC上且沿著第二方向D2彼此間隔開。此外，第一組通孔BLV1可佈置成行且沿著第一方向D1彼此間隔開，其中第一方向D1垂直於第二方向D2。以類似的方式，第二組通孔BLV2佈置在位元線導電層BLC上且沿著第二方向D2彼此間隔開。此外，第二組通孔BLV2可佈置成行且沿著第一方向D1彼此間隔開。在所示的實施例中，第一組通孔BLV1在第二方向D2上與第二組通孔BLV2在寬度方向上交錯。換句話說，第一組通孔BLV1與第二組通孔BLV2在第二方向D2上彼此不交疊，或者第一組通孔BLV1與第二組通孔BLV2不對準。第一組通孔BLV1及第二組通孔BLV2可電性連接到位於下面的位元線導電層BLC。然而，在一些實施例中，第一組通孔BLV1及第二組通孔BLV2不位於同一條狀的位元線導電層BLC上。至此，在CMOS電路系統CX1之上形成位元線陣列AX1，且位元線陣列AX1電性連接到內連結構320。
參照圖9A及圖9B，在圖8A的結構之上形成多層堆疊58（或字元線堆疊）。出於簡潔及清晰的目的，後續圖式中可省略基底50、電晶體、ILD、內連結構320及位元線陣列AX1。儘管位元線陣列AX1及內連結構320被示出為位於多層堆疊58與基底50之間且彼此接觸，但應注意，可進一步在基底50與多層堆疊58（或字元線堆疊）之間設置任意數目的中間層。舉例來說，可在基底50與多層堆疊58之間設置包括位於絕緣層（例如，低介電常數介電層）中的導電特徵的一個或多個附加的內連層。在一些實施例中，可將導電特徵圖案化以為基底50上的主動元件及/或為記憶結構200（參見圖1A及圖1B）提供電源線、接地線及/或信號線。在一些實施例中，包括位於絕緣層（例如，低介電常數介電層）中的導電特徵的一個或多個內連層可設置在多層堆疊58（或字元線堆疊）之上。
如圖9A及圖9B中所示，多層堆疊58（或字元線堆疊）包括犧牲層53A至犧牲層53D（被統稱為犧牲層53）與介電層52A至介電層52E（被統稱為介電層52）的交替層。可在後續步驟中將犧牲層53圖案化並取代以界定導電線72（例如，字元線）。犧牲層53可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、其組合或類似材料。介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合或類似材料。犧牲層53與介電層52包含具有不同蝕刻選擇性的不同材料。在一些實施例中，犧牲層53包含氮化矽，且介電層52包含氧化矽。可使用例如化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）、等離子體增強型CVD（PECVD）或類似製程來形成犧牲層53及介電層52中的每一者。
儘管圖9A及圖9B示出特定數目的犧牲層53及介電層52，但其他實施例可包括不同數目的犧牲層53及介電層52。此外，儘管多層堆疊58被示出為具有作為最頂部層及最底部層的介電層，但本公開並不限在此。在一些實施例中，多層堆疊58的最頂部層及最底部層中的至少一者是犧牲層。
圖10至圖17及圖18B是根據一些實施例的製造記憶結構200的階梯結構的中間階段的各種視圖。圖10至圖17及圖18B是沿著圖1A中所示的參考剖面B-B’示出的。圖18A被示出為圖18B中所示結構的三維視圖。
如圖10中所示，在多層堆疊58之上形成光阻56。在一些實施例中，通過旋轉塗布技術形成光阻56並通過可接受的微影技術將光阻56圖案化。將光阻56圖案化可在區60中暴露出多層堆疊58，同時掩蔽多層堆疊58的其餘部分。舉例來說，可在區60中暴露出多層堆疊58的最頂部層（例如，介電層52E）。
如圖11中所示，使用光阻56作為罩幕來蝕刻多層堆疊58在區60中的被暴露出的部分。蝕刻可為任何可接受的蝕刻製程，例如乾式蝕刻（例如，反應性離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可移除介電層52E及犧牲層53D的在區60中的部分並界定開口61。由於介電層52E及犧牲層53D具有不同的材料組成，因此用於移除這些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，當蝕刻介電層52E時犧牲層53D用作蝕刻停止層，且當蝕刻犧牲層53D時介電層52D用作蝕刻停止層。因此，可選擇性地移除介電層52E的部分及犧牲層53D的部分而不移除多層堆疊58的其餘層，且開口61可延伸至所期望的深度。作為另外一種選擇，在開口61達到所期望的深度之後，可使用時間模式蝕刻製程停止對開口61的蝕刻。在所得結構中，介電層52D在區60中被暴露出。
如圖12中所示，對光阻56進行修整以暴露出多層堆疊58的附加部分。在一些實施例中，通過使用可接受的移除技術（例如側向蝕刻）來對光阻56進行修整。基於修整的結果，光阻56的寬度減小且可暴露出多層堆疊58在區60及區62中的部分。舉例來說，可在區60中暴露出介電層52D的頂表面，且可在區62中暴露出介電層52E的頂表面。
如圖13中所示，通過可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E的、犧牲層53D的、介電層52D的及犧牲層53C的在區60及區62中的部分。蝕刻可為任何可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE、類似製程）、濕式蝕刻、類似製程或其組合。蝕刻可為非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。由於犧牲層53D及53C與介電層52E及52D具有不同的材料組成，因此用於移除這些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，通過使用光阻56作為罩幕及使用下方的犧牲層53D及53C作為蝕刻停止層來移除介電層52E及52D在區62及60中的部分。此後，通過使用光阻56作為罩幕及使用下方的介電層52D及52C作為蝕刻停止層來移除犧牲層53D及53C在區62及60中的被暴露出的部分。在所得結構中，介電層52C在區60中被暴露出，且介電層52D在區62中被暴露出。
如圖14中所示，對光阻56進行修整以暴露出多層堆疊58的附加部分。在一些實施例中，通過使用可接受的移除技術（例如側向蝕刻）對光阻56進行修整。基於修整的結果，光阻56的寬度減小且可暴露出多層堆疊58在區60、區62及區64中的部分。舉例來說，可在區60中暴露出介電層52C的頂表面；可在區62中暴露出介電層52D的頂表面；且可在區64中暴露出介電層52E的頂表面。
如圖15中所示，通過可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E、52D及52C以及犧牲層53D、53C及53B在區60、區62及區64中的部分。蝕刻可為任何可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。由於介電層52C至介電層52E及犧牲層53B至犧牲層53D具有不同的材料組成，因此用於移除這些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，通過使用光阻56作為罩幕及使用下方的犧牲層53D、53C及53B作為蝕刻停止層來移除介電層52E、52D及52C在區64、62及60中的部分。此後，通過使用光阻56作為罩幕及使用下方的介電層52D、52C及52B作為蝕刻停止層來移除犧牲層53D、53C及53B在區64、62及60中的被暴露出的部分。在所得結構中，介電層52B在區60中被暴露出；介電層52C在區62中被暴露出；且介電層52D在區64中被暴露出。
如圖16中所示，對光阻56進行修整以暴露出多層堆疊58的附加部分。在一些實施例中，通過使用可接受的移除技術（例如側向蝕刻）來對光阻56進行修整。基於修整的結果，光阻56的寬度減小且可暴露出多層堆疊58在區60、區62、區64及區66中的部分。舉例來說，可在區60中暴露出介電層52B的頂表面；可在區62中暴露出介電層52C的頂表面；且可在區64中暴露出介電層52D的頂表面；且可在區66中暴露出介電層52E的頂表面。
如圖17中所示，通過可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E、52D、52C及52B在區60、區62、區64及區66中的部分。蝕刻可為任何可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。在一些實施例中，通過使用光阻56作為罩幕及使用下方的犧牲層53D、53C、53B及53A作為蝕刻停止層來移除介電層52E、52D、52C及52B在區66、64、62及60中的部分。在所得結構中，犧牲層53A在區60中被暴露出；犧牲層53B在區62中被暴露出；犧牲層53C在區64中被暴露出；且犧牲層53D在區66中被暴露出。此後，可通過可接受的灰化製程或濕式剝離製程移除光阻56。
如圖18A及圖18B中所示，在多層堆疊58之上沉積金屬層間介電質（inter-metal dielectric，IMD）70。IMD 70可由介電材料形成且可通過任何適合的方法（例如CVD、PECVD、可流動CVD（FCVD）或類似製程）來沉積。介電材料可包括磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未經摻雜的矽酸鹽玻璃（USG）或類似材料。在一些實施例中，IMD 70可包含氧化物（例如，氧化矽或類似材料）、氮化物（例如，氮化矽或類似材料）、其組合或類似材料。可使用通過任何可接受的製程形成的其他介電材料。IMD 70沿著犧牲層53B至犧牲層53D的側壁及介電層52B至介電層52E的側壁延伸。此外，IMD 70可接觸犧牲層53A至犧牲層53D的頂表面及介電層52E的頂表面。
此後，對IMD 70應用移除製程以移除在多層堆疊58之上的多餘介電材料。在一些實施例中，移除製程可為平坦化製程，例如化學機械拋光（CMP）、回蝕製程、其組合或類似製程。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後多層堆疊58的頂表面與IMD 70的頂表面齊平。
如圖18A及圖18B中所示，因此形成中間且塊狀的階梯結構。中間階梯結構包括犧牲層53與介電層52的交替層。隨後使用導電線72取代犧牲層53，此將在圖22A及圖22B中詳細闡述。下部導電線72較長且在側向上延伸超過上部導電線72，且導電線72中的每一者的寬度在朝向基底50的方向上增長（參見圖1A）。
圖19至圖22B是根據本公開的一些實施例的製造記憶結構200的儲存區的中間階段的各種視圖。在圖19至圖22B中，將塊狀多層堆疊58（字元線堆疊）圖案化以形成穿過塊狀多層堆疊58的溝槽86，且使用導電材料取代犧牲層53以界定導電線72。導電線72可對應於記憶結構200中的字元線，且導電線72可進一步為記憶結構200的所得記憶單元提供閘極電極。圖19、圖20、圖21B及圖22B是沿著圖1A中所示的參考剖面C-C’示出。圖21A及圖22A以部分三維視圖示出。
如圖19中所示，在多層堆疊58之上形成光阻圖案82及下方的硬罩幕圖案80。在一些實施例中，在多層堆疊58之上依序形成硬罩幕層及光阻層。舉例來說，硬罩幕層可包含氮化矽、氮氧化矽或類似材料，所述硬罩幕層可通過CVD、PVD、ALD、PECVD或類似製程來沉積。舉例來說，通過旋轉塗布技術形成光阻層。
此後，將光阻層圖案化以形成光阻圖案82及位於光阻圖案82之間的溝槽86。舉例來說，通過可接受的微影技術將光阻層圖案化。然後，通過使用可接受的蝕刻製程（例如，通過乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合）將光阻圖案82的圖案轉移至硬罩幕層以形成硬罩幕圖案80。蝕刻可為非等向性的。因此，溝槽86被形成為延伸穿過硬罩幕層。此後，可例如通過灰化製程選擇性地移除光阻82。
如圖20至圖21B中所示，使用一或多種可接受的蝕刻製程（例如通過乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合）將硬罩幕圖案80的圖案轉移至多層堆疊58。蝕刻製程可為非等向性的。因此，溝槽86延伸穿過塊狀多層堆疊58，且因此界定條形的犧牲層53及條形的介電層52。在一些實施例中，溝槽86延伸穿過塊狀階梯結構，且因此界定條形階梯結構。然後，可通過可接受的製程（例如，濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合、或類似製程）移除硬罩幕圖案80。
如圖22A及圖22B中所示，使用導電線72A至導電線72D（被統稱為導電線72）取代犧牲層53A至犧牲層53D（被統稱為犧牲層53）。在一些實施例中，通過可接受的製程（例如濕式蝕刻製程、乾式蝕刻製程或此兩者）移除犧牲層53。此後，將導電線72填充到兩個相鄰的介電層52之間的空間中。如局部放大圖中所示，每一導電線72包括兩個阻擋層71及75以及位於阻擋層71與阻擋層75之間的金屬層73。在一些實施例中，阻擋層設置在金屬層73與相鄰的介電層52之間。阻擋層可防止金屬層擴散到相鄰的介電層52。阻擋層也可提供增大金屬層與相鄰的介電層之間的黏合力的功能，且在一些實例中可被稱為膠層。在一些實施例中，根據需要提供具有不同材料的阻擋層及膠層。阻擋層71及75由第一導電材料（例如，金屬氮化物（例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿或類似物））形成。金屬層73可由第二導電材料（例如，金屬（例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金或類似物））形成。阻擋層71、75及金屬層73可各自通過可接受的沉積製程（例如CVD、PVD、ALD、PECVD或類似製程）形成。阻擋層71、75及金屬層73進一步沉積在多層堆疊58（字元線堆疊）的側壁上並填充在溝槽86中。此後，通過回蝕製程移除溝槽86中的阻擋層71、75及金屬層73。可執行可接受的回蝕製程，以自介電層52的側壁及溝槽86的底表面移除多餘的材料。可接受的回蝕製程包括乾式蝕刻（例如，RIE、NBE、類似製程）、濕式蝕刻、類似蝕刻或其組合。可接受的回蝕製程可為非等向性的。
在一些實施例中，在取代製程之後，隨後使用多層堆疊58（字元線堆疊）中的導電線72（參見圖1A）取代條形階梯結構的犧牲層53。
圖23A至圖28B示出在溝槽86中形成記憶單元202（參見圖1A）的通道區並將所述通道區圖案化。圖23A、圖24A及圖28A以部分三維視圖示出。在圖23B、圖24B、圖25、圖26、圖27及圖28B中沿著圖1A所示的線C-C’提供剖面圖。如圖23A至圖26中所示，在溝槽86中沉積介電層90（鐵電層）、通道材料層92（氧化物半導體層）及介電材料98A。
如圖23A及圖23B中所示，可沿著導電線72的側壁、介電層52的側壁、在介電層52E的頂表面之上以及沿著溝槽86的底表面在溝槽86中共形地沉積介電層90（或鐵電層）。在一些實施例中，可進一步在IMD 70上及沿著階梯區中的階梯結構的每一臺階的側壁沉積介電層90（或鐵電層）。介電層90（或鐵電層）可包含通過在介電層90兩端施加適當電壓差而能夠在兩個不同的極化方向之間進行切換的材料。舉例來說，介電層90包含高介電常數介電材料，例如鉿（Hf）系介電材料或類似材料。在一些實施例中，介電層90包含氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似材料。
在一些其他實施例中，介電層90可包含：氧化鋇鈦（BaTiO 3）、氧化鉛鈦（PbTiO 3）、氧化鉛鋯（PbZrO 3）、氧化鋰鈮（LiNbO3）、氧化鈉鈮（NaNbO3）、氧化鉀鈮（KNbO3）、氧化鉀鉭（KTaO3）、氧化鉍鈧（BiScO3）、氧化鉍鐵（BiFeO3）、氧化鉿鉺（Hf1-xErxO）、氧化鉿鑭（Hf1-xLaxO）、氧化鉿釔（Hf1-xYxO）、氧化鉿釓（Hf1-xGdxO）、氧化鉿鋁（Hf1-xAlxO）、氧化鉿鋯（Hf1-xZrxO）（HZO）、氧化鉿鈦（Hf1-xTixO）、氧化鉿鉭（Hf1-xTaxO）或類似材料。在一些實施例中，介電層90可包含不同的鐵電材料或不同類型的記憶體材料。舉例來說，在一些實施例中，介電層90是非鐵電材料，例如包括在兩個SiOx層之間的SiNx層的多層記憶結構（例如，ONO結構）。在一些實施例中，形成介電層90的方法包括執行合適的沉積技術，例如CVD、PECVD、金屬氧化物化學氣相沉積（metal oxide chemical vapor deposition，MOCVD）、ALD、遠程等離子體ALD（remote plasma ALD，RPALD）、等離子體增強型ALD（plasma-enhanced ALD，PEALD）、分子束沉積（molecular beam deposition，MBD）或類似技術。
在一些實施例中，介電層90具有約1奈米至20奈米（例如5奈米至10奈米）的厚度。可應用其他厚度範圍（例如，大於20奈米或5奈米至15奈米）。在一些實施例中，介電層90形成為完全非晶狀態。在替代實施例中，介電層90形成為部分晶體狀態；即，介電層90形成為混合的晶體-非晶狀態且具有某種程度的結構次序。在又一些替代實施例中，介電層90形成為完全晶體狀態。在一些實施例中，介電層90是單層。在替代實施例中，介電層90是多層結構。
在一些實施例中，對介電層90執行退火製程。在一些實施例中，在退火製程91之後，介電層90從非晶狀態轉變為部分晶體狀態或完全晶體狀態。在替代實施例中，在退火製程之後，介電層90從部分晶體狀態轉變為完全晶體狀態。
如圖24A及圖24B中所示，在介電層90之上在溝槽86中共形地沉積通道材料層92。通道材料層92包含適於為記憶單元202（參見圖1A）提供通道區的材料。舉例來說，通道材料層92包含氧化物半導體（OS），例如氧化鋅（ZnO）、氧化銦鎢（InWO）、氧化銦鎵鋅（InGaZnO，IGZO）、氧化銦鋅（InZnO）、氧化銦錫（ITO）、其組合或類似物。通道材料層92可通過CVD、PVD、ALD、PECVD或類似製程沉積。通道材料層92可在介電層90之上沿著溝槽86的側壁及底表面延伸。在一些實施例中，可進一步在IMD 70上及沿著階梯區中的階梯結構的每一臺階的側壁沉積通道材料層92。
如圖25中所示，在隨後的步驟中，在通道材料層92之上在溝槽86中沉積介電材料98A。在一些實施例中，介電材料98A包括氧化矽、氮化矽、氮氧化矽或類似材料，介電材料98A可通過CVD、PVD、ALD、PECVD或類似製程來沉積。介電材料98A可在通道材料層92之上沿著溝槽86的側壁及底表面延伸。在一些實施例中，介電材料98A是可選的且可根據需要省略。
如圖26中所示，在溝槽86中移除介電材料98A的底部部分及通道材料層92的底部部分。移除製程包括可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。因此，剩餘的介電材料98A及通道材料層92可暴露出介電層90在溝槽86的底表面上的部分。因此，通道材料層92在溝槽86的相對側壁上的部分可彼此隔開，此會改善記憶結構200的記憶單元202（參見圖1A）之間的隔離。
如圖27中所示，沉積介電材料98B以完全填充溝槽86。介電材料98B可由一種或多種材料且通過與介電材料98A的製程相同或相似的製程形成。在一些替代實施例中，介電材料98B及介電材料98A包括不同的材料。
如圖28A及圖28B中所示，對介電材料98A/98B、通道材料層92及介電層90應用移除製程以移除多層堆疊58（字元線堆疊）之上的多餘材料。在一些實施例中，可利用平坦化製程，例如CMP、回蝕製程、其組合或類似製程。平坦化製程暴露出多層堆疊58（字元線堆疊），以使得在平坦化製程完成之後多層堆疊58的頂表面（例如，介電層52E）、介電層90的頂表面、通道材料層92的頂表面、介電材料98A/98B的頂表面及IMD 70（在階梯區中）的頂表面齊平。
圖29A至圖32C示出製造記憶結構200中的導電柱106及108（源極/汲極區，例如第一半導體區106及第二半導體區108）的中間步驟。導電柱106及108（第一半導體區106及第二半導體區108）可沿著與導電線72垂直的方向延伸，以使得可選擇記憶結構200的各別單元來進行讀取及寫入操作。圖29A、圖30A、圖31A及圖32A以部分三維視圖示出。在圖29B及圖30B中，沿著圖1A的線C-C’提供剖面圖。在圖31B及圖32B中，沿著圖1A的線D-D’提供剖面圖。在圖32C中，沿著圖1A的線E-E’提供剖面圖。
如圖29A及圖29B中所示，穿過通道材料層92及介電材料98A/98B圖案化出溝槽100。舉例來說，將介電材料98A/98B圖案化以形成由溝槽100隔開的介電柱。舉例來說，圖案化溝槽100可通過微影與蝕刻的組合來執行。溝槽100可設置在介電層90的相對側壁之間，且溝槽100可在實體上將記憶結構200（參見圖1A）中的相鄰記憶單元堆疊隔開。
如圖30A及圖30B中所示，在溝槽100中形成隔離柱102。在一些實施例中，在多層堆疊58之上沉積隔離層，從而填充在溝槽100中。舉例來說，隔離層可包含氧化矽、氮化矽、氮氧化矽或類似材料，所述隔離層可通過CVD、PVD、ALD、PECVD或類似製程來沉積。隔離層可在通道材料層92之上沿著溝槽100的側壁及底表面延伸。在沉積之後，可執行平坦化製程（例如，CMP、回蝕或類似製程）以移除隔離層的多餘部分，從而形成隔離柱102。在所得結構中，多層堆疊58的頂表面（例如，介電層52E）、介電層90的頂表面、通道材料層92的頂表面及隔離柱102的頂表面可實質上齊平（例如，處於製程變化內）。在一些實施例中，隔離柱102具有交錯佈置。在一些實施例中，可選擇介電材料98A/98B的材料及隔離柱102的材料使得這些材料可相對在彼此被選擇性地蝕刻。舉例來說，在一些實施例中，介電材料98A/98B包含氧化物而隔離柱102包含氮化物。在一些實施例中，介電材料98A/98B（或介電柱）包含氮化物而隔離柱102包含氧化物。其他材料也是可能的。
如圖31A及圖31B中所示，為隨後形成的導電柱106及108（第一半導體區106及第二半導體區108）界定溝槽104。舉例來說，可進一步將介電材料98A/98B（或介電柱）圖案化以界定溝槽104。舉例來說，通過使用微影與蝕刻的組合將介電材料98A/98B（或介電柱）圖案化來形成溝槽104。在一些實施例中，如圖31A中所示，在多層堆疊58、介電材料98A/98B、隔離柱102、通道材料層92及介電層90之上形成光阻118。在一些實施例中，通過可接受的微影技術將光阻118圖案化以界定開口120。開口120中的每一者可暴露出對應的隔離柱102及位於隔離柱102旁邊的介電材料98A/98B的兩個分離區。如此一來，開口120中的每一者可界定被隔離柱102隔開的導電柱106與相鄰導電柱108的圖案。
隨後，可通過可接受的蝕刻製程（例如通過乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合）移除介電材料98A/98B（或介電柱）的被開口120暴露出的部分。蝕刻可為非等向性的。蝕刻製程可使用能蝕刻介電材料98A/98B但不會明顯地蝕刻隔離柱102的蝕刻劑。因此，即使開口120暴露出隔離柱102，仍可不明顯地移除隔離柱102。溝槽104的圖案可對應於導電柱106及108（參見圖32A至圖32C）。在圖案化出溝槽104之後，例如可通過灰化移除光阻118。
如圖32A至圖32C中所示，使用導電材料填充溝槽104以形成導電柱106及108（第一半導體區106及第二半導體區108）。所述導電材料可包括銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似材料，所述導電材料可例如使用CVD、ALD、PVD、PECVD、或類似製程來形成。在沉積導電材料之後，可執行平坦化（例如，CMP、回蝕或類似製程）以移除導電材料的多餘部分，從而形成導電柱106及108。在所得結構中，多層堆疊58的頂表面（例如，介電層52E）、介電層90的頂表面、通道材料層92的頂表面、導電柱106的頂表面及導電柱108的頂表面可實質上齊平（例如，處於製程變化內）。在一些實施例中，導電柱106（第一半導體區106）對應於記憶結構200中的位元線陣列AX1且電性連接到記憶結構200中的位元線陣列AX1，且導電柱108（第二半導體區108）對應於隨後的步驟中形成的源極線陣列且電性連接到所述源極線陣列。
因此，可在記憶結構200中形成堆疊的記憶單元202，如圖32A中所示。每一記憶單元202包括閘極電極（例如，對應的導電線72的一部分）、閘極介電質（例如，對應的介電層90的一部分）、通道區（例如，對應的通道材料層92的一部分）及源極/汲極柱（例如，對應的導電柱106及108的部分）。隔離柱102將位於同一列中且位於同一垂直水準高度的相鄰的記憶單元202隔離。記憶單元202可被設置成垂直堆疊的列與行的陣列。
如圖32A中所示，在一些實施例中，形成的記憶結構200（或主動陣列）包括具有第一表面S1及與第一表面S1相對的第二表面S2的字元線堆疊58。導電柱106及108（第一半導體區及第二半導體區）沿著字元線堆疊58的第一表面S1交替佈置，且在第一方向D1上彼此間隔開。相似地，導電柱106及108（第一半導體區及第二半導體區）沿著字元線堆疊58的第二表面S2交替佈置且在第一方向D1上彼此間隔開。在一些實施例中，第一表面S1上的導電柱106及108（第一半導體區及第二半導體區）被佈置成在第二方向D2上與第二表面S2上的導電柱106及108（第一半導體區及第二半導體區）在寬度方向上交錯，其中第二方向D2垂直於第一方向D1。此外，設置於字元線堆疊58下方的位元線陣列AX1可連接到字元線堆疊58的第一表面S1及第二表面S2上的導電柱106（第一半導體區）。舉例而言，第一組通孔BLV1連接到字元線堆疊58的第一表面S1上的導電柱106（第一半導體區），而第二組通孔BLV2連接到字元線堆疊58的第二表面S2上的導電柱106（第一半導體區）。
如圖32A中進一步所示，在一些實施例中，記憶單元202可堆疊起來以形成第一組堆疊記憶單元202A及第二組堆疊記憶單元202B。在一些實施例中，第一組堆疊記憶單元202A沿著記憶結構200的主動陣列中的第一行CLM1佈置，且第二組堆疊記憶單元202B沿著記憶結構200的主動陣列中的第二行CLM2佈置。第二行CLM2平行於第一行CLM1。第一組堆疊記憶單元202A中的每一者包括：導電柱106及108（第一導電柱及第二導電柱）；介電柱（例如，介電材料98A/98B），設置在導電柱106與導電柱108之間；以及通道材料層92，位於介電柱（98A/98B）及導電柱106及108旁邊。相似地，第二組堆疊記憶單元202B中的每一者包括：導電柱106及108（第三導電柱及第四導電柱）；介電柱（例如，介電材料98A/98B），設置在導電柱106與導電柱108之間；以及通道材料層92，位於介電柱（98A/98B）及導電柱106及108旁邊。在一些實施例中，第二組堆疊記憶單元202B中的導電柱106及108（第三導電柱及第四導電柱）與第一組堆疊記憶單元202A中的導電柱106及108（第一導電柱及第二導電柱）不對準。
此外，在一些實施例中，字元線堆疊58（包括介電層52及導電線72）在第一行CLM1與第二行CLM2之間的主動陣列中沿著第三行CLM3佈置，且設置在第一組堆疊記憶單元202A與第二組堆疊記憶單元202B的中間。在某些實施例中，字元線堆疊58在第一組堆疊記憶單元202A與第二組堆疊記憶單元202B之間共用。
如圖33A至圖39C中所示，在多層堆疊58的頂表面（例如，介電層52E）、介電層90的頂表面、通道材料層92的頂表面、導電柱106及導電柱108的頂表面以及IMD 70（在階梯區中）的頂表面上形成源極線陣列AX2。圖33A、圖34、圖35A、圖36A、圖37及圖38A示出沿著圖1A的線E-E’的記憶結構200的剖面圖。圖33B、圖35B、圖36B、圖38B示出記憶結構200在不同階段的俯視圖。圖39A示出記憶結構200的透視圖；圖39B示出沿著圖39A的線F-F’的記憶結構200的剖面圖；圖39C示出沿著圖1A的線B-B’的記憶結構200的剖面圖。
如圖33A中所示，在多層堆疊58（字元線堆疊）之上以及導電柱106及108之上形成第三介電膜DF3。第三介電膜DF3可通過任何適合的方法（例如CVD、PECVD、FCVD或類似方法）來沉積。在一些實施例中，第三介電膜DF3可由例如磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未經摻雜的矽酸鹽玻璃（USG）或類似材料等材料形成。在一些實施例中，第三介電膜DF3可包含氧化物（例如，氧化矽或類似材料）、氮化物（例如，氮化矽或類似材料）、其組合或類似材料。可使用通過任何可接受的製程形成的其他介電材料。
在形成第三介電膜DF3之後，在其上形成第三罩幕MK3。舉例來說，從圖33B中所示的第三罩幕MK3的俯視圖來看，第三罩幕MK3包括多個通孔開口MK3-OP。第三罩幕MK3佈置在第三介電膜DF3上，使得通孔開口MK3-OP顯露出第三介電膜DF3的一部分。在一些實施例中，第三罩幕MK3包括正性光阻或負性光阻。
參照圖34，在隨後的步驟中，使用第三罩幕MK3將第三介電膜DF3圖案化，以在第三介電膜DF3中形成第三開口OP3。舉例來說，通過可接受的蝕刻製程移除第三介電膜DF3的未被第三罩幕MK3覆蓋的部分。此後，參照圖35A及圖35B，在第三開口OP3中形成第三組通孔SLV3及第四組通孔SLV4（統稱為源極線通孔），以填滿第三開口OP3。在一些實施例中，第三組通孔SLV3及第四組通孔SLV4電性連接到導電柱108（第二半導體區）並與導電柱108（第二半導體區）實體接觸。此外，第三介電膜DF3（頂部介電膜）環繞第三組通孔SLV3及第四組通孔SLV4，且覆蓋並接觸第一組堆疊記憶單元202A及第二組堆疊記憶單元202B中的每一者中的導電柱106（第一半導體區）的頂表面。
如圖35B中進一步所示，第三組通孔SLV3佈置在字元線堆疊58上，且沿著第二方向D2彼此間隔開。此外，第三組通孔SLV3可佈置成行且沿著第一方向D1彼此間隔開。以類似的方式，第四組通孔SLV4佈置在字元線堆疊58上且沿著第二方向D2彼此間隔開。此外，第四組通孔SLV4可佈置成行且沿著第一方向D1彼此間隔開。在所示的實施例中，第三組通孔SLV3在第二方向DL2上與第四組通孔SLV4在寬度方向上交錯。換句話說，第三組通孔SLV3與第四組通孔SLV4在第二方向D2上彼此不交疊，或者第三組通孔SLV3與第四組通孔SLV4不對準。在一些實施例中，第三組通孔SLV3連接到字元線堆疊58（如圖32A中所定義的）的第一表面S1上的導電柱108（第二半導體區），且在記憶結構200的構建方向上不與第一組通孔BLV1及第二組通孔BLV2交疊。相似地，第四組通孔SLV4連接到字元線堆疊58的第二表面上的導電柱108（第二半導體區），且在記憶體結構200的構建方向上不與第一組通孔BLV1及第二組通孔BLV2交疊。
參照圖36A，在形成第三組通孔SLV3及第四組通孔SLV4之後，在第三介電膜DF3之上以及在第三組通孔SLV3及第四組通孔SLV4之上形成第四介電膜DF4。第四介電膜DF4可通過任何合適的方法（例如，CVD、FECVD、FCVD或類似方法）沉積。在一些實施例中，第四介電膜DF4可由例如磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未經摻雜的矽酸鹽玻璃（USG）或類似材料等材料形成。在一些實施例中，第四介電膜DF4可包含氧化物（例如，氧化矽或類似材料）、氮化物（例如，氮化矽或類似材料）、其組合或類似材料。可使用通過任何可接受的製程形成的其他介電材料。
在形成第四介電膜DF4之後，在其上形成第四罩幕MK4。舉例來說，從圖36B中所示的第四罩幕MK4的俯視圖來看，第四罩幕MK4包括彼此間隔開的多個條狀圖案MK4-SP。條狀圖案MK4-SP佈置在第四介電膜DF4上，使得第四介電膜DF4的一部分顯露出或暴露出。在一些替代實施例中，第四罩幕MK4包括其他圖案，可基於源極線陣列AX2的佈線設計來調整所述圖案。在一些實施例中，第四罩幕MK1包括正性光阻或負性光阻。
參照圖37，在隨後的步驟中，使用第一罩幕MK1將第四介電膜DF4圖案化，以在第四介電膜DF4中形成第四開口OP4。舉例來說，通過可接受的蝕刻製程移除第四介電膜DF4的未被第四罩幕MK4覆蓋的部分。此後，參照圖38A及圖38B，在第四開口OP4中形成多個源極線導電層SLC，以填滿第四開口OP4。舉例來說，源極線導電層SLC被形成為彼此平行（圖38B），但是本公開不限於此。在一些實施例中，在沉積源極線導電層SLC之後，可執行平坦化製程，例如化學機械拋光（CMP）、回蝕製程、其組合或類似製程。執行平坦化製程使得源極線導電層SLC的頂表面與第四介電膜DF4的頂表面呈平面。至此，在多層堆疊58（或字元線堆疊）之上以及導電柱106及108（第一半導體區106及第二半導體區108）上形成源極線陣列AX2。
參照圖39A至圖39C，在階梯區中，在導電線72上形成導電接觸件110，由此導電接觸件110進一步連接到導電線116C。在一些實施例中，導電線72的階梯形狀可在導電線72中的每一者上提供導電接觸件110著落在上面的表面。舉例來說，如圖39B及圖39C中所示，導電接觸件110可延伸穿過第三介電膜DF3及IMD 70，以將導電線116C電性連接到導電線72及基底上的下方主動元件。
在一些實施例中，形成接觸件110可包括例如使用微影與蝕刻的組合在第三介電膜DF3及IMD 70中圖案化出開口以暴露出導電線72的部分。在開口中形成例如擴散阻擋層、黏合層或類似層等襯層（未示出）及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似材料。可執行平坦化製程（例如CMP）以從第三介電膜DF3的表面移除多餘材料。剩餘的襯層及導電材料在開口中形成接觸件110。導電線116C可將記憶結構連接到下方/上覆的電路系統（例如，控制電路系統）及/或半導體晶粒中的信號線、電源線及接地線。可穿過源極線陣列AX2的第三介電膜DF3及第四介電膜形成其他導電接觸件或通孔，以將源極線陣列AX2電性連接到基底上的下方主動元件。在替代實施例中，除了內連結構320（圖2）之外或代替內連結構320，也可通過形成在記憶結構200之上的內連結構提供往來於記憶結構的佈線及/或電源線。因此，可完成記憶結構200。
圖40是根據本公開的一些示例性實施例的記憶結構200的簡化剖視圖。如圖40中所示，記憶結構200包括具有主動陣列BX1（或記憶陣列）及虛設陣列BX2的中間區1RX。舉例來說，主動陣列BX1包括多層堆疊58（或字元線堆疊）、如圖32A中所示的第一組堆疊記憶單元202A及第二組堆疊記憶單元202B。主動陣列BX1電性連接到下方的位元線陣列AX1且連接到上方的源極線陣列AX2。在一些實施例中，虛設陣列BX2包括由與主動陣列BX1的結構相同的製作流程製成的相同結構。然而，虛設陣列BX2是電性浮動的。即，虛設陣列BX2不連接到下方的位元線陣列AX1及上方的源極線陣列AX2。
如圖40中進一步所示，位元線陣列AX1及源極線陣列AX2兩者均電性連接到圖2中所示的CMOS電路系統CX1。舉例來說，位元線陣列AX1直接連接到內連結構320的導電特徵322。此外，源極線陣列AX2通過穿過主動陣列BX1的週邊（電介質或聚合物）的通孔或連接結構以及通過穿過位元線陣列AX1的通孔或連接結構電性連接到CMOS電路系統CX1。換句話說，位元線陣列AX1及源極線陣列AX2的通孔或連接結構將不會延伸到與虛設陣列BX2交疊的區。
在上述實施例中，記憶結構包括設置在字元線堆疊下方的位元線陣列及設置在字元線堆疊上方的源極線陣列。位於字元線堆疊的兩個相對的表面上的導電柱（第一半導體區及第二半導體區）被設計成彼此交錯。如此，當位元線陣列的連接及源極線陣列的連接被製成為接觸導電柱（第一半導體區及第二半導體區）時，源極線陣列及位元線陣列的佈線/連接變得相對簡化。舉例來說，形成位元線陣列及源極線陣列的導電層所需的光罩的數目減少。總而言之，可實現簡化的製程且可進一步降低製作成本。
根據本公開的一些實施例，一種記憶結構包括字元線堆疊、第一半導體區及第二半導體區、位元線陣列以及源極線陣列。字元線堆疊具有第一表面及與所述第一表面相對的第二表面。所述第一半導體區及所述第二半導體區沿著所述字元線堆疊的所述第一表面交替佈置且在第一方向上彼此間隔開，且所述第一半導體區及所述第二半導體區沿著所述字元線堆疊的所述第二表面交替佈置且在所述第一方向上彼此間隔開，其中所述第一表面上的所述第一半導體區及所述第二半導體區被佈置成在第二方向上與所述第二表面上的所述第一半導體區及所述第二半導體區在寬度方向上交錯，且所述第二方向垂直於所述第一方向。所述位元線陣列設置在所述字元線堆疊下方且連接到所述字元線堆疊的所述第一表面及所述第二表面上的所述第一半導體區。所述源極線陣列設置在所述字元線堆疊上方且連接到所述字元線堆疊的所述第一表面及所述第二表面上的所述第二半導體區。
根據本公開的一些其他實施例，一種記憶結構包括第一組堆疊記憶單元、第二組堆疊記憶單元以及字元線堆疊。所述第一組堆疊記憶單元沿著所述記憶結構的主動陣列中的第一行佈置。所述第一組堆疊記憶單元中的每一者包括第一導電柱及第二導電柱、介電柱及通道材料層。所述介電柱設置在所述第一導電柱與所述第二導電柱的中間。所述通道材料層位於所述第一導電柱、所述第二導電柱及所述介電柱旁邊。所述第二組堆疊記憶單元沿著所述記憶結構的所述主動陣列中的第二行佈置。所述第二行與所述第一行平行。所述第二組堆疊記憶單元中的每一者包括第三導電柱及第四導電柱、第二介電柱及第二通道材料。所述第三導電柱及所述第四導電柱與所述第一組堆疊記憶單元中的所述第一導電柱及所述第二導電柱不對準。所述第二介電柱設置在所述第三導電柱與所述第四導電柱的中間。所述第二通道材料位於所述第三導電柱、所述第四導電柱及所述第二介電柱旁邊。所述字元線堆疊在所述第一行與所述第二行之間的所述主動陣列中沿著第三行佈置，且設置在所述第一組堆疊記憶單元與所述第二組堆疊記憶單元的中間。
根據本公開的一些實施例，闡述一種製作記憶結構的方法。所述方法包括以下步驟。在半導體基底之上形成互補金屬氧化物半導體（CMOS）電路系統。形成位元線陣列以電性連接到所述CMOS電路系統。在所述位元線陣列之上形成記憶陣列，其中通過形成字元線堆疊以及形成第一組堆疊記憶單元及第二組堆疊記憶單元形成所述記憶陣列。在所述位元線陣列上形成所述字元線堆疊，其中所述字元線堆疊具有第一側面及與所述第一側面相對的第二側面。沿著所述第一側面形成所述第一組堆疊記憶單元。沿著所述第二側面形成所述第二組堆疊記憶單元，其中所述第二組堆疊記憶單元與所述第一組堆疊記憶單元交錯。在所述記憶陣列之上形成源極線陣列，其中所述源極線陣列通過穿過所述位元線陣列的連接結構電性連接到所述CMOS電路系統。
在一些實施例中，所述第一組堆疊記憶單元中的每一者及所述第二組堆疊記憶單元中的每一者形成有第一半導體區及第二半導體區，所述第一半導體區電性連接到所述位元線陣列，且所述第二半導體區電性連接到所述源極線陣列。在一些實施例中，所述的方法還包括在所述第一半導體區與所述第二半導體區的中間形成隔離柱，其中所述隔離柱在所述記憶陣列中具有交錯佈置。在一些實施例中，形成所述位元線陣列包括：在所述互補金屬氧化物半導體電路系統之上形成第一介電膜；使用第一罩幕將所述第一介電膜圖案化，以在所述第一介電膜中形成第一開口；在所述第一開口中形成多個位元線導電層，其中所述多個位元線導電層彼此平行；在所述第一介電膜之上及所述多個位元線導電層之上形成第二介電膜；使用第二罩幕將所述第二介電膜圖案化，以在所述第二介電膜中形成第二開口；以及在所述第二開口中形成連接到所述多個位元線導電層的第一組通孔及第二組通孔，其中所述第一組通孔與所述第二組通孔交錯。在一些實施例中，形成所述源極線陣列包括：在所述記憶陣列之上形成第三介電膜；使用第三罩幕將所述第三介電膜圖案化，以在所述第三介電膜中形成第三開口；在所述第三開口中形成第三組通孔及第四組通孔，其中所述第三組通孔與所述第四組通孔交錯；在所述第三介電膜之上形成第四介電膜；使用第四罩幕將所述第四介電膜圖案化，以在所述第四介電膜中形成第四開口；以及在所述第四開口中形成連接到所述第三組通孔及所述第四組通孔的多個源極線導電層，其中所述多個源極線導電層中的每一者彼此平行。在一些實施例中，所述第三組通孔及所述第四組通孔與所述第一組通孔及所述第二組通孔不交疊。在一些實施例中，所述源極線陣列透過穿過所述記憶陣列的週邊區及所述位元線陣列的所述連接結構電性連接到所述互補金屬氧化物半導體電路系統。在一些實施例中，所述的方法還包括在所述記憶陣列的所述週邊區旁邊形成虛設陣列，其中所述虛設陣列是電浮動的。
根據本公開的一些其他實施例，闡述一種製作記憶結構的方法。所述方法包括以下步驟。在基底之上形成位元線陣列。所述位元線陣列通過以下步驟形成。在所述基底之上形成第一介電膜，其中所述第一介電膜包括第一開口。在所述第一開口中形成位元線導電層。在所述第一介電膜之上及所述位元線導電層之上形成第二介電膜，其中所述第二介電膜包括第二開口。在所述第二開口中形成第一組通孔及第二組通孔，其中所述第一組通孔與所述第二組通孔彼此交錯。在所述位元線陣列上形成多個記憶單元，其中所述多個記憶單元包括第一電極層及第二電極層，且所述第一電極層電性連接到所述位元線陣列。在所述多個記憶單元之上形成源極線陣列，其中所述源極線陣列電性連接到所述第二電極層。
在一些實施例中，形成所述源極線陣列包括：在所述多個記憶單元之上形成第三介電膜，其中所述第三介電膜包括第三開口；在所述第三開口中形成第三組通孔及第四組通孔，其中所述第三組通孔與所述第四組通孔彼此交錯且所述第三組通孔及所述第四組通孔電性連接到所述第二電極層；在所述第三介電膜之上形成第四介電膜，其中所述第四介電膜包括第四開口；以及在所述第四開口中形成源極線導電層。在一些實施例中，形成所述位元線陣列是透過使用兩個罩幕來完成，且形成所述源極線陣列是透過使用兩個罩幕來完成。在一些實施例中，所述第三組通孔及所述第四組通孔與所述第一組通孔及所述第二組通孔不交疊。在一些實施例中，形成所述多個記憶單元包括：形成包括所述第一電極層及所述第二電極層的第一組堆疊記憶單元，其中所述第一組堆疊記憶單元沿著第一行佈置；以及形成包括所述第一電極層及所述第二電極層的第二組堆疊記憶單元，其中所述第二組堆疊記憶單元沿著與所述第一行相鄰的第二行佈置，且所述第一組堆疊記憶單元與所述第二組堆疊記憶單元交錯。在一些實施例中，形成所述多個記憶單元還包括：在所述第一組堆疊記憶單元中的每一者及所述第二組堆疊記憶單元中的每一者的所述第一電極層與所述第二電極層的中間形成隔離柱。
根據本公開的又一實施例，闡述一種包括以下步驟的方法。提供基底。在所述基底之上形成第一介電膜，並使用第一罩幕將所述第一介電膜圖案化。在由所述第一罩幕界定的第一開口中形成位元線導電層。在所述第一介電膜之上形成第二介電膜，並使用第二罩幕將所述第二介電膜圖案化。在由所述第二罩幕界定的第二開口中形成位元線通孔，其中所述位元線通孔具有交錯佈置。在所述第二介電膜上形成電性連接到所述位元線通孔的記憶陣列。在所述記憶陣列上形成第三介電膜，並使用第三罩幕將所述第三介電膜圖案化。在由所述第三罩幕界定的第三開口中形成源極線通孔，其中所述源極線通孔具有交錯佈置且電性連接到所述記憶陣列。
在一些實施例中，所述的方法，還包括：在所述第三介電膜之上形成第四介電膜，並使用第四罩幕將所述第四介電膜圖案化；以及在由所述第四罩幕界定的第四開口中形成源極線導電層。在一些實施例中，所述位元線通孔與所述源極線通孔不交疊。在一些實施例中，形成所述記憶陣列包括：在所述第二介電膜上形成字元線堆疊，其中所述字元線堆疊具有第一側面及與所述第一側面相對的第二側面；以及在所述第一側面及所述第二側面上形成源極/汲極區，其中所述第一側面上的所述源極/汲極區與所述第二側面上的所述源極/汲極區交錯。在一些實施例中，所述的方法，還包括：在形成所述源極/汲極區之前，在所述第一側面及所述第二側面上形成通道材料層；在所述通道材料層上形成介電材料，並將所述介電材料圖案化以形成介電柱；且其中所述源極/汲極區形成在所述介電柱的兩側上。在一些實施例中，所述的方法，還包括：在形成所述第一介電膜之前，在所述基底上形成內連結構，其中所述位元線導電層、所述位元線通孔及所述源極線通孔電性連接到所述內連結構。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
1RX:中間區 50:基底 52、52A、52B、52C、52D、52E、324:介電層 53、53A、53B、53C、53D:犧牲層 56:光阻 58:多層堆疊/字元線堆疊 60、62、64、66:區 61、120:開口 70:金屬層間介電質（IMD） 71、75:阻擋層 72、116C:導電線 73:金屬層 80:硬罩幕圖案 82:光阻圖案/光阻 86、100、104:溝槽 90:介電層/鐵電層 92:通道材料層 98A、98B:介電材料/介電柱 102:隔離柱 106:第一半導體區/導電柱 108:第二半導體區/導電柱 110:導電接觸件/接觸件 118:光阻 200:記憶結構 202:記憶單元 202A:第一組堆疊記憶單元 202B:第二組堆疊記憶單元 206:箭頭 302:閘極介電層 304:閘極電極 306:源極/汲極區 308:閘極間隙壁 310:第一層間介電質（ILD） 312:第二層間介電質（第二ILD） 314:源極/汲極接觸件 316:閘極接觸件 320:內連結構 322:導電特徵 AX1:位元線陣列 AX2:源極線陣列 B-B’、C-C’:參考剖面/剖面/線 BLC:位元線導電層 BLV1:第一組通孔 BLV2:第二組通孔 BX1:主動陣列 BX2:虛設陣列 CLM1:第一行 CLM2:第二行 CLM3:第三行 CX1:互補金屬氧化物半導體（CMOS）電路系統 D-D’:剖面/線 D1:第一方向 D2:第二方向 DF1:第一介電膜 DF2:第二介電膜 DF3:第三介電膜 DF4:第四介電膜 E-E’、F-F’:線 MK1:第一罩幕 MK1-SP、MK4-SP:條狀圖案 MK2:第二罩幕 MK2-OP、MK3-OP:通孔開口 MK3:第三罩幕 MK4:第四罩幕 OP1:第一開口 OP2:第二開口 OP3:第三開口 OP4:第四開口 S1:第一表面 S2:第二表面 SLC:源極線導電層 SLV3:第三組通孔 SLV4:第四組通孔
結合附圖閱讀以下詳細說明，將最好地理解本公開的各方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A至圖1C示出根據本公開的一些實施例的記憶結構的簡化透視圖、電路圖及俯視圖。 圖2至圖40示出根據本公開的一些實施例的製造記憶結構的中間階段的各種視圖。
1RX:中間區
322:導電特徵
AX1:位元線陣列
AX2:源極線陣列
BLC:位元線導電層
BLV1:第一組通孔
BLV2:第二組通孔
BX1:主動陣列
BX2:虛設陣列
CX1:互補金屬氧化物半導體(CMOS)電路系統
SLC:源極線導電層
SLV3:第三組通孔
SLV4:第四組通孔

Claims (1)

  1. 一種形成記憶結構的方法，包括： 在半導體基底之上形成互補金屬氧化物半導體電路系統； 形成電性連接到所述互補金屬氧化物半導體電路系統的位元線陣列； 在所述位元線陣列之上形成記憶陣列，其中形成所述記憶陣列包括： 在所述位元線陣列上形成字元線堆疊，其中所述字元線堆疊具有第一側面及與所述第一側面相對的第二側面； 沿著所述第一側面形成第一組堆疊記憶單元；以及 沿著所述第二側面形成第二組堆疊記憶單元，其中所述第二組堆疊記憶單元與所述第一組堆疊記憶單元交錯；以及 在所述記憶陣列之上形成源極線陣列，其中所述源極線陣列透過穿過所述位元線陣列的連接結構電性連接到所述互補金屬氧化物半導體電路系統。
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