JP6924208B2 - マルチウェルセレンデバイス及びその製作方法 - Google Patents

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Description

〔優先権〕
本出願は、２０１６年１月７日に米国特許商標庁に出願された米国仮特許出願第６２／２７５，９１９号に対する優先権を主張するものであり、この文献の開示は全体が引用により本明細書に組み入れられる。
〔政府支援〕
本発明は、国立衛生研究所によって授与された認可番号１Ｒ２１ ＥＢ０１９５２６０１Ａ１に基づき政府の支援を受けて行われたものである。政府は、本発明における一定の権利を有する。
本発明は、一般に固体放射線画像検出器（ｓｏｌｉｄ−ｓｔａｔｅ ｒａｄｉａｔｉｏｎ ｉｍａｇｉｎｇ ｄｅｔｅｃｔｏｒ）の分野に関し、具体的には、電界成形マルチウェル検出器構造（ｆｉｅｌｄ−ｓｈａｐｉｎｇ ｍｕｌｔｉ−ｗｅｌｌ ｄｅｔｅｃｔｏｒ ｓｔｒｕｃｔｕｒｅ）を有する非晶質セレン放射線検出器（ａｍｏｒｐｈｏｕｓ ｓｅｌｅｎｉｕｍ ｒａｄｉａｔｉｏｎ ｄｅｔｅｃｔｏｒ）に関する。
１９６８年のＣｈａｒｐａｋによるノーベル賞受賞発明であるガス入り多線式比例計数管（ｇａｓ−ｆｉｌｌｅｄ ｍｕｌｔｉ−ｗｉｒｅ ｐｒｏｐｏｒｔｉｏｎａｌ ｃｈａｍｂｅｒ）の直後に、マイクロエレクトロニクスの発展と平行して、位置分解能を高めたマイクロパターンガス検出器が開発された。しかしながら、放射線誘起光電子の範囲はマイクロメートルからミリメートルまでであり、ガス固体検出器は、そのはるかに高い密度に起因して光電子範囲が３桁短い。従って、固体検出器は、実質的に空間／時間分解能が高い画像をもたらす。単結晶固体よりも開発が容易でコストも低い無秩序固体は、キャリア移動度が低く、光応答の移動時間が制限されることにより、光子計数モード検出媒体（ｐｈｏｔｏｎ−ｃｏｕｎｔｉｎｇ ｍｏｄｅ ｄｅｔｅｃｔｉｏｎ ｍｅｄｉａ）として利用されていない。
既にコピー機用に開発されていた非晶質セレン（ａ−Ｓｅ）が、その高Ｘ線感度と、広い領域にわたって厚膜として均一に蒸着できるという理由で、フラットパネル検出器（ＦＰＤ）の直接Ｘ線光伝導体（ｄｉｒｅｃｔ ｘ−ｒａｙ ｐｈｏｔｏｃｏｎｄｕｃｔｏｒ）として商業的に復活した。
強電界の存在時に移動機構が局在状態から拡張状態にシフトして移動度が１００〜１０００倍高くなり得ると、無秩序固体に非オーム効果が発生することがある。このような、移動度が移動度端（ｍｏｂｉｌｉｔｙ ｅｄｇｅ）に近い拡張状態のホットキャリアは、フォノンにエネルギーを奪われるよりも速くエネルギーを得ることができる。従って、非晶質シリコンにおけるホットエレクトロン［６］とは対照的に、例えばａ−Ｓｅにおけるホットホール［３−５］などの、衝突電離に起因するアバランシェ（電子なだれ）が起こり得る［２］。ａ−Ｓｅでは、人間の目よりも高感度の、すなわち絞り値Ｆ８で１１×（倍）の感度の、又はＣＣＤカメラよりも１００倍高い感度の光学カメラの開発を可能にした特徴である、連続する安定したアバランシェ増倍が示されている［７］。高エネルギー透過性放射線（ｈｉｇｈ−ｅｎｅｒｇｙ ｐｅｎｅｔｒａｔｉｎｇ ｒａｄｉａｔｉｏｎ）では、アバランシェ層をあまり厚くできず（＜２５μｍ）、容量内の均一なアバランシェ電界が深さに依存した利得変動を引き起こすという理由で、アバランシェモードのセレンが大容量媒体になり得ない点が課題である。
陽電子放出断層撮影（ＰＥＴ）は、人体の機能プロセスを観察するための３次元（３Ｄ）画像を生成する核医学画像診断法である。ＰＥＴは、臨床腫瘍学において癌の検出、並びに心疾患及び／又は脳障害の臨床診断のために一般的に使用されている。陽電子放出核種は、体内への導入後にそれぞれの対消滅と共に減衰して２つの光子を正反対方向に放出する。飛行時間（ＴＯＦ）測定法を利用して、電磁波が媒体を通じて一定距離を移動する時間を測定することができる。ＴＯＦ ＰＥＴシステムは、これらの光子を検出し、ＴＯＦ情報を用いて、２つの検知された光子が時間的に一致しているかどうか、すなわち同じ陽電子消滅事象に属するかどうかを判定する。ＴＯＦ ＰＥＴシステムは、到着時間差を用いて各消滅事象の位置を特定する。ＴＯＦ定位データが存在しなければ、計算コストの高い反復再構成アルゴリズムを用いて、測定された投射データと最も一致するものをもたらす事象の３Ｄ分布を推定する。
ＴＯＦ ＰＥＴシステムの定位精度Δｘは、以下の式（１）に従って放射線検出器の時間分解能Δｔによって求められ、
Δｘ＝ｃΔｔ／２ （１）
ここでのｃは、光の速度である。ＴＯＦ ＰＥＴ検出器の目標は、Δｔ＜１０ピコ秒（ｐｓ）になることである。しかしながら、この目標は達成されていない。
既存のシステムは、複雑な平凹形光電陰極に基づく高価な光電子増倍管（ＰＭＴ）を利用しているが、〜５００ｐｓのΔｔしか達成することができない。ガイガーモードで動作するアバランシェフォトダイオードに基づくシリコン光電子増倍管（ＳｉＰＭ）が急速に増大している。ＳｉＰＭは、ＰＭＴよりも良好な、すなわち〜１００ｐｓのΔｔを達成した。しかしながら、ＳｉＰＭには、低い光子検出効率、光学的クロストーク、狭い領域、低い均一性及び高コストという欠点がある。
別個の吸収領域とアバランシェ利得領域とを有する直接変換型ａ−Ｓｅ ＦＰＤが提案されており［８、９］、理論上の撮像性能が解析されている［４］。別個の局所的アバランシェ増倍領域は、バルクアバランシェ、すなわちａ−Ｓｅの容量全体のアバランシェと比べて利得変動を最小化することが示されている［１０］。しかしながら、このような直接変換型ａ−Ｓｅ ＦＰＤは、印加電界（Ｆ）が１５０Ｖ／μｍを超えることによって不可逆的材料破壊を引き起こす電界ホットスポットが形成されることに起因して実現されていない。
直接変換型ａ−Ｓｅ ＦＰＤの限界としては、ａ−Ｓｅ中の電子正孔対を生成するのに必要なエネルギーが１０Ｖ／ミクロンにおいて５０ｅＶであるため、電子ノイズに起因して低線量撮像性能が低下することが挙げられる。さらに変換効率の高い他の光伝導材料も研究されているが、直接変換型ａ−Ｓｅ ＦＰＤは、電荷トラップ及び製作上の問題に起因して商業化には程遠い状態である。電界を３０Ｖ／ミクロンよりも、すなわち１０００ミクロンの層において３０，０００ボルトよりも高めることによって、ａ−Ｓｅの変換を改善することが可能である。しかしながら、この電界の増加は、信頼性の高い検出器の構成及び動作にとって極めて困難であり、実用的でない。
無定形固体、すなわち無秩序な非晶質固体は、キャリア移動度の低さとパルス応答の移動時間制限とを原因とする低時間分解能、及び高エネルギー放射線から電荷への低変換利得に起因して、実現可能な光子計数モードの放射画像検出器としては除外されている。別個の吸収領域とアバランシェ領域とを有する直接変換型ａ−Ｓｅ層も提案されているが、重大な障害によってその実用的な実装が妨げられている。
フリッシュグリッドを有する単極固体検出器も提案されている［１１−１３］。しかしながら、このような検出器構造は、半導体と画素電極との間の界面にウェル内の最も高い電界が生じる結果、高電荷注入に起因して暗電流が高くなり、検出器に不可逆的損傷が与えられる恐れがあるため、直接変換アバランシェ利得にとっては実用的でない。
高粒度マイクロパターンマルチウェル構造、すなわち走査型電子顕微鏡（ＳＥＭ）によって取得されるＭＷＳＤの断面図である図１に示すようなマルチウェル固体検出器（ＭＷＳＤ）を用いて、単極性時間微分（ｕｎｉｐｏｌａｒ ｔｉｍｅ−ｄｉｆｆｅｒｅｎｔｉａｌ：ＵＴＤ）固体検出器が製作されている［１２］。図１に示すように、検出器の上部に共通電極１１０が設けられ、逆側の下部に基板１６０が設けられる。基板１６０の上面には集電体としての画素電極１３０が形成され、画素電極１３０の上面には複数の絶縁体が形成され、複数の絶縁体の各絶縁体１５０の頂部にはシールド１２０が形成される。複数の絶縁体のそれぞれの絶縁体間には、複数のウェル１４０及び１４２が設けられる。
飛行時間実験の結果では、ＵＴＤ電荷検知によって検出器の時間分解能が実質的に改善されたことが示された。また、光で誘起されたキャリアパケットの拡散によって設定される信号立ち上がり時間の最終的な物理的限界も達成された［１２、１３、１５−１７］。しかしながら、従来のシステムは、ウェルの底部の誘電体のエッチングも、誘電体層で封入されたグリッド電極をウェルの両側に設けることも行っていない。
ナノ電極マルチウェル高利得アバランシェラッシング光伝導体（ｎａｎｏ−ｅｌｅｃｔｒｏｄｅ ｍｕｌｔｉ−ｗｅｌｌ ｈｉｇｈ−ｇａｉｎ ａｖａｌａｎｃｈｅ ｒｕｓｈｉｎｇ ｐｈｏｔｏｃｏｎｄｕｃｔｏｒ）及び電界成形マルチウェルアバランシェ検出器のための他の非晶質セレンマルチウェルアバランシェ検出器の製作方法も提案されている［１５、１６］。しかしながら、これらの方法は、ウェルの底部の絶縁体／誘電体を除去しながらグリッド電極を絶縁体／誘電体で封入するために整列、すなわちリソグラフィ中における整列を必要とする。
従来のシステムの短所を克服するために、本明細書では、必要な整列を排除してグリッド電極を絶縁体／誘電体で封入したマルチウェルセレン検出器及びその製作方法を提供する。
従って、本発明の態様は、上記の問題点及び不利点に対処して後述する利点をもたらす。本発明の態様は、電界ホットスポットを伴わない実用的な検出器構造を提供して直接変換型アバランシェンａ−Ｓｅを実現する。
本開示の態様は、マルチウェル非晶質セレン（ａ−Ｓｅ）検出器の製作方法であって、基板上に画素電極を堆積させるステップと、第１の誘電体層を堆積させるステップと、第１の誘電体層上に第１の導電グリッド電極層を堆積させるステップと、第１の導電グリッド電極層上に第２の誘電体層を堆積させるステップと、第２の誘電体層上に第２の導電グリッド電極層を堆積させるステップと、第２の導電グリッド電極層上に第３の誘電体層を堆積させるステップと、第３の誘電体層上にエッチングマスクを堆積させるステップと、第１のエッチングを行って間に少なくとも１つのウェルを含む少なくとも２つのピラーを形成するステップと、少なくとも２つのピラー上及び少なくとも１つのウェルの底部に酸化物誘電体層を堆積させるステップと、第２のエッチングを行って少なくとも１つのウェルの底部から酸化物誘電体層を除去するステップとを含む方法を提供する。
本開示の別の態様は、ナノパターンマルチウェル固体ａ−Ｓｅ放射線検出器であって、半導体と、画素電極と、第１の誘電体層と、第２の誘電体層と、第３の誘電体層と、第１の導電グリッド電極層と、第２の導電グリッド電極層とを備えた検出器を提供する。画素電極は、基板上に堆積し、第１の誘電体層上に第１の導電グリッド電極層が堆積し、第１の導電グリッド電極層上に第２の誘電体層が堆積し、第２の誘電体層に第２の導電グリッド電極層が堆積し、第２の導電グリッド電極層上に第３の誘電体層が堆積し、第３の誘電体層上にエッチングマスクが堆積し、第１のエッチングが、間に少なくとも１つのウェルを含む少なくとも２つのピラーを形成し、少なくとも２つのピラー上及び少なくとも１つのウェルの底部に酸化物誘電体層が堆積し、第２のエッチングが、少なくとも１つのウェルの底部から酸化物誘電体層を除去する。
以下の詳細な説明を添付図面と共に解釈すれば、本発明のいくつかの実施形態の上記及びその他の態様、特徴及び利点がさらに明らかになるであろう。
従来のマイクロウェル固体検出器のＳＥＭ断面図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、封入されたピラーを有するマルチウェル基板の製作方法を示す図である。 本開示の実施形態による、画素電極アレイ上に形成された封入グリッド電極を有するピラーアレイの分解図である。 図３（ａ）のピラーアレイの組立図である。 従来のデバイスの上面図である。 本開示の実施形態によるマルチピクセル基板上の線形アレイ状のマイクロストリップグリッド電極の上面図である。 組み立てられた図５（ａ）のピラーアレイの外形図である。 本開示による、マルチピクセル基板上に六角形／ハニカム形状を使用する２次元アレイ状のマイクロメッシュグリッド電極の別の実施形態の上面図である。 本開示の実施形態による、２つのグリッド電極を有するマルチウェル構造の製作を示す図である。 本開示の実施形態による、２つのグリッド電極を有するマルチウェル構造の製作を示す図である。 本開示の実施形態による、２つのグリッド電極を有するマルチウェル構造の製作を示す図である。 本開示の実施形態による、２つのグリッド電極を有するマルチウェル構造の製作を示す図である。
以下、添付図面を参照しながら本発明のいくつかの実施形態の詳細な説明を行う。本発明の説明では、本発明を不要な詳細で曖昧にしないように、本発明の概念を明確に理解する目的で、当業で周知の関連機能又は関連構造に関する説明は省略する。
本明細書では、電界ホットスポットを伴わない光伝導層として非晶質材料を用いて直接変換型アバランシェａ−Ｓｅを提供する固体アバランシェ放射線検出器及びその構築方法を開示する。この固体アバランシェ放射線検出器は、２つの低電界領域間に高電界アバランシェ領域を限局化することによる電界成形に基づいて、Ｓａｕｌｉ Ｌｅｅ及びＧｏｌｄａｎのデバイス［９、１１、１４〜１６］を改善したものである。
本開示は、固体検出器構造を、直接変換型非晶質セレン放射線検出器において安定したアバランシェ増倍利得を提供するように最適化する。この検出器構造は、電界成形マルチウェルアバランシェ検出器（ＳＷＡＤ）と呼ばれ、低電界相互作用領域の厚みを変化させて高エネルギー放射を停止し、高電界マルチウェル検出領域をアバランシェ増倍のために最適化することによって、大面積直接放射線検出器において安定したアバランシェを達成するための実用的方法を提供するものである。
安定したアバランシェ増倍利得は、絶縁壁を有する高密度アバランシェウェルを用いて各ウェル内で電界成形を行って電界ホットスポットを排除することによって達成される。
高密度絶縁ウェル及び電界成形は、アバランシェ領域における電界ホットスポットの形成を排除するとともに、金属半導体界面における高電界を排除する。金属半導体界面における電界は、アバランシェが生じるピーク値よりも１桁低い。電界成形電極、高密度絶縁ウェル及び電界成形は、各ウェル内に準ガウス電界分布をもたらす。
図２（ａ）〜図２（ｌ）に、本開示の実施形態による、封入されたピラーを含むマルチウェル基板の製作方法を示す。図２（ａ）〜図２（ｌ）には、関連する一連の製作ステップを示す。簡潔にするために、図２（ａ）〜図２（ｌ）には２つのグリッド層しか示しておらず、これを繰り返すことによって２つよりも多くの絶縁誘電体層及び導電グリッド電極を堆積させることができる。
図２（ａ）には、フォトリソグラフィによって基板２６０上にパターン形成された導電性画素電極２３０を示す。基板２６０は、例えば石英、ソーダ石灰、石英ガラス又はシリコンなどのガラスであることが好ましい。或いは、画素電極が予めパターン形成された薄膜トランジスタ（ＴＦＴ）基板又は相補型金属酸化物半導体（ＣＭＯＳ）基板を利用することもできる。画素電極２３０は、生成された電荷を収集するように構成され、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タングステン（Ｗ）、酸化インジウムスズ（ＩＴＯ）及び酸化亜鉛（ＺｎＯ）を含む導電材料から形成されることが好ましい。
図２（ｂ）には、基板２６０上に堆積した第１の誘電体層２４１、すなわち絶縁層を示す。誘電材料は、電流が流れにくい導体であり、堆積は、物理的気相成長法（ＰＶＤ）、スピンキャスト法、プラズマ化学気相成長法（ＰＥＣＶＤ）及び原子層成長法（ＡＬＤ）のうちの１つによって行われることが好ましい。ＰＶＤは、熱蒸着、電子ビーム蒸着又はスパッタリングを含むことができる。第１の誘電体層２４１は、例えばポリイミド（ＰＩ）、酸化シリコン（ＳｉＯ）、窒化ケイ素（ＳｉＮ）及び酸化アルミニウム（ＡｌＯ）などの非導電材料又は超低導電材料で形成される。
図２（ｃ）には、第１の誘電体層２４１上に堆積した第１の導電グリッド電極層、すなわちグリッド１を示す。図２（ｄ）には、第１の導電グリッド電極層２５１上に堆積した第２の誘電体層２４２を示す。図２（ｅ）には、第２の誘電体層２４２上に堆積した第２の導電グリッド電極層２５２、すなわちグリッド２を示す。図２（ｆ）には、第２の導電グリッド電極層２５２上に堆積した第３の誘電体層２４３を示す。
図２（ｇ）に示すように、第２の導電グリッド電極層２５２上に第３の導電性誘電体層２４３を堆積させた後には、第３の誘電体層２４３上にエッチングマスクとしてのマスク層２８０を堆積させる。マスク層２８０は、金属、有機フォトレジスト、又は高エッチング耐性を有する他の材料である。図２（ｈ）には、光学コンタクトフォトリソグラフィ、光学リソグラフィ、例えばステッパリソグラフィ又は電子ビームリソグラフィ（ＥＢＬ）を用いてマスク層２８０をパターン形成することを示す。
図２（ｉ）には、パターン形成を保持する異方性エッチングの結果を示す。異方性エッチングは、層状の誘電体及びグリッドを通じて画素電極２３０に到達するまで継続し、画素電極２３０はエッチングしない。誘電体及びグリッド電極の両方にドライエッチングを使用することが好ましい。
ドライエッチングは、反応性イオンエッチング（ＲＩＥ）又は深掘りＲＩＥを用いて行うことができる。有機ポリマー誘電体の異方性エッチングは、誘導帯電プラズマ（ｉｎｄｕｃｔｉｖｅｌｙ ｃｈａｒｇｅｄ ｐｌａｓｍａ：ＩＣＰ）エッチングシステムを使用する深掘りＲＩＥツールを用いて低圧・低温で行われることが好ましい。フッ素化異方性エッチング（ｆｌｕｏｒｉｎａｔｅｄ ａｎｉｓｏｔｒｏｐｉｃ ｅｔｃｈｉｎｇ）を用いてＳｉＯなどの酸化物誘電体の異方性エッチングを行い、各ドライエッチングシーケンスの後に、側壁にフルオロカーボンポリマーパッシベーション層を施す二次プラズマ堆積を行うことが好ましい。側壁のエッチングを行わずにウェル底部で垂直方向のみに酸化物をエッチングすることによって、エッチング中に側壁に酸化物を残してグリッド電極をウェル内に封入する限り、他の異方性エッチング技術を利用することもできる。
図２（ｊ）には、ピラー２７１、２７２及びウェル２９０を共形に封入するＳｉＯ、ＡｌＯなどの誘電体酸化物誘電体層２８５の堆積を示す。共形酸化物堆積法は、原子層成長法（ＡＬＤ）とシランベースのＰＥＣＶＤとを含む。Ｓｉの供給源として、シランガス（ＴＥＯＳ−ＰＥＣＶＤ）の代わりに液体テトラエトキシシラン（ＴＥＯＳ）を使用することもできる。
図２（ｋ）には、ドライＲＩＥを用いた残りのマスク層２８０の上面及びウェル底部の酸化物の異方性エッチングを示す。この異方性エッチングにより、ウェル２９０の底部におけるピラー２７１とピラー２７２との間の封入を除去する。フッ素化異方性エッチングを用いてＳｉＯなどの酸化物誘電体の異方性エッチングを行い、各ドライエッチングシーケンスの後に、側壁に極薄のフルオロカーボンポリマーパッシベーションを施す二次プラズマ堆積を行うこともできる。
図２（ｌ）には、ドライエッチング又はウェットエッチングによってエッチングマスクを除去することにより、基板２６０上に形成された少なくとも２つの封入グリッド電極を有するマルチウェル基板を形成することを示す。異方性エッチングは、実質的に垂直な側壁をもたらし、それぞれが幅Ｗ（図２（ｈ））の少なくとも２つのピラー２７１及び２７２と、これらの間の間隙Ｇとを形成する。
図３（ａ）は、本開示の実施形態による、画素電極アレイ上に形成された封入グリッド電極を有するピラーアレイの分解図である。
図３（ｂ）は、図３（ａ）のピラーアレイの組立図である。図３（ｃ）は、図３（ａ）の組み立てたピラーアレイの外形図である。
図３（ａ）〜図３（ｃ）には、ＴＦＴ又はＣＭＯＳ読み出し回路などを用いて画素電極アレイからイメージャ基板に出力を行うスキャン制御及び多重バスのために構成されたデバイスを示す。図３（ａ）及び３（ｂ）に示すように、基板３６０上にマルチウェル構造３４０が形成される。ａ−Ｓｅ層３２０が、マルチウェル構造のウェル３４０を共通電極３１０まで満たす。ａ−Ｓｅ層３２０は、基板上にｐ層又は同様の層が最初の層として堆積したｎ−ｉ−ｐ層又はｐ−ｉ−ｎ層であり、すなわちマルチウェル基板の次にｉ層が存在し、次にｎ層又は同様の層が存在し、その後に高電圧電極が存在する。基板上にマルチウェル構造を形成したら、マルチウェル基板上に非晶質セレン光伝導体を堆積させる。セレンの堆積は、最初にマルチウェル基板上にｐ様の電子遮断層を堆積させるｐ−ｉ−ｎプロセスを含むことができる。次に、真性の安定したセレンを蒸着させてバルク半導体層を形成する。次に、ｎ様の、すなわちｎ型の正孔遮断層を堆積させ、その後に導電性の高電圧（ＨＶ）電極を堆積させる。導電性ＨＶ電極は、光学的光検出のために透明又は半透明である。例えば、ＩＴＯ又はＺｎＯは、高い光透過性のために最適化することもできる導電層である。
図２（ｋ）、図２（ｌ）、図３（ａ）及び図３（ｂ）に示すように、各ウェルの底部の酸化物はエッチング除去される。
図４は、従来のデバイスの上面図である。図４に示すように、従来のデバイスでは、各ウェル４９０ａ〜４９０ｐがたった１つの画素４３１〜４３６にしか対応せず、形状が四角であり、Ｘ次元及びＹ次元の両方を画素境界に取り囲まれ、ウェルを画素電極の中心軸と整列させなければならない。
図５（ａ）は、本開示の実施形態によるマルチピクセル基板上の線形アレイ状のマイクロストリップグリッド電極の上面図である。図５（ｂ）は、組み立てた図５（ａ）のピラーアレイの外形図である。図４を図５（ａ）及び図５（ｂ）と比較すると、本開示では、各ウェル５９０ａ〜５９０ｉを多くの、すなわち少なくとも２つの画素電極５３１、５３２によって共有することができ、各ウェル５９０ａ〜５９０ｉが、画素電極の形状に制限されずに画素境界を越えて延びることができ、ウェル５９０ａ〜５９０ｉが、電極５５０及び誘電体５４０のマイクロストリップグリッドで形成されていることが分かる。図５（ｂ）に示すように、これらの電極は、上部グリッド５５０ａと下部グリッド５５０ｂとを含む。いずれの画素電極とも整列させる必要がないウェルを含むマルチピクセル基板上に線形アレイ状のマイクロストリップグリッド電極を設けて、互いに自己整合する重なり合ったグリッド電極を実現する。
図６は、本開示による、マルチピクセル基板上に六角形／ハニカム形状を用いた２次元アレイ状のマイクロメッシュグリッド電極の別の実施形態の上面図である。図６に示すように、画素６３１〜６３４は、複数のウェル６９０ａ、６９０ｂ、６９０ｃ、６９０ｄ．．．及びマイクロメッシュグリッド電極を誘電体層内に含むマルチピクセル基板を形成する。図４を図６と比較すると、本開示では、いくつかのウェルを多くの、すなわち少なくとも２つの画素電極によって共有することができ、各ウェルが、画素電極の形状に制限されずに画素境界を越えて広がることができ、ウェルをハニカム形状のマイクロメッシュグリッド電極で形成できることが分かる。
図７（ａ）〜７（ｄ）に、本開示の実施形態による、２つのグリッド電極を含むマルチウェル構造の製作を示す。図７（ａ）〜７（ｄ）のマルチウェル構造は、以下のステップによってガラス基板上に製作される。
アルミニウムスパッタリングによって基板２６０上に画素電極２３０を堆積させ、
コンタクトフォトリソグラフィを用いて画素電極２３０をパターン形成し、
スピンキャストポリイミドを介して第１の誘電体層２４１を堆積させ、
ポリイミドを硬化させ、
タングステンスパッタリングを通じて第１の誘電体層２４１上に第１の導電グリッド電極層２５１を堆積させ、
タングステンスパッタリングを通じて第１の導電グリッド電極層２５１上に第２の誘電体層２４２を堆積させ、
スピンキャストポリイミドを介して第２の導電グリッド電極層２５２上に第３の誘電体層２４３を堆積させ、
ポリイミドを硬化させ、
Ｃｒのスパッタリングを通じて第３の誘電体層２４３上にエッチングマスク層２８０を堆積させ、
コンタクトフォトリソグラフィを用いてエッチングマスク層２８０をパターン形成し、
ＲＩＥシステムを用いてＣｒエッチングを行い、
画素電極に達するまでウェルをエッチングする。
画素電極までのウェルのエッチングは、以下のステップによって行うことが好ましい。
ＩＣＰ深掘りＲＩＥシステム内で酸素プラズマ（０２プラズマ）を用いて第３の誘電体層２４３を異方性エッチングし、
ＳＦ６プラズマを用いたＷのドライエッチングを通じて第２の導電グリッド電極層２５２をエッチングし、
ＩＣＰ深掘りＲＩＥシステム内で０２プラズマを用いて第２の誘電体層を異方性エッチングし、
ＳＦＧプラズマを用いたＷのドライエッチングを通じて第１の導電グリッド電極層をエッチングし、
ＩＣＰ深掘りＲＩＥシステム内で０２プラズマを用いて第１の誘電体層２４１を異方性エッチングする。
ウェルのエッチング後には、ＴＥＯＳ−ＰＥＣＶＤシステムを用いてＳｉＯ２を共形に堆積させ、図７（ａ）に、ウェルをエッチングしてピラー及びウェルを酸化物誘電体層で共形に封入した後の理想的な構造を示す。図７（ｂ）は、本明細書で説明したプロセスを用いて製作した構造を示すＳＥＭ断面図である。図７（ｂ）及び図７（ｄ）は、図２（ｊ）及び図２（ｌ）に示すステップにそれぞれ対応する。
図７（ｃ）に示すように、酸化物誘電体層の異方性エッチングは、側壁の酸化物をエッチングすることなくウェルの底部及びマスクの頂部のみから酸化物を除去する。側壁に酸化物を残すことにより、全ての面の誘電体層によるグリッド電極の完全な封入が確実になる。フッ素化異方性エッチングを用いてＳｉＯ２の異方性エッチングを行い、各ドライエッチングシーケンスの後に、側壁に極薄のフルオロカーボンポリマーパッシベーションを施す二次プラズマ堆積を行うことが好ましい。
Ｃｒマスクは、ウェットエッチングを用いてエッチングすることが好ましい。図７（ｄ）は、側壁をエッチングせずにＳｉＯ２が完全なままである好ましい異方性酸化物エッチングを示すＳＥＭ断面図である。
図７（ｂ）及び図７（ｄ）に示すように、ピラーの側壁の酸化物をエッチングせずにウェル２９０の底部及びマスクの頂部における酸化物を異方性除去、すなわち垂直方向除去すると、グリッド電極を誘電体層内に完全に封入することができる。
半導体と、画素電極と、少なくとも３つの誘電体層と、少なくとも２つの導電グリッド電極層とを含むナノパターンマルチウェル固体ａ−Ｓｅ放射線検出器を提供する。基板に隣接して画素電極を堆積させ、少なくとも３つの誘電体層のうちの第１の誘電体層上に、少なくとも２つの導電グリッド電極層のうちの第１の導電グリッド電極層を堆積させる。第１の導電グリッド電極層上に、少なくとも３つの誘電体層のうちの第２の誘電体層を堆積させる。第２の誘電体層上に、少なくとも２つの導電グリッド電極層のうちの第２の導電グリッド電極層を堆積させる。第２の導電グリッド電極層上に少なくとも３つの誘電体層のうちの第３の誘電体層を堆積させ、第３の誘電体層上にエッチングマスクを堆積させる。第１のエッチングによって、間に少なくとも１つのウェルを含む少なくとも２つのピラーを形成し、少なくとも２つのピラー上及び少なくとも１つのウェルの底部に酸化物誘電体層を堆積させ、第２のエッチングによって、少なくとも１つのウェルの底部から酸化物誘電体層を除去する。２つよりも多くの導電グリッド電極層を利用することもできる。例えば、３つの導電グリッド電極層を利用する場合には、第２の導電グリッド電極層上に第３の誘電体層を形成し、第３の誘電体層上に第３の導電グリッド電極層を形成し、第３の導電グリッド電極層上に第４の誘電体層を形成し、従ってｎ番目の導電グリッド電極層上にｎ＋１番目の誘電体層を形成してｎ＋１番目の誘電体層上にエッチングマスクを堆積させる。その後、上述したように第１のエッチングを行って、間に少なくとも１つのウェルを含む少なくとも２つのピラーを形成する。
本開示によって提供される装置は、ＵＴＤ電荷検知を可能にすることにより、検出器をその理論的電荷拡散限界で動作させてアバランシェモードを３桁よりも大きく改善することができる。
特定の態様を参照しながら本発明を図示し説明したが、当業者であれば、添付の特許請求の範囲及びその同等物によって定められる本発明の趣旨及び範囲から逸脱することなく、これらの態様における形態及び詳細の様々な変更を行うことができると理解するであろう。
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［１１］：内容が引用により本明細書に組み入れられる、Ａ．Ｈ．Ｇｏｌｄａｎ他に付与された米国特許第８，１２９，６８８号明細書
［１２］：Ａ．Ｈ．Ｇｏｌｄａｎ、Ｏ．Ｔｏｕｓｉｇｎａｎｔ、Ｋ．Ｓ．Ｋａｒｉｍ、及びＪ．Ａ．Ｒｏｗｌａｎｄｓ著、「固体シャルパク光伝導体を用いた単極性時間微分パルス応答（Ｕｎｉｐｏｌａｒ ｔｉｍｅ−ｄｉｆｆｅｒｅｎｔｉａｌ ｐｕｌｓｅ ｒｅｓｐｏｎｓｅ ｗｉｔｈ ａ ｓｏｌｉｄ−ｓｔａｔｅ Ｃｈａｒｐａｋ ｐｈｏｔｏｃｏｎｄｕｃｔｏｒ）」、Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ．、１０１（２１）：２１３５０３、２０１２年
［１３］：Ａ．Ｈ．Ｇｏｌｄａｎ、Ｊ．Ａ．Ｒｏｗｌａｎｄｓ、Ｏ．Ｔｏｕｓｉｇｎａｎｔ、及びＫ．Ｓ．Ｋａｒｉｍ著、「非分散型無定形固体における単極性時間微分電荷検知（Ｕｎｉｐｏｌａｒ ｔｉｍｅ−ｄｉｆｆｅｒｅｎｔｉａｌ ｃｈａｒｇｅ ｓｅｎｓｉｎｇ ｉｎ ｎｏｎ−ｄｉｓｐｅｒｓｉｖｅ ａｍｏｒｐｈｏｕｓ ｓｏｌｉｄｓ）」、Ｊ． Ａｐｐｌ． Ｐｈｙｓ．、１１３（２２）：２２４５０２、２０１３年
［１４］：Ｆ．Ｓａｕｌｉ著、「ＧＥＭ：ガス検出器における電子増幅のための新概念（ＧＥＭ： Ａ ｎｅｗ ｃｏｎｃｅｐｔ ｆｏｒ ｅｌｅｃｔｒｏｎ ａｍｐｌｉｆｉｃａｔｉｏｎ ｉｎ ｇａｓ ｄｅｔｅｃｔｏｒｓ）」、Ｎｕｃｌ． Ｉｎｓｔｒ． ａｎｄ Ｍｅｔｈ． Ａ、３８６（２−３）：５３１−５３４、１９９７年
［１５］：内容が引用により本明細書に組み入れられる、Ａ．Ｈ．Ｇｏｌｄａｎ他に付与された米国特許出願第１４／８８８，８７９号の米国特許出願公開第２０１６／００８７１１３号明細書
［１６］：内容が引用により本明細書に組み入れられる、Ａ．Ｈ．Ｇｏｌｄａｎ他に付与された米国特許出願第１４／４１４，６０７号の米国特許公開第２０１５／０１７１２３２号明細書
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２４１ 第１の誘電体層
２４２ 第２の誘電体層
２４３ 第３の誘電体層

Claims (7)

  1. マルチウェル非晶質セレン（ａ−Ｓｅ）検出器の製作方法であって、
    基板に隣接して画素電極を堆積させるステップと、
    第１の誘電体層を堆積させるステップと、
    前記第１の誘電体層上に第１の導電グリッド電極層を堆積させるステップと、
    前記第１の導電グリッド電極層上に第２の誘電体層を堆積させるステップと、
    前記第２の誘電体層上に第２の導電グリッド電極層を堆積させるステップと、
    前記第２の導電グリッド電極層上に第３の誘電体層を堆積させるステップと、
    前記第３の誘電体層上にエッチングマスクを堆積させるステップと、
    前記エッチングマスクを使用して、前記第３の誘電体層、前記第２の導電グリッド電極層、前記第２の誘電体層、前記第１の導電グリッド電極層、前記第１の誘電体層を、前記画素電極をエッチングすることなく、異方性エッチングすることによって第１のエッチングを行って、間に少なくとも１つのウェルを含む少なくとも２つのピラーを形成し、前記画素電極は複数の前記ウェルに対応するものであるステップと、
    前記少なくとも２つのピラー上及び前記少なくとも１つのウェルの底部に酸化物誘電体層を堆積させるステップと、
    前記少なくとも１つのウェルを含む前記少なくとも２つのピラーの側面から前記酸化物誘電体層を除去することなく、前記マスク層の上面及び前記少なくとも１つのウェルの前記底部の酸化物を異方性エッチングし、前記画素電極をエッチングすることなく、前記少なくとも２つのピラーの間の前記少なくとも１つのウェルの前記底部の前記酸化物誘電体層を除去することによって第２のエッチングを行って、前記少なくとも１つのウェルの前記底部から前記酸化物誘電体層を除去するステップと、
    前記ウェル及び前記ピラー上に非晶質セレン層を形成するステップと、
    前記非晶質セレン層上に共通電極を形成するステップと、
    を含むことを特徴とする方法。
  2. 前記少なくとも２つのピラーの各々は、前記第１の導電グリッド電極層と前記第２の導電グリッド電極層とを含んで、前記少なくとも１つのウェルの両側に第１の導電グリッド電極層の対と第２の導電グリッド電極層の対とを形成する、
    請求項１に記載の方法。
  3. 前記第１の導電グリッド電極層の対は、前記画素電極から第１の距離だけ間隔を置き、
    前記第２の導電グリッド電極層の対は、前記画素電極から第２の距離だけ間隔を置き、
    前記第１の距離は前記第２の距離と異なる、
    請求項２に記載の方法。
  4. 前記酸化物誘電体層は、前記第１の導電グリッド電極層の対の各々を完全に封入する、
    請求項２に記載の方法。
  5. 前記酸化物誘電体層は、前記第２の導電グリッド電極層の対の各々を完全に封入する、
    請求項２に記載の方法。
  6. 前記第１の導電グリッド電極層の対は、前記第１のエッチングを行う前に前記第１の導電グリッド電極層と前記第２の導電グリッド電極層とを整列させることなく前記第２の導電グリッド電極層の対と整列する、
    請求項２に記載の方法。
  7. 前記第１の導電グリッド電極層及び前記第２の導電グリッド電極層は、前記第１の誘電体層上又は前記第２の誘電体層上にそれぞれ積層する前にパターン形成されない、
    請求項１に記載の方法。
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