CN114512507A - 一种三维存储器及其形成方法 - Google Patents

Abstract

本申请实施例提供一种三维存储器及其形成方法，其中方法包括：提供半导体前端器件，所述半导体前端器件采用预设的前道工序形成；所述半导体前端器件包括外围区和阵列区；采用后道工序，分别在所述半导体前端器件的外围区形成外围区器件，以及，在所述阵列区形成嵌入式相变存储单元阵列。

Description

一种三维存储器及其形成方法

技术领域

本申请实施例涉及半导体领域，涉及但不限于一种三维存储器及其形成方法。

背景技术

闪存(Flash)是一种读写速度快、低功耗、耐高温且无噪声的新型储存设备，已经成为目前主流的非易失存储技术(non-volatile memory，NVM)，广泛应用于数据中心、个人电脑、手机、智能终端、消费电子等各个领域。嵌入式闪存(eFlash)是一种存储模块，用于将信息存储在系统半导体中，例如微电子单元(MCU)和用于小型电子产品(如IoT设备)的SoC中的信息。随着工艺节点的不断演进，28nm/22nm硅光刻节点将是eFlash的最后一个具有成本效益的技术节点，在这之后，尺寸缩小的效应无法覆盖光刻版数量日益增长带来的成本增加，以TSMC工艺为例，eFlash需要增加12张光刻板。此外，由于存储密度的不断提高，闪存单元的存储性能越来越差，不能满足高性能存储系统的需求。

相变存储器(PCM)是一种新兴的非易失性存储器技术，是通过电脉冲使相变材料在有序的晶态和无序的非晶态进行快速的转化，从而实现数据的存储。相变存储器具有非易失性，速度快，更容易缩小到较小尺寸，可靠性高等特点，相比于eFlash为前端技术，ePCM(嵌入式相变存储器)可以在后端金属层制造，不会对前端晶体管产生影响，代工厂制造难度较小，成为闪存技术的替代者。但目前的嵌入式相变存储器技术是基于二维工艺的技术，单元尺寸大，需要高的程序电流，难以实现高的嵌入式PCM容量，并且占用较大的硅面积，从而导致较大的芯片尺寸和成本。

发明内容

有鉴于此，本申请实施例提供一种三维存储器及其形成方法，能够形成存储容量大、可扩展性强和具有最小的硅面积增加的三维存储器，减少三维存储器制造的工艺步骤、降低制造成本。

本申请实施例提供一种三维存储器的形成方法，所述方法包括：提供半导体前端器件，所述半导体前端器件采用预设的前道工序形成；所述半导体前端器件包括外围区和阵列区；采用后道工序，分别在所述半导体前端器件的外围区形成外围区器件，以及，在所述阵列区形成嵌入式相变存储单元阵列。

在一些实施例中，在所述阵列区形成嵌入式相变存储单元阵列，包括：

采用双图案成型工艺，在所述阵列区表面形成由至少两个柱状的三维相变存储单元构成的所述嵌入式相变存储单元阵列；或者，采用单图案成型工艺，在所述阵列区表面形成由至少两个柱状的三维相变存储单元构成的所述嵌入式相变存储单元阵列。

在一些实施例中，所述采用双图案成型工艺，在所述阵列区表面形成由至少两个柱状的三维相变存储单元构成的所述嵌入式相变存储单元阵列，包括：在所述阵列区表面形成依次堆叠的相变存储单元叠层和第一掩模层；采用所述双图案成型工艺形成具有网格状图案的掩膜图案；基于所述掩膜图案对所述第一掩模层进行刻蚀，形成第一刻蚀掩模层；以所述第一刻蚀掩模层为掩膜，刻蚀所述相变存储单元叠层，以形成呈网格状排布的至少两个柱状的三维相变存储单元；其中，所述网格状排布的至少两个三维相变存储单元构成所述嵌入式相变存储单元阵列。

在一些实施例中，所述相变存储单元叠层包括从下往上依次堆叠的底部叠层和顶部叠层；所述以所述第一刻蚀掩模层为掩膜，刻蚀所述相变存储单元叠层，包括：以所述第一刻蚀掩模层为掩膜，对所述顶部叠层进行第一刻蚀，以形成顶部叠层单元；在所述顶部叠层单元的表面沉积形成第一封装层；以具有所述第一封装层的顶部叠层单元为掩膜，对所述底部叠层进行第二刻蚀，形成底部叠层单元；在所述底部叠层单元的表面沉积形成第二封装层，以形成呈网格状排布的至少两个柱状的三维相变存储单元。

在一些实施例中，所述顶部叠层包括自下而上依次形成的：PCM元件层、第一电极层和硬质掩模层；所述以所述第一刻蚀掩模层为掩膜，对所述顶部叠层进行第一刻蚀，以形成顶部叠层单元，包括：以所述第一刻蚀掩模层为掩膜，依次对所述硬质掩模层、所述第一电极层和所述PCM元件层进行第一刻蚀，形成硬质刻蚀掩模层、第一刻蚀电极层和PCM刻蚀元件层，以及，形成贯穿所述硬质刻蚀掩模层、所述第一刻蚀电极层和所述PCM刻蚀元件层的第一通孔、和位于所述第一通孔四周的顶部叠层单元。

在一些实施例中，所述在所述顶部叠层单元的表面沉积形成第一封装层，包括：在所述第一通孔的侧壁和所述硬质刻蚀掩模层的表面沉积第一封装材料，形成所述第一封装层。

在一些实施例中，所述底部叠层包括自下而上依次形成的：第三电极层、选择器层和第二电极层；所述以具有所述第一封装层的顶部叠层单元为掩膜，对所述底部叠层进行第二刻蚀，形成底部叠层单元，包括：以具有所述第一封装层的顶部叠层单元为掩膜，依次对所述第二电极层、所述选择器层和所述第三电极层进行第二刻蚀，形成第二刻蚀电极层、刻蚀选择器层和第三刻蚀电极层，以及，形成贯穿所述第二刻蚀电极层、所述刻蚀选择器层和所述第三刻蚀电极层的第二通孔、和位于所述第二通孔四周的所述底部叠层单元。

在一些实施例中，所述在所述底部叠层单元的表面沉积形成第二封装层，包括：在所述第二通孔的侧壁和所述底部叠层单元的表面沉积第二封装材料，形成所述第二封装层。

在一些实施例中，所述方法还包括：在所述第二封装层的表面填充间隙材料，形成间隙材料层；从所述间隙材料层的上表面开始，依次对所述间隙材料层、所述第二封装层、所述第一封装层和所述硬质刻蚀掩模层进行刻蚀，以暴露出所述第一刻蚀电极层；在暴露出的多个第一刻蚀电极层表面形成字线触点；在每一所述字线触点上形成一条字线。

在一些实施例中，在形成所述相变存储单元叠层之前，所述方法还包括：在所述阵列区表面沉积形成沿第一方向延伸的多条位线；在所述多条位线表面沉积形成介质层；基于所述多条位线所处的位置，对所述介质层进行刻蚀，形成对应于每一所述位置的一个位线接触孔；在所述位线接触孔中沉积第一接触材料，以形成位于每一所述位线上的位线触点；所述位线触点用于连接所述位线与所述相变存储单元叠层。

在一些实施例中，所述嵌入式相变存储单元阵列为堆栈结构，所述堆栈结构包括至少一层子结构，每一所述子结构由所述至少两个柱状的三维相变存储单元构成。

在一些实施例中，所述采用后道工序，在所述半导体前端器件的外围区形成外围区器件，包括：在所述外围区表面依次形成I/O电路、MCU逻辑电路、模拟电路和PCM控制电路；其中，所述I/O电路、所述MCU逻辑电路、所述模拟电路和所述PCM控制电路构成所述外围区器件。

在一些实施例中，所述方法还包括：在所述半导体前端器件表面沉积形成第一介质层和第一互连层；在位于所述阵列区的第一互连层表面形成所述嵌入式相变存储单元阵列；在所述嵌入式相变存储单元阵列的四周沉积形成依次堆叠的第二介质层和第二互连层，以形成所述三维存储器。

在一些实施例中，通过以下步骤形成所述第一介质层：在所述半导体前端器件的表面沉积形成所述第一介质层；对所述第一介质层进行刻蚀，形成沿垂直于所述半导体前端器件的表面的方向延伸的多个第一接触孔；在所述多个第一接触孔中沉积第二接触材料，对应形成多个第一接触线；其中，所述多个第一接触线的上表面与所述第一介质层的表面平齐。

在一些实施例中，通过以下步骤形成所述第一互连层：在所述第一接触线和所述第一介质层的表面形成金属叠层；所述金属叠层包括依次堆叠的多个金属层；刻蚀所述金属叠层以形成多个第一金属件；在所述每一第一金属件的四周沉积介质材料，以形成所述第一互连层。

本申请实施例提供一种三维存储器，采用上述任一种三维存储器的形成方法形成，所述三维存储器包括：半导体前端器件；所述半导体前端器件包括外围区和阵列区；位于所述外围区表面的外围区器件；位于所述阵列区表面的嵌入式相变存储单元阵列，其中，所述嵌入式相变存储单元阵列由至少两个柱状的三维相变存储单元构成。

在一些实施例中，所述嵌入式相变存储单元阵列为堆栈结构，所述堆栈结构包括至少一层子结构，每一所述子结构由所述至少两个柱状的三维相变存储单元构成。

本申请实施例提供的三维存储器及其形成方法，首先通过前道工序形成半导体前端器件，随后在后道工艺的过程中，在半导体前端器件表面分别形成外围区器件和嵌入式相变存储单元阵列，以形成三维存储器，由于本申请实施例在半导体前端器件之上还形成有嵌入式相变存储单元阵列，因此，所形成的三维存储器具有存储容量大、可扩展性和较小的硅面积增加，降低制造成本。

附图说明

图1为本申请实施例提供的三维存储器形成方法的流程示意图一；

图2a～2c为本申请实施例提供的三维存储器的形成过程示意图；

图3a～3o为本申请实施例提供的嵌入式相变存储单元阵列的形成过程示意图；

图4a为本申请实施例提供的三维存储器形成方法的流程示意图二；

图4b～4k为本申请实施例提供的三维存储器的形成过程示意图；

图5为本申请实施例提供的三维存储器的电路图。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层，层可以包括多个层。

随着全耗尽式绝缘体上硅(FD-SOI)作为基底技术的发展，使用FD-SOI工艺生产的ePCM具有优良性能。相关技术中，已有的ePCM采用传统的2D PCM，如STM推出的E-PCM(存储容量为16Mb，适用温度为-40～165℃)，符合AEC-Q100 Grade0标准，该E-PCM存储容量比eFlash更大，可适应汽车智能化发展需求，且与28nm FD-SOI工艺匹配度高，加工难度小，适用传动系统或引擎盖下的应用，广泛应用于发动机控制、传输电子、转向、制动和气囊等对性能和可靠性要求极高的领域。但是，传统的2D PCM存在单元尺寸大，需要高的程序电流，难以实现高的嵌入式PCM容量，并且占用较大的硅面积，从而导致较大的芯片尺寸和成本等问题。

基于此，本申请实施例提供一种三维存储器的形成方法，图1为本申请实施例提供的三维存储器的形成过程的流程图，参考图1，所述方法包括：

步骤S100：提供半导体前端器件，所述半导体前端器件采用预设的前道工序形成；所述半导体前端器件包括外围区和阵列区。

图2a-2b为半导体前端器件110的形成过程示意图，参考图2a，通过热氧化工艺在衬底101的表面形成一层厚度为20nm的二氧化硅薄层102，随后在二氧化硅薄层102表面沉积形成一层氮化硅层103。参考图2b，刻蚀穿过氮化硅层及二氧化硅薄层，形成刻蚀氮化硅层、刻蚀二氧化硅薄层和第一衬底101’，在刻蚀后氮化硅层表面沉积填充材料，并通过化学机械平坦化工艺去除刻蚀氮化硅层、刻蚀二氧化硅薄层，以在刻蚀后的第一衬底101’表面形成第一隔离槽111和第二隔离沟槽112，使得第一衬底101’被第一隔离槽111分为第一区域和第二区域。然后，通过离子注入在第一区域120形成第一P肼，在第二区域130依次形成N肼131和第二P肼132，且N肼、第二P肼通过第二隔离槽112分隔。这里，第一衬底101’、第一区域120、第一隔离槽111、N肼131、第二隔离槽112、和第二P肼132共同构成半导体前端器件110。

这里，所述衬底可以是硅衬底，所述衬底也可以包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InP)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。

本申请实施例中，所述衬底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义垂直衬底顶表面和底表面的方向为第三方向。在衬底顶表面和底表面(即衬底所在的平面)方向上，定义两彼此垂直的第一方向和第二方向，其中沿多个位线结构的延伸方向为第一方向，定义所述位线结构的排布方向为第二方向，基于所述第一方向和所述第二方向可以确定所述衬底的平面方向。这里，所述第一方向、所述第二方向和所述第三方向两两垂直。本申请实施例中，定义所述第一方向为X方向，定义所述第二方向为Y方向，定义所述第三方向为Z方向。后续实施例中若无特别说明，均按照此定义理解第一方向、第二方向和第三方向。

步骤S200：采用后道工序，分别在所述半导体前端器件的外围区形成外围区器件，以及，在所述阵列区形成嵌入式相变存储单元阵列。

图2c为本申请实施例提供的三维存储器的结构示意图，参考图2c，在半导体前端器件的外围区120表面形成外围区器件140。

继续参考图2c，首先，在阵列区130表面形成PCM阵列电路150，随后，在阵列区130表面形成的PCM阵列电路150之上形成嵌入式相变存储单元阵列300，从而形成三维存储器100。

在本申请实施例中，可以采用双图案成型工艺或者单图案成型工艺形成嵌入式相变存储单元阵列，这里嵌入式相变存储单元阵列300是由至少两个柱状的三维相变存储单元200构成的。

当采用双图案成型工艺，在阵列区表面形成嵌入式相变存储单元阵列300时，可以通过以下步骤形成：

步骤S301：在所述阵列区表面沉积形成沿第一方向延伸的多条位线；对应形成位于每一所述位线上的位线触点；在所述位线触点表面形成依次堆叠的相变存储单元叠层和第一掩模层。

参见图3a，在阵列区表面形成的PCM阵列电路(图中未示出)之上，沉积形成沿第一方向延伸的多条位线301，在多条位线表面沉积形成介质层；基于多条位线所处的位置，对介质层进行刻蚀，形成对应于每一所述位置的一个位线接触孔；在位线接触孔中沉积第一接触材料，以形成位于每一所述位线上的位线触点302；位线触点302用于连接所述位线与所述相变存储单元叠层。然后，在位线触点302表面形成依次堆叠的相变存储单元叠层320和第一掩模层330。这里，第一掩模层330用作后续双图案工艺成型后对相变存储单元叠层320进行刻蚀时的掩模。

本申请实施例中，位线301可以采用金属铜(Cu)形成，也可以采用其他金属，如钨(W)、钴(Co)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。

步骤S302：采用所述双图案成型工艺形成具有网格状图案的掩膜图案；基于所述掩膜图案对所述第一掩模层进行刻蚀，形成第一刻蚀掩模层。

在本申请实施例中，步骤S302通过以下步骤完成：

步骤S3021：在第一掩模层表面沉积形成一次掩模叠层，所述一次掩模叠层至少包括：从下往上依次堆叠的第二掩模层、第三掩模层、第一芯轴层、第一介质层和第一阻挡层。

参见图3b，在第一掩模层330表面沉积形成的一次掩模叠层340包括：沿第三方向依次堆叠的第二掩模层3401、第三掩模层3402、第一芯轴层3403、第一介质层3404和第一阻挡层3405。

步骤S3022：对所述第一阻挡层进行图案化处理，形成第一刻蚀阻挡层。

首先，参见图3c，采用一刻蚀图案，刻蚀一次掩模叠层340中位于最顶部的第一阻挡层3045，形成第一刻蚀阻挡层3405’。第一刻蚀阻挡层3405’具有沿第一方向上相互平行的多条凹槽图案。这里，第一阻挡层可以是通过SiN材料沉积形成的。

步骤S3023：以所述第一刻蚀阻挡层为掩膜，依次刻蚀所述第一介质层和所述第一芯轴层，并去除剩余的第一刻蚀阻挡层，形成第一刻蚀芯轴层。

参见图3d，以所述第一刻蚀阻挡层3405’为掩膜，沿Z方向依次刻蚀所述第一介质层3404和所述第一芯轴层3403，并去除剩余的第一刻蚀阻挡层3405’，形成第一刻蚀介质层3404’和第一刻蚀芯轴层3403’。第一刻蚀介质层3404’和第一刻蚀芯轴层3403’，对应形成多个第一芯轴体M1，每两个相邻的第一芯轴体M1之间具有一凹槽图案。这里，所述第一介质层可以由SiON材料沉积形成；第一芯轴层的材料可以是多晶硅。

步骤S3024：基于所述第一刻蚀芯轴层的芯轴图案，沉积形成位于所述第一刻蚀芯轴层中每一第一芯轴体两侧的第一间隔体；其中，所述第一间隔体具有所述初始刻蚀图案。

这里，所述第一刻蚀芯轴层的芯轴图案即为步骤S3023中形成的沿X方向延伸的相互平行的多条凹槽图案。本申请实施例中，参见图3e，可以通过以下两种方式形成第一间隔体：

方式一：可以先基于在刻蚀后形成的多个第一芯轴体M1，在整个半导体器件的表面沉积一层厚度均匀的薄膜，覆盖第一刻蚀芯轴层的芯轴图案；然后，再对整个半导体器件的表面进行氧化物/氮化物化学机械平坦化(CMP)处理，以去除沉积在第一刻蚀介质层3404’表面的薄膜，暴露出第一刻蚀介质层3404’；再然后，在平坦化后的薄膜和第一刻蚀介质层3404’的表面形成掩膜图案，之后再基于该掩膜图案，采用刻蚀工艺刻蚀部分尺寸的薄膜，得到第一间隔体(spacer)S11、S12、S13、和位于相邻的两第一间隔体之间的刻蚀孔。

方式二：可以先基于刻蚀后形成的多个第一芯轴体M1，在相邻的第一芯轴体M1之间沉积薄膜材料，形成厚度均匀的薄膜；然后，在薄膜和第一刻蚀介质层3404’的表面形成掩膜图案；之后，再基于该掩膜图案，采用刻蚀工艺刻蚀部分尺寸的薄膜，得到第一间隔体S11、S12、S13等、和位于相邻的两第一间隔体之间的刻蚀孔。

步骤S3025：去除所述第一刻蚀芯轴层，形成沿所述第一方向延伸的多个初始刻蚀图案。

可以使用选择性强的腐蚀液(例如过氧化氢类、无机酸类腐蚀液)，去除顶部第一刻蚀介质层3404’，保留第一间隔体S11、S12、S13，形成沿所述X方向延伸的多个初始刻蚀图案。随后，采用CMP工艺对顶部进行处理，去除第一刻蚀芯轴层3403’以及第一间隔体S11、S12、S13的部分顶表面，以形成表面平整的具有初始刻蚀图案的第一间隔体。

步骤S3026：基于沿所述第一方向延伸的多个初始刻蚀图案，刻蚀所述第三掩膜层，形成具有所述初始刻蚀图案的第三刻蚀掩膜层。

步骤S3027：以所述第三刻蚀掩膜层为掩膜，刻蚀所述第二掩膜层，并去除剩余的第三刻蚀掩膜层，形成具有所述初始刻蚀图案的第二刻蚀掩膜层。

参见图3f，以第一间隔体为掩模，沿Z方向刻蚀所述第三掩模层及第二掩模层3401，使得第二刻蚀掩膜层3401’具有初始刻蚀图案，刻蚀停止在第一掩模层330上。本申请实施例中，所述第一掩膜层、第二掩模层及第三掩模层可以是非晶碳层(ArmorphousCarbon Layer，ACL)、旋涂硬掩膜层(Spin-on Hardmask，SOH)、多晶硅层或者氮氧化硅层。

步骤S3028：在所述第二刻蚀掩膜层表面形成第二掩模叠层。

如图3g所示，在所述第二刻蚀掩膜层表面形成第二掩模叠层350，这里，第二掩模叠层350包括沿Z方向依次堆叠的：第二芯轴层3501、第二介质层3502和第二阻挡层3503。所述第二掩模叠层350用于形成网格状的掩膜图案。

步骤S3029：采用所述沿第二方向延伸的多个二次刻蚀图案，刻蚀所述第二阻挡层，形成第二刻蚀阻挡层。

参见图3h，采用沿所述Y方向延伸的多个二次刻蚀图案，刻蚀第二掩模叠层中的第二阻挡层3503，得到第二刻蚀阻挡层3503’。在第二刻蚀阻挡层3503’上形成沿Y方向延伸的多个相互平行的二次刻蚀图案。

步骤S3030：以所述第二刻蚀阻挡层为掩膜，依次刻蚀所述第二介质层和所述第二芯轴层，并去除剩余的第二刻蚀阻挡层，形成第二刻蚀芯轴层。

参见图3i，以所述第二刻蚀阻挡层3503’为掩膜，依次刻蚀第二介质层3502和第二芯轴层3501，并去除第二刻蚀阻挡层3503’，形成第二刻蚀介质层3502’和第二刻蚀芯轴层3501’。第二刻蚀介质层3502’和第二刻蚀芯轴层3501’，对应形成多个第二芯轴体M2，每两个相邻的第二芯轴体M2之间具有一凹槽图案。

步骤S3031：基于所述第二刻蚀芯轴层的芯轴图案，沉积形成位于所述第二刻蚀芯轴层中每一第二芯轴体两侧的第二间隔体S21、S22、S23。

这里，所述第二刻蚀芯轴层的芯轴图案即为步骤S3030形成的沿Y方向延伸的多个相互平行的二次刻蚀图案。本申请实施例中，基于芯轴图案，沉积形成第二间隔体S21、S22、S23、和位于相邻的两第二间隔体之间的刻蚀孔，其中，所述第二间隔体S21、S22、S23具有第二特征图案，所述第二间隔体用于形成第二刻蚀掩模层，第二特征图案是与二次刻蚀图案相对应的沿Y方向延伸、沿X方向排布的多个平行线特征。这里，形成第二间隔体的两种方式与形成第一间隔体的两种方式相同，具体过程请参见步骤S3024，此处不再赘述。

步骤S3032：去除所述第二刻蚀芯轴层；以所述第二间隔体为掩膜，对第二刻蚀掩膜层进行二次刻蚀，形成具有网格状图案的掩膜图案的二次第二刻蚀掩模层，基于所述具有网格状图案的掩膜图案的二次第二刻蚀掩模层对所述第一掩模层进行刻蚀，形成所述第一刻蚀掩膜层。

本申请实施例中，可以使用选择性强的腐蚀液(例如过氧化氢类、无机酸类腐蚀液)，去除顶部第二刻蚀介质层3502’，只保留第二间隔体S21、S22、S23，形成沿Y方向延伸的多个第二特征图案。随后，采用CMP工艺对顶部进行处理，去除顶部剩余的第二刻蚀芯轴层3501’以及第二间隔体S21、S22、S23的部分顶表面，形成表面平整的具有第二特征图案的第二间隔体。

参见图3j，以具有第二特征图案的第二间隔体S21、S22、S23为掩模，对第二刻蚀掩模层进行二次刻蚀，形成具有网格状图案的掩膜图案的二次刻蚀掩模层3401”，以二次刻蚀掩模层3401”继续对第一掩模层330进行刻蚀并去除二次刻蚀掩模层3401”，形成第一刻蚀掩模层330’。如图3k所示，此时，第一刻蚀掩模层330’在X-Y平面上具有网格状图案。

步骤S303：以所述第一刻蚀掩模层为掩膜，刻蚀所述相变存储单元叠层，以形成呈网格状排布的至少两个柱状的三维相变存储单元；其中，所述网格状排布的至少两个三维相变存储单元构成所述嵌入式相变存储单元阵列。

在本申请实施例中，所述相变存储单元叠层包括从下往上依次堆叠的底部叠层和顶部叠层，如图3l所示，所述相变存储单元叠层320包括：顶部叠层321和底部叠层322。顶部叠层321在Z方向上依次包括：硬质掩模层3213、第一电极层3212、PCM元件层3211；底部叠层322在Z方向上依次包括：第二电极层3223、选择器层3222、第三电极层3221。对应的，步骤S303可以通过以下步骤实现：

步骤S303A：以所述第一刻蚀掩模层为掩膜，对所述顶部叠层进行第一刻蚀，以形成顶部叠层单元；在所述顶部叠层单元的表面沉积形成第一封装层。

在本申请实施例中，参见图3m，步骤S3031包括：以第一刻蚀掩模层330’为掩膜，依次对硬质掩模层3213、第一电极层3212和PCM元件层3211进行第一刻蚀，形成硬质刻蚀掩模层3213’、第一刻蚀电极层3212’和PCM刻蚀元件层3211’，以及，形成贯穿所述硬质刻蚀掩模层、所述第一刻蚀电极层和所述PCM刻蚀元件层的第一通孔1、和位于所述第一通孔四周的顶部叠层单元10、20、30；在所述第一通孔1的侧壁和所述硬质刻蚀掩模层3213’的表面沉积第一封装材料，形成所述第一封装层Y1。

在本申请实施例中，PCM元件层中包括PCM元件，PCM元件一般是硫族元素化合物材料，诸如，可以是GST(锗锑碲)；第一电极层可以是碳电极层；硬质掩模层可以是氮化硅层。

步骤S303B：以具有所述第一封装层的顶部叠层单元为掩膜，对所述底部叠层进行第二刻蚀，形成底部叠层单元；在所述底部叠层单元的表面沉积形成第二封装层，以形成呈网格状排布的至少两个柱状的三维相变存储单元。

在本申请实施例中，参见图3n，步骤S303B包括：以具有所述第一封装层的顶部叠层单元为掩膜，依次对所述第二电极层3223、所述选择器层3222和所述第三电极层3221进行第二刻蚀，形成第二刻蚀电极层3223’、刻蚀选择器层3222’和第三刻蚀电极层3221’，以及，形成贯穿所述第二刻蚀电极层3223’、所述刻蚀选择器层3222’和所述第三刻蚀电极层3221’的第二通孔2、和位于所述第二通孔四周的所述底部叠层单元101、201、301。在所述第二通孔2的侧壁和所述底部叠层单元101、201、301的表面沉积第二封装材料，形成所述第二封装层Y2。在本申请实施例中，选择器层中布置的是双向阈值开关(OTS)，OTS的材料可以包括Zn_xTe_y、Ge_xTe_y、Nb_xO_y、Si_xAs_yTe_z等任意一种。第二电极层和第三电极层可以是碳电极层。第一封装层和第二封装层的材料可以是陶瓷基封装材料、塑料基封装材料、等具有绝缘作用的封装保护材料

步骤S303C：在所述第二封装层的表面填充间隙材料，形成间隙材料层；从所述间隙材料层的上表面开始，依次对所述间隙材料层、所述第二封装层、所述第一封装层和所述硬质刻蚀掩模层进行刻蚀，以暴露出所述第一刻蚀电极层；在暴露出的多个第一刻蚀电极层表面形成字线触点；在每一所述字线触点上形成一条字线。

参见图3o，在第二封装层Y2的表面以及第二通孔2的间隙中填充间隙材料，形成间隙材料层G，在本申请实施例中，可以采用低导热系数的ALD-ox、SOD或流动CVD-ox填充间隙。在其他实施例中，还可以采用低共形性TEO填充间隙，形成气隙。

继续参见图3o，采用CMP工艺，依次对间隙材料层G、第二封装层Y2、第一封装层Y1和所述硬质刻蚀掩模层进行刻蚀，以露出第一刻蚀电极层3213’。随后，在暴露出的多个第一刻蚀电极层3213’表面形成字线触点303，并在所述字线触点303上形成沿所述第二方向延伸且沿所述第一方向排布的多条字线304，从而形成所述相变存储阵列300。其中，相变存储阵列300由底部位线、顶部字线及位于位线和字线之间的至少两个柱状的三维相变存储单元200组成，其中，双向阈值开关位于字线和位线构成的交叉点阵列体系中。

在本申请实施例中，通过双图案成型工艺，首先对一次掩模叠层进行刻蚀，随后对第二掩模叠层进行刻蚀，使得两次刻蚀后将具有网格状的掩模图案复制到第一掩模层上，在后续对相变存储单元叠层进行刻蚀时，以具有网格图案的第一掩模层进行一次刻蚀，即可得到柱状的相变存储单元，简化刻蚀过程，减少刻蚀步骤，降低刻蚀成本。

当采用单图案成型工艺，在阵列区表面形成嵌入式相变存储单元阵列时，可以通过以下步骤形成：

步骤S311：在所述阵列区表面沉积形成相变存储单元叠层。

在本申请实施例中，所述相变存储单元叠层包括自下而上的：底部叠层和顶部叠层，底部叠层依次包括：第三电极层、选择器层、第二电极层，顶部叠层依次包括：PCM元件层、第一电极层和硬质掩模层。

在一些实施例中，在形成相变存储单元叠层之前，在所述阵列区表面形成沿第一方向延伸的多条位线，在每一位线上形成位线触点；所述位线触点用于连接位线和相变存储单元叠层。

步骤S312：采用单图案成型工艺形成第一预设图案，基于所述第一预设图案对所述相变存储单元叠层进行一次刻蚀，其中，第一预设图案为沿第一方向延伸、沿第二方向排布的间隙图案。

在本申请实施例中，基于第一预设图案对相变存储单元叠层进行一次刻蚀时，首先对顶部叠层进行一次刻蚀，刻蚀依次穿过硬质掩模层、第一电极层和PCM元件层，形成硬质刻蚀掩模层、第一刻蚀电极层和PCM刻蚀元件层，在所述硬质刻蚀掩模层的表面及四周沉积填充材料，以形成第一封装层。

随后对底部叠层进行一次刻蚀，刻蚀依次穿过位于第二电极层表面的第一封装层、第二电极层、选择器层和第三电极层，形成第二刻蚀电极层、刻蚀选择器层和第三刻蚀电极层，以及，形成与第一预设图案对应的第一间隙，在第一封装层表面及第一间隙中沉积填充材料以形成第二封装层。

步骤S313：采用单图案成型工艺形成第二预设图案，基于所述第二预设图案对所述相变存储单元叠层进行二次刻蚀，以形成呈网格状排布的至少两个柱状的三维相变存储单元组成的嵌入式相变存储阵列；其中，第二预设图案为沿第二方向延伸、沿第一方向排布的间隙图案。

在本申请实施例中，基于第二预设图案对相变存储单元叠层进行二次刻蚀时，首先对一次刻蚀后的顶部叠层单元进行二次刻蚀，刻蚀依次穿过硬质刻蚀掩模层、第一刻蚀电极层和PCM刻蚀元件层，形成硬质复刻掩模层、第一复刻电极层和PCM复刻元件层、在硬质复刻掩模层表面及四周沉积填充材料以形成第三封装层。

随后，对一次刻蚀后的底部叠层单元进行二次刻蚀，刻蚀依次穿过位于第二刻蚀电极层表面的第三封装层、第二刻蚀电极层、刻蚀选择器层和第三刻蚀电极层，形成第二复刻电极层、复刻选择器层和第三复刻电极层，以及，形成与第二预设图案对应的第二间隙，在第三封装层表面及第二间隙中沉积填充材料以形成第四封装层，此时，相变存储单元叠层经过一次刻蚀和二次刻蚀之后，形成柱状的相变存储单元。

在形成第四封装层之后，对硬质复刻掩模层及位于硬质复刻掩模层之上的第一封装层、第二封装层、第三封装层和第四封装层进行CMP处理，以暴露出第一复刻电极层，随后在暴露出的第一复刻电极层上形成沿第二方向延伸的多条字线。

在一些实施例中，在形成沿第二方向延伸的多条字线之前，可以在第一刻蚀电极层上形成字线触点，字线触点用于连接第一刻蚀电极层和字线。

在本申请实施例中，通过单图案成型工艺，首先基于第一预设图案对相变存储单元叠层进行一次刻蚀，随后基于所述第二预设图案对所述相变存储单元叠层进行二次刻蚀，也就是说，需要分别在第一方向及第二方向进行两次刻蚀来形成柱状相变存储单元，相较于双图案成型工艺，其中双图案成型工艺基于网格状图案只需经过一次刻蚀即可形成相变存储单元，单图案成型工艺需要经过两次刻蚀即可形成相变存储单元。

在一些实施例中，所述嵌入式相变存储单元阵列可以为堆栈结构，所述堆栈结构包括至少一层子结构，每一所述子结构由所述至少两个柱状的三维相变存储单元构成，也就是说，每一所述子结构构成一个嵌入式相变存储单元阵列，在Z方向上，可以具有多个嵌入式相变存储单元阵列。在一些实施例中，形成的嵌入式相变存储单元阵列或堆栈中最小单元大小可以为4F²。

本申请实施例提供的三维存储器的形成方法，通过前道工序在衬底上形成半导体前端器件，随后，在后道工序中，采用双图案或单图案成型工艺在半导体前端器件的阵列区表面形成嵌入式相变存储单元阵列，以形成三维存储器。如此，使得形成的三维存储器具有在XY平面可伸缩，在Z方向可堆叠的可扩展性，提供了大存储容量以及最小的硅面积增加，从而降低总体成本。

本申请实施例提供一种三维存储器的形成方法，图4a为本申请实施例提供的三维存储器的形成方法的流程示意图，参见图4a，所述形成方法包括：

步骤S401：提供半导体前端器件，所述半导体前端器件采用预设的前道工序形成；所述半导体前端器件包括外围区和阵列区。

本申请实施例中，步骤S401的形成过程与步骤S100相同，此处不再赘述。

步骤S402：采用后道工序，在所述半导体前端器件的外围区形成外围区器件。

在本申请实施例中，参见图4b，所述在所述半导体前端器件的外围区420表面形成外围区器件440，包括：在所述外围区420表面依次形成I/O电路441、MCU逻辑电路442、模拟电路443和PCM控制电路444；其中，所述I/O电路441、所述MCU逻辑电路442、所述模拟电路443和所述PCM控制电路444构成所述外围区器件440。

在一些实施列中，在半导体前端器件表面形成外围区器件的同时还可以在半导体前端器件表面形成外围布线(图中未示出)，外围布线用于连接各外围区器件。在一些实施例中，外围区器件还可以包括偏置/调节器、解码器(例如，字线解码器和位线解码器)、感测放大器、驱动器中的一个或多个。

这里，以PCM控制电路444的形成过程为例，说明外围区器件440的形成过程。PCM控制电路444的形成过程为：首先，在外围区形成的P肼表面沉积形成厚度为2～10nm的栅极氧化层，并在栅极氧化层表面沉积一层厚度为200～300nm的多晶硅，用于光刻成形，以形成栅极。随后，在栅极表面沉积氮化硅并通过光刻工艺在栅极两侧形成间隔体，随后，通过离子注入在栅极两侧分别形成源极和漏极，以得到PCM控制电路。本申请实施例中，外围区器件440中的其余器件的形成过程与PCM控制电路444相同，此处不再赘述。

步骤S403：在所述半导体前端器件表面沉积形成第一介质层和第一互连层。

在本申请实施例中，步骤S403通过以下步骤完成：

步骤S4031：在所述半导体前端器件的表面沉积形成所述第一介质层。

参见图4c，在半导体前端器件410的表面沉积绝缘材料形成第一介质层460，这里，第一介质层460的材料可以是掺杂二氧化硅。

步骤S4032：对所述第一介质层进行刻蚀，形成沿垂直于所述半导体前端器件的表面的方向延伸的多个第一接触孔。

参见图4d，采用光刻工艺对第一介质层460进行刻蚀，形成多个第一接触孔461，这里，多个第一接触孔461均垂直于半导体前端器件410的表面，每一接触孔461与半导体前端器件410表面的外围器件和PCM阵列电路两侧的源极/漏极对齐。

步骤S4033：在所述多个第一接触孔中沉积第二接触材料，对应形成多个第一接触线；其中，所述多个第一接触线的上表面与所述第一介质层的表面平齐。

继续参见图4e，在多个第一接触孔461中沉积第二接触材料以形成多个第一接触线462，这里，第二接触材料可以是金属，例如可以是金属铜、金属钨等。本申请实施例中，多个第一接触线462用于实现外围区器件、PCM阵列电路与后道工艺形成的互连层之间的电连接。

步骤S4034：在所述第一接触线和所述第一介质层的表面形成金属叠层；所述金属叠层包括依次堆叠的多个金属层。

参见图4f，在第一接触线462和第一介质层460表面，沉积形成金属叠层470，这里，金属叠层470是由依次堆叠的多个金属层形成的，金属层材料可以是金属铜、金属钨等。

步骤S4035：刻蚀所述金属叠层以形成多个第一金属件；在所述每个第一金属件的四周沉积介质材料，以形成所述第一互连层。

参见图4g，对金属叠层470进行刻蚀，形成多个第一金属件471，每一第一金属件471与相邻两个第一接触线462相连接。在每一第一金属件471的四周沉积电绝缘的介质材料以形成第一互连层472，这里，第一互连层中包括多个第一金属件、和用于隔绝每个第一金属件的介质材料，介质材料可以和第一介质层材料相同，例如可以是掺杂二氧化硅。在本申请实施例中，通过第一接触线462实现外围区器件、PCM阵列电路与第一互连层中的第一金属件之间的电连接，从而构成局部互连。

步骤S404：在位于所述阵列区的第一互连层表面形成所述嵌入式相变存储单元阵列。

参见图4h，采用双图案或单图案成型工艺，在位于所述阵列区的第一互连层表面形成由至少两个柱状的三维相变存储单元构成的嵌入式相变存储单元阵列300。

本申请实施例中，采用双图案成型工艺形成嵌入式相变存储单元阵列的过程与步骤S301～S303相同，采用单图案成型工艺形成嵌入式相变存储单元阵列的过程与步骤S311～S313相同，此处不再赘述。

步骤S405：在所述嵌入式相变存储单元阵列的四周沉积形成依次堆叠的第二介质层和第二互连层，以形成所述三维存储器。

参见图4i，在第一互连层472表面沉积介质材料形成第二介质层480，随后对第二介质层480进行刻蚀，形成沿垂直于所述半导体前端器件的表面的方向延伸的多个第二接触孔，接着在多个第二接触孔中沉积接触材料，对应形成多个第二接触线481；其中，每一第二接触线481的上表面与所述第二介质层480平齐。这里，第二介质层材料可以是二氧化硅，第二接触线的材料可以是铜、钨等金属材料，第二接触线用于将第一互连层与第二互连层连接起来。

继续参见图4i，在第二介质层480表面沉积形成由多个金属层依次堆叠组成的金属叠层，通过刻蚀金属叠层形成多个第二金属件491，并在每个第二金属件491的四周沉积绝缘材料形成第二互连层490，最后在第二互连层490表面沉积形成钝化层492，以形成所述三维存储器400。这里，第二互连层中的绝缘材料可以是二氧化硅；钝化层的材料可以是氮化硅等材料，用于保护三维存储器。

本申请实施例提供一种三维存储器的形成方法，通过前道工序形成半导体前端器件及外围区电路和PCM阵列电路，随后，在后道工序中形成金属互连，并采用双图案或单图案成型工艺形成嵌入式三维相变存储单元阵列，以形成所述三维存储器，能够提供大的存储容量、灵活的可扩展性以及较小的硅面积增加，以降低总体成本。

本申请实施例提供一种三维存储器，采用上述任一种三维存储器的形成方法形成，参见图4j，所述三维存储器400包括：半导体前端器件410；所述半导体前端器件410包括外围区420和阵列区430；

位于所述外围区表面的外围区器件440；

位于所述阵列区表面的嵌入式相变存储单元阵列300，其中，所述嵌入式相变存储单元阵列300由至少两个柱状的三维相变存储单元200构成。

在一些实施例中，参见图4k，所述嵌入式相变存储单元阵列可以为堆栈结构，所述堆栈结构500包括至少一层子结构，每一所述子结构由所述至少两个柱状的三维相变存储单元200构成。

本申请实施例提供的三维存储器，具有在XY平面可伸缩，在Z方向可堆叠的可扩展性，提供了大存储容量，此外，由于该三维存储器具有最小的硅面积增加，从而降低总体成本。

图5为本申请实施例提供的三维存储器的电路图，参见图5，三维存储器的电路中包括：MCU逻辑单元501、PCM阵列单元502、内建自测技术(BIST)503、PCM控制单元504、偏置/调节器505、WL解码器506和BL解码器/感测放大器507。通过外围布线将三维存储器的电路中的各器件连接起来，使得三维存储器的数据传输正常进行。其中，MCU逻辑单元501、PCM阵列单元502、PCM控制单元504之间通过布线形成电连接，偏置/调节器505位于MCU逻辑单元502和PCM阵列单元502之间，且分别与MCU逻辑单元502和PCM阵列单元502形成电连接，偏置/调节器505用于为PCM阵列单元502提供偏置电压，WL解码器506和BL解码器/感测放大器507分别与PCM阵列单元502中的WL和BL连接，用于数据解码并进行读/写。

继续参见图5，首先，三维存储器在MCU逻辑单元501和PCM阵列单元502之间进行数据传输；其次，通过BIST 503对电路各个器件的功能进行自我测试；最后，MCU逻辑单元501通过PCM控制单元504、偏置/调节器505、WL解码器506、BL解码器/感测放大器507将数据从PCM阵列单元502中读/写。

本申请实施例提供一种三维存储器及其形成方法，在所述方法中，通过前道工序形成半导体前端器件，随后在后道工序中添加嵌入式相变存储单元阵列，以形成具有一个或多个相变存储单元堆栈的三维存储器，三维存储器中堆栈或阵列中最小单元的大小为4F²，且通过本申请实施例形成的三维相变存储单元中的阈值切换选择器位于字线和位线构成的交叉点阵列体系结构中，形成的三维存储器具有在XY平面可伸缩，在Z方向可堆叠的性能，具有较大存储容量及较小的硅面积增加，以降低总体制造成本。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。应理解，在本申请的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

在本申请所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过其它的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元；既可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。另外，在本申请各实施例中的各功能单元可以全部集成在一个处理单元中，也可以是各单元分别单独作为一个单元，也可以两个或两个以上单元集成在一个单元中；上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。

本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本申请的实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种三维存储器的形成方法，其特征在于，所述方法包括：

提供半导体前端器件，所述半导体前端器件采用预设的前道工序形成；所述半导体前端器件包括外围区和阵列区；

采用后道工序，分别在所述半导体前端器件的外围区形成外围区器件，以及，

在所述阵列区形成嵌入式相变存储单元阵列。

2.根据权利要求1所述的方法，其特征在于，在所述阵列区形成嵌入式相变存储单元阵列，包括：

采用双图案成型工艺，在所述阵列区表面形成由至少两个柱状的三维相变存储单元构成的所述嵌入式相变存储单元阵列；

或者，

采用单图案成型工艺，在所述阵列区表面形成由至少两个柱状的三维相变存储单元构成的所述嵌入式相变存储单元阵列。

3.根据权利要求2所述的方法，其特征在于，所述采用双图案成型工艺，在所述阵列区表面形成由至少两个柱状的三维相变存储单元构成的所述嵌入式相变存储单元阵列，包括：

在所述阵列区表面形成依次堆叠的相变存储单元叠层和第一掩模层；

采用所述双图案成型工艺形成具有网格状图案的掩膜图案；

基于所述掩膜图案对所述第一掩模层进行刻蚀，形成第一刻蚀掩模层；

以所述第一刻蚀掩模层为掩膜，刻蚀所述相变存储单元叠层，以形成呈网格状排布的至少两个柱状的三维相变存储单元；其中，所述网格状排布的至少两个三维相变存储单元构成所述嵌入式相变存储单元阵列。

4.根据权利要求3所述的方法，其特征在于，所述相变存储单元叠层包括从下往上依次堆叠的底部叠层和顶部叠层；

所述以所述第一刻蚀掩模层为掩膜，刻蚀所述相变存储单元叠层，包括：

以所述第一刻蚀掩模层为掩膜，对所述顶部叠层进行第一刻蚀，以形成顶部叠层单元；

在所述顶部叠层单元的表面沉积形成第一封装层；

以具有所述第一封装层的顶部叠层单元为掩膜，对所述底部叠层进行第二刻蚀，形成底部叠层单元；

在所述底部叠层单元的表面沉积形成第二封装层，以形成呈网格状排布的至少两个柱状的三维相变存储单元。

5.根据权利要求4所述的方法，其特征在于，所述顶部叠层包括自下而上依次形成的：PCM元件层、第一电极层和硬质掩模层；

所述以所述第一刻蚀掩模层为掩膜，对所述顶部叠层进行第一刻蚀，以形成顶部叠层单元，包括：

以所述第一刻蚀掩模层为掩膜，依次对所述硬质掩模层、所述第一电极层和所述PCM元件层进行第一刻蚀，形成硬质刻蚀掩模层、第一刻蚀电极层和PCM刻蚀元件层，以及，形成贯穿所述硬质刻蚀掩模层、所述第一刻蚀电极层和所述PCM刻蚀元件层的第一通孔、和位于所述第一通孔四周的顶部叠层单元。

6.根据权利要求5所述的方法，其特征在于，所述在所述顶部叠层单元的表面沉积形成第一封装层，包括：

在所述第一通孔的侧壁和所述硬质刻蚀掩模层的表面沉积第一封装材料，形成所述第一封装层。

7.根据权利要求6所述的方法，其特征在于，所述底部叠层包括自下而上依次形成的：第三电极层、选择器层和第二电极层；

所述以具有所述第一封装层的顶部叠层单元为掩膜，对所述底部叠层进行第二刻蚀，形成底部叠层单元，包括：

以具有所述第一封装层的顶部叠层单元为掩膜，依次对所述第二电极层、所述选择器层和所述第三电极层进行第二刻蚀，形成第二刻蚀电极层、刻蚀选择器层和第三刻蚀电极层，以及，形成贯穿所述第二刻蚀电极层、所述刻蚀选择器层和所述第三刻蚀电极层的第二通孔、和位于所述第二通孔四周的所述底部叠层单元。

8.根据权利要求7所述的方法，其特征在于，所述在所述底部叠层单元的表面沉积形成第二封装层，包括：

在所述第二通孔的侧壁和所述底部叠层单元的表面沉积第二封装材料，形成所述第二封装层。

9.根据权利要求8所述的方法，其特征在于，所述方法还包括：

在所述第二封装层的表面填充间隙材料，形成间隙材料层；

从所述间隙材料层的上表面开始，依次对所述间隙材料层、所述第二封装层、所述第一封装层和所述硬质刻蚀掩模层进行刻蚀，以暴露出所述第一刻蚀电极层；

在暴露出的多个第一刻蚀电极层表面形成字线触点；

在每一所述字线触点上形成一条字线。

10.根据权利要求3所述的方法，其特征在于，在形成所述相变存储单元叠层之前，所述方法还包括：

在所述阵列区表面沉积形成沿第一方向延伸的多条位线；

在所述多条位线表面沉积形成介质层；

基于所述多条位线所处的位置，对所述介质层进行刻蚀，形成对应于每一所述位置的一个位线接触孔；

在所述位线接触孔中沉积第一接触材料，以形成位于每一所述位线上的位线触点；所述位线触点用于连接所述位线与所述相变存储单元叠层。

11.根据权利要求1所述的方法，其特征在于，所述嵌入式相变存储单元阵列为堆栈结构，所述堆栈结构包括至少一层子结构，每一所述子结构由所述至少两个柱状的三维相变存储单元构成。

12.根据权利要求1所述的方法，其特征在于，所述采用后道工序，在所述半导体前端器件的外围区形成外围区器件，包括：

在所述外围区表面依次形成I/O电路、MCU逻辑电路、模拟电路和PCM控制电路；

其中，所述I/O电路、所述MCU逻辑电路、所述模拟电路和所述PCM控制电路构成所述外围区器件。

13.根据权利要求1所述的方法，其特征在于，所述方法还包括：

在所述半导体前端器件表面沉积形成第一介质层和第一互连层；

在位于所述阵列区的第一互连层表面形成所述嵌入式相变存储单元阵列；

在所述嵌入式相变存储单元阵列的四周沉积形成依次堆叠的第二介质层和第二互连层，以形成所述三维存储器。

14.根据权利要求13所述的方法，其特征在于，通过以下步骤形成所述第一介质层：

在所述半导体前端器件的表面沉积形成所述第一介质层；

对所述第一介质层进行刻蚀，形成沿垂直于所述半导体前端器件的表面的方向延伸的多个第一接触孔；

在所述多个第一接触孔中沉积第二接触材料，对应形成多个第一接触线；其中，所述多个第一接触线的上表面与所述第一介质层的表面平齐。

15.根据权利要求13所述的方法，其特征在于，通过以下步骤形成所述第一互连层：

在所述第一接触线和所述第一介质层的表面形成金属叠层；所述金属叠层包括依次堆叠的多个金属层；

刻蚀所述金属叠层以形成多个第一金属件；

在所述每一第一金属件的四周沉积介质材料，以形成所述第一互连层。

16.一种三维存储器，采用权利要求1至15任一项所述的三维存储器的形成方法形成，其特征在于，所述三维存储器包括：

半导体前端器件；所述半导体前端器件包括外围区和阵列区；

位于所述外围区表面的外围区器件；

位于所述阵列区表面的嵌入式相变存储单元阵列，其中，所述嵌入式相变存储单元阵列由至少两个柱状的三维相变存储单元构成。

17.根据权利要求16所述的三维存储器，其特征在于，

所述嵌入式相变存储单元阵列为堆栈结构，所述堆栈结构包括至少一层子结构，每一所述子结构由所述至少两个柱状的三维相变存储单元构成。

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