CN108899327B - 一种阵列基板及其制备方法、显示器 - Google Patents
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Abstract
本发明提供了一种阵列基板及其制备方法、显示器。通过这种方法，本发明使得像素电极层、栅极图案层及掺杂型多晶硅层通过一道掩膜工艺即可形成，相比于现有技术中，像素电极层、栅极图案层及掺杂型多晶硅层的三层结构至少需要三道掩膜工艺，减少了掩膜工艺的步骤，从而减少了光罩的使用数量，降低生产成本，节省生产时间。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板及其制备方法、显示器。
背景技术
低温多晶硅(Low temperature poly-silicon，简称LTPS)，由于其具有高的电子迁移率，可以有效的减小TFT的器件的面积，从而提升像素的开口率。增大面板显示亮度的同时可以降低整体的功耗，使得面板的制造成本大幅度降低，目前已成为液晶显示领域炙手可热的技术。
但是LTPS工艺复杂，阵列基板阵列成膜的膜层较多，一般需要10层甚至是更多的层别结构，从而导致使用的光罩数量较多，这样较多的光罩数量，增加了光照成本、物料和运营成本，且导致生产时间较长。
发明内容
本发明主要是提供一种阵列基板及其制备方法、显示器，旨在解决阵列基板成膜过程中使用的光罩数量较多而成本较高的问题。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种阵列基板的制备方法，所述方法包括：通过第一道掩膜工艺在衬底基板上形成多晶硅层；形成覆盖所述多晶硅层的栅极绝缘层，并通过第二道掩膜工艺形成像素电极层、栅极图案层及掺杂型多晶硅层；形成覆盖所述栅极图案层及所述像素电极层的介电层，并通过第三道掩膜工艺形成连通所述像素电极层的第一过孔及分别连通所述掺杂型多晶硅层两端的第二过孔及第三过孔；通过第四道掩膜工艺形成源极图案层及漏极图案层，所述源极图案层通过所述第二过孔与掺杂型多晶硅层的一端连接，所述漏极图案层分别通过所述第一过孔及所述第三过孔与所述像素电极层及所述掺杂型多晶硅层的另一端连接。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种阵列基板，所述阵列基板包括：在衬底基板上形成的掺杂型多晶硅层；覆盖所述掺杂型多晶硅层的栅极绝缘层；依次形成于所述栅极绝缘层上的像素电极层及栅极图案层；覆盖所述栅极图案层及所述像素电极层的介电层，所述介电层上形成有连通所述像素电极层的第一过孔及分别连通所述掺杂型多晶硅层两端的第二过孔及第三过孔；形成于所述介电层上的源极图案层及漏极图案层，所述源极图案层通过所述第二过孔与掺杂型多晶硅层的一端连接，所述漏极图案层分别通过所述第一过孔及所述第三过孔与所述像素电极层及所述掺杂型多晶硅层的另一端连接。
为解决上述技术问题，本发明采用的又一个技术方案是：提供一种显示器，所述显示器包括上述的阵列基板。
本发明的有益效果是：区别于现有技术的情况，本发明提供的阵列基板的制备方法包括：通过第一道掩膜工艺在衬底基板上形成多晶硅层；形成覆盖多晶硅层的栅极绝缘层，并通过第二道掩膜工艺形成像素电极层、栅极图案层及掺杂型多晶硅层；形成覆盖栅极图案层及像素电极层的介电层，并通过第三道掩膜工艺形成连通像素电极层的第一过孔及分别连通掺杂型多晶硅层两端的第二过孔及第三过孔；通过第四道掩膜工艺形成源极图案层及漏极图案层，源极图案层通过第二过孔与掺杂型多晶硅层的一端连接，漏极图案层分别通过第一过孔及第三过孔与像素电极层及掺杂型多晶硅层的另一端连接。通过这种方法，使得像素电极层、栅极图案层及掺杂型多晶硅层通过一道掩膜工艺即可形成，相比于现有技术中，像素电极层、栅极图案层及掺杂型多晶硅层的三层结构至少需要三道掩膜工艺，减少了掩膜工艺的步骤，从而减少了光罩的使用数量，降低生产成本，节省生产时间。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：
图1是本发明提供的阵列基板的制备方法实施例的流程示意图；
图2是图1中步骤S11形成的阵列基板的结构示意图；
图3是图1中步骤S12的具体流程示意图；
图4是图3中步骤S121～S123形成的阵列基板的结构示意图；
图5是图3中步骤S124～S125形成的阵列基板的结构示意图；
图6是图3中步骤S126的具体流程示意图；
图7是图6中步骤S1261形成的阵列基板的结构示意图；
图8是图6中步骤S1262形成的阵列基板的结构示意图；
图9是图3中步骤S127的具体流程示意图；
图10是图9中步骤S1271形成的阵列基板的结构示意图；
图11是图9中步骤S1272形成的阵列基板的结构示意图；
图12是图9中步骤S1273形成的阵列基板的结构示意图；
图13是图3中步骤S128中对多晶硅层进行离子轻掺杂处理的示意图；
图14是图1中步骤S13形成的阵列基板的结构示意图；
图15是图1中步骤S14形成的阵列基板的结构示意图；
图16是图1中步骤S15形成的阵列基板的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图1，图1是本发明提供的阵列基板的制备方法实施例的流程示意图，本实施例的方法可具体包括：
S11：通过第一道掩膜工艺在衬底基板上形成多晶硅层；
参阅图2，图2是图1中步骤S11形成的阵列基板的结构示意图，其中，可首先采用等离子化学气相沉积法在衬底基板101上沉积非晶硅，然后对非晶硅进行脱氢处理，并采用准分子激光退火或连续横向晶化等工艺形成多晶硅，最后通过第一道掩膜工艺对多晶硅进行图案化处理，以形成所需图案的多晶硅层102。
可选的，在形成多晶硅层102之前，可现在衬底基板101上沉积氧化硅或氮化硅以形成缓冲层103，然后在缓冲层103上形成上述的多晶硅层102，以防止衬底基板101上的杂质扩散并渗透至多晶硅层102，提高产品质量。
可选的，衬底基板101为玻璃基板、陶瓷基板或其他基板，在此不做限定。
S12：形成覆盖多晶硅层的栅极绝缘层，并通过第二道掩膜工艺形成像素电极层、栅极图案层及掺杂型多晶硅层；
共同参阅图3及图4，图3是图1中步骤S12的具体流程示意图，图4是图3中步骤S121～S123形成的阵列基板的结构示意图，该步骤S12可具体包括：
S121：形成覆盖多晶硅层的栅极绝缘层；
具体的，可通过化学气相沉积法沉积氧化硅或氮化硅以形成覆盖多晶硅层102的栅极绝缘层104，也可以沉积以形成包括氧化硅和氮化硅两层结构的栅极绝缘层104。
S122：在栅极绝缘层上依次形成层叠设置的第一导电层及第二导电层；
具体的，可通过物理气象沉积法或溅射法在栅极绝缘层104上依次形成层叠设置的第一导电层105及第二导电层106，可选的，该第一导电层105的材料为钼、铝或铜，第二导电层106的材料为ITO。
S123：通过第二道掩膜工艺在第二导电层上形成光阻图案层；
其中，该第二道掩膜工艺的光罩201为半透光光罩，以使得在第二导电层106上形成第一光阻图案区107a及第二光阻图案区107b，也即在第二导电层106上形成的光罩图案层107包括第一光阻图案区107a及第二光阻图案区107b，且第一光阻图案区107a的厚度大于第二光阻图案区107b的厚度。
具体的，半透光光罩包括不透光区201a、半透光区201b及完全透光区201c，当在第二导电层106上涂布一层光阻后，通过半透光光罩依次对该层光阻进行曝光、显影处理，显影后，不透光区201a及半透光区201b对应位置的光阻层分别形成第一光阻图案区107a及第二光阻图案区107b，而完全透光区20c对应位置的光阻层则被显影液完全溶解掉。
S124：对第一导电层及第二导电层进行第一次蚀刻，以形成外露栅极绝缘层的第一镂空区；
参阅图5，图5是图3中步骤S124～S125形成的阵列基板的结构示意图，其中，可通过湿法蚀刻在多晶硅层102两端的对应位置对第一导电层105及第二导电层106进行蚀刻，以形成与多晶硅层102的两端位置对应的两部分第一镂空区202。
S125：在多晶硅层中与第一镂空区对应的位置形成离子重掺杂区；
可选的，在本实施例中以N型离子植入为例，以使得多晶硅层102的两端形成N+离子重掺杂区，在其他实施例中，也可以为P型离子植入。
S126：依次对光阻图案层进行第一次蚀刻、对第一导电层及第二导电层进行第二次蚀刻，以形成外露栅极绝缘层的第二镂空区；
共同参阅图6、图7及图8，图6是图3中步骤S126的具体流程示意图，图7是图6中步骤S1261形成的阵列基板的结构示意图，图8是图6中步骤S1262形成的阵列基板的结构示意图，该步骤S126可具体包括：
S1261：对第一光阻图案区进行蚀刻；
具体的，可通过湿法蚀刻，对第一光阻图案区107a的两端进行蚀刻。
S1262：在第一导电层及第二导电层上与第一光阻图案区被蚀刻的对应位置对第一导电层及第二导电层进行蚀刻。
具体的，可通过湿法蚀刻在第一导电层105及第二导电层106上与第一光阻图案区107a被蚀刻的对应位置对第一导电层105及第二导电层106进行蚀刻，当第一光阻图案区107a的两端及与该两端对应位置的第一导电层105及第二导电层106被蚀刻后，即形成与被蚀刻位置对应的第二镂空区203。
可以理解的，该步骤S1262中的第一导电层105及第二导电层106为步骤S124中对第一导电层105及第二导电层106被第一次蚀刻之后，剩余的部分。
S127：依次形成像素电极层及栅极图案层；
共同参阅图8、图9、图10、图11及图12，图9是图3中步骤S127的具体流程示意图，图10是图9中步骤S1271形成的阵列基板的结构示意图，图11是图9中步骤S1272形成的阵列基板的结构示意图，图12是图9中步骤S1273形成的阵列基板的结构示意图，该步骤S127可具体包括：
S1271：对光阻图案层进行第二次蚀刻；
具体的，如图8所示，对第二光阻图案区107b进行蚀刻，且如图10所示的，将第二光阻图案区107b完全蚀刻掉，以外露第二光阻图案区107b对应位置的第二导电层106。
S1272：对第二导电层进行蚀刻，以形成像素电极层；
具体的，在第二光阻图案区107b对应位置的第二导电层106进行蚀刻，且将第二光阻图案区107b对应位置的第二导电层106完全蚀刻掉，以外露第二光阻图案区107b对应位置的第一导电层105，进而将第二光阻图案区107b对应位置的第一导电层105作为像素电极层105a。
可以理解的，由于在步骤S123中形成的第一光阻图案区107a的厚度大于第二光阻图案区107b的厚度，因此，在步骤S1271中，将第二光阻图案区107b完全蚀刻掉之后，第一光阻图案区107a仍有部分未被蚀刻掉，因此，该步骤S1272中，对第二光阻图案区107b对应位置的第二导电层106进行蚀刻时，不会影响第一光阻图案层107a对应位置的第二导电层106。
S1273：剥离光阻图案层以形成栅极图案层。
具体的，剥离第一光阻图案区107a，也即剥离步骤S1271中未被蚀刻掉的部分第一光阻图案区107a，以外露第一光阻图案区107a对应位置的第二导电层106，进而将第一光阻图案区107a对应位置的第二导电层106作为栅极图案层106a。
S128：在多晶硅层中与第二镂空区对应的位置形成离子轻掺杂区。
具体的，参阅图13，图13是图3中步骤S128中对多晶硅层进行离子轻掺杂处理的示意图，在该图示中，以N型离子植入为例，以使得多晶硅层102与第二镂空区203对应的位置形成N-离子轻掺杂区，进而形成具有N+离子重掺杂区和N-离子轻掺杂区的掺杂型多晶硅层102a。
S13：形成覆盖栅极图案层及像素电极层的介电层，并通过第三道掩膜工艺形成连通像素电极层的第一过孔及分别连通掺杂型多晶硅层两端的第二过孔及第三过孔；
参阅图14，图14是图1中步骤S13形成的阵列基板的结构示意图，在该步骤S13中，可通过物理气相沉积法或等离子体气相沉积法在栅极绝缘层104上形成氧化硅或氮化硅以形成覆盖栅极图案层106a及像素电极层105a的介电层108，然后依次通过光阻涂布、曝光、显影及蚀刻的工艺，形成连通像素电极层105a的第一过孔1081、分别连通掺杂型多晶硅层102a两端的第二过孔1082及第三过孔1083。
S14：通过第四道掩膜工艺形成源极图案层及漏极图案层。
参阅图15，图15是图1中步骤S14形成的阵列基板的结构示意图，在该步骤S14中，可通过物理气相沉积法在介电层108上及第一过孔1081、第二过孔1082及第三过孔1083中沉积金属，然后通过光阻涂布、曝光、显影及蚀刻的工艺形成源极图案层109及漏极图案层110，且使得源极图案层109通过第二过孔1802与掺杂型多晶硅层102a的一端连接，漏极图案层110分别通过第一过孔1081及第三过孔1083与像素电极层105a和掺杂型多晶硅层102a的另一端连接。
进一步的，在本实施例中，该步骤S14中在通过第四道掩膜工艺在形成源极图案层109及漏极图案层110的同时，还通过第四道掩膜工艺在介电层108上形成触控电极层111，使得触控电极层111与源极图案层109及漏极图案层110通过一道光罩形成，节省了单独形成触控电极层111所需的光罩。
进一步的，本实施例中阵列基板的制备方法还包括：
S15：形成覆盖触控电极层、源极图案层及漏极图案层的平坦层，并通过第五道掩膜工艺形成连通触控电极层的第四过孔；
参阅图16，图16是图1中步骤S15形成的阵列基板的结构示意图，在该步骤S15中，可使用物理气相沉积法或等离子体气相沉积法在介电层108上沉积氮化硅层或氧化硅层，以形成平坦层112，然后通过光阻涂布、曝光、显影及蚀刻的工艺形成连通触控电极层111的第四过孔1121。
S16：通过第六道掩膜工艺在平坦层上形成连接触控电极层的公共电极层。
在该步骤S16中，可通过物理气相沉积法或等离子体气相沉积法在平坦层112上及第四过孔1121中沉积金属材料，然后通过光阻涂布、曝光、显影及蚀刻的工艺形成公共电极层，以使得该公共电极层通过第四过孔1121与触控电极层111连接。
本发明该提供了一种阵列基板，该阵列基板通过上述方法制备而成，具体可参阅上述实施例的描述，在此不再赘述、
本发明还提供了一种显示器，该显示器包括上述的阵列基板。
区别于现有技术，本发明提供的阵列基板的制备方法包括：通过第一道掩膜工艺在衬底基板上形成多晶硅层；形成覆盖多晶硅层的栅极绝缘层，并通过第二道掩膜工艺形成像素电极层、栅极图案层及掺杂型多晶硅层；形成覆盖栅极图案层及像素电极层的介电层，并通过第三道掩膜工艺形成连通像素电极层的第一过孔及分别连通掺杂型多晶硅层两端的第二过孔及第三过孔；通过第四道掩膜工艺形成源极图案层及漏极图案层，源极图案层通过第二过孔与掺杂型多晶硅层的一端连接，漏极图案层分别通过第一过孔及第三过孔与像素电极层及掺杂型多晶硅层的另一端连接。通过这种方法，使得像素电极层、栅极图案层及掺杂型多晶硅层通过一道掩膜工艺即可形成，相比于现有技术中，像素电极层、栅极图案层及掺杂型多晶硅层的三层结构至少需要三道掩膜工艺，减少了掩膜工艺的步骤，从而减少了光罩的使用数量，降低生产成本，节省生产时间。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (3)
1.一种阵列基板的制备方法，其特征在于，所述方法包括：
通过第一道掩膜工艺在衬底基板上形成多晶硅层；
形成覆盖所述多晶硅层的栅极绝缘层；
在所述栅极绝缘层上依次形成层叠设置的第一导电层及第二导电层；
通过第二道掩膜工艺在所述第二导电层上形成第一光阻图案区及第二光阻图案区，且所述第一光阻图案区的厚度大于所述第二光阻图案区的厚度，所述第二道掩膜工艺的光罩为半透光光罩；
对所述第一导电层及所述第二导电层进行第一次蚀刻，以形成外露所述栅极绝缘层的第一镂空区；
在所述多晶硅层中与所述第一镂空区对应的位置形成离子重掺杂区；
对所述第一光阻图案区进行蚀刻；
在所述第一导电层及所述第二导电层上与所述第一光阻图案区被蚀刻的对应位置对所述第一导电层及所述第二导电层进行蚀刻，以形成外露所述栅极绝缘层的第二镂空区；
对所述第二光阻图案区进行蚀刻，以外露所述第二光阻图案区对应位置的所述第二导电层；
对所述第二光阻图案区对应位置的所述第二导电层进行蚀刻，以外露所述第二光阻图案区对应位置的所述第一导电层，进而形成像素电极层；
剥离所述第一光阻图案区以外露所述第一光阻图案区对应位置的所述第二导电层，进而形成栅极图案层；
在所述多晶硅层中与所述第二镂空区对应的位置形成离子轻掺杂区；
形成覆盖所述栅极图案层及所述像素电极层的介电层，并通过第三道掩膜工艺形成连通所述像素电极层的第一过孔及分别连通掺杂型多晶硅层两端的第二过孔及第三过孔；
通过第四道掩膜工艺形成源极图案层、漏极图案层以及在所述介电层上形成触控电极层，所述源极图案层通过所述第二过孔与掺杂型多晶硅层的一端连接，所述漏极图案层分别通过所述第一过孔及所述第三过孔与所述像素电极层及所述掺杂型多晶硅层的另一端连接；
形成覆盖所述触控电极层、源极图案层及漏极图案层的平坦层，并通过第五道掩膜工艺形成连通所述触控电极层的第四过孔；
通过第六道掩膜工艺在所述平坦层上形成连接所述触控电极层的公共电极层。
2.一种阵列基板，其特征在于，所述阵列基板由权利要求1所述的方法制造而成。
3.一种显示器，其特征在于，所述显示器包括权利要求2中所述的阵列基板。
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