TW202201650A - 記憶體裝置及其形成方法 - Google Patents

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Abstract

一種裝置包括介電層、導電層、電極層及氧化物半導體層。介電層具有第一表面及與所述第一表面相對的第二表面。導電層設置於介電層的第一表面上。電極層設置於介電層的第二表面上。氧化物半導體層設置於介電層的第二表面與電極層的中間，其中所述氧化物半導體層包含由式1（Inx Sny Tiz Mm On ）表示的材料。在式1中，0＜x＜1、0≤y＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M表示至少一種金屬。

Description

記憶體裝置及其形成方法
半導體裝置用於各種電子應用（例如個人電腦、手機、數位照相機及其他電子裝備）中。半導體裝置通常是藉由以下方式製作而成：在半導體基底之上依序沉積絕緣層或介電層、導電層及半導體層；以及使用微影及蝕刻技術將各種材料層圖案化以在其上形成電路組件及元件。
半導體行業藉由不斷減小最小特徵大小（minimum feature size）來不斷提高各種電子組件（例如電晶體、二極體、電阻器、電容器等）的積體密度，此使得能夠將更多的組件整合至給定面積中。然而，隨著最小特徵大小的減小，出現了應解決的附加問題。
以下揭露內容提供用於實施本發明實施例的不同特徵的許多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用元件符號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可使用例如「在…之下（beneath）」、「在…下方（below）」、「下部的（lower）」、「在…上方（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
各種實施例提供一種記憶體裝置，例如三維（three dimensional，3D）記憶體裝置。在一些實施例中，3D記憶體裝置是包括多個垂直堆疊的記憶單元的場效電晶體（field effect transistor，FET）記憶體電路。在一些實施例中，3D記憶體裝置中的每一記憶單元被視為FET，所述FET包括：字元線區，用作為閘極電極；位元線區，用作為第一源極/汲極電極；及源極線區，用作第二源極/汲極電極；閘極介電質；及氧化物半導體（oxide semiconductor，OS），作為通道區。在一些實施例中，每一記憶單元被視為薄膜電晶體（thin film transistor，TFT）。
傳統上，是將氧化銦鎵鋅（indium gallium zinc oxide，IGZO）用作通道區的氧化物半導體。儘管鎵含量的增加可降低裝置的關斷電流，此提供改善的次臨界擺幅（sub-threshold swing），然而此亦降低了遷移率。另外，由於Zn-O鍵較弱而通常在IGZO系氧化物半導體中會觀察到與鋅相關的缺陷。上述問題將會使IGZO系電晶體的穩定性及遷移率劣化。根據各種實施例，將使用不含Ga及Zn的金屬氧化物用作通道區的氧化物半導體，以提高TFT裝置的遷移率及裝置穩定性。
圖1A、圖1B及圖1C示出根據一些實施例的記憶體裝置（或記憶陣列）的實例。圖1A以部分三維視圖示出簡化的記憶體裝置200的一部分的實例；圖1B示出記憶體裝置200的電路圖；且圖1C示出根據一些實施例的記憶體裝置200的俯視圖。記憶體裝置200包括多個記憶單元202，所述多個記憶單元202可被排列成列與行的柵格。記憶單元202可進一步垂直堆疊以提供三維記憶體裝置，藉此增大裝置密度。記憶體裝置200可設置於半導體晶粒的後段製程（back end of line，BEOL）中。舉例而言，記憶體裝置可設置於半導體晶粒的內連線層中，例如設置於形成於半導體基底上的一或多個主動元件（例如電晶體）上方。
參照圖1A至圖1C，在一些實施例中，記憶體裝置200是快閃記憶體裝置，例如非或（NOR）快閃記憶體裝置或類似記憶體裝置。在一些其他實施例中，記憶體裝置200是另一種類型的非揮發性記憶陣列，例如磁阻隨機存取記憶體（magnetoresistive random-access memory，MRAM）陣列、電阻隨機存取記憶體（resistive random-access memory，RRAM）陣列或類似陣列。在一些實施例中，每一記憶單元202的閘極電性耦合至相應的字元線（例如，導電線72（或導電層）），每一記憶單元202的第一源極/汲極區電性耦合至相應的位元線（例如，導電線116B），且每一記憶單元202的第二源極/汲極區電性耦合至相應的源極線（例如，導電線116A），所述源極線將第二源極/汲極區電性耦合至接地。記憶體裝置200的同一水平列中的記憶單元202可共享共用字元線，而記憶體裝置200的同一垂直行中的記憶單元202可共享共用源極線及共用位元線。
記憶體裝置200包括多個垂直堆疊的導電線72（例如，字元線），且介電層52設置於導電線72中的相鄰導電線之間。導電線72在與下方基底（圖1A及圖1B中未明確示出）的主表面平行的方向上延伸。導電線72可具有階梯配置，以使得下部導電線72長於上部導電線72且在側向上延伸超過上部導電線72的端點。舉例而言，在圖1A中，導電線72的多個堆疊層被示出為最頂部的導電線72是最短的，且最底部的導電線72是最長的。導電線72各自的長度可在朝向下方基底的方向上增大。以此種方式，可自記憶體裝置200上方觸及導電線72中的每一者的一部分，且可使導電接觸件分別接觸導電線72的被暴露出的部分。
記憶體裝置200更包括交替排列的導電柱106（例如，電性連接至位元線）及導電柱108（例如，電性連接至源極線）。導電柱106及108（或電極層）可各自在與導電線72垂直的方向上延伸。介電材料98A/98B設置於相鄰的導電柱106中的一者與導電柱108中的一者之間且將其隔離。
成對的導電柱106及108與相交的導電線72一起界定每一記憶單元202的邊界，且隔離柱102設置於相鄰的成對的導電柱106與導電柱108之間且將相鄰的成對的導電柱106與導電柱108隔離。在一些實施例中，導電柱108電性耦合至接地。儘管圖1A示出導電柱106相對於導電柱108的特定放置，但應理解在其他實施例中可交換導電柱106與導電柱108的放置。
在一些實施例中，記憶體裝置200亦可包含氧化物半導體（OS）材料作為通道層92。通道層92（或氧化物半導體層）可為記憶單元202提供通道區。舉例而言，當藉由對應的導電線72施加適當的電壓（例如，高於對應的記憶單元202的相應臨限電壓（Vth ））時，通道層92的與導電線72相交的區可允許電流自導電柱106流向導電柱108（例如，在由箭頭206所示的方向上）。
在一些實施例中，通道層92包含由式1表示的材料： Inx Sny Tiz Mm On [式1] 其中在式1中，0＜x＜1、0≤y＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M表示至少一種金屬。在一些實施例中，金屬M表示n型金屬氧化物的金屬。舉例而言，在一個實施例中，當通道層92被製成100奈米的薄膜時，其薄片電阻為1*103 歐姆/平方至1*1010 歐姆/平方。在某些實施例中，金屬M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag及W中的至少一種。在一些實施例中，由式1表示的通道層92可用於替代傳統的氧化銦鎵鋅（IGZO）系氧化物半導體，以降低製作成本，同時提供高遷移率及改善的裝置穩定性。舉例而言，在通道層92中形成的SnO2 、In2 O3 及TiO2 可用作網路形成劑（network former）、遷移率增強劑（mobility enhancer）及電荷抑制劑（charge suppressor），而金屬M的額外金屬摻雜負責增加載流子濃度。此外，通道層92中的TiO2 可用作電荷抑制劑，且與Ga相比相對便宜。
在一些實施例中，在通道層92與導電線72及介電層52中的每一者之間設置有介電層90（或鐵電層90），且介電層90可用作每一記憶單元202的閘極介電質。在一些實施例中，介電層90包含鐵電材料，例如氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似材料。在一些實施例中，介電層90包括兩個SiOx層之間的SiNx層（例如，ONO結構）。
在一些實施例中，當介電層90包含鐵電材料時，可在兩個不同的方向中的一個方向上將介電層90極化，且可藉由在介電層90兩端施加適當電壓差並產生適當電場來改變極化方向。極化可相對局部化（例如，一般而言局限在記憶單元202的每一邊界內），且介電層90的連續區可跨越多個記憶單元202延伸。依據介電層90（或鐵電層90）的特定區的極化方向而定，對應的記憶單元202的臨限電壓發生變化，且可儲存數位值（例如0或1）。舉例而言，當介電層90（或鐵電層90）的區具有第一電性極化方向時，對應的記憶單元202可具有相對低的臨限電壓，且當介電層90的區具有第二電性極化方向時，對應的記憶單元202可具有相對高的臨限電壓。所述兩個臨限電壓之間的差可被稱為臨限電壓偏移（threshold voltage shift）。較大的臨限電壓偏移使得讀取儲存於對應的記憶單元202中的數位值更容易（例如，不易出錯）。
在此種實施例中，為對記憶單元202執行寫入操作，在介電層90（或鐵電層90）的與記憶單元202對應的一部分的兩端施加寫入電壓。在一些實施例中，例如藉由對對應的導電線72（例如，字元線）及對應的導電柱106/108（例如，位元線/源極線）施加適當的電壓來施加寫入電壓。藉由在介電層90的所述部分的兩端施加寫入電壓，可改變介電層90的區的極化方向。因此，對應記憶單元202的對應臨限電壓亦可自低臨限電壓切換至高臨限電壓或者反之，且數位值可被儲存於記憶單元202中。由於導電線72與導電柱106及108相交，因此可選擇各別記憶單元202來進行寫入操作。
在此種實施例中，為對記憶單元202執行讀取操作，對對應的導電線72（例如，字元線）施加讀取電壓（介於低臨限電壓與高臨限電壓之間的電壓）。依據介電層90（或鐵電層90）的對應區的極化方向而定，可接通或可不接通記憶單元202。因此，可藉由或可不藉由導電柱108（例如，耦合至接地的源極線）對導電柱106放電，且可確定儲存於記憶單元202中的數位值。由於導電線72與導電柱106及108相交，因此可選擇各別記憶單元202來進行讀取操作。
圖1A進一步示出在稍後的圖中使用的記憶體裝置200的參考橫截面。橫截面B-B’是沿著導電線72的縱向軸線且在例如與記憶單元202的電流流動方向平行的方向上。橫截面C-C’垂直於橫截面B-B’且延伸穿過介電材料98A/98B及隔離柱102。橫截面D-D’垂直於橫截面B-B’且延伸穿過介電材料98A/98B及導電柱106。為簡潔起見，後續的圖將會引用該些參考橫截面。
圖2至圖27E是根據本揭露的一些實施例的製造記憶體裝置的中間階段的各種視圖。參照圖2，提供基底50。基底50可為半導體基底（例如塊狀半導體、絕緣體上半導體（semiconductor-on-insulator，SOI）基底或類似基底），所述半導體基底可為經摻雜（例如，摻雜有p型摻雜劑或n型摻雜劑）或未經摻雜的。基底50可為積體電路晶粒，例如邏輯晶粒、記憶體晶粒、應用專用積體電路（application specific integrated circuit，ASIC）晶粒或類似晶粒。基底50可為互補金屬氧化物半導體（complementary metal oxide semiconductor，CMOS）晶粒且可被稱為陣列下CMOS（CMOS under array，CUA）。基底50可為晶圓，例如矽晶圓。一般而言，SOI基底是形成於絕緣體層上的半導體材料層。舉例而言，絕緣體層可為隱埋式氧化物（buried oxide，BOX）層、氧化矽層或類似層。絕緣體層設置於基底（通常是矽基底或玻璃基底）上。亦可使用其他基底，例如多層基底或梯度基底。在一些實施例中，基底50的半導體材料可包括：矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽-鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或其組合。
圖2進一步示出可形成於基底50之上的電路。所述電路包括位於基底50的頂表面處的電晶體。所述電晶體可包括位於基底50的頂表面之上的閘極介電層302及位於閘極介電層302之上的閘極電極304。在閘極介電層302及閘極電極304的相對側上在基底50中設置源極/汲極區306。沿著閘極介電層302的側壁形成閘極間隙壁308，且閘極間隙壁308將源極/汲極區306與閘極電極304隔開適當的側向距離。所述電晶體可包括鰭式場效電晶體（fin field effect transistor，FinFET）、奈米結構（例如，奈米片、奈米導線、環繞式閘極（gate-all-around）或類似結構）FET（nano-FET）、平面式FET、類似電晶體或其組合，且可藉由先閘極製程（gate-first process）或後閘極製程（gate-last process）來形成。
第一層間介電質（inter-layer dielectric，ILD）310環繞源極/汲極區306、閘極介電層302及閘極電極304並將源極/汲極區306、閘極介電層302及閘極電極304隔離，且第二ILD 312位於第一ILD 310之上。源極/汲極接觸件314延伸穿過第二ILD 312及第一ILD 310且電性耦合至源極/汲極區306，且閘極接觸件316延伸穿過第二ILD 312且電性耦合至閘極電極304。內連結構320位於第二ILD 312、源極/汲極接觸件314及閘極接觸件316之上。舉例而言，內連結構320包括堆疊的一或多個介電層324及形成於所述一或多個介電層324中的導電特徵322。內連結構320可電性連接至閘極接觸件316及源極/汲極接觸件314以形成功能電路。在一些實施例中，由內連結構320形成的功能電路可包括邏輯電路、記憶體電路、感測放大器、控制器、輸入/輸出電路、影像感測器電路、類似電路或其組合。儘管圖2論述形成於基底50之上的電晶體，但其他主動元件（例如，二極體或類似元件）及/或被動元件（例如，電容器、電阻器或類似元件）亦可形成為功能電路的一部分。
參照圖3A及圖3B，在圖2的結構之上形成多層堆疊58。出於簡潔及清晰的目的，後續圖式中可省略基底50、電晶體、ILD及內連結構320。儘管多層堆疊58被示出為接觸內連結構320的介電層324，但可在基底50與多層堆疊58之間設置任意數目的中間層。舉例而言，可在基底50與多層堆疊58之間設置包括位於絕緣層（例如，低介電常數介電層）中的導電特徵的一或多個附加的內連線層。在一些實施例中，可將導電特徵圖案化以為基底50上的主動元件及/或為記憶體裝置200（參見圖1A及圖1B）提供電源線、接地線及/或訊號線。在一些實施例中，包括位於絕緣層（例如，低介電常數介電層）中的導電特徵的一或多個內連線層可設置於多層堆疊58之上。
如圖3A及圖3B中所示，多層堆疊58包括犧牲層53A至犧牲層53D（被統稱為犧牲層53）與介電層52A至介電層52E（被統稱為介電層52）的交替層。可在後續步驟中將犧牲層53圖案化並取代以界定導電線72（例如，字元線）。犧牲層53可包含介電材料，例如氧化矽、氮化矽、氮氧化矽、其組合或類似材料。介電層52可包含絕緣材料，例如氧化矽、氮化矽、氮氧化矽、其組合或類似材料。犧牲層53與介電層52包含具有不同蝕刻選擇性的不同材料。在一些實施例中，犧牲層53包含氮化矽，且介電層52包含氧化矽。可使用例如化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、物理氣相沉積（physical vapor deposition，PVD）、電漿增強型CVD（plasma enhanced CVD，PECVD）或類似製程來形成犧牲層53及介電層52中的每一者。
儘管圖3A及圖3B示出特定數目的犧牲層53及介電層52，但其他實施例可包括不同數目的犧牲層53及介電層52。此外，儘管多層堆疊58被示出為具有作為最頂部層及最底部層的介電層，但本揭露並不限於此。在一些實施例中，多層堆疊58的最頂部層及最底部層中的至少一者是犧牲層。
圖4至圖11及圖12B是根據一些實施例的製造記憶體裝置200的階梯結構的中間階段的各種視圖。圖4至圖11及圖12B是沿著圖1A中所示的參考橫截面B-B’示出的。圖12A被示出為圖12B中所示結構的三維視圖。
如圖4中所示，在多層堆疊58之上形成光阻56。在一些實施例中，藉由旋轉塗佈技術形成光阻56並藉由可接受的光微影技術將光阻56圖案化。將光阻56圖案化可在區60中暴露出多層堆疊58，同時遮蔽多層堆疊58的其餘部分。舉例而言，可在區60中暴露出多層堆疊58的最頂部層（例如，介電層52E）。
如圖5中所示，使用光阻56作為罩幕來蝕刻多層堆疊58在區60中的被暴露出的部分。蝕刻可為任何可接受的蝕刻製程，例如乾式蝕刻（例如，反應性離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可移除介電層52E及犧牲層53D在區60中的部分並界定開口61。由於介電層52E及犧牲層53D具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，當蝕刻介電層52E時犧牲層53D用作蝕刻停止層，且當蝕刻犧牲層53D時介電層52D用作蝕刻停止層。因此，可選擇性地移除介電層52E的部分及犧牲層53D的部分而不移除多層堆疊58的其餘層，且開口61可延伸至所期望的深度。作為另外一種選擇，在開口61達到所期望的深度之後，可使用時間模式蝕刻製程停止對開口61的蝕刻。在所得結構中，介電層52D在區60中被暴露出。
如圖6中所示，對光阻56進行修整以暴露出多層堆疊58的附加部分。在一些實施例中，藉由使用可接受的移除技術（例如側向蝕刻）來對光阻56進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58在區60及區62中的部分。舉例而言，可在區60中暴露出介電層52D的頂表面，且可在區62中暴露出介電層52E的頂表面。
如圖7中所示，藉由可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E的、犧牲層53D的、介電層52D的及犧牲層53C在區60及區62中的部分。蝕刻可為任何可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE、類似製程）、濕式蝕刻、類似製程或其組合。蝕刻可為非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。由於犧牲層53D及53C與介電層52E及52D具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，藉由使用光阻56作為罩幕及使用下方的犧牲層53D及53C作為蝕刻停止層來移除介電層52E及52D在區62及60中的部分。此後，藉由使用光阻56作為罩幕及使用下方的介電層52D及52C作為蝕刻停止層來移除犧牲層53D及53C在區62及60中的被暴露出的部分。在所得結構中，介電層52C在區60中被暴露出，且介電層52D在區62中被暴露出。
如圖8中所示，對光阻56進行修整以暴露出多層堆疊58的附加部分。在一些實施例中，藉由使用可接受的移除技術（例如側向蝕刻）對光阻56進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58在區60、區62及區64中的部分。舉例而言，可在區60中暴露出介電層52C的頂表面；可在區62中暴露出介電層52D的頂表面；且可在區64中暴露出介電層52E的頂表面。
如圖9中所示，藉由可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E、52D及52C以及犧牲層53D、53C及53B在區60、區62及區64中的部分。蝕刻可為任何可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。由於介電層52C至介電層52E及犧牲層53B至犧牲層53D具有不同的材料組成，因此用於移除該些層的被暴露出的部分的蝕刻劑可不同。在一些實施例中，藉由使用光阻56作為罩幕及使用下方的犧牲層53D、53C及53B作為蝕刻停止層來移除介電層52E、52D及52C在區64、62及60中的部分。此後，藉由使用光阻56作為罩幕及使用下方的介電層52D、52C及52B作為蝕刻停止層來移除犧牲層53D、53C及53B在區64、62及60中的被暴露出的部分。在所得結構中，介電層52B在區60中被暴露出；介電層52C在區62中被暴露出；且介電層52D在區64中被暴露出。
如圖10中所示，對光阻56進行修整以暴露出多層堆疊58的附加部分。在一些實施例中，藉由使用可接受的移除技術（例如側向蝕刻）來對光阻56進行修整。由於修整，光阻56的寬度減小且可暴露出多層堆疊58在區60、區62、區64及區66中的部分。舉例而言，可在區60中暴露出介電層52B的頂表面；可在區62中暴露出介電層52C的頂表面；且可在區64中暴露出介電層52D的頂表面；且可在區66中暴露出介電層52E的頂表面。
如圖11中所示，藉由可接受的蝕刻製程使用光阻56作為罩幕來移除介電層52E、52D、52C及52B的在區60、區62、區64及區66中的部分。蝕刻可為任何可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。蝕刻可使開口61進一步延伸至多層堆疊58中。在一些實施例中，藉由使用光阻56作為罩幕及使用下方的犧牲層53D、53C、53B及53A作為蝕刻停止層來移除介電層52E、52D、52C及52B的在區66、64、62及60中的部分。在所得結構中，犧牲層53A在區60中被暴露出；犧牲層53B在區62中被暴露出；犧牲層53C在區64中被暴露出；且犧牲層53D在區66中被暴露出。此後，可藉由可接受的灰化製程或濕式剝離製程移除光阻56。
如圖12A及圖12B中所示，在多層堆疊58之上沉積金屬間介電質（inter-metal dielectric，IMD）70。IMD 70可由介電材料形成且可藉由任何適合的方法（例如CVD、PECVD、可流動CVD（flowable CVD，FCVD）或類似製程）來沉積。介電材料可包括磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phospho-silicate glass，BPSG）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）或類似材料。在一些實施例中，IMD 70可包含氧化物（例如，氧化矽或類似材料）、氮化物（例如，氮化矽或類似材料）、其組合或類似材料。可使用藉由任何可接受的製程形成的其他介電材料。IMD 70沿著犧牲層53B至犧牲層53D的側壁及介電層52B至介電層52E的側壁延伸。此外，IMD 70可接觸犧牲層53A至犧牲層53D的頂表面及介電層52E的頂表面。
此後，對IMD 70應用移除製程以移除在多層堆疊58之上的多餘介電材料。在一些實施例中，移除製程可為平坦化製程，例如化學機械拋光（chemical mechanical polish，CMP）、回蝕製程、其組合或類似製程。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後多層堆疊58的頂表面與IMD 70的頂表面齊平。
如圖12A及圖12B中所示，可依此形成中間且塊狀的階梯結構。中間階梯結構包括犧牲層53與介電層52的交替層。隨後將使用導電線72取代犧牲層53，此將在圖16A及圖16B中詳細闡述。下部導電線72較長且在側向上延伸超過上部導電線72，且導電線72中的每一者的寬度在朝向基底50的方向上增大（參見圖1A）。
圖13至圖16B是根據本揭露的一些實施例的製造記憶體裝置200的記憶體區的中間階段的各種視圖。在圖13至圖16B中，將塊狀多層堆疊58圖案化以形成穿過塊狀多層堆疊58的溝渠86，且使用導電材料取代犧牲層53以界定導電線72。導電線72可對應於記憶體裝置200中的字元線，且導電線72可進一步為記憶體裝置200的所得記憶單元提供閘極電極。圖13、圖14、圖15B及圖16B是沿著圖1A中所示出的參考橫截面C-C’示出。圖15A及圖16A以部分三維視圖示出。
如圖13中所示，在多層堆疊58之上形成光阻圖案82及其下方的硬罩幕圖案80。在一些實施例中，在多層堆疊58之上依序形成硬罩幕層及光阻層。舉例而言，硬罩幕層可包含氮化矽、氮氧化矽或類似材料，所述硬罩幕層可藉由CVD、PVD、ALD、PECVD或類似製程來沉積。舉例而言，藉由旋轉塗佈技術形成光阻層。
此後，將光阻層圖案化以形成光阻圖案82及位於光阻圖案82之間的溝渠86。舉例而言，藉由可接受的光微影技術將光阻層圖案化。然後，藉由使用可接受的蝕刻製程（例如，藉由乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合）將光阻圖案82的圖案轉移至硬罩幕層以形成硬罩幕圖案80。蝕刻可為非等向性的。因此，溝渠86被形成為延伸穿過硬罩幕層。此後，可例如藉由灰化製程選擇性地移除光阻82。
如圖14至圖15B中所示，使用一或多種可接受的蝕刻製程（例如藉由乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合）將硬罩幕圖案80的圖案轉移至多層堆疊58。蝕刻製程可為非等向性的。因此，溝渠86延伸穿過塊狀多層堆疊58，且因此界定條形的犧牲層53及條形的介電層52。在一些實施例中，溝渠86延伸穿過塊狀階梯結構，且因此界定條形階梯結構。然後，可藉由可接受的製程（例如，濕式蝕刻製程、乾式蝕刻製程、平坦化製程、其組合、或類似製程）移除硬罩幕圖案80。
如圖16A及圖16B中所示，使用導電線72A至導電線72D（被統稱為導電線72）取代犧牲層53A至犧牲層53D（被統稱為犧牲層53）。在一些實施例中，藉由可接受的製程（例如濕式蝕刻製程、乾式蝕刻製程或該兩者）移除犧牲層53。此後，將導電線72填充至兩個相鄰的介電層52之間的空間中。如局部放大圖中所示，每一導電線72包括兩個阻擋層71及75以及位於阻擋層71與阻擋層75之間的金屬層73。在一些實施例中，阻擋層設置於金屬層73與相鄰的介電層52之間。阻擋層可防止金屬層擴散至相鄰的介電層52。阻擋層亦可提供增大金屬層與相鄰的介電層之間的黏合力的功能，且在一些實例中可被稱為膠層。在一些實施例中，根據需要提供具有不同材料的阻擋層及膠層。阻擋層71及75由第一導電材料（例如，金屬氮化物（例如氮化鈦、氮化鉭、氮化鉬、氮化鋯、氮化鉿或類似物））形成。金屬層73可由第二導電材料（例如，金屬（例如鎢、釕、鉬、鈷、鋁、鎳、銅、銀、金、其合金或類似物））形成。阻擋層71、75及金屬層73可各自藉由可接受的沉積製程（例如CVD、PVD、ALD、PECVD或類似製程）形成。阻擋層71、75及金屬層73進一步沉積於多層堆疊58的側壁上並填充在溝渠86中。此後，藉由回蝕製程移除溝渠86中的阻擋層71、75及金屬層73。可執行可接受的回蝕製程，以自介電層52的側壁及溝渠86的底表面移除多餘的材料。可接受的回蝕製程包括乾式蝕刻（例如，RIE、NBE、類似製程）、濕式蝕刻、類似蝕刻或其組合。可接受的回蝕製程可為非等向性的。
在一些實施例中，在取代製程之後，隨後使用導電線72（參見圖1A）取代條形階梯結構的犧牲層53。
圖17A至圖22B示出在溝渠86中形成記憶單元202（參見圖1A）的通道區並將所述通道區圖案化。圖17A、圖18A及圖22A以部分三維視圖示出。在圖17B、圖18B、圖19、圖20、圖21及圖22B中沿著圖1A所示的線C-C’提供橫截面圖。如圖17A至圖20中所示，在溝渠86中沉積介電層90（鐵電層）、通道層92（氧化物半導體層）及介電材料98A。
如圖17A及圖17B中所示，可沿著導電線72的側壁、介電層52的側壁、在介電層52E的頂表面之上以及沿著溝渠86的底表面在溝渠86中共形地沉積介電層90（或鐵電層）。在一些實施例中，可進一步在IMD 70上及沿著階梯區中的階梯結構的每一台階的側壁沉積介電層90（或鐵電層）。介電層90（或鐵電層）可包含藉由在介電層90兩端施加適當電壓差而能夠在兩個不同的極化方向之間進行切換的材料。舉例而言，介電層90包含高介電常數介電材料，例如鉿（Hf）系介電材料或類似材料。在一些實施例中，介電層90包含氧化鉿、氧化鉿鋯、摻雜矽的氧化鉿或類似材料。
在一些其他實施例中，介電層90可包含：氧化鋇鈦（BaTiO3 ）、氧化鉛鈦（PbTiO3 ）、氧化鉛鋯（PbZrO3 ）、氧化鋰鈮（LiNbO3 ）、氧化鈉鈮（NaNbO3 ）、氧化鉀鈮（KNbO3 ）、氧化鉀鉭（KTaO3 ）、氧化鉍鈧（BiScO3 ）、氧化鉍鐵（BiFeO3 ）、氧化鉿鉺（Hf1-x Erx O）、氧化鉿鑭（Hf1-x Lax O）、氧化鉿釔（Hf1-x Yx O）、氧化鉿釓（Hf1-x Gdx O）、氧化鉿鋁（Hf1-x Alx O）、氧化鉿鋯（Hf1-x Zrx O）（HZO）、氧化鉿鈦（Hf1-x Tix O）、氧化鉿鉭（Hf1-x Tax O）或類似材料。在一些實施例中，介電層90可包含不同的鐵電材料或不同類型的記憶體材料。舉例而言，在一些實施例中，介電層90是非鐵電材料，例如包括在兩個SiOx 層之間的SiNx 層的多層記憶體結構（例如，ONO結構）。在一些實施例中，形成介電層90的方法包括執行合適的沉積技術，例如CVD、PECVD、金屬氧化物化學氣相沉積（metal oxide chemical vapor deposition，MOCVD）、ALD、遠程電漿ALD（remote plasma ALD，RPALD）、電漿增強型ALD（plasma-enhanced ALD，PEALD）、分子束沉積（molecular beam deposition，MBD）或類似技術。
在一些實施例中，介電層90具有約1奈米至20奈米（例如5奈米至10奈米）的厚度。可應用其他厚度範圍（例如，大於20奈米或5奈米至15奈米）。在一些實施例中，介電層90形成為完全非晶的狀態。在替代實施例中，介電層90形成為部分晶體狀態；即，介電層90形成為混合的晶體-非晶狀態且具有某種程度的結構次序。在又一些替代實施例中，介電層90形成為完全晶體狀態。在一些實施例中，介電層90是單層。在替代實施例中，介電層90是多層結構。
在一些實施例中，對介電層90執行退火製程。在一些實施例中，在退火製程91之後，介電層90自非晶狀態轉變為部分晶體狀態或完全晶體狀態。在替代實施例中，在退火製程之後，介電層90自部分晶體狀態轉變為完全晶體狀態。
如圖18A及圖18B中所示，在介電層90之上在溝渠86中共形地沉積通道層92。可藉由共濺射、CVD、PVD、ALD、PECVD或類似製程沉積通道層92。通道層92可在介電層90之上沿著溝渠86的側壁及底表面延伸。在一些實施例中，可進一步在IMD 70上及沿著階梯區中的階梯結構的每一台階的側壁沉積通道層92。通道層92可為晶體層或非晶層，本揭露不限於此。
在一些實施例中，通道層92包含適於為記憶單元202（參見圖1A）提供通道區的材料。舉例而言，通道層92不含鎵及鋅，且包含由式1表示的材料： Inx Sny Tiz Mm On [式1] 其中在式1中，0＜x＜1、0≤y＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M表示至少一種金屬。在一些實施例中，金屬M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag及W中的至少一種。
在另一些實施例中，通道層92不含鎵及鋅，且包含由式2表示的材料： Inx Tiz Mm On [式2] 其中在式2中，0＜x＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M表示至少一種金屬。在一些實施例中，金屬M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag及W中的至少一種。
藉由使用由式1或式2表示的材料作為通道層92來取代傳統的氧化銦鎵鋅（IGZO）系氧化物半導體，可降低製作成本，同時提供高遷移率及改善的裝置穩定性。舉例而言，在通道層92中形成的SnO2 、In2 O3 及TiO2 可用作網路形成劑、遷移率增強劑及電荷抑制劑，而金屬M的額外金屬摻雜負責增加載流子濃度。此外，通道層92中的TiO2 可用作電荷抑制劑，且與Ga相比相對便宜。
在一些實施例中，式1中的x、y及m之總和（x+y+m）大於z。換言之，In、Sn及M的原子比率之總和大於Ti的原子比率。在此種實施例中，通道層92的載流子濃度高，通道遷移率得到增強，同時可解決介面處的電子捕獲問題。在一些其他實施例中，式1中的x、y及m之總和（x+y+m）小於z。換言之，In、Sn及M的原子比率之總和小於Ti的原子比率。在此種實施例中，通道層92的載流子濃度低，臨限電壓偏移大於零，且可解決負偏置應力（negative bias stress，NBS）劣化問題。
在一些實施例中，通道層92由PVD藉由直流（direct current，DC）濺射或射頻（radio frequency，RF）濺射形成。舉例而言，在Ar及O2 混合的環境下使用單個旋轉Inx Sny Tiz Mm On 靶藉由DC濺射在介電層90上沉積通道層92的薄膜，由此x、y、z、m及n具有實質上相等的原子比率（=0.25）。在一些實施例中，藉由使用In2 O3 及/或SnO2 靶對不同原子比率的Ti及金屬M或其合金進行RF濺射，以在介電層90上沉積通道層92的薄膜。
舉例而言，在一個實施例中，在Ar氣氛下金屬Ti及Sc靶與In2 O3 及SnO2 靶共濺射，以形成包括In-Sn-Ti-Sc-O的通道層92。在另一實施例中，在Ar氣氛下金屬Ti及Cr（鉻）靶與In2 O3 共濺射，以形成包括In-Ti-Cr-O的通道層92。儘管Sc及Cr被用作用於濺射的金屬M的實例，但是應注意，本揭露不限於此，且所有列出的金屬M均可應用於上述製作製程。在一些實施例中，金屬M包含選自Sc、V、Cr、Cu、Y、Nb、Ru、Ag及W中的兩種或多種金屬。舉例而言，當金屬M是Sc及Cu時，可形成包括In-Sn-Ti-Sc-Cu-O的通道層92。此外，PVD的反應溫度例如處於室溫（25℃）至400℃的範圍內。
在一些實施例中，藉由CVD或ALD製程形成通道層92。舉例而言，調節CVD或ALD中的In2 O3 、SnO2 、TiO2 及MO（金屬氧化物）順序循環的次數以形成具有期望原子比率的通道層92。可使用指定的前驅物來沉積氧化銦（In2 O3 ）、氧化錫（SnO2 ）、氧化鈦（TiO2 ）及金屬氧化物（MO）。舉例而言，氧化鈦可由TiCl4 前驅物及H2 O2 形成，氧化銦可由環戊二烯基銦前驅物及臭氧形成，且氧化錫可由四(二甲基胺基)錫及H2 O形成。然而，本揭露不限於此，且可利用其他已知的前驅物來形成不同的金屬氧化物。此外，CVD或ALD的反應溫度例如處於20℃至400℃的範圍內。
在一些實施例中，在共濺射、CVD、PVD、ALD或PECVD製程形成通道層92之後，可選擇性地執行熱退火製程。舉例而言，在200℃至400℃的溫度下對通道層92執行熱退火製程以保持非晶狀態。在一些其他實施例中，在1000℃至1600℃的溫度下對通道層92執行熱退火製程，以將通道層92轉變為晶體狀態。此外，熱退火製程可在各種退火環境（例如N2 、乾O2 、濕O2 或類似環境）下執行。
如圖19中所示，在通道層92之上在溝渠86中沉積介電材料98A。在一些實施例中，介電材料98A包括氧化矽、氮化矽、氮氧化矽或類似材料，介電材料98A可藉由CVD、PVD、ALD、PECVD或類似製程來沉積。介電材料98A可在通道層92之上沿著溝渠86的側壁及底表面延伸。在一些實施例中，介電材料98A是可選的且可根據需要省略。
如圖20中所示，在溝渠86中移除介電材料98A的底部部分及通道層92的底部部分。移除製程包括可接受的蝕刻製程，例如乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合。蝕刻可為非等向性的。因此，剩餘的介電材料98A及通道層92可暴露出介電層90在溝渠86的底表面上的部分。因此，通道層92在溝渠86的相對側壁上的部分可彼此隔開，此會改善記憶體裝置200的記憶單元202（參見圖1A）之間的隔離。
如圖21中所示，沉積介電材料98B以完全填充溝渠86。介電材料98B可由一或多種材料且藉由與介電材料98A的製程相同或相似的製程形成。在一些替代實施例中，介電材料98B及介電材料98A包括不同的材料。
如圖22A及圖22B中所示，對介電材料98A/98B、通道層92及介電層90應用移除製程以移除多層堆疊58之上的多餘材料。在一些實施例中，可利用平坦化製程（例如CMP、回蝕製程、其組合或類似製程）。平坦化製程暴露出多層堆疊58，以使得在平坦化製程完成之後多層堆疊58的頂表面（例如，介電層52E）、介電層90的頂表面、通道層92的頂表面、介電材料98A/98B的頂表面及IMD 70（在階梯區中）的頂表面齊平。
圖23A至圖26B示出製造記憶體裝置200中的導電柱106及108（例如，源極/汲極柱）的中間步驟。導電柱106及108可沿著與導電線72垂直的方向延伸，以使得可選擇記憶體裝置200的各別單元來進行讀取及寫入操作。圖23A、圖24A、圖25A及圖26A以部分三維視圖示出。在圖23B及圖24B中，沿著圖1A的線C-C’提供橫截面圖。在圖25B及圖26B中，沿著圖1A的線D-D’提供橫截面圖。
如圖23A及圖23B中所示，穿過通道層92及介電材料98A/98B圖案化出溝渠100。舉例而言，將介電材料98A/98B圖案化以形成由溝渠100隔開的介電柱。舉例而言，圖案化溝渠100可藉由光微影與蝕刻的組合來執行。溝渠100可設置於介電層90的相對側壁之間，且溝渠100可在實體上將記憶體裝置200（參見圖1A）中的相鄰記憶單元堆疊隔開。
如圖24A及圖24B中所示，在溝渠100中形成隔離柱102。在一些實施例中，在多層堆疊58之上沉積隔離層，藉此填充在溝渠100中。舉例而言，隔離層可包含氧化矽、氮化矽、氮氧化矽或類似材料，所述隔離層可藉由CVD、PVD、ALD、PECVD或類似製程來沉積。隔離層可在通道層92之上沿著溝渠100的側壁及底表面延伸。在沉積之後，可執行平坦化製程（例如，CMP、回蝕或類似製程）以移除隔離層的多餘部分，藉此形成隔離柱102。在所得結構中，多層堆疊58的頂表面（例如，介電層52E）、介電層90的頂表面、通道層92的頂表面及隔離柱102的頂表面可實質上齊平（例如，處於製程變化內）。在一些實施例中，可選擇介電材料98A/98B的材料及隔離柱102的材料使得該些材料可相對於彼此被選擇性地蝕刻。舉例而言，在一些實施例中，介電材料98A/98B包含氧化物而隔離柱102包含氮化物。在一些實施例中，介電材料98A/98B（或介電柱）包含氮化物而隔離柱102包含氧化物。其他材料亦是可能的。
如圖25A及圖25B中所示，為隨後形成的導電柱106及108界定溝渠104。舉例而言，可進一步將介電材料98A/98B（或介電柱）圖案化以界定溝渠104。例如，藉由使用光微影與蝕刻的組合將介電材料98A/98B（或介電柱）圖案化來形成溝渠104。在一些實施例中，如圖25A中所示，在多層堆疊58、介電材料98A/98B、隔離柱102、通道層92及介電層90之上形成光阻118。在一些實施例中，藉由可接受的光微影技術將光阻118圖案化以界定開口120。開口120中的每一者可暴露出對應的隔離柱102及位於隔離柱102旁邊的介電材料98A/98B的兩個分離區。如此一來，開口120中的每一者可界定被隔離柱102隔開的導電柱106與相鄰導電柱108的圖案。
隨後，可藉由可接受的蝕刻製程（例如藉由乾式蝕刻（例如RIE、NBE、類似蝕刻）、濕式蝕刻、類似蝕刻或其組合）移除介電材料98A/98B（或介電柱）的被開口120暴露出的部分。蝕刻可為非等向性的。蝕刻製程可使用能蝕刻介電材料98A/98B但不會明顯地蝕刻隔離柱102的蝕刻劑。因此，即使開口120暴露出隔離柱102，仍可不明顯地移除隔離柱102。溝渠104的圖案可對應於導電柱106及108（參見圖26A及圖26B）。在圖案化出溝渠104之後，例如可藉由灰化移除光阻118。
如圖26A及圖26B中所示，使用導電材料填充溝渠104以形成導電柱106及108。所述導電材料可包括銅、鈦、氮化鈦、鉭、氮化鉭、鎢、釕、鋁、其組合或類似材料，所述導電材料可例如使用CVD、ALD、PVD、PECVD、或類似製程來形成。在沉積導電材料之後，可執行平坦化（例如，CMP、回蝕或類似製程）以移除導電材料的多餘部分，藉此形成導電柱106及108。在所得結構中，多層堆疊58的頂表面（例如，介電層52E）、介電層90的頂表面、通道層92的頂表面、導電柱106的頂表面及導電柱108的頂表面可實質上齊平（例如，處於製程變化內）。在一些實施例中，導電柱106對應於記憶體裝置200中的位元線且電性連接至記憶體裝置200中的位元線，且導電柱108對應於記憶體裝置200中的源極線且電性連接至記憶體裝置200中的源極線。
因此，可在記憶體裝置200中形成堆疊的記憶單元202，如圖26A中所示。每一記憶單元202包括閘極電極（例如，對應的導電線72的一部分）、閘極介電質（例如，對應的介電層90的一部分）、通道區（例如，對應的通道層92的一部分）及源極/汲極柱（例如，對應的導電柱106及108的部分）。隔離柱102將位於同一行中且位於同一垂直水平高度的相鄰的記憶單元202隔離。記憶單元202可被設置成垂直堆疊的列與行的陣列。
如圖27A至圖27E中所示，在多層堆疊58的頂表面（例如，介電層52E）、介電層90的頂表面、通道層92的頂表面、導電柱106的頂表面及導電柱108的頂表面以及IMD 70的頂表面（在階梯區中）上形成IMD 74。在導電線72、導電柱106及導電柱108上分別製成導電接觸件110、112及114。圖27A示出記憶體裝置200的透視圖；圖27B示出裝置的沿著圖1A的線D-D’的橫截面圖；圖27C示出記憶體裝置200的俯視圖；且圖27D示出沿著圖27A的線E-E’的橫截面圖；且圖27E示出裝置的沿著圖1A的線B-B’的橫截面圖。
IMD 74可由介電材料形成，且可藉由任何適合的方法（例如CVD、PECVD、可流動CVD（FCVD）或類似方法）來沉積。介電材料可包括磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未經摻雜的矽酸鹽玻璃（USG）或類似材料。在一些實施例中，IMD 74可包含氧化物（例如，氧化矽或類似材料）、氮化物（例如，氮化矽或類似材料）、其組合或類似材料。可使用藉由任何可接受的製程形成的其他介電材料。此後，對IMD 74應用移除製程以移除多層堆疊58之上的多餘介電材料。在一些實施例中，移除製程可為平坦化製程，例如化學機械拋光（CMP）、回蝕製程、其組合或類似製程。
在一些實施例中，導電線72的階梯形狀可在導電線72中的每一者上提供導電接觸件110著落在上面的表面。在一些實施例中，形成接觸件110可包括例如使用光微影與蝕刻的組合在IMD 74及IMD 70中圖案化出開口以暴露出導電線72的部分。在開口中形成例如擴散阻擋層、黏合層或類似層等襯層（未示出）及導電材料。襯層可包含鈦、氮化鈦、鉭、氮化鉭或類似材料。導電材料可包括銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似材料。可執行平坦化製程（例如CMP）以自IMD 74的表面移除多餘材料。剩餘的襯層及導電材料在開口中形成接觸件110。
亦如圖27A的透視圖所示，亦可使導電接觸件112及114分別位於導電柱106及導電柱108上。導電接觸件112、114及110可分別電性連接至導電線116A、116B及116C，此會將記憶體裝置連接至下方/上覆的電路系統（例如，控制電路系統）及/或半導體晶粒中的訊號線、電源線及接地線。舉例而言，如圖27D中所示，導電接觸件110可延伸穿過IMD 74及IMD 70以將導電線116C電性連接至導電線72及基底上的下方主動元件。可穿過IMD 74形成其他導電接觸件或通孔，以將導電線116A及116B電性連接至基底上的下方主動元件。在替代實施例中，除了內連結構320（圖2）之外或代替內連結構320，亦可藉由形成於記憶體裝置200之上的內連結構提供往來於記憶體裝置的佈線及/或電源線。因此，可完成記憶體裝置200。
圖28示出根據本揭露的一些其他實施例的記憶體裝置的簡化透視圖。圖28中所示的記憶體裝置200A與圖26A中所示的記憶體裝置200相似。因此，相同的元件符號用於表示相同或相似的部分，且在此將省略其詳細說明。
儘管圖1A至圖26B的實施例示出導電柱106及108的特定圖案，但其他配置亦是可能的。舉例而言，在該些實施例中，導電柱106及108具有交錯圖案。然而，在圖28中所示的記憶體裝置200A中，處於陣列的同一列中的導電柱106及108彼此全部對齊。此外，儘管圖26A中所示的記憶體裝置200表明介電柱（例如，介電材料98A/98B）以交錯排列的方式排列，然而，本揭露不限於此。在一些實施例中，在圖28中所示的記憶體裝置200A中，相鄰列的介電柱（例如，介電材料98A/98B）被排列成規則的陣列且彼此對齊。
圖29示出根據本揭露的一些其他實施例的記憶體裝置的簡化透視圖。圖29中所示的記憶體裝置200B與圖26A中所示的記憶體裝置200相似。因此，相同的元件符號用於表示相同或相似的部分，且在此將省略其詳細說明。
如前述實施例中所示，通道層92是具有單一成分（例如，由式1表示的材料）的單層。然而，本揭露不限於此。如圖29中所示，在一些實施例中，記憶體裝置200B的通道層92包括第一子層92A及第二子層92B。第一子層92A與介電層90接觸，而第二子層92B與所述多個介電柱（例如，介電材料98A/98B）接觸。在一些實施例中，第一子層92A及第二子層92B均包含由以上式1（Inx Sny Tiz Mm On ）或式2（Inx Tiz Mm On ）表示的材料。然而，第一子層92A及第二子層92B具有由式1或式2表示的材料的不同組成比率。在一些實施例中，第一子層92A及第二子層92B中的一者包含由式1表示的材料，而第一子層92A及第二子層92B中的另一者包含由式2表示的材料。在一些實施例中，第一子層92A及第二子層92B由於它們在材料的組成比率上的差異而具有不同的載流子濃度。
在一些實施例中，第一子層92A是晶體層，而第二子層92B是非晶層。然而，本揭露不限於此。在替代實施例中，第一子層92A是非晶層，而第二子層92B是晶體層。在一些其他實施例中，第一子層92A及第二子層92B兩者均為晶體層，或者第一子層92A及第二子層92B兩者均為非晶層。在一些實施例中，當第一子層92A及第二子層92B中的一者包括晶體層而另一者包括非晶層時，第一子層92A與第二子層92B之間將存在介面。
在一些實施例中，第一子層92A及第二子層92B的厚度並不特別限制。舉例而言，如圖29中所示，第二子層92B的厚度大於第一子層92A的厚度。在一些替代實施例中，第二子層92B的厚度小於第一子層92A的厚度，或者第一子層92A與第二子層92B具有實質上相同的厚度。第一子層92A及第二子層92B的厚度可基於設計要求來適當控制，且可基於它們的組成差異來變更。
在一個示例性實施例中，第一子層92A及第二子層92B藉由PVD由兩個單獨的沉積製程形成。舉例而言，在Ar氣氛下藉由高溫共濺射在介電層90上形成第一子層92A，且在1000℃至1600℃下執行熱退火。此後，在Ar與O2 混合的環境下藉由低溫共濺射在第一子層92A上形成第二子層92B，且在200℃至400℃下執行熱退火。應注意，第一子層92A及第二子層92B的形成不限於上述實例。舉例而言，第一子層92A及第二子層92B可藉由共濺射、CVD、PVD、ALD或PECVD或類似方法各別地形成，且可以與針對圖18A及圖18B中的通道層92闡述的相同方式形成。
在上述實施例中，藉由使用由式1（Inx Sny Tiz Mm On ）或式2（Inx Tiz Mm On ）表示的材料作為通道層（或氧化物半導體）來取代傳統的IGZO系氧化物半導體，可顯著降低製作成本，同時可提供高遷移率及裝置穩定性。舉例而言，在通道層中形成的SiO2 、In2 O3 及TiO2 可用作網路形成劑、遷移率增強劑及電荷抑制劑，而金屬M的額外金屬摻雜負責增加載流子濃度。此外，通道層92中的TiO2 可用作電荷抑制劑，且與Ga相比相對便宜。藉由使用不含Ga及Zn的金屬氧化物作為通道材料，可解決在傳統的IGZO系氧化物半導體中觀察到的問題及缺陷。
根據本揭露的一些實施例，一種裝置包括介電層、導電層、電極層及氧化物半導體層。所述介電層具有第一表面及與所述第一表面相對的第二表面。所述導電層設置於所述介電層的所述第一表面上。所述電極層設置於所述介電層的所述第二表面上。所述氧化物半導體層設置於所述介電層的所述第二表面與所述電極層之間，其中所述氧化物半導體層包含由式1（Inx Sny Tiz Mm On ）表示的材料。在式1中，0＜x＜1、0≤y＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M代表至少一種金屬。
根據本揭露的一些其他實施例，一種記憶體裝置包括多層堆疊、多個介電柱、通道層及鐵電層。所述多層堆疊設置於基底上且包括交替堆疊的多個導電層與多個介電層。所述多個介電柱設置於所述基底上且穿透過所述多層堆疊。所述通道層位於所述多個介電柱的側表面上，其中所述通道層包含由式1（Inx Sny Tiz Mm On ）表示的材料。在式1中，0＜x＜1、0≤y＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M表示至少一種金屬。所述鐵電層設置於所述通道層與所述多個導電層及所述多個介電層中的每一者之間。
根據本揭露的又一實施例，闡述一種形成記憶體裝置的方法。所述方法包括以下步驟。在基底上形成多層堆疊，其中所述多層堆疊包括交替堆疊的多個介電層與多個導電層且具有穿透過所述多層堆疊的溝渠。在所述溝渠的側壁上形成鐵電層，其中所述鐵電層覆蓋所述多個介電層的側壁及所述多個導電層的側壁。在所述鐵電層上形成通道層，其中所述通道層包含由式1（Inx Sny Tiz Mm On ）表示的材料。在式1中，0＜x＜1、0≤y＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M表示至少一種金屬。形成穿透過所述多層堆疊的多個介電柱。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下在本文中作出各種改變、代替及變更。
50:基底 52、52A、52B、52C、52D、52E、324:介電層 53、53A、53B、53C、53D:犧牲層 56:光阻 58:多層堆疊 60、62、64、66:區 61、120:開口 70、74:金屬間介電質（IMD） 71、75:阻擋層 72、72A、72B、72C、72D、116A、116B、116C:導電線 73:金屬層 80:硬罩幕圖案 82:光阻圖案/光阻 86、100、104:溝渠 90:介電層/鐵電層 92:通道層 92A:第一子層 92B:第二子層 98A、98B:介電材料 102:隔離柱 106、108:導電柱 110:導電接觸件/接觸件 112、114:導電接觸件 118:光阻 200、200A、200B:記憶體裝置 202:記憶單元 206:箭頭 302:閘極介電層 304:閘極電極 306:源極/汲極區 308:閘極間隙壁 310:第一層間介電質（ILD） 312:第二ILD 314:源極/汲極接觸件 316:閘極接觸件 320:內連結構 322:導電特徵 B-B’、C-C’:參考橫截面/橫截面/線 D-D’:橫截面/線 E-E’:線
結合附圖閱讀以下詳細說明，將最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A至圖1C示出根據本揭露的一些實施例的記憶體裝置的簡化透視圖、電路圖及俯視圖。
圖2至圖27E示出根據本揭露的一些實施例的製造記憶體裝置的方法的各種視圖。
圖28示出根據本揭露的一些其他實施例的記憶體裝置的簡化透視圖。
圖29示出根據本揭露的一些其他實施例的記憶體裝置的簡化透視圖。
52:介電層
72:導電線
90:介電層/鐵電層
92:通道層
98A、98B:介電材料
102:隔離柱
106、108:導電柱
200:記憶體裝置
202:記憶單元
206:箭頭
B-B’、C-C’:參考橫截面/橫截面/線
D-D’:橫截面/線

Claims (20)

  1. 一種裝置，包括： 介電層，具有第一表面及與所述第一表面相對的第二表面； 導電層，設置於所述介電層的所述第一表面上； 電極層，設置於所述介電層的所述第二表面上；以及 氧化物半導體層，設置於所述介電層的所述第二表面與所述電極層的中間，其中所述氧化物半導體層包含由式1表示的材料： Inx Sny Tiz Mm On [式1] 其中在式1中，0＜x＜1、0≤y＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M表示至少一種金屬。
  2. 如請求項1所述的裝置，其中所述氧化物半導體層包括：包含由式1表示的所述材料的第一子層及包含由式1表示的所述材料的第二子層，且所述第一子層與所述第二子層具有由式1表示的所述材料的不同組成比率。
  3. 如請求項2所述的裝置，其中所述第一子層為晶體層且所述第二子層為非晶層。
  4. 如請求項1所述的裝置，其中所述金屬M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag及W中的至少一種。
  5. 如請求項1所述的裝置，其中式1中的x、y及m之總和（x+y+m）小於z。
  6. 如請求項1所述的裝置，其中所述介電層包含鐵電材料，且所述鐵電材料為氧化鉿、氧化鉿鋯或摻雜矽的氧化鉿。
  7. 一種記憶體裝置，包括： 多層堆疊，設置於基底上且包括交替堆疊的多個導電層與多個介電層； 多個介電柱，設置於所述基底上且穿透過所述多層堆疊； 通道層，位於所述多個介電柱的側表面上，其中所述通道層包含由式1表示的材料： Inx Sny Tiz Mm On [式1] 其中在式1中，0＜x＜1、0≤y＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M表示至少一種金屬；以及 鐵電層，設置於所述通道層與所述多個導電層及所述多個介電層中的每一者之間。
  8. 如請求項7所述的記憶體裝置，其中所述通道層包括：包含由式1表示的所述材料的第一子層及第二子層，所述第一子層與所述鐵電層接觸，且所述第二子層與所述多個介電柱接觸。
  9. 如請求項8所述的記憶體裝置，其中所述第一子層與所述第二子層具有由式1表示的所述材料的不同組成比率。
  10. 如請求項8所述的記憶體裝置，其中所述第一子層為晶體層且所述第二子層為非晶層。
  11. 如請求項10所述的記憶體裝置，其中於所述第一子層與所述第二子層的中間存在介面。
  12. 如請求項8所述的記憶體裝置，其中所述第一子層的厚度不同於所述第二子層的厚度。
  13. 如請求項7所述的記憶體裝置，其中所述金屬M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag及W中的至少一種。
  14. 如請求項7所述的記憶體裝置，其中式1中的x、y及m之總和（x+y+m）小於z。
  15. 一種形成記憶體裝置的方法，包括： 在基底上形成多層堆疊，其中所述多層堆疊包括交替堆疊的多個介電層與多個導電層，且具有穿透過所述多層堆疊的溝渠； 在所述溝渠的側壁上形成鐵電層，其中所述鐵電層覆蓋所述多個介電層的側壁及所述多個導電層的側壁；以及 在所述鐵電層上形成通道層，其中所述通道層包含由式1表示的材料： Inx Sny Tiz Mm On [式1] 其中在式1中，0＜x＜1、0≤y＜1、0＜z＜1、0＜m＜1、0＜n＜1，且M表示至少一種金屬；以及 形成穿透過所述多層堆疊的多個介電柱。
  16. 如請求項15所述的方法，其中形成所述通道層包括： 形成設置於所述鐵電層上且與所述鐵電層接觸的第一子層；以及 形成設置於所述第一子層上且與所述第一子層接觸的第二子層，其中所述多個介電柱被形成為接觸所述第二子層。
  17. 如請求項16所述的方法，其中所述第一子層被形成為晶體層，且所述第二子層被形成為非晶層。
  18. 如請求項15所述的方法，其中形成所述多個介電柱包括：形成填充所述溝渠的介電材料；以及對所述介電材料進行圖案化以形成所述多個介電柱及將所述多個介電柱隔開的第二溝渠。
  19. 如請求項18所述的方法，更包括： 在所述第二溝渠中形成多個隔離柱； 對所述多個介電柱進行圖案化，以在所述多個隔離柱的側面上形成第三溝渠；以及 在所述第三溝渠中形成多個導電柱。
  20. 如請求項15所述的方法，其中所述金屬M是Sc、V、Cr、Cu、Y、Nb、Ru、Ag及W中的至少一種。
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