KR102546686B1 - 가변 저항 메모리 장치 - Google Patents

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Abstract

가변 저항 메모리 장치는, 기판 상에 제1 방향으로 연장되고 제2 방향으로 서로 이격되는 한 쌍의 제1 도전 라인들, 상기 제1 방향 및 상기 제2 방향은 상기 기판의 상면에 평행하고 서로 교차하는 것, 상기 한 쌍의 제1 도전 라인들 사이에서 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되는 제2 도전 라인, 및 상기 제2 도전 라인을 사이에 두고 상기 제2 방향으로 서로 이격되는 한 쌍의 메모리 셀들을 포함한다. 상기 한 쌍의 메모리 셀들의 각각은 상기 한 쌍의 제1 도전 라인들의 각각과 상기 제2 도전 라인 사이에 개재되고, 상기 한 쌍의 메모리 셀들의 각각은 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함한다.

Description

가변 저항 메모리 장치{Variable resistance memory device}
본 발명은 가변 저항 메모리 장치에 대한 것으로, 보다 상세하게는 3차원으로 배열된 메모리 셀들을 갖는 가변 저항 메모리 장치에 대한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 더하여, 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 집적도가 증가되고 제조가 용이한 가변 저항 메모리 장치 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 가변 저항 메모리 장치는, 기판 상에 제1 방향으로 연장되고 제2 방향으로 서로 이격되는 한 쌍의 제1 도전 라인들, 상기 제1 방향 및 상기 제2 방향은 상기 기판의 상면에 평행하고 서로 교차하는 것; 상기 한 쌍의 제1 도전 라인들 사이에서 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되는 제2 도전 라인; 및 상기 제2 도전 라인을 사이에 두고 상기 제2 방향으로 서로 이격되는 한 쌍의 메모리 셀들을 포함할 수 있다. 상기 한 쌍의 메모리 셀들의 각각은 상기 한 쌍의 제1 도전 라인들의 각각과 상기 제2 도전 라인 사이에 개재되고, 상기 한 쌍의 메모리 셀들의 각각은 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함할 수 있다.
본 발명에 따른 가변 저항 메모리 장치는, 기판 상에 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 도전 라인; 상기 제1 도전 라인의 일 측에 상기 제1 방향을 따라 교대로 배치되는 메모리 셀들 및 매립 절연 패턴들; 및 상기 메모리 셀들에 각각 연결되는 제2 도전 라인들을 포함할 수 있다. 상기 제2 도전 라인들의 각각은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 도전 라인으로부터 이격될 수 있다. 상기 제2 도전 라인들은 상기 기판의 상기 상면으로부터 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되고, 상기 제1 방향을 따라 서로 이격될 수 있다.
본 발명의 개념에 따르면, 집적도가 증가된 가변 저항 메모리 장치가 용이하게 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 단위 메모리 셀들을 각각 나타내는 개념도들이다.
도 3은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 평면도이다. 도 4는 도 3의 I-I'에 따라 자른 단면도이고, 도 5는 도 3의 II-II'에 따라 자른 단면도이다.
도 6은 도 4의 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다.
도 7a 내지 도 11a는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 평면도들이다. 도 7b 내지 도 11b는 각각 도 7a 내지 도 11a의 I-I'에 따라 자른 단면도들이고, 도 7c 내지 도 11c는 각각 도 7a 내지 도 11a의 II-II'에 따라 자른 단면도들이다.
도 12는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 나타내는 도면으로, 도 3의 I-I'에 대응하는 단면도이다.
도 13은 도 12의 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다.
도 14 내지 도 18은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 19는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 나타내는 도면으로, 도 3의 I-I'에 대응하는 단면도이다.
도 20은 도 19의 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다.
도 21 및 도 22는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 23은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 평면도이다. 도 24는 도 23의 I-I'에 따라 자른 단면도이이다.
도 25는 도 24의 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다.
도 26a는 본 발명의 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 평면도이다. 도 26b는 도 26a의 I-I'에 따라 자른 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치를 개략적으로 나타내는 사시도이다.
도 1을 참조하면, 제1 도전 라인들(CL1), 및 상기 제1 도전 라인들(CL1)을 가로지르는 제2 도전 라인들(CL2)이 제공될 수 있다. 상기 제1 도전 라인들(CL1)은 제1 방향(D1)으로 연장될 수 있다. 상기 제1 도전 라인들(CL1)은 상기 제2 도전 라인들(CL2)의 일 측에 제공되는 제1 서브 도전 라인들(CL1a), 및 상기 제2 도전 라인들(CL2)의 타 측에 제공되는 제2 서브 도전 라인들(CL1b)을 포함할 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 상기 제1 서브 도전 라인들(CL1a)로부터 이격될 수 있다. 상기 제1 서브 도전 라인들(CL1a)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)에 수직한 제3 방향(D3)으로 서로 이격될 수 있고, 상기 제2 서브 도전 라인들(CL1b)도 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에 배치될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제3 방향(D3)으로 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다.
상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 메모리 셀들(MC)이 제공될 수 있다. 상기 메모리 셀들(MC)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1), 및 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 제1 메모리 셀들(MC1)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 서로 이격되도록 배열될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각은 대응하는 제1 서브 도전 라인(CL1a)과 대응하는 제2 도전 라인(CL2)에 연결될 수 있다. 상기 제2 메모리 셀들(MC2)은 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 서로 이격되도록 배열될 수 있다. 상기 제2 메모리 셀들(MC2)의 각각은 대응하는 제2 서브 도전 라인(CL1b)과 대응하는 제2 도전 라인(CL2)에 연결될 수 있다. 상기 제2 메모리 셀들(MC2)은 상기 제2 방향(D2)을 따라 상기 제1 메모리 셀들(MC1)로부터 이격될 수 있다.
상기 메모리 셀들(MC)의 각각은 가변 저항 요소(VR) 및 선택 요소(SW)를 포함할 수 있다. 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 상기 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 이에 연결된 한 쌍의 도전 라인들(CL1, CL2) 사이에서 서로 직렬로 연결될 수 있다. 일 예로, 상기 제1 메모리 셀들(MC1)의 각각에 포함된, 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제1 서브 도전 라인(CL1a)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. 상기 제2 메모리 셀들(MC2)의 각각에 포함된, 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제2 서브 도전 라인(CL1b)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 가변 저항 요소(VR)와 상기 선택 요소(SW) 사이에 개재되는 전극(E1)을 더 포함할 수 있다. 상기 전극(E1)에 대한 구체적인 설명은 도 2a 내지 도 2d를 참조하여 후술한다.
상기 제1 메모리 셀들(MC1)의 각각은 대응하는 제2 도전 라인(CL2)을 대칭축으로 하여 상기 제2 메모리 셀들(MC2)의 각각과 대칭될 수 있다. 일 예로, 상기 제1 메모리 셀들(MC1)의 각각의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀들(MC2)의 각각의 상기 가변 저항 요소(VR)는 상기 대응하는 제2 도전 라인(CL2)에 공통으로 연결될 수 있고, 상기 제1 메모리 셀들(MC1)의 각각의 상기 선택 요소(SW), 및 상기 제2 메모리 셀들(MC2)의 각각의 상기 선택 요소(SW)는 대응하는 제1 서브 도전 라인(CL1a) 및 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수 있다. 다른 예로, 도시된 바와 달리, 상기 제1 메모리 셀들(MC1)의 각각의 상기 선택 요소(SW), 및 상기 제2 메모리 셀들(MC2)의 각각의 상기 선택 요소(SW)가 상기 대응하는 제2 도전 라인(CL2)에 공통으로 연결될 수 있고, 상기 제1 메모리 셀들(MC1)의 각각의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀들(MC2)의 각각의 상기 가변 저항 요소(VR)가 대응하는 제1 서브 도전 라인(CL1a) 및 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수도 있다. 상기 제1 메모리 셀들(MC1)의 각각 및 이에 연결된 제1 서브 도전 라인(CL1a)은 대응하는 제2 도전 라인(CL2)을 대칭축으로 하여 상기 제2 메모리 셀들(MC2)의 각각 및 이에 연결된 제2 서브 도전 라인(CL1b)과 대칭될 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 단위 메모리 셀들을 각각 나타내는 개념도들이다.
도 2a 내지 도 2d를 참조하면, 서로 교차하는 제1 도전 라인(CL1)과 제2 도전 라인(CL2) 사이에 메모리 셀(MC)이 제공될 수 있다. 상기 메모리 셀(MC)은 상기 제1 및 제2 도전 라인들(CL1, CL2) 사이에서 서로 직렬로 연결되는 가변 저항 요소(VR) 및 선택 요소(SW)를 포함할 수 있다. 상기 가변 저항 요소(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상기 선택 요소(SW)는 다이오드이거나 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 상기 선택 요소(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다.
일부 실시예들에 따르면, 도 2a에 도시된 바와 같이, 상기 메모리 셀(MC)은 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW) 사이의 제1 전극(E1)을 더 포함할 수 있다. 상기 제1 전극(E1)은 상기 가변 저항 요소(VR)와 상기 선택 요소(SW)를 전기적으로 연결할 수 있고, 상기 가변 저항 요소(VR)와 상기 선택 요소(SW)의 직접적인 접촉을 방지할 수 있다. 다른 실시예들에 따르면, 도 2b에 도시된 바와 같이, 상기 메모리 셀(MC)은 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW) 사이의 상기 제1 전극(E1), 및 상기 가변 저항 요소(VR)와 상기 제2 도전 라인(CL2) 사이의 제2 전극(E2)을 더 포함할 수 있다. 상기 제2 전극(E2)은 상기 가변 저항 요소(VR)를 사이에 두고 상기 제1 전극(E1)으로부터 이격될 수 있다. 상기 제2 전극(E2)은 상기 가변 저항 요소(VR)와 상기 제2 도전 라인(CL2)을 전기적으로 연결할 수 있다. 또 다른 실시예들에 따르면, 도 2c에 도시된 바와 같이, 상기 메모리 셀(MC)은 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW) 사이의 상기 제1 전극(E1), 및 상기 선택 요소(SW)와 상기 제1 도전 라인(CL1) 사이의 제3 전극(E3)을 더 포함할 수 있다. 상기 제3 전극(E3)은 상기 선택 요소(SW)를 사이에 두고 상기 제1 전극(E1)으로부터 이격될 수 있다. 상기 제3 전극(E3)은 상기 선택 요소(SW)와 상기 제1 도전 라인(CL1)을 전기적으로 연결할 수 있다. 또 다른 실시예들에 따르면, 도 2d에 도시된 바와 같이, 상기 메모리 셀(MC)은 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW) 사이의 상기 제1 전극(E1), 상기 가변 저항 요소(VR)와 상기 제2 도전 라인(CL2) 사이의 상기 제2 전극(E2), 및 상기 선택 요소(SW)와 상기 제1 도전 라인(CL1) 사이의 상기 제3 전극(E3)을 더 포함할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 평면도이다. 도 4는 도 3의 I-I'에 따라 자른 단면도이고, 도 5는 도 3의 II-II'에 따라 자른 단면도이다. 도 6은 도 4의 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다.
도 3 내지 도 6을 참조하면, 기판(100) 상에 적층 구조체(SS)가 제공될 수 있다. 상기 기판(100)은 반도체 기판을 포함할 수 있다. 상기 기판(100)은 상기 반도체 기판 상에 형성된 박막을 더 포함할 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 적층 구조체(SS)는 상기 기판(100)의 상면(100u)에 평행한 제1 방향(D1)으로 연장될 수 있다. 분리 절연 패턴들(130)이 상기 기판(100) 상에 상기 적층 구조체(SS)의 양 측에 각각 제공될 수 있다. 상기 분리 절연 패턴들(130)은 상기 적층 구조체(SS)의 양 측면들(SS_S)을 각각 덮을 수 있다. 상기 분리 절연 패턴들(130)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 기판(100)의 상기 상면(100u)에 평행하고 상기 제1 방향(D1)에 교차하는 제2 방향(D2)을 따라 서로 이격될 수 있다. 상기 분리 절연 패턴들(130)은 상기 적층 구조체(SS)를 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 적층 구조체(SS)는 상기 분리 절연 패턴들(130)의 각각을 사이에 두고 이웃하는 적층 구조체(SS)로부터 이격될 수 있다. 상기 분리 절연 패턴들(130)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 기판(100)의 상기 상면(100u)에 수직한 제3 방향(D3)을 따라 교대로 적층되는 절연막들(110) 및 제1 도전 라인들(CL1)을 포함할 수 있다. 상기 제1 도전 라인들(CL1) 중 한 쌍의 제1 도전 라인들(CL1)이 상기 절연막들(110)의 각각 상에 배치될 수 있다. 상기 한 쌍의 제1 도전 라인들(CL1)은 상기 절연막들(110)의 각각 상에서 상기 제2 방향(D2)으로 서로 이격될 수 있고, 상기 절연막들(110) 중, 상기 제3 방향(D3)으로 서로 이웃하는 절연막들(110) 사이에 개재될 수 있다. 상기 절연막들(110) 중 최하층의 절연막(110)은 상기 제1 도전 라인들(CL1) 중 최하층의 제1 도전 라인들(CL1)과 상기 기판(100) 사이에 개재될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
상기 제1 도전 라인들(CL1)은 상기 제1 방향(D1)으로 연장될 수 있다. 상기 제1 도전 라인들(CL1)은 제1 서브 도전 라인들(CL1a) 및 제2 서브 도전 라인들(CL1b)을 포함할 수 있다. 상기 제1 서브 도전 라인들(CL1a)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제1 서브 도전 라인들(CL1a)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제2 방향(D2)을 따라 상기 제1 서브 도전 라인들(CL1a)로부터 이격될 수 있다. 상기 분리 절연 패턴들(130) 중 하나는, 상기 제1 서브 도전 라인들(CL1a)의 측면들, 및 상기 제1 서브 도전 라인들(CL1a) 사이에 개재하는 상기 절연막들(110)의 측면들을 덮을 수 있다. 상기 분리 절연 패턴들(130) 중 다른 하나는, 상기 제2 서브 도전 라인들(CL1b)의 측면들, 및 상기 제2 서브 도전 라인들(CL1b) 사이에 개재하는 상기 절연막들(110)의 측면들을 덮을 수 있다. 상기 절연막들(110)의 각각 상의 상기 한 쌍의 제1 도전 라인들(CL1)은 상기 제1 서브 도전 라인들(CL1a) 중 하나, 및 상기 제2 서브 도전 라인들(CL1b) 중 하나를 포함할 수 있다.
상기 적층 구조체(SS)는 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에 배치되는 제2 도전 라인들(CL2)을 포함할 수 있다. 상기 제2 도전 라인들(CL2)은 상기 기판(100)의 상기 상면(100u)으로부터 상기 제3 방향(D3)을 따라 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2)은 상기 제1 서브 도전 라인들(CL1a) 및 상기 제2 서브 도전 라인들(CL1b)을 가로지를 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 절연막들(110)을 관통할 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 제2 도전 라인들(CL2)은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 상기 절연막들(110)은 일 예로, 실리콘 질화물을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에 배치되는 매립 절연 패턴들(120)을 포함할 수 있다. 상기 매립 절연 패턴들(120)은 상기 기판(100)의 상기 상면(100u)으로부터 상기 제3 방향(D3)을 따라 연장될 수 있고, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 제2 도전 라인들(CL2) 및 상기 매립 절연 패턴들(120)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에서 상기 제1 방향(D1)을 따라 교대로 배열될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 매립 절연 패턴들(120) 중, 상기 제1 방향(D1)으로 서로 이웃하는 매립 절연 패턴들(120) 사이에 개재될 수 있다. 상기 매립 절연 패턴들(120)의 각각은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에서 상기 제2 방향(D2)으로 연장되어 상기 제1 서브 도전 라인들(CL1a)의 측면들 및 상기 제2 서브 도전 라인들(CL1b)의 측면들과 접할 수 있다. 상기 매립 절연 패턴들(120)의 각각은 상기 절연막들(110)을 관통할 수 있다. 상기 매립 절연 패턴들(120)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
상기 적층 구조체(SS)는 상기 제1 도전 라인들(CL1)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1), 및 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다. 상기 제1 메모리 셀들(MC1)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 제1 메모리 셀들(MC1) 중, 상기 제1 방향(D1)으로 서로 이격되는 제1 메모리 셀들(MC1)은 상기 제2 도전 라인들(CL2)에 각각 연결될 수 있고, 상기 제1 서브 도전 라인들(CL1a) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제1 방향(D1)으로 서로 이격되는 상기 제1 메모리 셀들(MC1)은 이들 사이에 개재되는 상기 매립 절연 패턴들(120)에 의해 서로 분리될 수 있다. 상기 제1 메모리 셀들(MC1) 중, 상기 제3 방향(D3)으로 서로 이격되는 제1 메모리 셀들(MC1)은 상기 제1 서브 도전 라인들(CL1a)에 각각 연결될 수 있고, 상기 제2 도전 라인들(CL2) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제3 방향(D3)으로 서로 이격되는 상기 제1 메모리 셀들(MC1)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다.
상기 제2 메모리 셀들(MC2)은 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 서로 이격될 수 있다. 상기 제2 메모리 셀들(MC2) 중, 상기 제1 방향(D1)으로 서로 이격되는 제2 메모리 셀들(MC2)은 상기 제2 도전 라인들(CL2)에 각각 연결될 수 있고, 상기 제2 서브 도전 라인들(CL1b) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제1 방향(D1)으로 서로 이격되는 상기 제2 메모리 셀들(MC2)은 이들 사이에 개재되는 상기 매립 절연 패턴들(120)에 의해 서로 분리될 수 있다. 상기 제2 메모리 셀들(MC2) 중, 상기 제3 방향(D3)으로 서로 이격되는 제2 메모리 셀들(MC2)은 상기 제2 서브 도전 라인들(CL1b)에 각각 연결될 수 있고, 상기 제2 도전 라인들(CL2) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제3 방향(D3)으로 서로 이격되는 상기 제2 메모리 셀들(MC2)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제2 메모리 셀들(MC2)은 상기 제2 방향(D2)을 따라 상기 제1 메모리 셀들(MC1)로부터 이격될 수 있다.
상기 메모리 셀들(MC)의 각각은 가변 저항 요소(VR), 선택 요소(SW), 및 이들 사이에 개재되는 제1 전극(E1)을 포함할 수 있다. 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 및 상기 제1 전극(E1)은 상기 기판(100)의 상기 상면(100u)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 배열될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 매립 절연 패턴들(120) 사이, 및 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110) 사이에 국소적으로 제공될 수 있다. 이에 따라, 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 및 상기 제1 전극(E1)은 상기 한 쌍의 매립 절연 패턴들(120) 사이, 및 상기 한 쌍의 절연막들(110) 사이에서 상기 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 상기 제1 메모리 셀들(MC1)의 각각에 포함된, 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제1 서브 도전 라인(CL1a)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다. 상기 제2 메모리 셀들(MC2)의 각각에 포함된, 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)는 대응하는 제2 서브 도전 라인(CL1b)과 대응하는 제2 도전 라인(CL2) 사이에서 직렬로 연결될 수 있다.
상기 메모리 셀들(MC)은 대응하는 제2 도전 라인(CL2)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 메모리 셀들(MC)을 포함할 수 있다. 상기 한 쌍의 메모리 셀들(MC)은 상기 제1 메모리 셀들(MC1) 중 하나, 및 상기 제2 메모리 셀들(MC2) 중 하나를 포함할 수 있다. 상기 한 쌍의 메모리 셀들(MC)은 상기 대응하는 제2 도전 라인(CL2)에 공통적으로 연결될 수 있고, 대응하는 제1 서브 도전 라인(CL1a) 및 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수 있다. 상기 대응하는 제2 도전 라인(CL2), 및 이에 연결된 상기 한 쌍의 메모리 셀들(MC)은 대응하는 매립 절연 패턴(120)의 일 면 상에 상기 제2 방향(D2)을 따라 배열될 수 있다. 일 예로, 상기 대응하는 제2 도전 라인(CL2), 및 이에 연결된 상기 한 쌍의 메모리 셀들(MC)은 상기 매립 절연 패턴들(120) 중, 상기 제1 방향(D1)으로 서로 인접하는 매립 절연 패턴들(120) 사이에서 상기 제2 방향(D2)을 따라 배열될 수 있다.
상기 한 쌍의 메모리 셀들(MC)은 상기 대응하는 제2 도전 라인(CL2)을 대칭축으로 하여 서로 대칭될 수 있다. 일 예로, 상기 제1 메모리 셀(MC1)의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀(MC2)의 상기 가변 저항 요소(VR)는 상기 대응하는 제2 도전 라인(CL2)에 공통적으로 연결될 수 있고, 상기 제1 메모리 셀(MC1)의 상기 선택 요소(SW), 및 상기 제2 메모리 셀(MC2)의 상기 선택 요소(SW)는 상기 대응하는 제1 서브 도전 라인(CL1a) 및 상기 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수 있다. 다른 예로, 도시된 바와 달리, 상기 제1 메모리 셀(MC1)의 상기 선택 요소(SW), 및 상기 제2 메모리 셀(MC2)의 상기 선택 요소(SW)가 상기 대응하는 제2 도전 라인(CL2)에 공통적으로 연결될 수 있고, 상기 제1 메모리 셀(MC1)의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀(MC2)의 상기 가변 저항 요소(VR)가 상기 대응하는 제1 서브 도전 라인(CL1a) 및 상기 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수도 있다. 상기 제1 메모리 셀(MC1) 및 이에 연결된 상기 제1 서브 도전 라인(CL1a)은 상기 대응하는 제2 도전 라인(CL2)을 대칭축으로 하여 상기 제2 메모리 셀(MC2) 및 이에 연결된 상기 제2 서브 도전 라인(CL1b)과 대칭될 수 있다.
상기 가변 저항 요소(VR)는 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 요소(VR)는 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 가변 저항 요소(VR)는 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 가변 저항 요소(VR)는 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 요소(VR)는 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적으로 적층된 초격자 구조(예를 들어, GeTe층과 SbTe층이 반복적으로 적층된 구조)를 가질 수 있다. 다른 실시예들에 따르면, 상기 가변 저항 요소(VR)는 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중 적어도 하나를 포함할 수 있다. 상기 가변 저항 요소(VR)는 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
일부 실시예들에 따르면, 상기 선택 요소(SW)는 다이오드일 수 있다. 이 경우, 상기 선택 요소(SW)는 서로 다른 도전형을 갖는 제1 접합패턴(115a) 및 제2 접합패턴(115b)을 포함할 수 있다. 상기 제1 접합패턴(115a)은 제1 도전형을 가질 수 있고, 상기 제2 접합패턴(115b)은 상기 제1 도전형과 다른 제2 도전형을 가질 수 있다. 상기 제1 도전형이 P형인 경우 상기 제2 도전형은 N형일 수 있고, 이와 달리, 상기 제1 도전형이 N형인 경우 상기 제2 도전형은 P형일 수 있다. 상기 제2 접합패턴(115b)은 상기 제2 도전형의 불순물을 포함할 수 있다. 상기 제1 접합패턴(115a)은 상기 제1 도전형의 불순물 및 상기 제2 도전형의 불순물을 포함하되, 상기 제1 접합패턴(115a) 내에서 상기 제1 도전형의 불순물 농도는 상기 제2 도전형의 불순물 농도보다 클 수 있다. 일 예로, 상기 선택 요소(SW)는 정류 특성을 갖는 실리콘 다이오드 또는 산화물 다이오드일 수 있다. 상기 선택 요소(SW)는 P-Si과 N-Si이 접합된 실리콘 다이오드로 구성되거나, 또는, P-NiOx와 N-TiOx가 접합되거나 P-CuOx와 N-TiOx가 접합된 산화물 다이오드로 구성될 수 있다.
일부 실시예들에 따르면, 상기 제1 전극(E1)은 금속을 포함할 수 있다. 일 예로, 상기 제1 전극(E1)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 다른 실시예들에 따르면, 상기 제1 전극(E1)은 금속 실리사이드를 포함할 수 있다.
본 발명의 개념에 따르면, 상기 적층 구조체(SS)는 상기 제1 서브 도전 라인들(CL1a), 상기 제1 서브 도전 라인들(CL1a)로부터 이격되는 상기 제2 서브 도전 라인들(CL1b), 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 서브 도전 라인들(CL1b) 사이에서 상기 기판(100)의 상기 상면(100u)에 수직한 방향(일 예로, 상기 제3 방향(D3))으로 연장되는 상기 제2 도전 라인들(CL2), 및 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2)의 교차점들 및 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 상기 메모리 셀들(MC)을 포함할 수 있다. 상기 제2 도전 라인들(CL2)이 상기 제3 방향(D3)으로 연장됨에 따라, 상기 메모리 셀들(MC)을 상기 기판(100)의 상기 상면(100u)에 수직하게 적층하는 것이 용이할 수 있다. 더하여, 상기 메모리 셀들(MC)의 각각은 상기 기판(100)의 상기 상면(100u)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 수평적으로 배열되는 상기 가변 저항 요소(VR) 및 상기 선택 요소(SW)를 포함할 수 있다. 이 경우, 상기 메모리 셀들(MC)의 형성이 용이할 수 있다.
도 7a 내지 도 11a는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 평면도들이다. 도 7b 내지 도 11b는 각각 도 7a 내지 도 11a의 I-I'에 따라 자른 단면도들이고, 도 7c 내지 도 11c는 각각 도 7a 내지 도 11a의 II-II'에 따라 자른 단면도들이다.
도 7a 내지 도 7c를 참조하면, 기판(100) 상에 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)는 상기 기판(100)의 상면(100u) 상에 적층되는 절연막들(110) 및 희생막들(115)을 포함할 수 있다. 상기 절연막들(110) 및 상기 희생막들(115)은 상기 기판(100)의 상기 상면(100u)에 수직한 상기 제3 방향(D3)을 따라 교대로 그리고 반복적으로 적층될 수 있다. 상기 절연막들(110) 중 최하층의 절연막(110)은 상기 희생막들(115) 중 최하층의 희생막(115)과 상기 기판(100) 사이에 개재될 수 있으나, 본 발명의 개념은 이에 한정되지 않는다. 상기 희생막들(115)은 제2 도전형의 불순물이 도핑된 실리콘을 포함하거나 상기 제2 도전형의 불순물이 도핑된 금속 산화물을 포함할 수 있다. 상기 절연막들(110)은 상기 희생막들(115)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 상기 절연막들(110)은, 일 예로, 실리콘 질화물을 포함할 수 있다.
매립 절연 패턴들(120)이 상기 박막 구조체(TS) 내에 형성될 수 있다. 상기 매립 절연 패턴들(120)은 상기 박막 구조체(TS) 내에서 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 제2 방향(D2)으로 연장될 수 있다. 상기 매립 절연 패턴들(120)의 각각은 상기 박막 구조체(TS)를 관통하여 상기 기판(100)의 상기 상면(100u)에 접할 수 있다. 상기 매립 절연 패턴들(120)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS)를 관통하는 관통 홀들(120H)을 형성하는 것, 상기 박막 구조체(TS) 상에 상기 관통 홀들(120H)을 채우는 매립 절연막을 형성하는 것, 및 상기 박막 구조체(TS)의 상면이 노출될 때까지 상기 매립 절연막을 평탄화하는 것을 포함할 수 있다. 상기 관통 홀들(120H)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 매립 절연 패턴들(120)이 형성될 영역을 정의하는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다. 상기 관통 홀들(120H)은 상기 제1 방향(D1)으로 서로 이격될 수 있고, 상기 관통 홀들(120H)의 각각은 상기 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 상기 관통 홀들(120H)의 각각은 상기 기판(100)의 상기 상면(100u)을 노출할 수 있다. 상기 매립 절연막이 평탄화됨에 따라, 상기 매립 절연 패턴들(120)이 상기 관통 홀들(120H) 내에 국소적으로 형성될 수 있다. 상기 매립 절연 패턴들(120)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
도 8a 내지 도 8c를 참조하면, 한 쌍의 트렌치들(130T)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 한 쌍의 트렌치들(130T)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 한 쌍의 트렌치들(130T)은 상기 매립 절연 패턴들(120)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 한 쌍의 트렌치들(130T)의 각각은 상기 박막 구조체(TS)의 상기 절연막들(110) 및 상기 희생막들(115)의 측면들을 노출할 수 있고, 상기 기판(100)의 상기 상면(100u)을 노출할 수 있다. 상기 트렌치들(130T)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 트렌치들(130T)이 형성될 영역을 정의하는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다.
상기 트렌치들(130T)의 각각에 의해 노출된, 상기 희생막들(115)의 상기 측면들이 리세스됨에 따라, 제1 리세스 영역들(R1)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제1 리세스 영역들(R1)을 형성하는 것은, 일 예로, 상기 절연막들(110), 상기 매립 절연 패턴들(120), 및 상기 기판(100)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생막들(115)을 식각하는 것을 포함할 수 있다. 상기 제1 리세스 영역들(R1)은 상기 트렌치들(130T)의 각각으로부터 수평적으로 연장될 수 있다. 상기 제1 리세스 영역들(R1)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제1 리세스 영역들(R1)의 각각은 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110) 사이에 형성될 수 있다. 상기 제1 리세스 영역들(R1)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 매립 절연 패턴들(120)의 측면들, 및 상기 매립 절연 패턴들(120) 사이의 상기 희생막(115)의 측면을 노출할 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 제1 리세스 영역들(R1)에 의해 노출된 상기 희생막들(115)의 부분들이 제1 도전형의 불순물로 도핑될 수 있다. 이에 따라, 상기 희생막들(115)의 각각의 일 측에 제1 접합패턴(115a)이 형성될 수 있다. 상기 제1 도전형의 불순물은 상기 제2 도전형의 불순물과 다를 수 있다. 상기 희생막들(115)은 상기 제2 도전형의 불순물을 포함할 수 있고, 상기 제1 접합패턴(115a)은 상기 희생막들(115)의 각각의 일부에 상기 제1 도전형의 불순물을 도핑함으로써 형성될 수 있다. 이에 따라, 상기 제1 접합패턴(115a)은 상기 제1 도전형의 불순물 및 상기 제2 도전형의 불순물을 포함할 수 있다. 상기 제1 접합패턴(115a) 내에서 상기 제1 도전형의 불순물 농도는 상기 제2 도전형의 불순물 농도보다 클 수 있다.
상기 제1 접합패턴(115a)이 형성된 후, 제1 도전 라인들(CL1)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있다. 상기 제1 도전 라인들(CL1)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 제1 리세스 영역들(R1)을 채우고 상기 트렌치들(130T)의 적어도 일부를 채우는 제1 도전막을 형성하는 것, 및 상기 트렌치들(130T)로부터 상기 제1 도전막을 제거하는 것을 포함할 수 있다. 상기 제1 도전막은 금속(예를 들어, 구리, 텅스텐, 또는 알루미늄) 및/또는 금속 질화물(예를 들어, 탄탈륨 질화물, 티타늄 질화물, 또는 텅스텐 질화물)을 포함할 수 있다. 상기 제1 도전막을 제거하는 것은, 상기 박막 구조체(TS)의 상면 및 상기 트렌치들(130T)의 각각의 내면이 노출될 때까지 상기 제1 도전막을 식각하는 것을 포함할 수 있다. 상기 제1 도전막이 식각됨에 따라, 상기 제1 도전 라인들(CL1)이 상기 제1 리세스 영역들(R1) 내에 국소적으로 형성될 수 있다. 상기 제1 도전 라인들(CL1)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 매립 절연 패턴들(120)의 측면들, 및 상기 매립 절연 패턴들(120) 사이의 상기 제1 접합패턴(115a)의 측면과 접할 수 있다.
상기 제1 도전 라인들(CL1)은 제1 서브 도전 라인들(CL1a) 및 제2 서브 도전 라인들(CL1b)을 포함할 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 매립 절연 패턴들(120)을 사이에 두고 상기 제2 방향(D2)을 따라 상기 제1 서브 도전 라인들(CL1a)로부터 이격될 수 있다. 상기 제1 서브 도전 라인들(CL1a)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제1 서브 도전 라인들(CL1a)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제3 방향(D3)으로 서로 이격될 수 있다. 상기 제2 서브 도전 라인들(CL1b)은 이들 사이에 개재되는 상기 절연막들(110)에 의해 서로 분리될 수 있다. 상기 제1 서브 도전 라인들(CL1a) 및 상기 제2 서브 도전 라인들(CL1b)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 매립 절연 패턴들(120)의 측면들, 및 상기 매립 절연 패턴들(120) 사이의 상기 제1 접합패턴(115a)의 측면과 접할 수 있다.
분리 절연 패턴들(130)이 상기 트렌치들(130T) 내에 각각 형성될 수 있다. 상기 분리 절연 패턴들(130)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 트렌치들(130T)을 채우는 분리 절연막을 형성하는 것, 및 상기 박막 구조체(TS)의 상면이 노출될 때까지 상기 분리 절연막을 평탄화하는 것을 포함할 수 있다. 상기 평탄화 공정에 의해, 상기 분리 절연 패턴들(130)은 상기 트렌치들(130T) 내에 국소적으로 형성될 수 있다. 상기 분리 절연 패턴들(130)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제1 도전 라인들(CL1)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 분리 절연 패턴들(130)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
도 10a 내지 도 10c를 참조하면, 수직 홀들(140H)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 수직 홀들(140H)은 상기 분리 절연 패턴들(130) 사이에서 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 수직 홀들(140H) 및 상기 매립 절연 패턴들(120)은 상기 제1 방향(D1)을 따라 교대로 배열될 수 있다. 상기 수직 홀들(140H)의 각각은 상기 박막 구조체(TS)의 상기 절연막들(110) 및 상기 희생막들(115)의 측면들을 노출할 수 있고, 상기 기판(100)의 상기 상면(100u)을 노출할 수 있다. 상기 수직 홀들(140H)의 각각은 상기 매립 절연 패턴들(120) 중, 상기 제1 방향(D1)으로 이웃하는 한 쌍의 매립 절연 패턴들(120)의 측면들을 노출할 수 있다. 상기 수직 홀들(140H)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 수직 홀들(140H)이 형성될 영역을 정의하는 마스크 패턴을 형성하는 것, 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 박막 구조체(TS)를 식각하는 것을 포함할 수 있다.
상기 수직 홀들(140H)의 각각에 의해 노출된, 상기 상기 희생막들(115)의 상기 측면들이 리세스됨에 따라, 제2 리세스 영역들(R2)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제2 리세스 영역들(R2)을 형성하는 것은, 일 예로, 상기 절연막들(110), 상기 매립 절연 패턴들(120), 및 상기 기판(100)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생막들(115)을 식각하는 것을 포함할 수 있다. 상기 제2 리세스 영역들(R2)은 상기 수직 홀들(140H)의 각각으로부터 수평적으로 연장될 수 있다. 상기 제2 리세스 영역들(R2)의 각각은 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110) 사이에 형성될 수 있고, 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 매립 절연 패턴들(120) 사이에 형성될 수 있다. 상기 제2 리세스 영역들(R2)의 각각은 대응하는 희생막(115)의 측면을 노출할 수 있다.
상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 희생막(115)의 일 측에 제1 전극(E1)이 형성될 수 있다. 일부 실시예들에 따르면, 상기 제1 전극(E1)을 형성하는 것은, 상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 희생막(115)의 상기 측면을 덮는 금속막을 형성하는 것, 열처리 공정을 수행하여 상기 희생막(115)의 상기 측면과 상기 금속막을 반응시키는 것, 및 상기 희생막(115)의 상기 측면과 반응하지 않은 상기 금속막의 잔부를 제거하는 것을 포함할 수 있다. 이 경우, 상기 제1 전극(E1)은 금속 실리사이드를 포함할 수 있다. 상기 금속과 반응하지 않은 상기 희생막(115)의 잔부는 제2 접합패턴(115b)으로 지칭될 수 있다. 상기 제2 접합패턴(115b)은 상기 제2 도전형을 불순물을 포함할 수 있다. 상기 제1 접합패턴(115a) 및 상기 제2 접합패턴(115b)은 선택 요소(SW)를 구성할 수 있고, 상기 제1 접합패턴(115a) 및 상기 제2 접합패턴(115b)은 각각 상기 제1 도전형 및 상기 제2 도전형을 가질 수 있다.
다른 실시예들에 따르면, 상기 제1 전극(E1)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 제2 리세스 영역들(R2)을 채우고 상기 수직 홀들(140H)의 각각의 적어도 일부를 채우는 금속막을 형성하는 것, 상기 수직 홀들(140H)의 각각으로부터 상기 금속막을 제거하는 것, 및 상기 제2 리세스 영역들(R2)의 각각 내에 상기 금속막이 원하는 두께로 남을 때까지 상기 금속막을 리세스하는 것을 포함할 수 있다. 이 경우, 상기 제1 전극(E1)은 금속을 포함할 수 있다. 상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 희생막(115)의 잔부는 상기 제2 접합패턴(115b)으로 지칭될 수 있다.
도 11a 내지 도 11c를 참조하면, 가변 저항 요소(VR)가 상기 제2 리세스 영역들(R2)의 각각 내에 형성될 수 있다. 상기 가변 저항 요소(VR)를 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 제2 리세스 영역들(R2)을 채우고 상기 수직 홀들(140H)의 각각의 적어도 일부를 채우는 가변 저항 물질막을 형성하는 것, 및 상기 수직 홀들(140H)의 각각으로부터 상기 가변 저항 물질막을 제거하는 것을 포함할 수 있다. 상기 가변 저항 물질막을 제거하는 것은, 상기 박막 구조체(TS)의 상면 및 상기 수직 홀들(140H)의 각각의 내면이 노출될 때까지 상기 가변 저항 물질막을 식각하는 것을 포함할 수 있다. 이에 따라, 상기 가변 저항 요소(VR)는 상기 제2 리세스 영역들(R2)의 각각 내에 국소적으로 형성될 수 있다. 상기 선택 요소(SW), 상기 제1 전극(E1), 및 상기 가변 저항 요소(VR)는 상기 기판(100)의 상기 상면(100u)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 수평적으로 배열될 수 있다. 상기 선택 요소(SW), 상기 제1 전극(E1), 및 상기 가변 저항 요소(VR)는 메모리 셀(MC)을 구성할 수 있다.
상기 선택 요소(SW) 및 상기 가변 저항 요소(VR)가 상기 기판(100)의 상기 상면(100u)에 수직하게 배열되는 경우, 상기 선택 요소(SW) 및 상기 가변 저항 요소(VR)는, 상기 기판(100)의 상기 상면(100u) 상에 선택 요소 물질막 및 가변 저항 물질막을 차례로 적층한 후, 상기 선택 요소 물질막 및 상기 가변 저항 물질막을 패터닝함으로써 형성될 수 있다. 반도체 소자의 집적도가 증가함에 따라, 상기 선택 요소(SW) 및 상기 가변 저항 요소(VR)를 형성하기 위한 패터닝 공정(일 예로, 포토 리소그래피 공정 및/또는 식각 공정)의 공정 난이도가 증가될 수 있다.
본 발명의 개념에 따르면, 상기 선택 요소(SW) 및 상기 가변 저항 요소(VR)는 상기 기판(100)의 상기 상면(100u) 상에 수평적으로 배열될 수 있다. 상기 선택 요소(SW)는 상기 절연막들(110) 사이의 상기 희생막들(115)에 불순물을 도핑함으로써 형성될 수 있고, 상기 가변 저항 요소(VR)는 상기 절연막들(110) 사이의 빈 영역들(즉, 상기 제2 리세스 영역들(R2))을 채우는 상기 가변 저항 물질막을 증착함으로써 형성될 수 있다. 이 경우, 상기 선택 요소(SW) 및 상기 가변 저항 요소(VR)를 형성하기 위한 별도의 포토 리소그래피 공정이 요구되지 않을 수 있고, 상기 선택 요소(SW) 및 상기 가변 저항 요소(VR)를 형성하기 위한 식각 공정의 공정 난이도가 감소할 수 있다. 즉, 상기 선택 요소(SW) 및 상기 가변 저항 요소(VR)를 포함하는 상기 메모리 셀(MC)의 형성이 용이할 수 있다.
제2 도전 라인들(CL2)이 상기 수직 홀들(140H) 내에 각각 형성될 수 있다. 상기 제2 도전 라인들(CL2)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 수직 홀들(140H)을 채우는 제2 도전막을 형성하는 것, 및 상기 박막 구조체(TS)의 상면이 노출될 때까지 상기 제2 도전막을 평탄화하는 것을 포함할 수 있다. 상기 제2 도전막은 금속 및/또는 금속 질화물을 포함할 수 있다. 상기 제2 도전막이 평탄화됨에 따라, 상기 제2 도전 라인들(CL2)은 상기 수직 홀들(140H) 내에 국소적으로 형성될 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 기판(100)의 상기 상면(100u)과 접할 수 있고, 상기 제3 방향(D3)으로 연장되어 상기 절연막들(110)의 측면들, 및 상기 절연막들(110) 사이의 상기 가변 저항 요소들(VR)의 측면들과 접할 수 있다. 상기 제2 도전 라인들(CL2)의 각각은 상기 매립 절연 패턴들(120) 중, 상기 제1 방향(D1)으로 이웃하는 한 쌍의 매립 절연 패턴들(120)의 측면들과 접할 수 있다.
도 12는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 나타내는 도면으로, 도 3의 I-I'에 대응하는 단면도이다. 도 13은 도 12의 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다. 설명의 간소화를 위해, 도 3 내지 도 6을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치와 차이점을 주로 설명한다.
도 12 및 도 13을 참조하면, 메모리 셀들(MC)의 각각은 가변 저항 요소(VR), 선택 요소(SW), 이들 사이에 개재되는 제1 전극(E1), 상기 가변 저항 요소(VR)와 대응하는 제2 도전 라인(CL2) 사이의 제2 전극(E2), 및 상기 선택 요소(SW)와 대응하는 제1 도전 라인(CL1) 사이의 제3 전극(E3)을 포함할 수 있다. 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 상기 제1 전극(E1), 상기 제2 전극(E2), 및 상기 제3 전극(E3)은 상기 기판(100)의 상기 상면(100u)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 배열될 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 매립 절연 패턴들(120) 사이, 및 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110) 사이에 국소적으로 제공될 수 있다. 이에 따라, 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 상기 제1 전극(E1), 상기 제2 전극(E2), 및 상기 제3 전극(E3)은 상기 한 쌍의 매립 절연 패턴들(120) 사이, 및 상기 한 쌍의 절연막들(110) 사이에서 상기 제2 방향(D2)을 따라 수평적으로 배열될 수 있다. 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 및 상기 제1 전극(E1)은 도 3 내지 도 6을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 상기 가변 저항 요소(VR), 상기 선택 요소(SW), 및 상기 제1 전극(E1)과 실질적으로 동일하다.
상기 제2 전극(E2)은 상기 가변 저항 요소(VR)를 사이에 두고 상기 제1 전극(E1)으로부터 이격될 수 있다. 상기 제2 전극(E2)은 상기 가변 저항 요소(VR)와 상기 대응하는 제2 도전 라인(CL2)을 전기적으로 연결할 수 있다. 상기 제3 전극(E3)은 상기 선택 요소(SW)를 사이에 두고 상기 제1 전극(E1)으로부터 이격될 수 있다. 상기 제3 전극(E3)은 상기 선택 요소(SW)와 상기 대응하는 제1 도전 라인(CL1)을 전기적으로 연결할 수 있다. 상기 제2 전극(E2) 및 상기 제3 전극(E3)의 각각은 금속을 포함할 수 있다. 상기 제2 전극(E2) 및 상기 제3 전극(E3)의 각각은 일 예로, W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 제2 전극(E2) 및 상기 제3 전극(E3) 중 하나는 생략될 수 있다. 상기 제2 전극(E2)이 생략되는 경우, 상기 가변 저항 요소(VR)는 상기 대응하는 제2 도전 라인(CL2)에 직접 접할 수 있다. 상기 제3 전극(E3)이 생략되는 경우, 상기 선택 요소(SW)는 상기 대응하는 제1 도전 라인(CL1)에 직접 접할 수 있다.
도 14 내지 도 18은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 단면도들이다. 도 14 및 도 15는 도 8a의 I-I'에 대응하는 단면도들이고, 도 16 및 도 17은 도 10a의 I-I'에 대응하는 단면도들이고, 도 18은 도 11a의 I-I'에 대응하는 단면도이다. 설명의 간소화를 위해, 도 7a 내지 도 11a, 도 7b 내지 도 11b, 및 도 7c 내지 도 11c를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법과 차이점을 주로 설명한다.
먼저, 도 7a 내지 도 7c를 참조하여 설명한 바와 같이, 기판(100) 상에 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)는 상기 기판(100)의 상면(100u) 상에 적층되는 절연막들(110) 및 희생막들(115)을 포함할 수 있다. 매립 절연 패턴들(120)이 상기 박막 구조체(TS) 내에 형성될 수 있다.
도 8a, 도 8c, 및 도 14를 참조하면, 한 쌍의 트렌치들(130T)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 한 쌍의 트렌치들(130T)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 매립 절연 패턴들(120)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 트렌치들(130T)의 각각에 의해 노출된, 상기 희생막들(115)의 측면들이 리세스됨에 따라, 제1 리세스 영역들(R1)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제1 리세스 영역들(R1)은 상기 트렌치들(130T)의 각각으로부터 수평적으로 연장될 수 있다. 상기 제1 리세스 영역들(R1)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 매립 절연 패턴들(120)의 측면들, 및 상기 매립 절연 패턴들(120) 사이의 상기 희생막(115)의 측면을 노출할 수 있다. 상기 제1 리세스 영역들(R1)에 의해 노출된 상기 희생막들(115)의 부분들이 제1 도전형의 불순물로 도핑될 수 있다. 이에 따라, 상기 희생막들(115)의 각각의 일 측에 제1 접합패턴(115a)이 형성될 수 있다. 상기 희생막들(115)은 제2 도전형의 불순물을 포함할 수 있고, 상기 제1 접합패턴(115a)은 상기 희생막들(115)의 각각의 일부에 상기 제1 도전형의 불순물을 도핑함으로써 형성될 수 있다.
도 8a, 도 8c, 및 도 15를 참조하면, 상기 제1 접합패턴(115a)이 형성된 후, 제3 전극(E3)이 상기 제1 리세스 영역들(R1)의 각각 내에 형성될 수 있다. 상기 제3 전극(E3)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 제1 리세스 영역들(R1)을 채우고 상기 트렌치들(130T)의 적어도 일부를 채우는 제3 전극막을 형성하는 것, 상기 트렌치들(130T)로부터 상기 제3 전극막을 제거하는 것, 및 상기 제1 리세스 영역들(R1)의 각각 내에 상기 제3 전극막이 원하는 두께로 남을 때까지 상기 제3 전극막을 리세스하는 것을 포함할 수 있다. 상기 제3 전극막은 금속을 포함할 수 있다. 상기 제3 전극막을 제거하는 것은, 상기 박막 구조체(TS)의 상면 및 상기 트렌치들(130T)의 각각의 내면이 노출될 때까지 상기 제3 전극막을 식각하는 것을 포함할 수 있다. 상기 제3 전극막이 리세스됨에 따라, 상기 제3 전극(E3)은 상기 제1 리세스 영역들(R1)의 각각 내에 국소적으로 형성될 수 있다. 이 후, 도 9a 내지 도 9c를 참조하여 설명한 바와 같이, 제1 도전 라인들(CL1)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있고, 분리 절연 패턴들(130)이 상기 트렌치들(130T) 내에 각각 형성될 수 있다.
도 10a, 도 10c, 및 도 16을 참조하면, 본 실시예들에 따르면, 상기 제1 도전 라인들(CL1)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 매립 절연 패턴들(120)의 측면들, 및 상기 매립 절연 패턴들(120) 사이의 상기 제3 전극(E3)의 측면과 접할 수 있다. 일부 실시예들에 따르면, 상기 제3 전극(E3)을 형성하는 것은 생략될 수 있고, 이 경우, 상기 제1 도전 라인들(CL1)의 각각은 상기 제1 방향(D1)으로 연장되어 상기 매립 절연 패턴들(120)의 측면들, 및 상기 매립 절연 패턴들(120) 사이의 상기 제1 접합패턴(115a)의 측면과 접할 수 있다.
수직 홀들(140H)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 수직 홀들(140H) 및 상기 매립 절연 패턴들(120)은 상기 분리 절연 패턴들(130) 사이에서 상기 제1 방향(D1)을 따라 교대로 배열될 수 있다. 상기 수직 홀들(140H)의 각각은 상기 박막 구조체(TS)의 상기 절연막들(110) 및 상기 희생막들(115)의 측면들을 노출할 수 있고, 상기 기판(100)의 상기 상면(100u)을 노출할 수 있다. 상기 수직 홀들(140H)의 각각에 의해 노출된, 상기 상기 희생막들(115)의 상기 측면들이 리세스됨에 따라, 제2 리세스 영역들(R2)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제2 리세스 영역들(R2)은 상기 수직 홀들(140H)의 각각으로부터 수평적으로 연장될 수 있다. 상기 제2 리세스 영역들(R2)의 각각은 대응하는 희생막(115)의 측면을 노출할 수 있다. 상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 희생막(115)의 일 측에 제1 전극(E1)이 형성될 수 있다. 상기 제1 전극(E1)은 도 10a 내지 도 10c를 참조하여 설명한 방법과 실질적으로 동일한 방법으로 형성될 수 있다. 상기 제1 전극(E1)이 형성된 후 남은 상기 희생막(115)의 잔부는 제2 접합패턴(115b)으로 지칭될 수 있다. 상기 제1 접합패턴(115a) 및 상기 제2 접합패턴(115b)은 선택 요소(SW)를 구성할 수 있다.
도 10a, 도 10c, 및 도 17을 참조하면, 가변 저항 요소(VR)가 상기 제2 리세스 영역들(R2)의 각각 내에 형성될 수 있다. 본 실시예들에 따르면, 상기 가변 저항 요소(VR)를 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 제2 리세스 영역들(R2)을 채우고 상기 수직 홀들(140H)의 각각의 적어도 일부를 채우는 가변 저항 물질막을 형성하는 것, 상기 박막 구조체(TS)의 상면 및 상기 수직 홀들(140H)의 각각의 내면이 노출될 때까지 상기 가변 저항 물질막을 식각하는 것, 및 상기 가변 저항 물질막이 상기 제2 리세스 영역들(R2)의 각각 내에 원하는 두께로 남을 때까지 상기 가변 저항 물질막을 리세스하는 것을 포함할 수 있다. 상기 가변 저항 물질막이 리세스됨에 따라, 상기 가변 저항 요소(VR)는 상기 제2 리세스 영역들(R2)의 각각 내에 국소적으로 형성될 수 있다. 더하여, 상기 가변 저항 물질막이 리세스됨에 따라, 상기 제2 리세스 영역들(R2)의 각각의 내면의 일부가 노출될 수 있다.
도 11a, 도 11c, 및 도 18을 참조하면, 제2 전극(E2)이 상기 제2 리세스 영역들(R2)의 각각의 잔부를 채우도록 형성될 수 있다. 상기 제2 전극(E2)을 형성하는 것은, 일 예로, 상기 박막 구조체(TS) 상에 상기 제2 리세스 영역들(R2)의 잔부들을 채우고 상기 수직 홀들(140H)의 각각의 적어도 일부를 채우는 제2 전극막을 형성하는 것, 및 상기 수직 홀들(140H)로부터 상기 제2 전극막을 제거하는 것을 포함할 수 있다. 상기 제2 전극막은 금속을 포함할 수 있다. 상기 수직 홀들(140H)로부터 상기 제2 전극막을 제거하는 것은, 상기 박막 구조체(TS)의 상면 및 상기 수직 홀들(140H)의 각각의 내면이 노출될 때까지 상기 제2 전극막을 식각하는 것을 포함할 수 있다. 이에 따라, 상기 제2 전극(E2)은 상기 제2 리세스 영역들(R2)의 각각의 상기 잔부 내에 국소적으로 형성될 수 있다.
본 실시예들에 따르면, 상기 가변 저항 요소(VR)는 상기 제2 전극(E2)의 측면과 접할 수 있다. 일부 실시예들에 따르면, 상기 제2 전극(E2)을 형성하는 것은 생략될 수 있고, 이 경우, 상기 가변 저항 요소(VR)는 대응하는 제2 도전 라인(CL2)의 측면과 접할 수 있다. 상기 선택 요소(SW), 상기 가변 저항 요소(VR), 및 상기 제1 내지 상기 제3 전극들(E1, E2, E3)은 상기 기판(100)의 상기 상면(100u)에 평행한 방향(일 예로, 상기 제2 방향(D2))을 따라 수평적으로 배열될 수 있다. 상기 선택 요소(SW), 상기 가변 저항 요소(VR), 및 상기 제1 내지 상기 제3 전극들(E1, E2, E3)은 메모리 셀(MC)을 구성할 수 있다. 이 후, 제2 도전 라인들(CL2)이 상기 수직 홀들(140H) 내에 각각 형성될 수 있다.
도 19는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치를 나타내는 도면으로, 도 3의 I-I'에 대응하는 단면도이다. 도 20은 도 19의 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다. 설명의 간소화를 위해, 도 3 내지 도 6을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치와 차이점을 주로 설명한다.
도 19 및 도 20을 참조하면, 메모리 셀들(MC)의 각각은 가변 저항 요소(VR), 선택 요소(SW), 및 이들 사이에 개재되는 제1 전극(E1)을 포함할 수 있다. 본 실시예들에 따르면, 상기 선택 요소(SW)는 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 상기 선택 요소(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 상기 선택 요소(SW)는 상기 가변 저항 요소(VR)보다 높은, 결정질-비정질 간의 상전이 온도를 가질 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 상기 가변 저항 요소(VR)는 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 선택 요소(SW)는 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
상기 선택 요소(SW)는 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상기 칼코게나이드 물질은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중에서 적어도 하나를 포함할 수 있다. 일부 실시예들에 따르면, 상기 선택 요소(SW)는 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다. 본 실시예들에 따르면, 상기 제1 전극(E1)은 금속을 포함할 수 있다.
도 21 및 도 22는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 도면들로, 각각 도 9a의 I-I' 및 도 10a의 I-I'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 7a 내지 도 11a, 도 7b 내지 도 11b, 및 도 7c 내지 도 11c를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법과 차이점을 주로 설명한다.
먼저, 도 7a 내지 도 7c를 참조하여 설명한 바와 같이, 기판(100) 상에 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)는 상기 기판(100)의 상면(100u) 상에 적층되는 절연막들(110) 및 희생막들(115)을 포함할 수 있다. 매립 절연 패턴들(120)이 상기 박막 구조체(TS) 내에 형성될 수 있다. 본 실시예들에 따르면, 상기 희생막들(115)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 상기 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 본 실시예들에 따르면, 상기 희생막들(115)은 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다. 이 후, 도 8a 내지 도 8c를 참조하여 설명한 바와 같이, 한 쌍의 트렌치들(130T)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 트렌치들(130T)의 각각에 의해 노출된, 상기 희생막들(115)의 측면들이 리세스됨에 따라, 제1 리세스 영역들(R1)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제1 리세스 영역들(R1)은 상기 트렌치들(130T)의 각각으로부터 수평적으로 연장될 수 있다.
도 9a, 도 9c, 및 도 21을 참조하면, 제1 도전 라인들(CL1)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있고, 분리 절연 패턴들(130)이 상기 트렌치들(130T) 내에 각각 형성될 수 있다. 상기 제1 도전 라인들(CL1) 및 상기 분리 절연 패턴들(130)은 도 9a 내지 도 9c를 참조하여 설명한 방법과 실질적으로 동일한 방법으로 형성될 수 있다.
도 10a, 도 10c, 및 도 22를 참조하면, 수직 홀들(140H)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 수직 홀들(140H)의 각각은 상기 박막 구조체(TS)의 상기 절연막들(110) 및 상기 희생막들(115)의 측면들을 노출할 수 있고, 상기 기판(100)의 상기 상면(100u)을 노출할 수 있다. 상기 수직 홀들(140H)의 각각에 의해 노출된, 상기 상기 희생막들(115)의 상기 측면들이 리세스됨에 따라, 제2 리세스 영역들(R2)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제2 리세스 영역들(R2)은 상기 수직 홀들(140H)의 각각으로부터 수평적으로 연장될 수 있다. 상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 희생막(115)의 일 측에 제1 전극(E1)이 형성될 수 있다. 본 실시예들에 따르면, 상기 제1 전극(E1)을 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 제2 리세스 영역들(R2)을 채우고 상기 수직 홀들(140H)의 각각의 적어도 일부를 채우는 금속막을 형성하는 것, 상기 수직 홀들(140H)의 각각으로부터 상기 금속막을 제거하는 것, 및 상기 제2 리세스 영역들(R2)의 각각 내에 상기 금속막이 원하는 두께로 남을 때까지 상기 금속막을 리세스하는 것을 포함할 수 있다. 상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 희생막(115)의 잔부(115P)는 상기 선택 요소(SW)를 구성할 수 있다. 이 후의 공정은, 도 11a 내지 도 11c를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법과 실질적으로 동일하다.
도 23은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 평면도이다. 도 24는 도 23의 I-I'에 따라 자른 단면도이이다. 도 25는 도 24의 제1 도전 라인들(CL1), 제2 도전 라인들(CL2), 및 메모리 셀들(MC)의 배치를 나타내는 평면도이다. 도 23의 II-II'에 따라 자른 단면도는 도 5와 동일하다. 설명의 간소화를 위해, 도 3 내지 도 6을 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치와 차이점을 주로 설명한다.
도 23 내지 도 25, 및 도 5를 참조하면, 메모리 셀들(MC)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제1 메모리 셀들(MC1), 및 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2)의 교차점들에 각각 제공되는 제2 메모리 셀들(MC2)을 포함할 수 있다.
상기 제1 메모리 셀들(MC1)은 상기 제1 서브 도전 라인들(CL1a)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 배열될 수 있다. 상기 제1 메모리 셀들(MC1) 중, 상기 제1 방향(D1)으로 배열되는 제1 메모리 셀들(MC1)은 상기 제2 도전 라인들(CL2)에 각각 연결될 수 있고, 상기 제1 서브 도전 라인들(CL1a) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제1 방향(D1)으로 배열되는 상기 제1 메모리 셀들(MC1)은 서로 이격될 수 있고, 이들 사이에 개재되는 상기 매립 절연 패턴들(120)에 의해 서로 분리될 수 있다. 상기 제1 메모리 셀들(MC1) 중, 상기 제3 방향(D3)으로 배열되는 제1 메모리 셀들(MC1)은 상기 제1 서브 도전 라인들(CL1a)에 각각 연결될 수 있고, 상기 제2 도전 라인들(CL2) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제3 방향(D3)으로 배열되는 상기 제1 메모리 셀들(MC1) 사이에 상기 절연막들(110)이 개재될 수 있다.
상기 제2 메모리 셀들(MC2)은 상기 제2 서브 도전 라인들(CL1b)과 상기 제2 도전 라인들(CL2) 사이에서 상기 제1 방향(D1) 및 상기 제3 방향(D3)을 따라 배열될 수 있다. 상기 제2 메모리 셀들(MC2) 중, 상기 제1 방향(D1)으로 배열되는 제2 메모리 셀들(MC2)은 상기 제2 도전 라인들(CL2)에 각각 연결될 수 있고, 상기 제2 서브 도전 라인들(CL1b) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제1 방향(D1)으로 배열되는 상기 제2 메모리 셀들(MC2)은 서로 이격될 수 있고, 이들 사이에 개재되는 상기 매립 절연 패턴들(120)에 의해 서로 분리될 수 있다. 상기 제2 메모리 셀들(MC2) 중, 상기 제3 방향(D3)으로 배열되는 제2 메모리 셀들(MC2)은 상기 제2 서브 도전 라인들(CL1b)에 각각 연결될 수 있고, 상기 제2 도전 라인들(CL2) 중 대응하는 하나에 공통적으로 연결될 수 있다. 상기 제3 방향(D3)으로 배열되는 상기 제2 메모리 셀들(MC2) 사이에 상기 절연막들(110)이 개재될 수 있다.
상기 메모리 셀들(MC)의 각각은 가변 저항 요소(VR), 선택 요소(SW), 및 이들 사이에 개재되는 제1 전극(E1)을 포함할 수 있다. 상기 메모리 셀들(MC)의 각각은 상기 제1 방향(D1)으로 서로 이웃하는 한 쌍의 매립 절연 패턴들(120) 사이에 국소적으로 제공될 수 있고, 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110) 사이에 제공될 수 있다. 본 실시예들에 따르면, 상기 메모리 셀들(MC)의 각각의 상기 가변 저항 요소(VR)는 상기 제3 방향(D3)으로 서로 이웃하는 상기 한 쌍의 절연막들(110)의 측면들 상으로 연장될 수 있다. 이에 따라, 상기 제3 방향(D3)으로 배열되는 상기 메모리 셀들(MC)의 상기 가변 저항 요소들(VR)은 서로 연결될 수 있다. 상기 메모리 셀들(MC)의 각각의 상기 가변 저항 요소(VR)는 상기 한 쌍의 절연막들(110)의 상기 측면들과 대응하는 제2 도전 라인(CL2)의 측면 사이로 연장될 수 있다.
상기 메모리 셀들(MC)은 대응하는 제2 도전 라인(CL2)을 사이에 두고 상기 제2 방향(D2)으로 서로 이격되는 한 쌍의 메모리 셀들(MC)을 포함할 수 있다. 상기 한 쌍의 메모리 셀들(MC)은 상기 제1 메모리 셀들(MC1) 중 하나, 및 상기 제2 메모리 셀들(MC2) 중 하나를 포함할 수 있다. 상기 한 쌍의 메모리 셀들(MC)은 상기 대응하는 제2 도전 라인(CL2)에 공통적으로 연결될 수 있고, 대응하는 제1 서브 도전 라인(CL1a) 및 대응하는 제2 서브 도전 라인(CL1b)에 각각 연결될 수 있다. 상기 한 쌍의 메모리 셀들(MC)은 상기 대응하는 제2 도전 라인(CL2)을 대칭축으로 하여 서로 대칭될 수 있다. 일 예로, 상기 제1 메모리 셀(MC1)의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀(MC2)의 상기 가변 저항 요소(VR)는 상기 대응하는 제2 도전 라인(CL2)에 공통적으로 연결될 수 있다. 본 실시예들에 따르면, 상기 제1 메모리 셀(MC1)의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀(MC2)의 상기 가변 저항 요소(VR)의 각각은 상기 제3 방향(D3)으로 서로 이웃하는 한 쌍의 절연막들(110)의 측면들과 상기 대응하는 제2 도전 라인(CL2)의 측면 사이로 연장될 수 있다. 평면적 관점에서, 상기 제1 및 제2 메모리 셀들(MC1, MC2)의 각각의 상기 가변 저항 요소(VR)는 상기 대응하는 제2 도전 라인(CL2)의 상기 측면을 둘러쌀 수 있다. 이에 따라, 상기 제1 메모리 셀(MC1)의 상기 가변 저항 요소(VR), 및 상기 제2 메모리 셀(MC2)의 상기 가변 저항 요소(VR)는 서로 연결될 수 있다.
도 26a는 본 발명의 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법을 나타내는 평면도이고, 도 26b는 도 26a의 I-I'에 따라 자른 단면도이다. 설명의 간소화를 위해, 도 7a 내지 도 11a, 도 7b 내지 도 11b, 및 도 7c 내지 도 11c를 참조하여 설명한, 본 발명의 일부 실시예들에 따른 가변 저항 메모리 장치의 제조방법과 차이점을 주로 설명한다.
먼저, 도 7a 내지 도 7c를 참조하여 설명한 바와 같이, 기판(100) 상에 박막 구조체(TS)가 형성될 수 있다. 상기 박막 구조체(TS)는 상기 기판(100)의 상면(100u) 상에 적층되는 절연막들(110) 및 희생막들(115)을 포함할 수 있다. 매립 절연 패턴들(120)이 상기 박막 구조체(TS) 내에 형성될 수 있다. 도 8a 내지 도 8c를 참조하여 설명한 바와 같이, 한 쌍의 트렌치들(130T)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 트렌치들(130T)의 각각에 의해 노출된, 상기 희생막들(115)의 측면들이 리세스됨에 따라, 제1 리세스 영역들(R1)이 상기 절연막들(110) 사이에 형성될 수 있다. 도 9a 내지 도 9c를 참조하여 설명한 바와 같이, 상기 제1 리세스 영역들(R1)에 의해 노출된 상기 희생막들(115)의 부분들이 제1 도전형의 불순물로 도핑될 수 있다. 이에 따라, 상기 희생막들(115)의 각각의 일 측에 제1 접합패턴(115a)이 형성될 수 있다. 상기 제1 접합패턴(115a)이 형성된 후, 제1 도전 라인들(CL1)이 상기 제1 리세스 영역들(R1) 내에 각각 형성될 수 있고, 분리 절연 패턴들(130)이 상기 트렌치들(130T) 내에 각각 형성될 수 있다. 도 10a 내지 도 10c를 참조하여 설명한 바와 같이, 수직 홀들(140H)이 상기 박막 구조체(TS)를 관통하도록 형성될 수 있다. 상기 수직 홀들(140H)의 각각에 의해 노출된, 상기 상기 희생막들(115)의 측면들이 리세스됨에 따라, 제2 리세스 영역들(R2)이 상기 절연막들(110) 사이에 형성될 수 있다. 상기 제2 리세스 영역들(R2)의 각각에 의해 노출된 상기 희생막(115)의 일 측에 제1 전극(E1)이 형성될 수 있다.
도 26a 및 도 26b를 참조하면, 상기 제1 전극(E1)이 형성된 후, 가변 저항 요소(VR)가 상기 제2 리세스 영역들(R2)의 각각을 채우도록 형성될 수 있다. 상기 가변 저항 요소(VR)를 형성하는 것은, 상기 박막 구조체(TS) 상에 상기 제2 리세스 영역들(R2)을 채우고 상기 수직 홀들(140H)의 각각의 적어도 일부를 채우는 가변 저항 물질막을 형성하는 것, 및 상기 가변 저항 물질막을 이방성 식각하는 것을 포함할 수 있다. 상기 가변 저항 물질막이 이방성 식각됨에 따라, 상기 박막 구조체(TS)의 상면 및 상기 수직 홀들(140H)의 각각 내 상기 기판(100)의 상면(100u)이 노출될 수 있다. 상기 가변 저항 물질막은 상기 제2 리세스 영역들(R2)의 각각을 채울 수 있고 상기 수직 홀들(140H)의 각각의 내측면 상에 남을 수 있다. 상기 가변 저항 물질막은 상기 수직 홀들(140H)의 각각의 일부를 채울 수 있다. 이 후, 도 11a 내지 도 11c를 참조하여 설명한 바와 같이, 제2 도전 라인들(CL2)이 상기 수직 홀들(140H) 내에 각각 형성될 수 있다. 본 실시예들에 따르면, 상기 제2 도전 라인들(CL2)은 상기 수직 홀들(140H)의 각각의 잔부를 채우도록 형성될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.

Claims (20)

  1. 기판 상에 제1 방향으로 연장되고 제2 방향으로 서로 이격되는 한 쌍의 제1 도전 라인들, 상기 제1 방향 및 상기 제2 방향은 상기 기판의 상면에 평행하고 서로 교차하는 것;
    상기 한 쌍의 제1 도전 라인들 사이에서 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되는 제2 도전 라인;
    상기 한 쌍의 제1 도전 라인들 사이에서 상기 기판의 상기 상면으로부터 상기 제3 방향으로 연장되는 매립 절연 패턴; 및
    상기 제2 도전 라인을 사이에 두고 상기 제2 방향으로 서로 이격되는 한 쌍의 메모리 셀들을 포함하되,
    상기 한 쌍의 메모리 셀들의 각각은 상기 한 쌍의 제1 도전 라인들의 각각과 상기 제2 도전 라인 사이에 개재되고,
    상기 한 쌍의 메모리 셀들의 각각은 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함하고,
    상기 매립 절연 패턴은 상기 한 쌍의 제1 도전 라인들 사이에서 상기 제2 방향으로 연장되고,
    상기 제2 도전 라인 및 상기 한 쌍의 메모리 셀들은 상기 매립 절연 패턴의 일 면 상에서 상기 제2 방향을 따라 배열되는 가변 저항 메모리 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 한 쌍의 메모리 셀들은 상기 제2 도전 라인에 공통으로 연결되고,
    상기 한 쌍의 제1 도전 라인들은 상기 한 쌍의 메모리 셀들에 각각 연결되는 가변 저항 메모리 장치.
  4. 청구항 1에 있어서,
    상기 매립 절연 패턴은 상기 한 쌍의 제1 도전 라인들과 접하는 가변 저항 메모리 장치.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 제2 도전 라인 및 상기 매립 절연 패턴은 상기 기판의 상기 상면과 접하는 가변 저항 메모리 장치.
  7. 청구항 1에 있어서,
    상기 기판 상에 상기 한 쌍의 제1 도전 라인들을 사이에 두고 상기 제2 방향으로 서로 이격되는 한 쌍의 분리 절연 패턴들을 더 포함하되,
    상기 한 쌍의 분리 절연 패턴들의 각각은 상기 기판의 상기 상면으로부터 상기 제3 방향으로 연장되는 가변 저항 메모리 장치.
  8. 청구항 7에 있어서,
    상기 한 쌍의 분리 절연 패턴들의 각각은 상기 한 쌍의 제1 도전 라인들의 각각의 측면을 따라 상기 제1 방향으로 연장되는 가변 저항 메모리 장치.
  9. 기판 상에 제1 방향으로 연장되고 제2 방향으로 서로 이격되는 한 쌍의 제1 도전 라인들, 상기 제1 방향 및 상기 제2 방향은 상기 기판의 상면에 평행하고 서로 교차하는 것;
    상기 한 쌍의 제1 도전 라인들 사이에서 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되는 제2 도전 라인;
    상기 한 쌍의 제1 도전 라인들 사이에서 상기 제3 방향으로 연장되고, 상기 제2 도전 라인을 사이에 두고 상기 제1 방향으로 서로 이격되는 한 쌍의 매립 절연 패턴들; 및
    상기 한 쌍의 제1 도전 라인들 사이에서 상기 제2 도전 라인을 사이에 두고 상기 제2 방향으로 서로 이격되는 한 쌍의 메모리 셀들을 포함하되,
    상기 한 쌍의 메모리 셀들의 각각은 상기 한 쌍의 제1 도전 라인들의 각각과 상기 제2 도전 라인 사이에 개재되고,
    상기 한 쌍의 메모리 셀들의 각각은 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함하고,
    상기 한 쌍의 매립 절연 패턴들은 상기 한 쌍의 제1 도전 라인들 사이에서 상기 제2 방향으로 연장되고,
    상기 제2 도전 라인 및 상기 한 쌍의 메모리 셀들은 상기 한 쌍의 매립 절연 패턴들 사이에서 상기 제2 방향을 따라 배열되는 가변 저항 메모리 장치.
  10. 청구항 9에 있어서,
    상기 한 쌍의 매립 절연 패턴들의 각각은 상기 한 쌍의 제1 도전 라인들과 접하는 가변 저항 메모리 장치.
  11. 청구항 9에 있어서,
    상기 한 쌍의 매립 절연 패턴들의 각각은 상기 기판의 상기 상면으로부터 상기 제3 방향으로 연장되는 가변 저항 메모리 장치.
  12. 청구항 11에 있어서,
    상기 제2 도전 라인 및 상기 한 쌍의 매립 절연 패턴들의 각각은 상기 기판의 상기 상면과 접하는 가변 저항 메모리 장치.
  13. 기판 상에 상기 기판의 상면에 평행한 제1 방향으로 연장되는 제1 도전 라인;
    상기 제1 도전 라인의 일 측에 상기 제1 방향을 따라 교대로 배치되는 메모리 셀들 및 매립 절연 패턴들;
    상기 메모리 셀들에 각각 연결되는 제2 도전 라인들; 및
    상기 제1 도전 라인의 타 측에 배치되는 분리 절연 패턴을 포함하되,
    상기 제2 도전 라인들의 각각은 상기 기판의 상기 상면에 평행하고 상기 제1 방향에 교차하는 제2 방향을 따라 상기 제1 도전 라인으로부터 이격되고,
    상기 제2 도전 라인들은 상기 기판의 상기 상면으로부터 상기 기판의 상기 상면에 수직한 제3 방향으로 연장되고, 상기 제1 방향을 따라 서로 이격되고,
    상기 분리 절연 패턴은 상기 기판의 상기 상면으로부터 상기 제3 방향을 따라 연장되는 가변 저항 메모리 장치.
  14. 청구항 13에 있어서,
    상기 메모리 셀들의 각각은 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 요소 및 선택 요소를 포함하는 가변 저항 메모리 장치.
  15. 청구항 13에 있어서,
    상기 제2 도전 라인들의 각각은 상기 매립 절연 패턴들 중 한 쌍의 매립 절연 패턴들 사이에 개재되는 가변 저항 메모리 장치.
  16. 청구항 15에 있어서,
    상기 제2 도전 라인들 및 상기 매립 절연 패턴들은 상기 제1 방향을 따라 교대로 배치되는 가변 저항 메모리 장치.
  17. 삭제
  18. 청구항 13에 있어서,
    상기 분리 절연 패턴은 상기 제1 도전 라인의 일 면을 따라 상기 제1 방향으로 연장되고,
    상기 매립 절연 패턴들의 각각은 상기 제1 도전 라인을 사이에 두고 상기 분리 절연 패턴으로부터 이격되는 가변 저항 메모리 장치.
  19. 청구항 13에 있어서,
    상기 메모리 셀들은 상기 제1 도전 라인에 공통으로 연결되는 가변 저항 메모리 장치.
  20. 청구항 13에 있어서,
    상기 메모리 셀들의 각각은 가변 저항 요소, 선택 요소, 및 이들 사이에 개재되는 전극을 포함하되,
    상기 가변 저항 요소, 상기 선택 요소, 및 상기 전극은 상기 제2 방향을 따라 수평적으로 배열되는 가변 저항 메모리 장치.
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