KR102463023B1 - 가변 저항 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 장치는 기판, 기판의 상면에 평행한 제2 방향으로 연장되며 상기 기판의 상면에 평행하고 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들, 제1 도전 라인들과 기판의 상면에 수직한 제3 방향으로 이격되며 제1 방향으로 연장되며 제2 방향을 따라 배열되는 제2 도전 라인들, 제2 도전 라인들과 제3 방향으로 이격되며 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들, 제1 도전 라인들 및 제2 도전 라인들의 교차부들에 배치되며 각각 독립적으로 제1 가변 저항 패턴 및 제1 선택 패턴을 포함하는 제1 메모리 셀들, 및 제2 도전 라인들 및 제3 도전 라인들의 교차부들에 배치되며 각각 독립적으로 제2 가변 저항 패턴 및 제2 선택 패턴을 포함하는 제2 메모리 셀들을 포함한다. 제2 메모리 셀들 중 적어도 하나의 제2 메모리 셀은 제1 메모리 셀들 중 가장 인접한 제1 메모리 셀에 대해 제1 방향 또는 제2 방향으로 시프트(shift)된다.

Description

가변 저항 메모리 장치 및 이의 제조 방법{VARIABLE RESISTANCE MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 가변 저항 메모리 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 복수의 메모리 셀들을 포함하는 가변 저항 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근 신규한 반도체 장치로서, 가변 저항 특성을 갖는 메모리 장치들이 개발되고 있다. 상기 메모리 장치의 예로서, 상변화 메모리(Phase Change Random Access Memory: PRAM) 장치, 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 장치, 자기 저항 메모리(Magnetic RAM: MRAM) 장치 등을 들 수 있다.
상기 메모리 장치에 있어서, 상부 및 하부 전극, 또는 상부 및 하부 도전 라인 사이에 선택 소자 및 가변 저항 소자를 포함하는 메모리 셀들이 배치될 수 있다. 상기 메모리 셀들이 어레이(array) 형태로 배치된 경우, 각 메모리 셀에서의 동작 신뢰성이 향상될 필요가 있다.
본 발명의 일 과제는 동작 신뢰성이 향상된 포함하는 가변 저항 메모리 장치를 제공하는 것이다.
본 발명의 일 과제는 동작 신뢰성이 향상된 가변 저항 메모리 장치의 제조 방법을 제공하는 것이다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 기판, 상기 기판의 상면에 평행한 제2 방향으로 연장되며 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들, 상기 제1 도전 라인들과 상기 기판의 상면에 수직한 제3 방향으로 이격되며 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 배열되는 제2 도전 라인들, 상기 제2 도전 라인들과 상기 제3 방향으로 이격되며 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들, 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 배치되며 각각 독립적으로 제1 가변 저항 패턴 및 제1 선택 패턴을 포함하는 제1 메모리 셀들, 및 상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 배치되며 각각 독립적으로 제2 가변 저항 패턴 및 제2 선택 패턴을 포함하는 제2 메모리 셀들을 포함할 수 있다. 상기 제2 메모리 셀들 중 적어도 하나의 제2 메모리 셀은 상기 제1 메모리 셀들 중 가장 인접한 제1 메모리 셀에 대해 상기 제1 방향 또는 상기 제2 방향으로 시프트(shift)될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 메모리 셀들은 상기 제1 메모리 셀들 중 하나의 제1 메모리 셀의 상기 제1 방향 또는 상기 제2 방향으로의 너비만큼 시프트될 수 있다.
예시적인 실시예들에 있어서, 상기 적어도 하나의 제2 메모리 셀의 저면 및 상기 가장 인접한 제1 메모리 셀의 상면은 상기 제3 방향으로 부분적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 셀들 중 상기 제1 방향을 따라 배열된 복수의 제1 메모리 셀들에 의해 제1 메모리 셀 행이 정의되며, 상기 제2 메모리 셀들 중 상기 제1 방향을 따라 배열된 복수의 제2 메모리 셀들에 의해 제2 메모리 셀 행이 정의될 수 있다. 상기 제1 메모리 셀 행에 포함된 제1 메모리 셀들은 평면 방향에서 상기 제2 메모리 셀 행에 포함된 제2 메모리 셀들 사이에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 셀 행 및 상기 제2 메모리 셀 행은 상기 제2 도전 라인들 중 하나의 제2 도전 라인을 공유할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 메모리 셀 행은 상기 하나의 제2 도전 라인과 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 셀들 각각은 상기 제1 가변 저항 패턴 및 상기 제1 선택 패턴 사이에 배치되는 제1 중간 전극을 더 포함할 수 있다. 상기 제2 메모리 셀들 각각은 상기 제2 가변 저항 패턴 및 상기 제2 선택 패턴 사이에 배치되는 제2 중간 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴은 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)(GST) 계열 물질, 인듐(In)-Sb-Te(IST) 계열 물질, 비스무트(Bi)-Sb-Te(BST) 계열 물질 및/또는 GeTe-SbTe의 초격자(super lattice)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 패턴 및 상기 제2 선택 패턴은 칼코게나이드(chalcogenide) 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 OTS 물질은 비소(As)를 포함하며, 실리콘(Si), Ge, Sb, Te, 셀레늄(Se), In 또는 주석(Sn) 중 적어도 2 이상을 더 포함하는 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 OTS 물질은 Se를 포함하며, As, Si, Ge, Sb, Te, In 또는 Sn 중에서 적어도 2 이상을 더 포함하는 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 중간 전극 및 상기 제2 중간 전극은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및/또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 가변 저항 패턴은 평면 방향에서 상기 제1 중간 전극의 면적보다 작은 면적을 가질 수 있다. 상기 제2 가변 저항 패턴은 상기 평면 방향에서 상기 제2 중간 전극의 면적보다 작은 면적을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴의 측벽 상에 각각 형성된 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 패턴은 평면 방향에서 상기 제1 중간 전극의 면적보다 작은 면적을 가질 수 있다. 상기 제2 선택 패턴은 상기 평면 방향에서 상기 제2 중간 전극의 면적보다 작은 면적을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상기 제1 선택 패턴 및 상기 제2 선택 패턴의 측벽 상에 각각 형성된 스페이서를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 가변 저항 패턴은 상기 제1 선택 패턴의 상부에 배치되며, 상기 제2 가변 저항 패턴은 상기 제2 선택 패턴의 상부에 배치될 수 있다.
예시적인 실시예들에 있어서, 각각의 상기 제1 메모리 셀은 상기 제1 가변 저항 패턴 및 상기 제2 도전 라인 사이에 삽입되는 제1 상부 전극, 및 상기 제1 도전 라인 및 상기 제1 선택 패턴 사이에 배치되는 제1 하부 전극을 더 포함할 수 있다. 각각의 상기 제2 메모리 셀은 상기 제2 가변 저항 패턴 및 상기 제3 도전 라인 사이에 삽입되는 제2 상부 전극, 및 상기 제2 도전 라인 및 상기 제2 선택 패턴 사이에 배치되는 제2 하부 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 하부 전극은 상기 제2 도전 라인과 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 패턴은 상기 제1 가변 저항 패턴의 상부에 배치되며, 상기 제2 선택 패턴은 상기 제2 가변 저항 패턴의 상부에 배치될 수 있다.
예시적인 실시예들에 있어서, 각각의 상기 제1 메모리 셀은 상기 제1 선택 패턴 및 상기 제2 도전 라인 사이에 삽입되는 제1 상부 전극, 및 상기 제1 도전 라인 및 상기 제1 가변 저항 패턴 사이에 배치되는 제1 하부 전극을 더 포함할 수 있다. 각각의 상기 제2 메모리 셀은 상기 제2 선택 패턴 및 상기 제3 도전 라인 사이에 삽입되는 제2 상부 전극, 및 상기 제2 도전 라인 및 상기 제2 가변 저항 패턴 사이에 배치되는 제2 하부 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 하부 전극 및 상기 제2 하부 전극은 절곡부를 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 기판, 상기 기판의 상면에 평행한 제2 방향으로 연장되며 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들, 상기 제1 도전 라인들과 상기 기판의 상면에 수직한 제3 방향으로 이격되며 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 배열되는 제2 도전 라인들, 상기 제2 도전 라인들과 상기 제3 방향으로 이격되며 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들, 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 배치되며 각각 제1 가변 저항 패턴을 포함하는 제1 메모리 셀들, 및 상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 배치되며 상기 제3 방향을 따라 상기 제1 메모리 셀들과 오버랩되지 않으며 각각 제2 가변 저항 패턴을 포함하는 제2 메모리 셀들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴은 Ge-Sb-Te(GST) 계열 물질, In-Sb-Te(IST) 계열 물질, Bi-Sb-Te(BST) 계열 물질 및/또는 GeTe-SbTe의 초격자를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 셀들은 각각 독립적으로 제1 선택 패턴을 더 포함하며, 상기 제2 메모리 셀들은 각각 독립적으로 제2 선택 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 패턴 및 상기 제2 선택 패턴은 칼코게나이드 계열의 OTS 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 선택 패턴 및 상기 제2 선택 패턴은 AsTeGeSiIn 또는 AsTeGeSiSbS을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 셀들은 각각 상기 제1 선택 패턴 및 상기 제1 가변 저항 패턴 사이에 배치되는 제1 중간 전극을 더 포함하며, 상기 제2 메모리 셀들은 각각 상기 제2 선택 패턴 및 상기 제2 가변 저항 패턴 사이에 배치되는 제2 중간 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 중간 전극 및 상기 제2 중간 전극은 탄소 계열 전극을 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 가변 저항 메모리 장치는 기판, 상기 기판의 상면에 평행한 제2 방향으로 연장되며 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들, 상기 제1 도전 라인들과 상기 기판의 상면에 수직한 제3 방향으로 이격되며 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 배열되는 제2 도전 라인들, 상기 제2 도전 라인들과 상기 제3 방향으로 이격되며 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들, 상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 배치되며 각각 독립적으로 제1 가변 저항 패턴 및 제1 선택 패턴을 포함하는 제1 메모리 셀들, 및 상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 배치되며 각각 독립적으로 제2 가변 저항 패턴 및 제2 선택 패턴을 포함하는 제2 메모리 셀들을 포함할 수 있다. 상기 제2 메모리 셀들 중 적어도 하나의 제2 메모리 셀의 저면 일부는 상기 제1 메모리 셀들 중 상기 적어도 하나의 제2 메모리 셀 아래의 제1 메모리 셀의 상면 일부와 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 저면 일부 및 상기 상면 일부의 오버랩되는 면적은 평면 방향에서 상기 제1 메모리 셀의 면적의 절반 이하일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 메모리 셀들은 상기 제2 도전 라인들과 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴은 상변화 물질을 포함할 수 있다. 상기 제1 선택 패턴 및 상기 제2 선택 패턴은 칼코게나이드 계열의 OTS 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 메모리 셀들은 각각 상기 제1 가변 저항 패턴 또는 상기 제1 선택 패턴과 접촉하는 제1 하부 전극을 더 포함하며, 상기 제2 메모리 셀들은 각각 상기 제2 가변 저항 패턴 또는 상기 제2 선택 패턴과 접촉하는 제2 하부 전극을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 하부 전극은 상기 제2 도전 라인과 직접 접촉할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따르면, 예를 들면 수직 방향으로 적층된 복수의 셀 어레이들을 포함하는 가변 저항 메모리 장치에 있어서, 상층 메모리 셀 및 이에 대응하는 하층 메모리 셀을 서로 어긋나게(staggered) 또는 지그재그로 배열할 수 있다. 따라서, 상층 셀 어레이 및 하층 셀 어레이 사이의 금속 배선의 높이 증가 없이도 상기 상층 및 하층 메모리 셀들 사이의 물리적 거리를 증가시킬 수 있다. 따라서, 상기 상층 셀 어레이 및 상기 하층 셀 어레이 사이의 열 전달에 의한 동작 교란을 억제할 수 있다.
다만, 본 발명의 과제 및 효과는 상기 언급한 바에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 개략적인 평면도이다.
도 2 및 도 3은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 4 내지 도 11은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 개략적인 평면도이다.
도 14는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 15 및 도 16은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 17 내지 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28 및 도 29는 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 30 및 도 31은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 32a 및 도 32b, 내지 도 40a 및 도 40b는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 41 및 도 42는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 43a 및 도 43b, 내지 도 50a 및 도 50b는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 51 및 도 52는 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
도 53은 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 54 및 도 55는 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 예시적인 실시예들에 대해 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 개략적인 평면도이다. 도 2 및 도 3은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다.
구체적으로, 도 2는 상기 가변 저항 메모리 장치의 제1 방향으로의 단면도이며, 도 3은 예를 들면 도 2에 표시된 I-I' 라인을 따라 제2 방향으로 절단한 단면도이다.
도 1 내지 도 3에 있어서, 기판의 상면에 평행하며, 예를 들면 서로 수직하게 교차하는 두 방향을 상기 제1 방향 및 제2 방향으로 정의한다. 상기 제1 방향 및 상기 제2 방향과 수직하며, 예를 들면 상기 가변 저항 메모리 장치의 높이 방향을 제3 방향으로 정의한다. 상기 방향의 정의는 나머지 도면들에서도 실질적으로 동일하게 적용된다.
예를 들면, 도 1 내지 도 3은 도전 라인들의 교차부들마다 메모리 셀들이 배치되는 크로스-포인트 셀 어레이의 적층 구조를 포함하는 가변 저항 메모리 장치를 도시하고 있다. 도 1 내지 도 3에서는 2층 구조의 크로스-포인트 셀 어레이 구조를 도시하고 있으나, 상기 가변 저항 메모리 장치는 3층 이상의 적층 구조를 포함할 수 있다.
도 1 내지 도 3을 참조하면, 상기 가변 저항 메모리 장치는 기판(100)으로부터 상기 제3 방향을 따라 서로 이격되게 배치되는 제1 도전 라인(115), 제2 도전 라인(175) 및 제3 도전 라인(255)을 포함할 수 있다. 제1 도전 라인(115) 및 제2 도전 라인(175)의 교차부(예를 들면, 크로스-포인트)에는 제1 메모리 셀(180)이 배치되며, 제2 도전 라인(175) 및 제3 도전 라인(255)의 교차부에는 제2 메모리 셀(280)이 배치될 수 있다.
일부 실시예들에 있어서, 제1 도전 라인(115) 및 제3 도전 라인(255)은 상기 가변 저항 메모리 장치의 워드 라인으로 제공되며, 제2 도전 라인(175)은 비트 라인으로 제공될 수 있다. 일부 실시예들에 있어서, 제1 도전 라인(115) 및 제3 도전 라인(255)이 상기 가변 저항 메모리 장치의 비트 라인으로 제공되며, 제2 도전 라인(175)은 워드 라인으로 제공될 수도 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘-온-인슐레이터(Silicon-on-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다. 한편, 도시하지는 않았으나, 기판(100) 상부에 p형 혹은 n형 불순물을 주입하여 웰(well)을 형성할 수도 있다.
일부 실시예들에 있어서, 기판(100) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)가 형성될 수 있다. 또한, 상기 주변 회로를 적어도 부분적으로 덮는 하부 절연막(도시되지 않음)이 기판(100) 상에 형성될 수 있다.
제1 도전 라인(115)은 기판(100) 상에 배치될 수 있다. 예를 들면, 제1 도전 라인(115)은 상기 하부 절연막 상에 배치되어 상기 주변 회로와 전기적으로 연결될 수 있다.
제1 도전 라인(115)은 기판(100) 상에서 상기 제2 방향으로 연장할 수 있다. 또한, 복수의 제1 도전 라인들(115)이 상기 제1 방향을 따라 서로 이격되며 배열될 수 있다.
제2 도전 라인(175)은 제1 도전 라인(115)과 상기 제3 방향으로 이격되며, 상기 제1 방향으로 연장할 수 있다. 또한, 복수의 제2 도전 라인들(175)이 상기 제2 방향을 따라 서로 이격되며 배열될 수 있다.
제3 도전 라인(255)은 제2 도전 라인(175)과 상기 제3 방향으로 이격되며, 상기 제2 방향으로 연장할 수 있다. 또한, 복수의 제3 도전 라인들(255)이 상기 제1 방향으로 따라 서로 이격되며 배열될 수 있다.
제1 내지 제3 도전 라인들(115, 175, 255)은 예를 들면, 텅스텐(W), 구리(Cu), 알루미늄(Al), 티타늄(Ti) 또는 탄탈륨(Ta)과 같은 금속 물질을 포함할 수 있다.
제1 도전 라인들(115) 및 제2 도전 라인들(175)이 교차 혹은 중첩되는 상기 교차부들 각각에는 제1 메모리 셀(180)이 배치될 수 있다. 이에 따라, 복수의 제1 메모리 셀들(180)이 상기 제1 방향 및 제2 방향을 따라 배열되어 제1 크로스-포인트 셀 어레이가 정의될 수 있다.
예를 들면, 복수의 제1 메모리 셀들(180)이 상기 제1 방향을 따라 배열되어 제1 메모리 셀 행이 정의될 수 있다. 또한, 복수의 제1 메모리 셀들(180)이 상기 제2 방향을 따라 배열되어 제1 메모리 셀 열이 정의될 수 있다.
예시적인 실시예들에 따르면, 제1 메모리 셀(180)은 제1 도전 라인(115)의 상면으로부터 순차적으로 적층되는 제1 하부 전극(125), 제1 선택 패턴(135), 제1 중간 전극(145), 제1 가변 저항 패턴(155) 및 제1 상부 전극(165)을 포함할 수 있다. 일부 실시예들에 있어서, 제1 하부 전극(125) 또는 제1 상부 전극(165) 중 적어도 하나는 생략될 수도 있다.
제1 하부 전극(125)은 제1 도전 라인(115)의 상기 상면과 접촉할 수 있다. 제1 하부 전극(125)은 예를 들면, 티타늄 또는 티타늄 질화물과 같은 금속 또는 금속 질화물을 포함할 수 있다.
제1 선택 패턴(135)은 예를 들면, 제1 하부 전극(125)의 상면 상에 적층될 수 있다. 예시적인 실시예들에 있어서, 제1 선택 패턴(135)은 제1 하부 전극(125) 및 제1 중간 전극(145) 사이에서 실질적으로 비정질 상태를 유지하며, 저항이 변화하는 물질을 포함할 수 있다. 예를 들면, 제1 선택 패턴(135) 내에서 상대적으로 고 저항 상태(예를 들면, 오프(off) 상태) 및 상대적으로 저저항 상태(예를 들면, 온(on) 상태)가 가역적으로 반복될 수 있다.
예시적인 실시예들에 따르면, 제1 선택 패턴(135)은 칼코게나이드(chalcogenide) 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함할 수 있다. 예를 들면, 제1 선택 패턴(135)은 비소(As)를 포함하며, 실리콘(Si), 게르마늄(Ge), 안티몬(Sb), 텔루륨(Te), 셀레늄(Se), 인듐(In) 또는 주석(Sn) 중에서 적어도 2 이상을 포함하는 화합물을 포함할 수 있다. 제1 선택 패턴(135)은 Se를 포함하며, As, Si, Ge, Sb, Te, In 또는 Sn 중에서 적어도 2 이상을 포함하는 화합물을 포함할 수 있다.
일 실시예에 있어서, 제1 선택 패턴(135)은 AsTeGeSiIn와 같은 5원계 화합물, AsTeGeSiSbS와 같은 6원계 화합물을 포함할 수 있다. 일 실시예에 있어서, 제1 선택 패턴(135)은 질소(N) 및/또는 황(S)과 같은 도펀트를 더 포함할 수도 있다.
일 실시예에 있어서, 제1 선택 패턴(135)은 P-N 다이오드와 같은 스위칭 소자 패턴으로 형성될 수도 있다.
제1 중간 전극(145)은 예를 들면, 가열 전극으로 제공되어 주울 열(Joule heat)을 제1 가변 저항 패턴(155)으로 전달할 수 있다. 제1 중간 전극(145)은 예를 들면, 제1 하부 전극(125) 보다 저항이 큰 도전 물질을 포함할 수 있다.
제1 중간 전극(145)은 예를 들면, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 일부 실시예들에 있어서, 제1 중간 전극(145) 히터 물질로서 탄소(C)가 포함되는 탄소 계열 전극을 포함할 수도 있다. 예를 들면, 제1 중간 전극(145)은 C, CN, TiCN, TaCN 등을 포함할 수 있다.
제1 가변 저항 패턴(155)은 제1 중간 전극(145)으로부터 전달된 상기 주울 열에 의해 예를 들면, 비정질 상태 및 결정질 상태 사이에서 상전이가 발생할 수 있는 상변화 물질을 포함할 수 있다. 제1 가변 저항 패턴(155)은 상기 상전이에 의해 저항이 변화할 수 있으며, 제1 가변 저항 패턴(155) 또는 제1 메모리 셀(180)이 셋(set) 상태 및 리셋(reset) 상태 사이에서 변환될 수 있다. 이 경우, 상기 가변 저항 메모리 장치는 상변화 메모리 장치(Phase Change RAM: PRAM) 장치로서 제공될 수 있다.
상기 상변화 물질의 예로서, 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 GST 계열의 물질을 들 수 있다. 일부 실시예들에 있어서, 제1 가변 저항 패턴(155)은 GeTe-SbTe의 반복 적층 구조를 갖는 초격자 구조를 가질 수도 있다. 또한, 제1 가변 저항 패턴(155)은 In-Sb-Te(IST) 계열 물질, 또는 비스무트(Bi)-Sb-Te(BST) 계열 물질을 포함할 수도 있다.
일부 실시예들에 있어서, 제1 가변 저항 패턴(155)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있다. 예를 들면, 가변 저항 패턴(155)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 장치는 자기 저항 메모리(Magnetic RAM: MRAM) 장치로서 제공될 수 있다.
일부 실시예들에 있어서, 제1 가변 저항 패턴(155)은 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등과 같은 페로브스카이트(perovskite) 계열의 물질, 또는 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 등과 같은 전이 금속 산화물을 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 장치는 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 장치로서 제공될 수 있다.
제1 상부 전극(165)은 제1 가변 저항 패턴(155) 상에 적층되며, 예를 들면 제2 도전 라인(175)의 저면과 접촉할 수 있다. 제1 상부 전극(165)은 제1 하부 전극(125)과 실질적으로 동일하거나 유사한 도전 물질을 포함할 수 있다.
도 2에 도시된 바와 같이, 이웃하는 상기 제1 메모리 셀 열들 사이에는 제1 절연 패턴(173)이 형성될 수 있다. 예를 들면, 제1 절연 패턴(173)은 상기 제1 메모리 셀 열들 사이에서 상기 제2 방향으로 연장될 수 있다. 제1 절연 패턴(173)은 예를 들면, 실리콘 산화물을 포함할 수 있다.
상기 제1 크로스-포인트 셀 어레이 상에는 제2 메모리 셀들(280)을 포함하는 제2 크로스-포인트 셀 어레이가 적층될 수 있다. 예시적인 실시예들에 따르면, 복수의 제2 메모리 셀들(280)이 제2 도전 라인(175) 및 제3 도전 라인(255)의 교차부들에 각각 배치될 수 있다.
예를 들면, 복수의 제2 메모리 셀들(280)이 상기 제1 방향을 따라 배열되어 제2 메모리 셀 행이 정의될 수 있다. 또한, 복수의 제2 메모리 셀들(280)이 상기 제2 방향을 따라 배열되어 제2 메모리 셀 열이 정의될 수 있다.
예시적인 실시예들에 따르면, 제2 메모리 셀(280)은 제2 도전 라인(175)의 상면으로부터 순차적으로 적층되는 제2 하부 전극(205), 제2 선택 패턴(215), 제2 중간 전극(225), 제2 가변 저항 패턴(235) 및 제2 상부 전극(245)을 포함할 수 있다. 일부 실시예들에 있어서, 제2 하부 전극(205) 또는 제2 상부 전극(245) 중 적어도 하나는 생략될 수 있다.
제2 하부 전극(205), 제2 선택 패턴(215), 제2 중간 전극(225), 제2 가변 저항 패턴(235) 및 제2 상부 전극(245)은 각각 상술한 제1 하부 전극(125), 제1 선택 패턴(135), 제1 중간 전극(145), 제1 가변 저항 패턴(155) 및 제1 상부 전극(165)과 실질적으로 동일하거나 유사한 물질을 포함할 수 있다.
도 2에 도시된 바와 같이, 이웃하는 상기 제2 메모리 셀 열들 사이에는 제3 절연 패턴(285)이 형성될 수 있다. 예를 들면, 제3 절연 패턴(285)은 상기 제2 메모리 셀 열들 사이에서 상기 제2 방향으로 연장될 수 있다. 제3 절연 패턴(285)은 예를 들면, 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 메모리 셀들(180) 및 제2 메모리 셀들(280)은 서로 어긋난(staggered) 배열 또는 지그재그(zigzag) 배열로 분포할 수 있다.
일부 실시예들에 있어서, 제2 메모리 셀들(280) 중 적어도 하나의 제2 메모리 셀(280) 및 상기 적어도 하나의 제2 메모리 셀(280)과 가장 인접한 제1 메모리 셀(180)은 서로 지그재그 또는 어긋나게 배열될 수 있다.
일부 실시예들에 있어서, 도 1 및 도 2에 도시된 바와 같이, 하나의 상기 제1 메모리 셀 행 및 하나의 상기 제2 메모리 셀 행이 하나의 제2 도전 라인(175)을 공유할 수 있다. 하나의 제2 도전 라인(175)을 공유하는 상기 제1 및 제2 메모리 셀 행들에 의해 메모리 셀 행이 정의될 수 있다.
상기 메모리 셀 행에 있어서, 제1 메모리 셀들(180) 및 제2 메모리 셀들(280)은 행 방향, 예를 들면 상기 제1 방향을 따라 교대로 배열될 수 있다. 이에 따라, 제1 메모리 셀들(180) 및 제2 메모리 셀들(280)은 상기 제1 방향을 따라 상기 어긋난 배열 또는 상기 지그재그 배열을 형성할 수 있다.
도 1 및 도 2에 도시된 바와 같이, 평면 방향에서 제1 메모리 셀(180)은 상기 제1 방향으로 이웃하는 제2 메모리 셀들(280) 사이에 배치될 수 있다. 예를 들면, 상기 평면 방향 또는 상기 제3 방향으로 제1 메모리 셀(180) 및 제2 메모리 셀(180)은 서로 오버랩(overlap)되지 않을 수 있다.
일 실시예에 있어서, 제2 도전 라인(175) 상에서 상기 제2 메모리 셀 행은 상기 제1 메모리 셀 행으로부터 소정의 거리로 시프트(shift)되어 배치될 수 있다. 예를 들면, 상기 소정의 거리는 실질적으로 하나의 제1 메모리 셀(180) 또는 하나의 제2 메모리 셀(280)의 너비(예를 들면, 상기 제1 방향으로의 너비)에 해당될 수 있다.
상술한 바와 같이, 크로스-포인트 셀 어레이 적층 구조에 있어서, 제2 메모리 셀(280) 및 제1 메모리 셀(180)을 상기 어긋난 배열 또는 상기 지그재그 배열로 배치함에 따라, 제2 메모리 셀(280) 및 제1 메모리 셀(180) 사이의 물리적 거리를 증가시킬 수 있다.
비교예에 있어서, 제2 메모리 셀(280) 및 제1 메모리 셀(180)이 서로 완전히 중첩되게 배치되는 경우, 예를 들면 제2 메모리 셀(280)로부터 발생된 주울 열이 상기 제3 방향으로의 수직 거리에 의해 제1 메모리 셀(180)로 직접 전달될 수 있다. 따라서, 상기 제3 방향으로의 열적 교란(thermal disturbance)에 의해 각 메모리 셀의 동작 교란이 발생할 수 있다.
그러나, 예시적인 실시예들에 따르면 제2 메모리 셀(280) 및 제1 메모리 셀(180)이 어긋나게 배열됨에 따라 상기 수직 거리에 우회 경로가 추가될 수 있다. 따라서, 열적 교란이 발생할 수 있는 물리적 또는 열적 거리가 증가되어 각 크로스-포인트 셀 어레이 고유의 동작 신뢰성이 향상될 수 있다.
도 3에 도시된 바와 같이, 이웃하는 상기 메모리 셀 행들 사이에는 제2 절연 패턴(185)이 배치될 수 있다. 일부 실시예들에 있어서, 제2 절연 패턴(185)은 상기 제1 및 제2 크로스-포인트 셀 어레이들을 공통으로 관통하며, 상기 제1 방향을 따라 연장될 수 있다. 제2 절연 패턴(185)은 제2 도전 라인들(175) 사이를 함께 관통할 수 있다.
제2 절연 패턴(185)은 예를 들면, 실리콘 산화물을 포함하며, 제1 및 제3 절연 패턴들(173. 285)과 실질적으로 병합될 수 있다. 제1 메모리 셀(180)의 측벽은 제1 절연 패턴(173) 및 제2 절연 패턴(185)에 의해 둘러싸이며, 제2 메모리 셀(280)의 측벽은 제3 절연 패턴(285) 및 제2 절연 패턴(185)에 의해 둘러싸일 수 있다.
도 4 내지 도 11은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 4 내지 도 11은 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 장치의 제조 방법을 도시하고 있다.
구체적으로, 도 4, 도 5, 도 6a, 도 7a, 도 9a, 도 10 및 도 11은 상기 제1 방향으로의 단면도들이다. 도 6b, 도 7b, 도 8 및 도 9b는 상기 제2 방향 또는 도 2에 도시된 I-I' 라인을 따라 절단한 단면도들이다.
도 4를 참조하면, 기판(100) 상에 제1 도전막(110), 제1 하부 전극막(120), 제1 선택 물질막(130), 제1 중간 전극막(140), 제1 가변 저항 물질막(150) 및 제1 상부 전극막(160)을 형성할 수 있다. 제1 상부 전극막(160) 상에는 제1 마스크 패턴(162)을 형성할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI 기판, GOI 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다.
일부 실시예들에 있어서, 기판(100) 상에는 트랜지스터, 콘택, 배선 등을 포함하는 주변 회로(도시되지 않음)를 형성할 수 있다. 또한, 상기 주변 회로를 적어도 부분적으로 덮는 하부 절연막(도시되지 않음)을 기판(100) 상에 형성할 수 있다.
제1 도전막(110)은 W, Cu, Al, Ti, Ta 등과 같은 금속을 포함하도록 형성될 수 있다. 제1 하부 전극막(120) 및 제1 상부 전극막(160)은 예를 들면, 티타늄 또는 티타늄 질화물과 같은 금속 또는 금속 질화물을 포함하도록 형성될 수 있다.
제1 중간 전극막(140)은 제1 하부 전극막(120) 및 제1 상부 전극막(160)보다 저항이 큰 금속, 금속 질화물 또는 금속 실리콘 질화물을 포함하도록 형성될 수 있다. 제1 중간 전극막(140)은 C, CN, TiCN, TaCN 등과 같이 탄소가 함유된 도전 물질을 포함하도록 형성될 수 있다.
제1 선택 물질막(130)은 상술한 칼코게나이드 계열의 OTS 물질을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 제1 선택 물질막(130)은 N형 반도체막(예를 들면, N형 불순물이 도핑된 폴리실리콘막) 및 P형 반도체막(예를 들면, P형 불순물이 도핑된 폴리실리콘막)을 적층하여 형성될 수도 있다.
제1 가변 저항 물질막(150)은 예를 들면, GST 계열, IST 계열, BST 계열 물질과 같은 상변화 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 제1 가변 저항 물질막(150)은 강자성체 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 제1 가변 저항 물질막(150)은 페로브스카이트 계열 물질 또는 전이 금속 산화물을 포함하도록 형성될 수 있다.
제1 도전막(110), 제1 하부 전극막(120), 제1 선택 물질막(130), 제1 중간 전극막(140), 제1 가변 저항 물질막(150) 및 제1 상부 전극막(160)은 예를 들면, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정, 스퍼터링(sputtering) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있다.
제1 마스크 패턴(162)은 상기 제2 방향을 따라 연장하며, 상기 제1 방향을 따라 복수의 제1 마스크 패턴들(162)이 서로 이격되어 형성될 수 있다. 제1 마스크 패턴(162)은 예를 들면, 실리콘 질화물, 스핀-온 하드 마스크(Spin-On Hardmask: SOH) 물질 및/또는 포토레지스트 물질을 포함하도록 형성될 수 있다.
도 5를 참조하면, 제1 마스크 패턴(162)을 식각 마스크로 사용하여 제1 상부 전극막(160), 제1 가변 저항 물질막(150), 제1 중간 전극막(140), 제1 선택 물질막(130), 제1 하부 전극막(120) 및 제1 도전막(110)을 순차적으로 부분적으로 제거할 수 있다.
상기 식각 공정에 의해, 제1 상부 전극막(160), 제1 가변 저항 물질막(150), 제1 중간 전극막(140), 제1 선택 물질막(130) 및 제1 하부 전극막(120)은 각각 상기 제2 방향으로 연장하는 라인 패턴으로 변환될 수 있다. 또한, 제1 도전막(110)으로부터 상기 제1 방향을 따라 배열되며 각각 상기 제2 방향으로 연장하는 제1 도전 라인(115)이 형성될 수 있다.
제1 마스크 패턴(162) 및 제1 도전 라인(115) 사이에는 상기 라인 패턴들의 적층체가 형성되며, 상기 제1 방향으로 이웃하는 상기 적층체 사이에는 상기 제2 방향으로 연장하는 제1 개구부(172)가 형성될 수 있다.
상기 식각 공정 후, 제1 마스크 패턴(162)은 예를 들면, 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.
도 6a 및 도 6b를 참조하면, 제1 개구부(172)를 채우는 제1 절연 패턴(173)을 형성하고, 제1 절연 패턴(173) 및 제1 상부 전극막(160) 상에 제2 도전막(170)을 형성할 수 있다.
예를 들면, 제1 개구부들(172)을 충분히 채우며 실리콘 산화물을 포함하는 제1 절연막을 기판(100) 및 제1 상부 전극막(160) 상에 형성할 수 있다. 이후, 상기 제1 절연막의 상부를 제1 상부 전극막(160)의 상면이 노출될 때까지 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화하여 제1 절연 패턴(173)을 형성할 수 있다. 제1 절연 패턴(173)은 상기 제2 방향을 따라 연장하며, 이웃하는 제1 도전 라인(115) 및 상기 적층체를 분리시킬 수 있다.
제2 도전막(170)은 제1 도전막(110)과 실질적으로 동일하거나 유사한 금속 또는 금속 질화물을 포함하도록 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 제2 도전막(170) 상에 제2 하부 전극막(200), 제2 선택 물질막(210), 제2 중간 전극막(220), 제2 가변 저항 물질막(230) 및 제2 상부 전극막(240)을 순차적으로 형성할 수 있다.
제2 하부 전극막(200), 제2 선택 물질막(210), 제2 중간 전극막(220), 제2 가변 저항 물질막(230) 및 제2 상부 전극막(240)은 각각 제1 하부 전극막(120), 제1 선택 물질막(130), 제1 중간 전극막(140), 제1 가변 저항 물질막(150) 및 제1 상부 전극막(160)과 실질적으로 동일하거나 유사한 물질 및 공정을 통해 형성될 수 있다.
도 8을 참조하면, 제2 상부 전극막(240), 제2 가변 저항 물질막(230), 제2 중간 전극막(220), 제2 선택 물질막(210), 제2 하부 전극막(200), 제2 도전막(170), 제1 상부 전극막(160), 제1 가변 저항 물질막(150), 제1 중간 전극막(140), 제1 선택 물질막(130) 및 제1 하부 전극막(120)을 순차적으로 상기 제1 방향을 따라 식각할 수 있다. 이에 따라, 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 배열되는 제2 개구부들(182)이 형성될 수 있다.
예를 들면, 상기 식각 공정은 제1 도전 라인(115)의 상면이 노출될 때까지 수행될 수 있다. 일부 실시예들에 있어서, 상기 식각 공정에 의해 제1 도전 라인(115)의 상부도 부분적으로 함께 식각될 수 있다.
상기 식각 공정에 의해 제2 도전막(170)으로부터 각각 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 배열되는 제2 도전 라인(175)이 형성될 수 있다.
상기 식각 공정에 의해, 제1 도전 라인(115) 및 제2 도전 라인(175)의 교차부에는 제1 하부 전극(125), 제1 선택 패턴(135), 제1 중간 전극(145), 제1 가변 저항 패턴(155) 및 제1 상부 전극(165)이 적층된 제1 메모리 셀(180)이 형성될 수 있다.
상기 식각 공정에 의해, 제2 하부 전극막(200), 제2 선택 물질막(210), 제2 중간 전극막(220), 제2 가변 저항 물질막(230) 및 제2 상부 전극막(240)은 각각 상기 제1 방향으로 연장하며 제2 도전 라인(175) 상에 적층되는 라인 패턴들로 변환될 수 있다.
이후, 제2 개구부들(182)을 충분히 채우며 실리콘 산화물을 포함하는 제2 절연막을 제1 도전 라인(115) 및 제2 상부 전극막(240) 상에 형성할 수 있다. 상기 제2 절연막의 상부를 제2 상부 전극막(240)의 상면이 노출될 때까지 평탄화하여 제2 절연 패턴(185)이 형성될 수 있다.
제2 절연 패턴(185)은 각 제2 개구부(182) 내에서 상기 제1 방향으로 연장하며 제1 절연 패턴(173)과 실질적으로 병합될 수 있다.
도 9a 및 도 9b를 참조하면, 제2 상부 전극막(240) 및 제2 절연 패턴(185) 상에 제3 도전막(250)을 형성할 수 있다. 제3 도전막(250)은 제1 도전막(110) 및/또는 제2 도전막(170)과 실질적으로 동일하거나 유사한 금속 또는 금속 질화물을 포함하도록 형성될 수 있다.
도 10을 참조하면, 제3 도전막(250) 상에 제2 마스크 패턴(260)을 형성할 수 있다.
복수의 제2 마스크 패턴(260)들이 상기 제1 방향을 따라 형성될 수 있다. 제2 마스크 패턴(260) 각각은 상기 제2 방향으로 연장될 수 있다. 제2 마스크 패턴(260)은 제1 마스크 패턴(162, 도 4 참조)과 실질적으로 동일하거나 유사한 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 마스크 패턴들(260)은 도 4에 도시된 제1 마스크 패턴들(162)이 형성된 위치로부터 평면 방향에서 상기 제1 방향을 따라 소정의 거리로 시프트되도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 소정의 거리는 제1 메모리 셀(180)의 너비(예를 들면, 상기 제1 방향으로의 너비)에 해당될 수 있다.
도 11을 참조하면, 제2 마스크 패턴들(260)을 식각 마스크로 사용하여, 제3 도전막(250), 제2 상부 전극막(240), 제2 가변 저항 물질막(230), 제2 중간 전극막(220), 제2 선택 물질막(210) 및 제2 하부 전극막(200)을 순차적으로 식각할 수 있다.
상기 식각 공정은 예를 들면, 제2 도전 라인(175)의 상면이 노출될 때까지 수행될 수 있다. 또한, 상기 식각 공정에 의해, 상기 제2 방향으로 연장하는 제3 개구부(270)가 형성될 수 있다. 일부 실시예들에 있어서, 제3 개구부(270)는 제2 도전 라인(175)의 상부까지 연장될 수도 있다.
상기 식각 공정에 의해, 제3 도전막(250)으로부터 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 배열되는 제3 도전 라인들(255)이 형성될 수 있다. 또한, 제3 도전 라인(255) 및 제2 도전 라인(175)의 교차부들에는 제2 하부 전극(205), 제2 선택 패턴(215), 제2 중간 전극(225), 제2 가변 저항 패턴(235) 및 제2 상부 전극(245)이 적층된 제2 메모리 셀(280)이 형성될 수 있다.
상술한 마스크 패턴들의 배열에 의해, 제2 메모리 셀(280), 및 제2 메모리 셀(280) 아래의 제1 메모리 셀(180)은 상기 제3 방향으로 서로 어긋나게 배치될 수 있다. 일부 실시예들에 있어서, 상기 평면 방향 또는 상기 제1 방향으로의 단면 방향에서, 제1 메모리 셀(180)은 이웃하는 제2 메모리 셀들(280) 사이에 배치될 수 있다.
제2 마스크 패턴들(260)은 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
다시 도 2 및 도 3을 참조하면, 제3 개구부(270)를 채우는 제3 절연 패턴(285)을 형성할 수 있다.
예를 들면, 제3 개구부들(270)을 충분히 채우며 실리콘 산화물을 포함하는 제3 절연막을 제2 도전 라인(175) 및 제3 도전 라인들(255) 상에 형성할 수 있다. 상기 제3 절연막의 상부를 제3 도전 라인(255)의 상면이 노출될 때까지 평탄화하여 제3 절연 패턴(285)을 형성할 수 있다.
제3 절연 패턴(285)은 각 제3 개구부(270) 내에서 상기 제2 방향으로 연장하며 제2 절연 패턴(185)과 실질적으로 병합될 수 있다.
도 12는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
예를 들면, 도 12는 주변 회로 상에 메모리 셀들(예를 들면, 크로스-포인트 셀 어레이)이 적층된 셀 온 페리(Cell On Peri: COP) 구조를 갖는 가변 저항 메모리 장치를 도시하고 있다.
도 12를 참조하면, 기판(100) 상에 배치되는 게이트 구조물(40), 층간 절연막들(60, 70, 80), 콘택들(65, 75, 85) 및 배선들(67, 77)에 의해 주변 회로 영역이 정의될 수 있다. 상기 주변 회로 영역 상에 예를 들면, 도 1 내지 도 3을 참조로 설명한 바와 같이, 제1 도전 라인(115), 제2 도전 라인(175), 제3 도전 라인(255), 제1 메모리 셀들(180) 및 제2 메모리 셀(280)을 포함하는 크로스-포인트 셀 어레이가 적층될 수 있다.
기판(100) 상부에는 소자 분리막(102)이 형성되어 기판(100)의 액티브 영역 및 필드 영역이 정의될 수 있다.
게이트 구조물(40)은 기판(100) 상에 순차적으로 적층되는 게이트 절연 패턴(10), 게이트 전극(20) 및 게이트 마스크(30)를 포함할 수 있다.
게이트 절연 패턴(10)은 실리콘 산화물 또는 금속 산화물을 포함할 수 있다. 게이트 전극(20)은 불순물이 도핑된 폴리실리콘, 금속 혹은 금속 질화물을 포함할 수 있다. 게이트 마스크(30)는 실리콘 질화물을 포함할 수 있다. 일 실시예에 있어서, 게이트 구조물(30)의 측벽 상에는 게이트 스페이서(50)가 형성될 수 있다.
게이트 구조물(40)과 인접한 기판(100) 상부에는 불순물 영역(105)이 형성될 수 있다. 예를 들면, 불순물 영역(105)은 인(P) 또는 비소(As)와 같은 n형 불순물을 포함할 수 있다. 이 경우, 게이트 구조물(40) 및 불순물 영역(105)에 의해 엔모스(Negative Metal Oxide Semiconductor: NMOS) 트랜지스터가 정의될 수 있으며, 도 12에 도시된 기판(100) 부분은 NMOS 영역에 해당될 수 있다.
일 실시예에 있어서, 기판(100)은 피모스(Positive Metal Oxide Semiconductor: PMOS) 영역을 더 포함할 수 있으며, 상기 PMOS 영역의 기판(100) 상에는 p형 불순물 영역 및 게이트 구조물에 의해 PMOS 트랜지스터(도시되지 않음)가 추가로 구비될 수 있다. 이 경우, 상기 기판(100) 상에는 상보형(Complementary Metal Oxide Semiconductor Transistor: CMOS) 트랜지스터가 형성될 수 있다.
일 실시예에 있어서, 게이트 구조물(40)은 기판(100) 내부로 적어도 일부가 매립된 매립 게이트 구조를 가질 수도 있다. 이 경우, 기판(100)을 일부 식각하여 리세스를 형성한 후, 상기 리세스 내부에 게이트 절연막 패턴 및 게이트 전극을 형성할 수 있다.
기판(100) 상에는 게이트 구조물(40), 게이트 스페이서(50) 및 불순물 영역(105)을 커버하는 제1 층간 절연막(60)이 형성되고, 제1 층간 절연막(60)을 관통하여 불순물 영역(105)과 접촉하는 제1 콘택(65)이 구비될 수 있다. 제1 층간 절연막(60) 상에는 제1 배선(67)이 형성되어, 제1 콘택(65)과 전기적으로 연결될 수 있다.
제1 층간 절연막(60) 상에는 제1 배선(67)을 덮는 제2 층간 절연막(70)이 형성되고, 제2 층간 절연막(70)을 관통하여 제1 배선(67)과 접속되는 제2 콘택(75)이 구비될 수 있다. 제2 층간 절연막(70) 상에는 제2 배선(77)이 형성되어, 제2 콘택(75)과 전기적으로 연결될 수 있다. 일 실시예에 있어서, 제2 배선(77) 중 일부는 상기 PMOS 영역까지 연장되어 상기 PMOS 트랜지스터의 불순물 영역과 전기적으로 연결될 수 있다.
제2 층간 절연막(70) 상에는 제2 배선(77)을 덮는 제3 층간 절연막(80)이 형성되고, 제3 층간 절연막(80)을 관통하여 제2 배선(77)과 접속되는 제3 콘택(85)이 구비될 수 있다.
제1 내지 제3 층간 절연막들(60, 70, 80)은 실리콘 산화물을 포함할 수 있다. 제1 내지 제3 콘택들(65, 75, 85), 제1 배선(67) 및 제2 배선(77)은 텅스텐, 알루미늄, 구리, 티타늄 등과 같은 금속 및/또는 이들 금속의 질화물을 포함할 수 있다.
제3 층간 절연막(80) 상에는 상술한 바와 같이 상기 크로스-포인트 셀 어레이가 적층될 수 있다. 예를 들면, 제1 도전 라인(115)은 제3 콘택(85)과 전기적으로 연결될 수 있다.
도 12에서는 상기 주변 회로 영역 2층의 배선 구조를 갖는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 주변 회로 영역은 회로 설계에 따라 단층의 배선 구조 또는 3층 이상의 배선 구조를 가질 수도 있다.
도 13은 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 개략적인 평면도이다. 도 14는 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다. 구체적으로, 도 14는 상기 가변 저항 메모리 장치의 상기 제1 방향으로의 단면도이다.
도 13 및 도 14에 도시된 가변 저항 메모리 장치는 메모리 셀들의 배열을 제외하고는 도 1 내지 도 3에 도시된 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
도 13 및 도 14를 참조하면, 기판(100) 상에 상기 제3 방향을 따라 제1 도전 라인들(115a), 제2 도전 라인들(175a) 및 제3 도전 라인들(255a)이 서로 이격되며 교차하도록 배치될 수 있다.
제1 도전 라인(115a) 및 제2 도전 라인(175a)의 교차부들에는 각각 제1 메모리 셀(180a)이 배치될 수 있다. 제1 메모리 셀(180a)은 제1 도전 라인(115a) 및 제2 도전 라인(175a) 사이에 적층되는 제1 하부 전극(125a), 제1 선택 패턴(135a), 제1 중간 전극(145a), 제1 가변 저항 패턴(155a) 및 제1 상부 전극(165a)을 포함할 수 있다.
제2 도전 라인(175a) 및 제3 도전 라인(255a)의 교차부들에는 각각 제2 메모리 셀(280a)이 배치될 수 있다. 제2 메모리 셀(280a)은 제2 도전 라인(175a) 및 제3 도전 라인(255a) 사이에 적층되는 제2 하부 전극(205a), 제2 선택 패턴(215a), 제2 중간 전극(225a), 제2 가변 저항 패턴(235a) 및 제2 상부 전극(245a)을 포함할 수 있다.
복수의 제1 메모리 셀들(180a)이 상기 제1 방향으로 배열되어 제1 메모리 셀 행이 정의되며, 복수의 제1 메모리 셀들(180a)이 상기 제2 방향으로 배열되어 제1 메모리 셀 열이 정의될 수 있다.
복수의 제2 메모리 셀들(280a)이 상기 제1 방향으로 배열되어 제2 메모리 셀 행이 정의되며, 복수의 제2 메모리 셀들(180a)이 상기 제2 방향으로 배열되어 제2 메모리 셀 열이 정의될 수 있다.
상기 제1 메모리 셀 행 및 상기 제2 메모리 셀 행은 하나의 제2 도전 라인(175a)을 공유하며, 메모리 셀 행이 정의될 수 있다. 상기 메모리 셀 행에 있어서, 제1 메모리 셀들(180a) 및 제2 메모리 셀들(280a)은 서로 어긋나게 또는 지그재그로 배열될 수 있다.
예시적인 실시예들에 따르면, 상기 메모리 셀 행에 있어서, 제1 메모리 셀(180a) 및 제2 메모리 셀(280a)은 도 14에 도시된 바와 같이, 평면 방향에서 또는 상기 제3 방향으로 서로 부분적으로 오버랩될 수 있다. 예를 들면, 제2 메모리 셀들(280a) 중 적어도 하나의 제2 메모리 셀(280a)의 저면 및 상기 적어도 하나의 제2 메모리 셀(280a)과 가장 인접한 제1 메모리 셀(280a)의 상면은 상기 평면 방향에서 또는 상기 제3 방향으로 부분적으로 오버랩될 수 있다.
일부 실시예들에 있어서, 제1 메모리 셀(180a) 및 제2 메모리 셀(280a)의 중첩면적은 각 메모리 셀의 면적의 절반 이하일 수 있다.
상술한 바와 같이, 제1 메모리 셀(180a) 및 제2 메모리 셀(280a)을 서로 부분적으로 중첩되게 배열함으로써, 제1 메모리 셀(180a) 및 제2 메모리 셀(280a)의 제3 방향으로의 열적 전달 경로는 증가시키면서, 각 층의 크로스-포인트 셀 어레이에 있어서 메모리 셀들 간의 수평 이격 거리는 감소시킬 수 있다.
그러므로, 열적 교란에 의한 동작 신뢰성 열화를 방지하면서 상기 가변 저항 메모리 장치의 집적도를 보다 향상시킬 수 있다.
도 15 및 도 16은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로, 도 15는 상기 가변 저항 메모리 장치의 상기 제1 방향으로의 단면도이다. 도 16은 상기 가변 저항 메모리 장치의 도 15에 표시된 I-I' 라인을 따라 상기 제2 방향으로 절단한 단면도이다.
도 15 및 도 16에 도시된 가변 저항 메모리 장치는 가변 저항 패턴의 구조 및/또는 형상을 제외하고는 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구조 및/또는 구성을 가질 수 있다. 따라서, 중복되는 구성 및 구조에 대한 상세한 설명은 생략되며, 실질적으로 동일하거나 유사한 구성에 대해서는 동일하거나 유사한 참조부호가 사용된다.
도 15 및 도 16을 참조하면, 도 1 내지 도 3을 참조로 설명한 바와 같이, 기판(100)으로부터 상기 제3 방향을 따라 제1 도전 라인(115), 제2 도전 라인(175) 및 제3 도전 라인(255)이 서로 이격되며 교차하도록 배치될 수 있다. 제1 도전 라인(115) 및 제2 도전 라인(175)의 교차부에는 제1 메모리 셀(180b)이 배치되며, 제2 도전 라인(175) 및 제3 도전 라인(255)의 교차부에는 제2 메모리 셀(280b)이 배치될 수 있다.
제1 메모리 셀(180b)은 제1 도전 라인(115) 및 제2 도전 라인(175) 사이에 적층되는 제1 하부 전극(125), 제1 선택 패턴(135), 제1 중간 전극(145), 제1 가변 저항 패턴(158) 및 제1 상부 전극(164)을 포함할 수 있다.
제2 메모리 셀(280b)은 제2 도전 라인(175) 및 제3 도전 라인(255) 사이에 적층되는 제2 하부 전극(205), 제2 선택 패턴(215), 제2 중간 전극(225), 제2 가변 저항 패턴(238) 및 제2 상부 전극(248)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 가변 저항 패턴(158)의 너비(예를 들면, 상기 제1 방향으로의 너비)는 제1 선택 패턴(135) 및/또는 제1 중간 전극(145)의 너비보다 작을 수 있다. 일부 실시예들에 있어서, 평면 방향에서 제1 가변 저항 패턴(158)의 면적은 제1 선택 패턴(135) 및/또는 제1 중간 전극(145)의 면적보다 작을 수 있다.
제1 가변 저항 패턴(158)의 측벽 상에는 제1 스페이서(148)가 형성될 수 있다. 예를 들면, 제1 스페이서(148)는 제1 가변 저항 패턴(158)의 측부를 둘러쌀 수 있다.
또한, 제2 가변 저항 패턴(238)의 너비(예를 들면, 상기 제1 방향으로의 너비)는 제2 선택 패턴(215) 및/또는 제2 중간 전극(225)의 너비보다 작을 수 있다. 일부 실시예들에 있어서, 평면 방향에서 제2 가변 저항 패턴(238)의 면적은 제2 선택 패턴(215) 및/또는 제1 중간 전극(225)의 면적보다 작을 수 있다.
제2 가변 저항 패턴(238)의 측벽 상에는 제2 스페이서(228)가 형성될 수 있다. 예를 들면, 제2 스페이서(228)는 제2 가변 저항 패턴(238)의 측부를 둘러쌀 수 있다.
제1 및 제2 스페이서들(148, 228)은 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상술한 바와 같이, 제1 및 제2 스페이서들(148, 228)에 의해 제1 및 제2 가변 저항 패턴들(158, 238)의 너비 또는 면적이 축소될 수 있다. 따라서, 예를 들면 중간 전극들(145, 225)에서 가변 저항 패턴들(158, 238)로의 열 전달 효율이 향상될 수 있다.
제1 상부 전극(164)은 제1 스페이서(148) 및 제1 가변 저항 패턴(158)을 캡핑할 수 있다. 제2 상부 전극(248)은 제2 스페이서(228) 및 제2 가변 저항 패턴(238)을 캡핑할 수 있다.
제1 메모리 셀들(180b) 및 제1 도전 라인들(115)은 제1 절연막(152)에 의해 서로 절연 또는 분리될 수 있다. 제2 메모리 셀들(280b) 및 제2 도전 라인들(175)은 제2 절연막(232)에 의해 서로 절연 또는 분리될 수 있다. 제3 도전 라인들(255)은 상부 절연막(261)에 의해 서로 절연 또는 분리될 수 있다.
제1 절연막(152), 제2 절연막(232) 및 상부 절연막(261)은 예를 들면 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 따르면, 도 1 내지 도 3을 참조로 설명한 바와 같이, 제1 메모리 셀들(180b) 및 제2 메모리 셀들(280b)은 예를 들면, 상기 제1 방향을 따라 서로 어긋나거나 지그재그 형태로 배열될 수 있다.
일부 실시예들에 있어서, 도 13 및 도 14를 참조로 설명한 바와 같이, 제1 메모리 셀(180b) 및 제2 메모리 셀(280b)은 평면 방향에서 부분적으로 중첩되도록 배열될 수도 있다.
도 17 내지 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 17 내지 도 27은 도 15 및 도 16에 도시된 가변 저항 메모리 장치의 제조 방법을 도시하고 있다.
구체적으로, 도 17 내지 도 25, 및 도 26a는 상기 제1 방향으로의 단면도들이다. 도 26b는 도 15에 표시된 I-I' 라인을 따라 상기 제2 방향으로 절단한 단면도이다.
도 4 내지 도 11을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 17을 참조하면, 기판(100) 상에 순차적으로 제1 도전막(110), 제1 하부 전극막(120), 제1 선택 물질막(130), 제1 중간 전극막(140) 및 제1 희생막(141)을 형성할 수 있다.
제1 희생막(141)은 예를 들면, 실리콘 질화물과 같은 질화물을 사용하여 CVD 공정, ALD 공정 또는 PVD 공정을 통해 형성될 수 있다.
도 18을 참조하면, 제1 희생막(141), 제1 중간 전극막(140), 제1 선택 물질막(130), 제1 하부 전극막(120) 및 제1 도전막(110)을 부분적으로 식각하여, 기판(100) 상에 순차적으로 적층되는 제1 도전 라인(115), 제1 하부 전극(125), 제1 선택 패턴(135), 제1 중간 전극(145) 및 제1 희생 패턴(143)이 형성될 수 있다.
예를 들면, 제1 희생막(141), 제1 중간 전극막(140), 제1 선택 물질막(130), 제1 하부 전극막(120) 및 제1 도전막(110)을 상기 제2 방향을 따라 식각할 수 있다. 이에 따라, 제1 도전막(110)으로부터 제1 도전 라인들(115)이 형성되며, 제1 희생막(141), 제1 중간 전극막(140), 제1 선택 물질막(130) 및 제1 하부 전극막(120)은 상기 제2 방향으로 연장하는 라인 패턴들로 변환될 수 있다. 제1 도전 라인들(115) 및 상기 라인 패턴들 사이를 매립하는 제1 매립 절연막을 형성할 수 있다.
이후, 제1 희생막(141), 제1 중간 전극막(140), 제1 선택 물질막(130), 제1 하부 전극막(120) 및 상기 제1 매립 절연막을 상기 제1 방향을 따라 식각할 수 잇다. 이에 따라, 제1 도전 라인(115) 상에 순차적으로 제1 하부 전극(125), 제1 선택 패턴(135), 제1 중간 전극(145) 및 제1 희생 패턴(143)이 적층된 제1 필라 구조물들이 형성될 수 있다.
이어서, 상기 제1 필라 구조물들 사이를 채우며 상기 제2 방향으로 연장하는 제2 매립 절연막을 형성할 수 있다. 상기 제1 및 제2 매립 절연막은 실질적으로 병합되어 제1 절연막(152)으로 제공될 수 있다.
도 19를 참조하면, 상기 제1 필라 구조물들로부터 제1 희생 패턴(143)을 제거할 수 있다. 제1 희생 패턴(143)이 제거된 공간에 의해 예를 들면, 제1 중간 전극(145)의 상면이 노출되는 제1 홀(154)이 형성될 수 있다.
예를 들면, 제1 희생 패턴은 상기 질화물에 식각 선택비를 갖는 인산 혹은 질산과 같은 식각액을 사용하여 제거될 수 있다.
도 20을 참조하면, 제1 절연막(152)의 상면, 및 제1 홀들(154)의 측벽들 및 저면들을 따라 컨포멀하게 제1 스페이서 막(146)을 형성할 수 있다.
예를 들면, 제1 스페이서 막(146)은 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 ALD 공정을 통해 형성될 수 있다.
도 21을 참조하면, 예를 들면 에치-백(etch-back) 공정을 통해 제1 스페이서 막(146)을 부분적으로 제거하여 제1 스페이서(148)를 형성할 수 있다.
예시적인 실시예들에 따르면, 상기 에치-백 공정에 의해 제1 절연막(152)의 상면 및 제1 홀(154)의 저면에 형성된 제1 스페이서막(146) 부분이 제거될 수 있다. 이에 따라, 제1 홀(154)의 측벽 상에 제1 스페이서(148)가 형성될 수 있다.
도 22를 참조하면, 제1 중간 전극(145) 및 제1 절연막(152)의 상기 상면 상에 제1 홀들(154)을 충분히 채우는 제1 가변 저항 물질막(156)을 형성할 수 있다.
도 23을 참조하면, 예를 들면 CMP 공정을 통해 제1 가변 저항 물질막(156)의 상부를 제1 절연막(152)의 상기 상면이 노출될 때까지 평탄화할 수 있다.
이후, 에치-백 공정을 통해 제1 홀(154)의 상부에 형성된 제1 스페이서(148) 및 제1 가변 저항 물질막(156) 부분들을 제거할 수 있다. 이에 따라, 제1 스페이서(148)에 의해 측벽이 둘러싸인 제1 가변 저항 패턴(158)이 형성될 수 있다. 또한, 제1 홀(154)의 상기 상부에 의해 제1 리세스(159)가 정의될 수 있다.
도 24를 참조하면, 제1 리세스(159)를 채우며 제1 스페이서(148) 및 제1 가변 저항 패턴(158)을 캡핑하는 제1 상부 전극(164)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제1 절연막(152)의 상기 상면 상에 제1 리세스들(159)을 충분히 채우는 제1 상부 전극막을 형성할 수 있다. 이후, CMP 공정을 통해 상기 제1 상부 전극막의 상부를 제1 절연막(152)의 상기 상면이 노출될 때까지 평탄화하여 각 제1 리세스(159)를 채우는 제1 상부 전극(164)이 형성될 수 있다.
상술한 바와 같이, 다마신(damascene) 공정을 통해 제1 스페이서(148)에 의해 너비 또는 면적이 축소된 제1 가변 저항 패턴(158)이 형성될 수 있다. 또한, 제1 상부 전극(164)은 제1 리세스(159)에 의해 자기 정렬될 수 있다.
한편, 제1 도전 라인(115) 및 제2 도전 라인(175)에 형성된 제1 하부 전극(125), 제1 선택 패턴(135), 제1 중간 전극(145), 제1 가변 저항 패턴(145) 및 제1 상부 전극(164)에 의해 제1 메모리 셀(180b)이 정의될 수 있다.
도 25를 참조하면, 제1 절연막(152) 및 제1 상부 전극들(164)의 상면들 상에 순차적으로 제2 도전막(170), 제2 하부 전극막(200), 제2 선택 물질막(210), 제2 중간 전극막(220) 및 제2 희생막(221)을 형성할 수 있다.
제2 희생막(221)은 제1 희생막(141)과 실질적으로 동일하거나 유사한 질화물을 포함하도록 형성될 수 있다.
도 26a 및 도 26b를 참조하면, 제2 희생막(221), 제2 중간 전극막(220), 제2 선택 물질막(210), 제2 하부 전극막(200) 및 제2 도전막(170)을 부분적으로 식각하여, 제1 절연막(152) 및 제1 상부 전극(164) 상에 순차적으로 적층되는 제2 도전 라인(175), 제2 하부 전극(205), 제2 선택 패턴(215), 제2 중간 전극(225) 및 제2 희생 패턴(223)이 형성될 수 있다.
예를 들면, 제2 희생막(221), 제2 중간 전극막(220), 제2 선택 물질막(210), 제2 하부 전극막(200) 및 제2 도전막(170)을 상기 제1 방향을 따라 식각할 수 있다. 이에 따라, 제2 도전막(170)으로부터 제2 도전 라인들(175)이 형성되며, 제2 희생막(221), 제2 중간 전극막(220), 제2 선택 물질막(210) 및 제2 하부 전극막(200)은 상기 제1 방향으로 연장하는 라인 패턴들로 변환될 수 있다. 제2 도전 라인들(175) 및 상기 라인 패턴들 사이를 매립하는 제3 매립 절연막을 형성할 수 있다.
이후, 제2 희생막(221), 제2 중간 전극막(220), 제2 선택 물질막(210), 제2 하부 전극막(200) 및 상기 제3 매립 절연막을 상기 제2 방향을 따라 식각할 수 있다. 이에 따라, 제2 도전 라인(175) 상에 순차적으로 적층되는 제2 하부 전극(215), 제2 선택 패턴(215), 제2 중간 전극(225) 및 제2 희생 패턴(223)이 적층된 제2 필라 구조물들이 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제2 필라 구조물은 상기 제1 필라 구조물과 상기 제1 방향을 따라 서로 어긋나도록 또는 지그재그로 배열되도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 제2 필라 구조물 및 상기 제1 필라 구조물은 평면 방향에서 부분적으로 중첩되도록 형성될 수도 있다.
이어서, 상기 제2 필라 구조물들 사이를 채우며 상기 제1 방향으로 연장하는 제4 매립 절연막을 형성할 수 있다. 상기 제3 및 제4 매립 절연막은 실질적으로 병합되어 제2 절연막(232)으로 제공될 수 있다.
도 27을 참조하면, 도 19 내지 도 24를 참조로 설명한 바와 실질적으로 동일하거나 유사한 다마신 공정을 수행할 수 있다.
예시적인 실시예들에 따르면, 상기 제2 필라 구조물로부터 제2 희생 패턴(223)을 제거하여 제2 홀을 형성하고, 상기 제2 홀을 부분적으로 채우는 제2 스페이서(228) 및 제2 가변 저항 패턴(238)을 형성할 수 있다. 이후, 상기 제2 홀의 상부를 캡핑하는 제2 상부 전극(248)을 형성할 수 있다.
제2 도전 라인(175) 상에 적층된 제2 하부 전극(205), 제2 선택 패턴(215), 제2 중간 전극(225), 제2 가변 저항 패턴(238) 및 제2 상부 전극(248)에 의해 제2 메모리 셀(280b)이 정의될 수 있다.
다시 도 15 및 도 16을 참조하면, 제2 절연막(232) 및 제2 메모리 셀들(280b) 상에 제3 도전막을 형성할 수 있다. 상기 제3 도전막을 상기 제2 방향을 따라 식각하여 복수의 제2 메모리 셀들(280b) 상에서 연장하는 제3 도전 라인들(255)을 형성할 수 있다.
이후, 이웃하는 제3 도전 라인들(255)을 채우며, 실리콘 산화물을 포함하는 상부 절연막(261)을 제2 절연막(232) 상에 형성할 수 있다.
도 28 및 도 29는 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로, 도 28은 상기 가변 저항 메모리 장치의 상기 제1 방향으로의 단면도이다. 도 29는 상기 가변 저항 메모리 장치의 상기 제2 방향으로(예를 들면, 도 15의 I-I' 라인을 따라) 절단한 단면도이다.
도 15 및 도 16을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
도 28 및 도 29를 참조하면, 제1 메모리 셀(180c)에 포함된 제1 선택 패턴(135b) 역시 다마신 공정을 통해 형성될 수 있다.
예를 들면, 기판(100) 상에 하부 절연막(107) 및 제1 도전 라인(115a)이 형성되고, 하부 절연막(107) 및 제1 도전 라인(115a)을 덮는 제1 절연막(152a)이 형성될 수 있다. 제1 절연막(152a) 내에는 각각 제1 도전 라인(115a)의 상면을 노출시키는 제1 홀들(154a)이 형성될 수 있다.
제1 홀(154a)의 측벽 상에 도 20 및 도 21을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정을 통해 제1 스페이서(148a)를 형성할 수 있다. 이후, 제1 홀(154a)을 채우는 제1 선택 물질막을 형성하고, 상기 제1 선택 물질막의 상부를 CMP 공정 및 에치-백 공정을 통해 제거하여 제1 선택 패턴(135b)을 형성할 수 있다. 상기 에치-백 공정에 의해 제1 스페이서(148a)도 함께 부분적으로 제거될 수 있으며, 제1 선택 패턴(135b)의 측벽은 제1 스페이서(148a)에 의해 둘러싸일 수 있다.
제1 중간 전극(145a)은 제1 선택 패턴(135b) 및 제1 스페이서(148a) 상에 형성되어, 제1 홀(154a)의 상부를 캡핑할 수 있다.
상술한 다마신 공정에 의해, 제1 선택 패턴(135b)은 제1 스페이서(148a)에 의해 둘러싸이며, 평면 방향에서 제1 선택 패턴(135b)의 면적은 제1 중간 전극(145a)의 면적보다 작을 수 있다.
제1 절연막(152a) 상에는 제1 중간 전극들(145a)을 덮는 제2 절연막(152b)이 형성될 수 있다. 제2 절연막(152b)을 부분적으로 식각하여 각각 제1 중간 전극(145a)의 상면을 노출시키는 제2 홀(154b)을 형성할 수 있다.
제2 홀(154b)내에는 제1 가변 저항 패턴(158)이 형성될 수 있다. 일부 실시예들에 있어서, 제1 가변 저항 패턴(158)은 도 20 내지 도 24를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다.
예를 들면, 제2 홀(154b)의 측벽 상에 제2 스페이서(148b)가 형성되며, 제1 가변 저항 패턴(158)의 측벽은 제2 스페이서(148b)에 의해 둘러싸일 수 있다. 제1 가변 저항 패턴(158) 및 제2 스페이서(148b) 상에는 제1 상부 전극(164)이 형성되어 제2 홀(154b)의 상부를 캡핑할 수 있다.
제2 메모리 셀(280c)에 포함된 제2 선택 패턴(215b) 역시 상술한 다마신 공정에 의해 형성될 수 있다. 예를 들면, 제3 절연막(232a) 내에 제3 홀(도시되지 않음)이 형성되고, 상기 제3 홀의 측벽 상에 제2 선택 패턴(215a)의 측벽을 감싸는 제3 스페이서(228a)가 형성될 수 있다. 제2 중간 전극(225a)이 제2 선택 패턴(215b) 및 제3 스페이서(228a) 상에 형성되어 상기 제3 홀의 상부를 캡핑할 수 있다.
일부 실시예들에 있어서, 제2 가변 저항 패턴(238)은 도 20 내지 도 24를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다.
예를 들면, 제3 절연막(232a) 상에 제2 중간 전극들(225a)을 덮는 제4 절연막(232b)이 형성될 수 있다. 제4 절연막(232b) 내에 각각 제2 중간 전극(225a)을 노출시키는 제4 홀(도시되지 않음)이 형성되고, 상기 제4 홀 내에 제4 스페이서(228b), 제2 가변 저항 패턴(238) 및 제2 상부 전극(248)이 형성될 수 있다.
도 30 및 도 31은 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로, 도 30은 상기 제1 방향으로의 단면도이며, 도 31은 도 30에 표시된 I-I' 라인을 따라 상기 제2 방향으로 절단한 단면도이다.
도 1 내지 도 3을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구성 및/또는 구조에 대한 상세한 설명은 생략된다.
도 30 및 도 31을 참조하면, 도 1 내지 도 3을 참조로 설명한 바와 같이, 기판(300)으로부터 상기 제3 방향을 따라 제1 도전 라인(310), 제2 도전 라인(393) 및 제3 도전 라인(495)이 서로 이격되며 교차하도록 배치될 수 있다.
제1 도전 라인(310)은 상기 제1 방향으로 연장하며, 상기 제2 방향을 따라 복수의 제1 도전 라인들(310)이 서로 이격되며 배열될 수 있다. 제2 도전 라인(393)은 상기 제2 방향으로 연장되며, 상기 제1 방향을 따라 복수의 제2 도전 라인들(393)이 서로 이격되며 배열될 수 있다. 제3 도전 라인(495)은 상기 제1 방향을 따라 연장하며, 상기 제2 방향을 따라 복수의 제3 도전 라인들(495)이 배열될 수 있다.
제1 도전 라인들(310)은 제1 절연 패턴들(305)에 의해 서로 절연될 수 있다. 제2 도전 라인들(393)은 제2 절연 패턴들(395)에 의해 서로 절연될 수 있다. 제3 도전 라인들(495)은 제3 절연 패턴들(497)에 의해 서로 절연될 수 있다.
제1 도전 라인(310) 및 제2 도전 라인(393)의 교차부에는 제1 메모리 셀(390)이 배치되며, 제2 도전 라인(393) 및 제3 도전 라인(495)의 교차부에는 제2 메모리 셀(480)이 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 메모리 셀들(390, 480)은 도 1 내지 도 3을 참조로 설명한 메모리 셀들의 역 구조를 가질 수 있다. 제1 및 제2 메모리 셀들(390, 480)에 있어서, 선택 패턴이 가변 저항 패턴 상부에 위치할 수 있다.
예를 들면, 제1 메모리 셀(390)은 제1 도전 라인(310) 상에 순차적으로 적층되는 제1 하부 전극(335), 제1 가변 저항 패턴(355), 제1 중간 전극(365), 제1 선택 패턴(375) 및 제1 상부 전극(385)을 포함할 수 있다.
제2 메모리 셀(480)은 제2 도전 라인(393) 상에 순차적으로 적층되는 제2 하부 전극(410), 제2 가변 저항 패턴(445), 제2 중간 전극(455), 제2 선택 패턴(465) 및 제2 상부 전극(475)을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 하부 전극(335)은 절곡 패턴 형상을 가질 수 있다. 예를 들면, 제1 하부 전극(335)은 수직부 및 수평부를 포함하는 절곡 패턴 형상을 가질 수 있다. 상기 수직부는 제1 가변 저항 패턴(355)의 저면과 부분적으로 접촉하는 막대 형상을 가질 수 있다. 상기 수평부는 제1 도전 라인(310)의 상면과 접촉하는 타일 형상을 가질 수 있다.
상기 수직부를 통해 제1 하부 전극(335)과 제1 가변 저항 패턴(355)의 접촉 면적이 감소되어 열 발생 효율이 향상될 수 있다.
일부 실시예들에 있어서, 제1 하부 전극들(335)은 각각의 제1 메모리 셀(390) 마다 제공되며 제1 하부 절연막(320) 내부에 매립될 수 있다. 도 30에 도시된 바와 같이, 한 쌍의 제1 하부 전극들(335)은 제1 매립 절연 패턴(340)을 사이에 두고 거울상으로 마주볼 수 있다. 제1 하부 전극(335) 및 제1 매립 절연 패턴(340) 사이, 및 제1 가변 저항 패턴(355) 아래에는 제1 스페이서(337)가 형성될 수 있다.
제2 하부 전극(410) 역시 수직부 및 수평부를 포함하는 절곡 패턴 형상을 가질 수 있다. 상기 수직부는 제2 가변 저항 패턴(445)의 저면과 부분적으로 접촉할 수 있다. 상기 수평부는 제2 도전 라인(339)의 상면과 접촉할 수 있다. 상기 수직부를 통해 제2 하부 전극(410)과 제2 가변 저항 패턴(445)의 접촉 면적이 감소되어 열 발생 효율이 향상될 수 있다.
일부 실시예들에 있어서, 제2 하부 전극(410)은 상기 제1 방향으로 연장하며 복수의 제2 메모리 셀들(480)과 공통적으로 연결될 수 있다. 예를 들면, 하나의 제2 하부 전극(410)을 공유하는 제2 메모리 셀들(480)에 의해 제2 메모리 셀 행이 정의될 수 있다.
제2 하부 전극(410)은 제2 하부 절연막(400) 내부에 매립될 수 있다. 도 31에 도시된 바와 같이, 한 쌍의 제2 하부 전극들(410)은 제2 매립 절연 패턴(430)을 사이에 두고 거울상으로 마주볼 수 있다. 제2 하부 전극(410) 및 제2 매립 절연 패턴(430) 사이, 및 제2 가변 저항 패턴(445) 아래에는 제2 스페이서(420)가 형성될 수 있다.
제1 하부 절연막(320), 제1 매립 절연 패턴(340) 및 제1 절연 패턴(305) 상에는 제1 절연막(387)이 형성되며, 제1 절연막(387)에 의해 제1 메모리 셀들(390)이 서로 절연 또는 분리될 수 있다.
제2 하부 절연막(400), 제2 매립 절연 패턴(430) 및 제2 하부 전극(410) 상에는 제2 절연막(490)이 형성될 수 있다. 제2 절연막(490)에 의해 제2 메모리 셀들(480)이 서로 절연 또는 분리될 수 있다.
상술한 제1 및 제2 하부 절연막들(320, 400), 제1 및 제2 매립 절연 패턴들(340, 430), 제1 및 제2 절연막(387, 490), 및 제1 내지 제3 절연 패턴들(305, 395, 497)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 스페이서들(337, 420)은 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
한편, 복수의 제1 메모리 셀들(390)이 하나의 제1 도전 라인(310)에 의해 공유되어 제1 메모리 셀 행을 형성할 수 있다. 상기 제1 메모리 셀 행 및 상기 제2 메모리 셀 행이 메모리 셀 행을 정의하며, 도 1 내지 도 3을 참조로 설명한 바와 같이, 상기 메모리 셀 행에 포함된 제1 메모리 셀들(390) 및 제2 메모리 셀들(480)은 상기 제1 방향을 따라 서로 어긋나거나 지그재그로 배열될 수 있다.
일부 실시예들에 있어서, 상기 메모리 셀 행에 포함된 제1 메모리 셀(390) 및 제2 메모리 셀(480)은 평면 방향에서 서로 부분적으로 중첩될 수도 있다.
도 32a 및 도 32b, 내지 도 40a 및 도 40b는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 32a 및 도 32b, 내지 도 40a 및 도 40b는 도 30 및 도 31을 참조로 설명한 가변 저항 메모리 장치의 제조 방법을 도시하고 있다.
구체적으로, 도 32a, 도 33a, 도 34a, 도 35a, 도 36a, 도 37a, 도 38a, 도 39a 및 도 40a는 상기 제1 방향으로의 단면도들이다. 도 32b, 도 33b, 도 34b 및 도 35b는 도 32a에 표시된 II-II' 라인을 따라 상기 제2 방향으로 절단한 단면도들이다, 도 36b, 도 37b, 도 38b, 도 39b 및 도 40b는 도 36a에 표시된 III-III' 라인 또는 도 30에 표시된 I-I' 라인을 따라 상기 제2 방향으로 절단한 단면도들이다.
도 4 내지 도 11을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 32a 및 도 32b를 참조하면, 기판(300) 상에 제1 도전 라인(310) 및 제1 절연 패턴(305)을 형성하고, 제1 도전 라인(310) 및 제1 절연 패턴(305) 상에 제1 하부 절연막(320)을 형성할 수 있다.
예시적인 실시예들에 따르면, 기판(300) 상에 제1 도전막을 형성한 후, 상기 제1 도전막을 상기 제1 방향을 따라 식각하여 복수의 제1 도전 라인들(310)이 형성될 수 있다. 이후, 제1 도전 라인들(310) 사이를 채우는 제1 절연 패턴(305)을 형성할 수 있다.
제1 하부 절연막(320)을 식각하여 제1 개구부(325)를 형성할 수 있다. 제1 개구부(325)는 상기 제2 방향으로 연장하며, 제1 도전 라인(310) 및 제1 절연 패턴(305)의 상면들을 노출시킬 수 있다.
도 33a 및 도 33b를 참조하면, 제1 하부 절연막(320)의 상면, 및 제1 개구부(325)의 측벽들 및 저면들을 따라 컨포멀하게 제1 하부 전극막(330)을 형성할 수 있다.
도 34a 및 도 34b를 참조하면, 제1 하부 전극막(330) 상에 제1 개구부(325)를 부분적으로 채우는 제1 스페이서 막(336)을 형성할 수 있다.
예를 들면, 제1 스페이서 막(336)은 실리콘 산화물 또는 실리콘 산질화물을 포함하도록 CVD 공정 또는 ALD 공정을 통해 형성될 수 있다.
도 35a 및 도 35b를 참조하면, 제1 스페이서 막(336) 및 제1 하부 전극막(330)을 부분적으로 제거하여 제1 스페이서(337) 및 제1 하부 전극(335)을 형성할 수 있다.
예시적인 실시예들에 따르면, CMP 공정을 통해 제1 하부 절연막(320)의 상면이 노출될 때까지 제1 스페이서 막(336) 및 제1 하부 전극막(330)의 상부들을 평탄화할 수 있다. 이후, 에치-백 공정 또는 이방성 식각 공정을 통해 제1 개구부(325)의 상기 저면 상에 형성된 제1 스페이서 막(336) 및 제1 하부 전극막(330) 부분들을 제거할 수 있다.
이에 따라, 절곡된 형태로 상기 제2 방향으로 연장하는 제1 하부 전극들(335)이 형성되며, 제1 하부 전극(335) 상에는 제1 스페이서(337)가 형성될 수 있다.
일부 실시예들에 있어서, 제1 개구부(325)로부터 제1 리세스(339)가 형성될 수 있다. 제1 리세스(339)를 사이에 두고 한 쌍의 하부 전극들(335) 및 한쌍의 제1 스페이서들(337)이 서로 마주볼 수 있다.
도 36a 및 도 36b를 참조하면, 제1 리세스(339)를 채우며 실리콘 산화물을 포함하는 제1 매립 절연 패턴(340)을 형성할 수 있다.
이후, 제1 하부 절연막(320), 제1 스페이서(337) 및 제1 매립 절연 패턴(340) 상에 순차적으로 제1 가변 저항 물질막(350), 제1 중간 전극막(360), 제1 선택 물질막(370) 및 제1 상부 전극막(380)을 형성할 수 있다.
도 37a 및 도 37b를 참조하면, 제1 상부 전극막(380), 제1 선택 물질막(370), 제1 중간 전극막(360), 제1 가변 저항 물질막(350) 및 제1 하부 전극(335)을 상기 제1 방향 및 상기 제2 방향으로 순차적으로 식각할 수 있다.
상기 제2 방향으로의 식각 공정은 예를 들면, 제1 매립 절연 패턴(340)이 노출될 때까지 수행될 수 있다. 상기 제2 방향으로의 식각 공정에 의해 제1 하부 절연막(320) 및 제1 매립 절연 패턴(340)의 상부들도 부분적으로 식각될 수 있다. 상기 제1 방향으로의 식각 공정은 예를 들면, 제1 절연 패턴(305)이 노출될 때까지 수행될 수 있다.
상기 식각 공정에 의해, 제1 하부 전극(335)은 상기 제2 방향을 따라 메모리 셀 단위로 절단될 수 있다. 제1 하부 전극(335) 상에는 순차적으로 제1 가변 저항 패턴(355), 제1 중간 전극(365), 제1 선택 패턴(375) 및 제1 상부 전극(385)이 형성될 수 있다.
이에 따라, 제1 하부 전극(335), 제1 가변 저항 패턴(355), 제1 중간 전극(365), 제1 선택 패턴(375) 및 제1 상부 전극(385)이 적층된 제1 메모리 셀(390)이 형성될 수 있다.
제1 하부 절연막(320), 제1 매립 절연 패턴(340) 및 제1 절연 패턴(305) 상에는 제1 메모리 셀들(390)의 측부들을 감싸는 제1 절연막(387)이 형성될 수 있다. 제1 절연막(387)은 예를 들면, 실리콘 산화물을 포함하도록 CVD 공정을 통해 형성될 수 있다.
이후, 상기 제2 방향을 따라 복수의 제1 상부 전극들(385)과 연결되는 제2 도전 라인들(393)을 형성할 수 있다. 제1 절연막(387) 상에는 제2 도전 라인들(393) 사이의 공간을 채우며, 예를 들면 실리콘 산화물을 포함하는 제2 절연 패턴(395)이 형성될 수 있다.
도 38a 및 도 38b를 참조하면, 도 32a 및 도 32b, 내지 도 35a 및 도 35b를 참조로 설명한 공정들과 실질적으로 유사한 공정들을 수행할 수 있다.
이에 따라, 제2 도전 라인(393) 및 제2 절연 패턴(395) 상에 제2 하부 절연막(400)을 형성하고, 제2 하부 절연막(400) 내에서 절곡부를 포함하는 제2 하부 전극(410)을 형성할 수 있다. 제2 하부 전극(410)은 상기 제1 방향을 따라 복수의 제2 도전 라인들(393)과 전기적으로 연결되며 연장할 수 있다.
거울상으로 마주보는 한쌍의 제2 하부 전극들(410) 사이에는 제2 매립 절연 패턴(430)이 형성되며, 제2 매립 절연 패턴(430) 및 제2 하부 전극(410) 사이에는 제2 스페이서(420)가 형성될 수 있다. 제2 매립 절연 패턴(430) 및 제2 스페이서(420)는 각각 상기 제1 방향으로 연장될 수 있다.
예를 들면, 제2 하부 절연막(400) 및 제2 매립 절연 패턴(430)은 실리콘 산화물을 포함하도록 형성되며, 제2 스페이서(420)는 실리콘 질화물 또는 실리콘 산질화물을 포함하도록 형성될 수 있다.
도 39a 및 도 39b를 참조하면, 제2 하부 절연막(400), 제2 하부 전극(410), 제2 스페이서(420) 및 제2 매립 절연 패턴(430) 상에 순차적으로 제2 가변 저항 물질막(440), 제2 중간 전극막(450), 제2 선택 물질막(460) 및 제2 상부 전극막(470)을 형성할 수 있다.
도 40a 및 도 40b를 참조하면, 제2 상부 전극막(470), 제2 선택 물질막(460), 제2 중간 전극막(450) 및 제2 가변 저항 물질막(440)을 순차적으로 상기 제2 방향 및 상기 제1 방향을 따라 식각할 수 있다.
상기 제2 방향으로의 식각 공정은 예를 들면, 제2 하부 전극(410)이 노출될 때까지 수행될 수 있다. 일부 실시예들에 있어서, 상기 제2 방향으로의 식각 공정에 의해 제2 하부 전극(410)의 상부가 부분적으로 함께 식각될 수도 있다.
상기 제1 방향으로의 식각 공정은 예를 들면, 제2 매립 절연 패턴(430)의 상면이 노출될 때까지 수행될 수 있다. 일부 실시예들에 있어서, 상기 제1 방향으로의 식각 공정에 의해 제2 하부 절연막(400) 및 제2 매립 절연 패턴(430)의 상부들도 함께 식각될 수 있다.
상기 식각 공정에 의해, 제2 하부 전극(410) 상에 순차적으로 적층된 제2 가변 저항 패턴(445), 제2 중간 전극(455), 제2 선택 패턴(465) 및 제2 상부 전극(475)이 형성될 수 있다. 또한, 제2 하부 전극(410), 제2 가변 저항 패턴(445), 제2 중간 전극(455), 제2 선택 패턴(465) 및 제2 상부 전극(475)을 포함하는 제2 메모리 셀들(480)이 형성될 수 있다.
이후, 제2 하부 전극(410), 제2 하부 절연막(400), 제2 매립 절연 패턴(430) 상에 실리콘 산화물을 포함하며 제2 메모리 셀들(480)의 측부들을 감싸는 제2 절연막(490)이 형성될 수 있다.
다시 도 30 및 도 31을 참조하면, 상기 제1 방향으로 연장하며 복수의 제2 상부 전극들(475)과 전기적으로 연결되는 제3 도전 라인(495)들을 형성할 수 있다. 제2 절연막(490) 상에는 제3 도전 라인들(495) 사이의 공간을 채우며 실리콘 산화물을 포함하는 제3 절연 패턴(497)이 형성될 수 있다.
도 41 및 도 42는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로, 도 41은 상기 제1 방향으로 절단한 단면도이며, 도 42는 도 41에 표시된 I-I' 라인을 따라 상기 제2 방향으로 절단한 단면도이다.
도 1 내지 도 3을 참조로 설명한 바와 실질적으로 동일하거나 유사한 구조 및/또는 구성들에 대한 상세한 설명은 생략된다.
도 41 및 도 42를 참조하면, 도 1 내지 도 3을 참조로 설명한 바와 같이, 기판(500)으로부터 상기 제3 방향을 따라 제1 도전 라인(510), 제2 도전 라인(590) 및 제3 도전 라인(690)이 서로 이격되며 교차하도록 배치될 수 있다.
제1 도전 라인(510)은 상기 제2 방향으로 연장하며, 상기 제1 방향을 따라 복수의 제1 도전 라인들(510)이 서로 이격되며 배열될 수 있다. 제2 도전 라인(590)은 상기 제1 방향으로 연장되며, 상기 제2 방향을 따라 복수의 제2 도전 라인들(590) 서로 이격되며 배열될 수 있다. 제3 도전 라인(690)은 상기 제2 방향을 따라 연장하며, 상기 제1 방향을 따라 복수의 제3 도전 라인들(690)이 배열될 수 있다.
제1 도전 라인(510) 및 제2 도전 라인(590)의 교차부에는 제1 메모리 셀(580)이 배치되며, 제2 도전 라인(590) 및 제3 도전 라인(690)의 교차부에는 제2 메모리 셀(680)이 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 메모리 셀들(580, 680)은 도 1 내지 도 3을 참조로 설명한 메모리 셀들의 역 구조를 가질 수 있다. 제1 및 제2 메모리 셀들(580, 680)에 있어서, 선택 패턴이 가변 저항 패턴 상부에 위치할 수 있다.
예를 들면, 제1 메모리 셀(580)은 제1 도전 라인(510) 상에 순차적으로 적층되는 제1 가변 저항 패턴(535), 제1 중간 전극(540), 제1 선택 패턴(555) 및 제1 상부 전극(565)을 포함할 수 있다.
제2 메모리 셀(680)은 제2 도전 라인(590) 상에 순차적으로 적층되는 제2 가변 저항 패턴(620), 제2 중간 전극(630), 제2 선택 패턴(645) 및 제2 상부 전극(655)을 포함할 수 있다.
제1 가변 저항 패턴(535)은 도 15 및 도 16을 참조로 설명한 가변 저항 패턴과 실질적으로 동일하거나 유사한 구조 및/또는 형상을 가질 수 있다. 예시적인 실시예들에 따르면, 제1 가변 저항 패턴(535)은 제1 스페이서(530)에 의해 둘러싸이며, 제1 선택 패턴(555) 및/또는 제1 중간 전극(540) 보다 작은 너비 및/또는 면적을 가질 수 있다.
제2 가변 저항 패턴(620) 역시 도 15 및 도 16을 참조로 설명한 가변 저항 패턴과 실질적으로 동일하거나 유사한 구조 및/또는 형상을 가질 수 있다. 예시적인 실시예들에 따르면, 제2 가변 저항 패턴(680)은 제2 스페이서(610)에 의해 둘러싸이며, 제2 선택 패턴(645) 및/또는 제2 중간 전극(630) 보다 작은 너비 및/또는 면적을 가질 수 있다.
예시적인 실시예들에 따르면, 도 1 내지 도 3을 참조로 설명한 바와 같이, 제1 메모리 셀들(580) 및 제2 메모리 셀들(680)은 예를 들면, 상기 제1 방향을 따라 서로 어긋나거나 지그재그 형태로 배열될 수 있다.
일부 실시예들에 있어서, 도 13 및 도 14를 참조로 설명한 바와 같이, 제1 메모리 셀(580) 및 제2 메모리 셀(680)은 평면 방향에서 부분적으로 중첩되도록 배열될 수도 있다.
제1 도전 라인들(510)은 제1 절연 패턴(505)에 의해 서로 분리 또는 절연될 수 있다. 제1 하부 절연막(520) 및 제1 층간 절연막(570) 및 제2 층간 절연막(595)에 의해 제1 메모리 셀들(580) 및 제2 도전 라인들(590)이 서로 절연 또는 분리될 수 있다. 제2 하부 절연막(600), 제3 층간 절연막(660) 및 제4 층간 절연막(695)에 의해 제2 메모리 셀들(680) 및 제3 도전 라인들(690)이 서로 절연 또는 분리될 수 있다. 상기 절연막들은 예를 들면, 실리콘 산화물을 포함할 수 있다.
도 43a 및 도 43b, 내지 도 50a 및 도 50b는 예시적인 실시예들에 따른 가변 저항 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 43a 및 도 43b, 내지 도 50a 및 도 50b는 도 41 및 도 42에 도시된 가변 저항 메모리 장치의 제조 방법을 도시하고 있다.
구체적으로, 도 43a, 도 44a, 도 45a, 도 46a, 도 47a, 도 48a, 도 49a 및 도 50a는 상기 제1 방향으로의 단면도들이다. 도 43b, 도 44b, 도 45b, 도 46b, 도 47b, 도 48b, 도 49b 및 도 50b는 예를 들면, 도 41에 표시된 I-I' 라인을 따라 상기 제2 방향으로 절단한 단면도들이다.
도 4 내지 도 11, 또는 도 17 내지 도 27을 참조로 설명한 바와 실질적으로 동일하거나 유사한 공정 및/또는 재료들에 대한 상세한 설명은 생략된다.
도 43a 및 도 43b를 참조하면, 기판(500) 상에 상기 제2 방향으로 연장하는 제1 도전 라인들(510)을 형성할 수 있다. 기판(500) 상에 상기 제1 방향을 따라 제1 도전 라인들(510) 사이의 공간을 채우는 제1 절연 패턴들(505)을 형성할 수 있다.
제1 도전 라인(510) 및 제1 절연 패턴(505) 상에는 제1 하부 절연막(520)을 형성할 수 있다. 제1 하부 절연막(520)을 부분적으로 식각하여 제1 도전 라인(510)의 상면을 노출시키는 제1 홀(525)을 형성할 수 있다.
예시적인 실시예들에 따르면, 각 제1 도전 라인(510) 상에서 상기 제2 방향을 따라 복수의 제1 홀들(525)이 형성될 수 있다.
도 44a 및 도 44b를 참조하면, 각 제1 홀(525)의 측벽 상에 제1 스페이서(530)를 형성할 수 있다.
예를 들면, 제1 하부 절연막(520)의 상면, 제1 홀들(525)의 측벽들 및 저면들을 따라 실리콘 질화물 또는 실리콘 산질화물을 포함하는 제1 스페이서 막을 형성할 수 있다. 이후, 에치-백 공정을 통해 제1 하부 절연막(520)의 상기 상면, 및 제1 홀들(525)의 상기 저면들 상에 형성된 상기 제1 스페이서 막 부분들을 제거하여 제1 스페이서들(530)을 형성할 수 있다.
도 45a 및 도 45b를 참조하면, 제1 홀(525)을 부분적으로 채우는 제1 가변 저항 패턴(535)을 형성할 수 있다.
예를 들면, 제1 홀들(525)을 충분히 채우는 제1 가변 저항 물질막을 제1 하부 절연막(520) 상에 형성할 수 있다. CMP 공정을 통해 제1 하부 절연막(520)의 상기 상면이 노출될 때까지, 상기 제1 가변 저항 물질막의 상부를 평탄화할 수 있다. 이후, 에치-백 공정을 통해 제1 홀(525)의 상부에 형성된 상기 제1 가변 저항 물질막 및 제1 스페이서(530)의 부분들을 제거할 수 있다. 이에 따라, 제1 스페이서(530)에 의해 측부가 둘러싸인 제1 가변 저항 패턴(535)이 형성될 수 있다.
도 46a 및 도 46b를 참조하면, 제1 홀(525)의 상기 상부에서 제1 스페이서(530) 및 제1 가변 저항 패턴(535)을 캡핑하는 제1 중간 전극(540)을 형성할 수 있다.
예를 들면, 제1 하부 절연막(520) 상에 제1 홀들(525)의 상기 상부들을 채우는 제1 중간 전극막을 형성할 수 있다. 상기 제1 중간 전극막의 상부를 제1 하부 절연막(520)의 상기 상면이 노출될 때까지 CMP 공정을 통해 평탄화하여 각 제1 홀(525)의 나머지 부분을 채우는 제1 중간 전극(540)을 형성할 수 있다.
상술한 바와 같이, 다마신 공정을 통해 제1 스페이서(530)에 의해 너비 및/또는 면적이 감소된 제1 가변 저항 패턴(535)이 형성될 수 있다. 제1 중간 전극(540)은 제1 홀(525)에 의해 자기 정렬될 수 있다.
도 47a 및 도 47b를 참조하면, 제1 하부 절연막(520) 및 제1 중간 전극들(540) 상에 제1 선택 물질막(550) 및 제1 상부 전극막(560)을 형성할 수 있다. 이후, 제1 상부 전극막(560) 및 제1 선택 물질막(550)을 상기 제2 방향을 따라 식각할 수 있다. 상기 식각 공정에 의해 제1 상부 전극막(560) 및 제1 선택 물질막(550)은 제1 중간 전극(510) 및 제1 하부 절연막(520) 상에서 상기 제2 방향으로 연장하는 라인 패턴들로 변환될 수 있다.
제1 하부 절연막(520) 상에 상기 라인 패턴들 사이의 공간을 채우는 제1 층간 절연막(570)이 형성될 수 있다.
도 48a 및 도 48b를 참조하면, 제1 층간 절연막(570) 및 제1 상부 전극막(560) 상에 제2 도전막을 형성할 수 있다. 상기 제2 도전막을 식각하여 상기 제1 방향을 따라 연장하는 제2 도전 라인들(590)을 형성할 수 있다.
이후, 제2 도전 라인들(590)을 식각 마스크로 사용하여 제1 상부 전극막(560) 및 제1 선택 물질막(550)을 식각하여 제1 상부 전극(565) 및 제1 선택 패턴(555)을 형성할 수 있다.
이웃하는 제1 상부 전극들(565) 사이 및 이웃하는 제1 선택 패턴들(555) 사이에는 상기 제1 방향으로 연장하는 제2 층간 절연막(595)이 형성될 수 있다. 제2 층간 절연막(595) 및 제1 층간 절연막(570)은 서로 교차하며 실질적으로 병합될 수 있다.
상술한 공정에 의해, 제1 도전 라인(510) 및 제2 도전 라인(590)의 교차부마다 순차적으로 제1 가변 저항 패턴(535), 제1 중간 전극(540), 제1 선택 패턴(555) 및 제1 상부 전극(565)이 적층된 제1 메모리 셀(580)이 형성될 수 있다.
도 49a 및 도 49b를 참조하면, 제2 도전 라인(590) 및 제2 층간 절연막(595) 상에 제2 하부 절연막(600)을 형성할 수 있다. 제2 하부 절연막(600)을 부분적으로 식각하여 제2 도전 라인(590)의 상면을 부분적으로 노출시키는 제2 홀들(605)을 형성할 수 있다. 각 제2 도전 라인(590) 상에서 복수의 제2 홀들(605)이 상기 제1 방향을 따라 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 홀들(605)은 상기 제1 방향으로 제1 홀들(525)과 소정의 거리로 시프트되어 형성될 수 있다.
이후, 도 44a 및 도 44b, 내지 도 46a 및 도 46b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 이에 따라, 각 제2 홀(605)의 측벽 상에 제2 스페이서(610)를 형성하고, 제2 스페이서(610)에 의해 측벽이 둘러싸인 제2 가변 저항 패턴(620)을 형성할 수 있다. 이후, 제2 홀(605)의 상부에서 제2 스페이서(610) 및 제2 가변 저항 패턴(620)을 캡핑하는 제2 중간 전극(630)을 형성할 수 있다.
도 50a 및 도 50b를 참조하면, 제2 하부 절연막(600) 및 제2 중간 전극들(630) 상에 제2 선택 물질막(640) 및 제2 상부 전극막(650)을 형성할 수 있다. 이후, 제2 상부 전극막(650) 및 제2 선택 물질막(640)을 상기 제1 방향을 따라 식각할 수 있다. 상기 식각 공정에 의해 제2 상부 전극막(650) 및 제2 선택 물질막(640)은 제2 중간 전극(630) 및 제2 하부 절연막(600) 상에서 상기 제1 방향으로 연장하는 라인 패턴들로 변환될 수 있다.
제2 하부 절연막(600) 상에 상기 라인 패턴들 사이의 공간을 채우는 제3 층간 절연막(660)이 형성될 수 있다.
다시 도 41 및 도 42를 참조하면, 제3 층간 절연막(660) 및 제2 상부 전극막(650) 상에 제3 도전막을 형성할 수 있다. 상기 제3 도전막을 식각하여 상기 제2 방향을 따라 연장하는 제3 도전 라인들(690)을 형성할 수 있다.
이후, 제3 도전 라인들(690)을 식각 마스크로 사용하여 제2 상부 전극막(650) 및 제2 선택 물질막(640)을 식각하여 제2 상부 전극(655) 및 제2 선택 패턴(645)을 형성할 수 있다.
이웃하는 제2 상부 전극들(655) 사이 및 이웃하는 제2 선택 패턴들(645) 사이에는 상기 제2 방향으로 연장하는 제4 층간 절연막(695)이 형성될 수 있다. 제4 층간 절연막(695) 및 제3 층간 절연막(660)은 서로 교차하며 실질적으로 병합될 수 있다.
상술한 공정에 의해, 제2 도전 라인(590) 및 제3 도전 라인(690)의 교차부마다 순차적으로 제2 가변 저항 패턴(620), 제2 중간 전극(630), 제2 선택 패턴(645) 및 제2 상부 전극(655)이 적층된 제2 메모리 셀(680)이 형성될 수 있다.
도 51 및 도 52는 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도들이다. 구체적으로 도 51은 상기 제1 방향으로의 단면도이며, 도 52는 도 51에 표시된 I-I' 라인을 따라 절단한 단면도이다.
도 51 및 도 52에 도시된 가변 저항 메모리 장치는 에어 갭 및 스페이서의 추가를 제외하고는 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 실질적으로 동일한 구성에 대해서는 동일한 참조부호가 사용된다.
도 51 및 도 52를 참조하면, 제1 도전 라인(115) 및 제2 도전 라인(175)의 교차부들에 배치된 제1 메모리 셀들(180)에 의해 제1 크로스-포인트 셀 어레이가 정의될 수 있다. 또한, 제2 도전 라인(175) 및 제3 도전 라인(255)의 교차부들에 배치된 제2 메모리 셀들(280)에 의해 제2 크로스-포인트 셀 어레이가 정의될 수 있다.
제1 절연 패턴(174)은 상기 제2 방향으로 연장하며 상기 제1 크로스-포인트 셀-어레이에 포함된 제1 메모리 셀 열들을 절연 또는 분리시킬 수 있다. 예시적인 실시예들에 따르면, 제1 메모리 셀(180) 및 제1 도전 라인(115)의 상기 제1 방향으로의 양 측벽 상에 제1 스페이서(181)가 형성될 수 있다. 제1 절연 패턴(174)은 이웃하는 제1 스페이서들(181) 사이에 샌드위치될 수 있다.
예시적인 실시예들에 따르면, 제1 스페이서(181)에 의해 이웃하는 상기 제1 메모리 셀 열들 사이의 공간이 좁아짐에 따라, 제1 절연 패턴(174) 형성시 제1 에어 갭(174a)이 형성될 수 있다. 제1 에어 갭(174a)은 이웃하는 상기 제1 메모리 셀 열들 사이에서 상기 제2 방향을 따라 연장할 수 있다.
한편, 제2 절연 패턴(186)은 상기 제1 방향으로 연장하며, 상기 제1 및 제2 크로스-포인트 셀 어레이들 및 제2 도전 라인(175)을 관통할 수 있다. 일부 실시예들에 있어서, 제1 메모리 셀(180), 제2 메모리 셀(280) 및 제2 도전 라인(175)의 상기 제2 방향으로의 양 측벽들 상에는 제2 스페이서(282)가 형성될 수 있다. 제2 절연 패턴(186)은 이웃하는 제2 스페이서들(282) 사이에 샌드위치될 수 있다.
예시적인 실시예들에 따르면, 제2 스페이서(282)에 의해 이웃하는 제1 메모리 셀 행들 및 이웃하는 제2 메모리 셀 행들 사이의 공간이 좁아짐에 따라, 제2 절연 패턴(186) 형성시 제2 에어 갭(186a)이 형성될 수 있다. 제2 에어 갭(282a)은 이웃하는 상기 제3 방향을 따라, 상기 제1 및 제2 크로스-포인트 셀 어레이들에 공통적으로 제공되며, 상기 제1 방향으로 연장될 수 있다.
제3 절연 패턴(286)은 상기 제2 방향으로 연장하며 상기 제2 크로스-포인트 셀-어레이에 포함된 제2 메모리 셀 열들을 절연 또는 분리시킬 수 있다. 예시적인 실시예들에 따르면, 제2 메모리 셀(280) 및 제3 도전 라인(255)의 상기 제1 방향으로의 양 측벽 상에 제3 스페이서(281)가 형성될 수 있다. 제3 절연 패턴(286)은 이웃하는 제3 스페이서들(281) 사이에 샌드위치될 수 있다.
예시적인 실시예들에 따르면, 제3 스페이서(281)에 의해 이웃하는 상기 제2 메모리 셀 열들 사이의 공간이 좁아짐에 따라, 제3 절연 패턴(286) 형성 시, 제3 에어 갭(286a)이 형성될 수 있다. 제3 에어 갭(286a)은 이웃하는 상기 제2 메모리 셀 열들 사이에서 상기 제2 방향을 따라 연장할 수 있다.
제1 내지 제3 에어 갭들(174a, 186a, 286a)은 서로 교차하며 실질적으로 병합 또는 연결될 수 있다. 제1 내지 제3 스페이서들(181, 282. 281)은 예를 들면, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
상술한 바와 같이, 상기 에어 갭들에 의해 각 크로스-포인트 셀 어레이 내에서의 수평 방향으로의 열적 교란 또는 간섭 현상이 억제될 수 있다. 또한, 도 1 내지 도 3을 참조로 설명한 바와 같이, 제1 메모리 셀들(180) 및 제2 메모리 셀들이(280)이 어긋난 배열 또는 지그재그 배열을 형성함에 따라, 수직 방향으로의 열적 교란이 방지될 수 있다.
그러므로, 상기 수직 방향 및 상기 수평 방향 모두에서 열적 교란이 차단되어, 상기 가변 저항 메모리 장치의 동작 신뢰성이 더욱 향상될 수 있다.
도 53은 일부 예시적인 실시예들에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 53에 도시된 가변 저항 메모리 장치는 에어 갭의 추가를 제외하고는 도 13 및 도 14를 참조로 설명한 가변 저항 메모리 장치와 실질적으로 동일하거나 유사한 구성 및/또는 구조를 가질 수 있다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 실질적으로 동일한 구성에 대해서는 동일한 참조부호가 사용된다.
도 53을 참조하면, 도 13 및 도 14를 참조로 설명한 바와 같이, 제1 메모리 셀(180a) 및 제2 메모리 셀(280a)은 평면 방향에서 부분적으로 중첩될 수 있다. 이에 따라, 인접하는 제1 메모리 셀(180a) 및 제2 메모리 셀(280a) 사이의 간격이 도 51 및 도 52의 상기 가변 저항 메모리 장치에서 보다 감소될 수 있다.
따라서, 별도 스페이서의 추가 없이도 제1 절연 패턴(176) 형성 시, 갭-필(gap-fill) 조건을 낮게 조절하여 제1 절연 패턴(176) 내부에 상기 제2 방향으로 연장하는 제1 에어 갭(176a)을 생성시킬 수 있다. 또한, 제3 절연 패턴(287) 형성 시, 제3 절연 패턴(287) 내부에 상기 제2 방향으로 연장하는 제3 에어 갭(287a)을 생성시킬 수 있다.
한편, 도 52를 참조로 설명한 바와 같이, 제1 및 제2 크로스-포인트 셀 어레이들에 공통으로 제공되며, 상기 제1 방향으로 연장하며 제2 절연 패턴(도시되지 않음) 내부에 생성되는 제2 에어 갭(도시되지 않음)을 형성할 수 있다.
도 54 및 도 55는 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도들이다.
도 54를 참조하면, 정보처리 시스템(700)은 컨트롤러(CONTROLLER, 710), 메모리 장치(MEMORY DEVICE, 720), 입출력 장치(I/O DEVICE, 730), 및 무선 인터페이스(WIRELESS INTERFACE, 740)를 포함할 수 있으며, 이들은 예를 들어, 버스(bus, 750)를 통해 서로 연결될 수 있다.
컨트롤러(710)는 예를 들어, 마이크로프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor), 마이크로컨트롤러(microcontroller) 등을 포함할 수 있다.
메모리 장치(720)는 시스템(700)으로 전송되거나 혹은 시스템(700)에 의해 전송되는 메시지, 데이터 등을 저장할 수 있다. 예시적인 실시예들에 있어서, 메모리 장치(720)는 상술한 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함할 수 있다.
입출력 장치(730)는 사용자에 의해 메시지, 데이터 등을 생성하도록 사용될 수 있다.
무선 인터페이스(740)는 무선 주파수(radio frequency: RF)를 통해 무선 통신 네트워크와 메시지, 데이터 등을 주고 받는 데 사용될 수 있다. 무선 인터페이스(740)는 예를 들어, 안테나(antenna), 무선 트랜시버(transceiver) 등을 포함할 수 있다.
도 55를 참조하면, 정보 처리 시스템(800)은 중앙처리장치(CPU) 패키지(810) 및 듀얼 인라인 메모리 모듈(Dual Inline Memory Module: DIMM, 870)을 포함할 수 있다.
예시적인 실시예들에 있어서, CPU 패키지(810)는 프로세서(PROCESSOR)(820), 및 적어도 하나 이상의 디램(Dynamic Random Access Memory: DRAM) 장치(850)를 포함할 수 있다. DRAM 장치(850)는 예를 들어, 고대역 링크(860)를 통해 프로세서(820)에 연결될 수 있다.
프로세서(820)는 내부에 집적 메모리 컨트롤러(Integrated Memory Controller: IMC)(830) 및 메모리 사이드 캐시 컨트롤러(Memory Side Cache Controller: MSC CTRL)(840)를 포함할 수 있다.
DIMM(870)은 예를 들어, 디디알 프로토콜(DDR protocol) 및 트랜잭션 프로토콜(transactional protocol)을 전달할 수 있는 디디알(DDR) 채널(880)을 통해 CPU 패키지(810)와 통신할 수 있는 가변 저항 메모리 장치를 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 가변 저항 메모리 장치는 상술한 예시적인 실시예들에 따른 가변 저항 메모리 장치를 포함할 수 있다.
전술한 예시적인 실시예들에 따른 가변 저항 메모리 장치에 있어서, 크로스-포인트 타입으로 적층되는 메모리 셀들을 서로 어긋나게 배치함으로써, 개별 메모리 셀들의 동작 신뢰성이 향상되며 셀 특성 산포가 감소할 수 있다. 따라서, 예시적인 실시예들에 따른 가변 저항 메모리 장치는 높은 신뢰성이 요구되는 PRAM, ReRAM, MRAM 장치 등에 효과적으로 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 게이트 절연 패턴 20: 게이트 전극
30: 게이트 마스크 40: 게이트 구조물
50: 게이트 스페이서
60, 70, 80: 제1 내지 제3 층간 절연막
65, 75, 85: 제1 내지 제3 콘택 67, 77: 제1 및 제2 배선
100, 300, 500: 기판 102: 소자 분리막
105: 불순물 영역 110: 제1 도전막
115, 115a, 310, 510: 제1 도전 라인
120, 330: 제1 하부 전극막
125, 125a, 335: 제1 하부 전극
130, 370, 550: 제1 선택 물질막
135, 135a, 135b, 375, 555: 제1 선택 패턴
140, 360: 제1 중간 전극막
141: 제1 희생막 143: 제1 희생 패턴
145, 145a, 365, 540: 제1 중간 전극
146, 336: 제1 스페이서 막
148, 148a, 181, 337, 530: 제1 스페이서
150, 156, 350: 제1 가변 저항 물질막
152, 387: 제1 절연막 154, 154a, 525: 제1 홀
155, 155a, 158, 355, 535: 제1 가변 저항 패턴
159, 339: 제1 리세스 162: 제1 마스크 패턴
160, 380, 560: 제1 상부 전극막
164, 165, 165a, 385, 565: 제1 상부 전극
170: 제2 도전막 172, 325: 제1 개구부
173, 174, 176, 305, 505: 제1 절연 패턴
174a, 176a: 제1 에어 갭 186a: 제2 에어 갭
175, 175a, 393, 590: 제2 도전 라인
180, 180a, 180b, 180c, 390, 580: 제1 메모리 셀
182: 제2 개구부 200: 제2 하부 전극막
185, 186, 232, 395: 제2 절연 패턴
205, 205a, 410: 제2 하부 전극
210, 460, 640: 제2 선택 물질막
215, 215a, 215b, 465, 645: 제2 선택 패턴
220, 450: 제2 중간 전극막
225, 225a, 455, 630: 제2 중간 전극
148b, 228, 282, 420, 610: 제2 스페이서
230, 440: 제2 가변 저항 물질막
232, 490: 제2 절연막
235, 235a, 238, 445, 620: 제2 가변 저항 패턴
240, 470, 650: 제2 상부 전극막
245, 245a, 248, 475, 655: 제2 상부 전극
250: 제3 도전막 270: 제3 개구부
255, 255a, 495, 690: 제3 도전 라인
260: 제2 마스크 패턴 261: 상부 절연막
280, 280a, 280b, 280c, 480, 680: 제2 메모리 셀
228a, 281: 제3 스페이서 228b: 제4 스페이서
285, 286, 287, 497: 제3 절연 패턴
286a, 287a: 제3 에어 갭 320, 520: 제1 하부 절연막
340: 제1 매립 절연 패턴 400, 600: 제2 하부 절연막
430: 제2 매립 절연 패턴 570: 제1 층간 절연막
595: 제2 층간 절연막 154b, 605: 제2 홀
660: 제3 층간 절연막 695: 제4 층간 절연막

Claims (20)

  1. 기판;
    상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들;
    상기 제1 도전 라인들과 상기 기판의 상면에 수직한 제3 방향으로 이격되며, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 배열되는 제2 도전 라인들;
    상기 제2 도전 라인들과 상기 제3 방향으로 이격되며, 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들;
    상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 배치되며, 각각 독립적으로 제1 가변 저항 패턴 및 제1 선택 패턴을 포함하는 제1 메모리 셀들; 및
    상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 배치되며, 각각 독립적으로 제2 가변 저항 패턴 및 제2 선택 패턴을 포함하는 제2 메모리 셀들을 포함하며,
    상기 제2 메모리 셀들 중 적어도 하나의 제2 메모리 셀은 상기 제1 메모리 셀들 중 가장 인접한 제1 메모리 셀에 대해 상기 제1 방향 또는 상기 제2 방향으로 시프트(shift)되고,
    상기 적어도 하나의 제2 메모리 셀의 저면 및 상기 가장 인접한 제1 메모리 셀의 상면은 상기 제3 방향으로 부분적으로 오버랩되는 가변 저항 메모리 장치.
  2. 제1항에 있어서, 상기 제2 메모리 셀들은 상기 제1 메모리 셀들 중 하나의 제1 메모리 셀의 상기 제1 방향 또는 상기 제2 방향으로의 너비만큼 시프트된 가변 저항 메모리 장치.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 메모리 셀들 중 상기 제1 방향을 따라 배열된 복수의 제1 메모리 셀들에 의해 제1 메모리 셀 행이 정의되며, 상기 제2 메모리 셀들 중 상기 제1 방향을 따라 배열된 복수의 제2 메모리 셀들에 의해 제2 메모리 셀 행이 정의되며,
    상기 제1 메모리 셀 행에 포함된 제1 메모리 셀들은 평면 방향에서 상기 제2 메모리 셀 행에 포함된 제2 메모리 셀들 사이에 배치되는 가변 저항 메모리 장치.
  5. 제4항에 있어서, 상기 제1 메모리 셀 행 및 상기 제2 메모리 셀 행은 상기 제2 도전 라인들 중 하나의 제2 도전 라인을 공유하는 가변 저항 메모리 장치.
  6. 제5항에 있어서, 상기 제2 메모리 셀 행은 상기 하나의 제2 도전 라인과 직접 접촉하는 가변 저항 메모리 장치.
  7. 제1항에 있어서, 상기 제1 메모리 셀들 각각은 상기 제1 가변 저항 패턴 및 상기 제1 선택 패턴 사이에 배치되는 제1 중간 전극을 더 포함하며,
    상기 제2 메모리 셀들 각각은 상기 제2 가변 저항 패턴 및 상기 제2 선택 패턴 사이에 배치되는 제2 중간 전극을 더 포함하는 가변 저항 메모리 장치.
  8. 제7항에 있어서, 상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴은 게르마늄(Ge)-안티몬(Sb)-텔루륨(Te)(GST) 계열 물질, 인듐(In)-Sb-Te(IST) 계열 물질, 비스무트(Bi)-Sb-Te(BST) 계열 물질 및 GeTe-SbTe의 초격자(super lattice)로 구성된 그룹에서 선택된 적어도 하나를 포함하는 가변 저항 메모리 장치.
  9. 제8항에 있어서, 상기 제1 선택 패턴 및 상기 제2 선택 패턴은 칼코게나이드(chalcogenide) 계열의 오보닉 문턱 스위치(ovonic threshold switch: OTS) 물질을 포함하는 가변 저항 메모리 장치.
  10. 제9항에 있어서, 상기 OTS 물질은 비소(As)를 포함하며, 실리콘(Si), Ge, Sb, Te, 셀레늄(Se), In 및 주석(Sn)으로 구성된 그룹에서 선택된 적어도 2 이상을 더 포함하는 화합물을 포함하는 가변 저항 메모리 장치.
  11. 제9항에 있어서, 상기 OTS 물질은 Se를 포함하며, As, Si, Ge, Sb, Te, In 및 Sn으로 구성된 그룹에서 선택된 적어도 2 이상을 더 포함하는 화합물을 포함하는 가변 저항 메모리 장치.
  12. 제8항에 있어서, 상기 제1 중간 전극 및 상기 제2 중간 전극은 탄소(C), 탄질화물(CN), 티타늄 탄질화물(TiCN) 및 탄탈륨 탄질화물(TaCN)로 구성된 그룹에서 선택된 적어도 하나를 포함하는 가변 저항 메모리 장치.
  13. 제7항에 있어서, 상기 제1 가변 저항 패턴은 평면 방향에서 상기 제1 중간 전극의 면적보다 작은 면적을 가지며,
    상기 제2 가변 저항 패턴은 상기 평면 방향에서 상기 제2 중간 전극의 면적보다 작은 면적을 갖는 가변 저항 메모리 장치.
  14. 제13항에 있어서, 상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴의 측벽에 각각 형성된 스페이서를 더 포함하는 가변 저항 메모리 장치.
  15. 제7항에 있어서, 상기 제1 선택 패턴은 평면 방향에서 상기 제1 중간 전극의 면적보다 작은 면적을 가지며,
    상기 제2 선택 패턴은 상기 평면 방향에서 상기 제2 중간 전극의 면적보다 작은 면적을 갖는 가변 저항 메모리 장치.
  16. 제15항에 있어서, 상기 제1 선택 패턴 및 상기 제2 선택 패턴의 측벽에 각각 형성된 스페이서를 더 포함하는 가변 저항 메모리 장치.
  17. 기판;
    상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들;
    상기 제1 도전 라인들과 상기 기판의 상면에 수직한 제3 방향으로 이격되며, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 배열되는 제2 도전 라인들;
    상기 제2 도전 라인들과 상기 제3 방향으로 이격되며, 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들;
    상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 배치되며, 각각 제1 가변 저항 패턴을 포함하는 제1 메모리 셀들; 및
    상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 배치되며, 상기 제3 방향을 따라 상기 제1 메모리 셀들과 부분적으로 오버랩되며, 각각 제2 가변 저항 패턴을 포함하는 제2 메모리 셀들을 포함하는 가변 저항 메모리 장치.
  18. 제17항에 있어서, 상기 제1 메모리 셀들은 각각 독립적으로 제1 선택 패턴을 더 포함하며, 상기 제2 메모리 셀들은 각각 독립적으로 제2 선택 패턴을 더 포함하는 가변 저항 메모리 장치.
  19. 기판;
    상기 기판의 상면에 평행한 제2 방향으로 연장되며, 상기 기판의 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 배열되는 제1 도전 라인들;
    상기 제1 도전 라인들과 상기 기판의 상면에 수직한 제3 방향으로 이격되며, 상기 제1 방향으로 연장되며 상기 제2 방향을 따라 배열되는 제2 도전 라인들;
    상기 제2 도전 라인들과 상기 제3 방향으로 이격되며, 상기 제2 방향으로 연장되며 상기 제1 방향을 따라 배열되는 제3 도전 라인들;
    상기 제1 도전 라인들 및 상기 제2 도전 라인들의 교차부들에 배치되며, 각각 독립적으로 제1 가변 저항 패턴 및 제1 선택 패턴을 포함하는 제1 메모리 셀들; 및
    상기 제2 도전 라인들 및 상기 제3 도전 라인들의 교차부들에 배치되며, 각각 독립적으로 제2 가변 저항 패턴 및 제2 선택 패턴을 포함하는 제2 메모리 셀들을 포함하고,
    상기 제2 메모리 셀들 중 적어도 하나의 제2 메모리 셀의 저면 일부는 상기 제1 메모리 셀들 중 상기 적어도 하나의 제2 메모리 셀 아래의 제1 메모리 셀의 상면 일부와 오버랩되는 가변 저항 메모리 장치.
  20. 제19항에 있어서, 상기 저면 일부 및 상기 상면 일부의 오버랩되는 면적은 평면 방향에서 상기 제1 메모리 셀의 면적의 절반 이하인 가변 저항 메모리 장치.
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