KR101094985B1 - 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법에 대해개시한다. 개시된 본 발명의 상변화 메모리 장치는 복수의 워드 라인, 상기 복수의 워드 라인과 교차되어 배치되는 복수의 비트 라인, 상기 워드 라인 및 상기 비트 라인의 교차점에 각각 배치되는 스위칭 소자, 상기 스위칭 소자와 각각 연결되는 가열 전극,상기 인접하는 가열 전극 사이에 위치되는 흡열층, 및 상기 가열 전극 및 상기 흡열층 상부에 형성되며 상기 비트 라인과 동일한 방향으로 연장된다.
Description
본 발명은 비휘발성 메모리에 관한 것으로, 보다 구체적으로는 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단되었을 경우, 저장 데이터의 유지 여부에 따라 휘발성 메모리 장치 및 비휘발성 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치에는 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치 등이 포함되며, 비휘발성 메모리 장치에는 플래시(flash) 메모리 및 EEPROM(Electrically Erasable Programmable Read Only Memory) 장치가 포함된다.
현재, 주로 사용되는 전자 제품인 디지털 카메라, 휴대폰 또는 MP3 플레이어에 비휘발성 메모리 소자인 플래시 메모리 장치가 주로 사용되고 있다.
그런데, 상기 플래시 메모리 장치는 데이터를 기록 및 독출하는 과정에서 장시간이 요구되어, 플래시 메모리 장치를 대체하기 위하여 MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 상변화 메모리 장치(Phase-change Random Access Memory) 장치와 같은 새로운 반도체 장치가 연구 개발 중이다.
대체 소자중 하나인 상변화 메모리 장치는 열(heat)에 의해 결정(crystal) 상태와 비정질(amorphous) 상태로 상호 상변이를 일으키는 상변화 물질을 저장 매체로 이용한다. 상변화 물질로는 게르마늄(germanium; Ge), 안티몬(antimony; Sb) 및 텔루륨(tellurium; Te)로 구성된 칼코제나이드(chalcogenide) 화합물, 즉 GST 물질이 주로 이용된다.
상변화 물질의 열 제공원은 전류로서, 열의 양은 공급되는 전류의 크기 및 공급 시간에 의존한다. 이때, 상변화 물질은 결정 상태에 따라서 저항의 크기가 다르기 때문에, 저항 차이에 따라 논리 정보가 결정된다.
그런데 상변화 메모리 장치의 집적 밀도 역시 감소함에 따라, 가열 전극 간의 간격 역시 감소되어, 정보를 얻고자 하는 특정 셀에 라이팅(writing) 작업을 수행하기 위하여 전류를 제공하여 열을 가할 경우, 이전에 읽기 작업을 수행한 인접 셀이 열적 디스터번스(disturbance)를 받게 된다. 이와 같은 열적 디스터번스는 메모리 장치의 출력 정보 처리 작업에 오류를 일으킨다.
특히 이와 같은 열적 디스터번스는 동일 비트 라인에 연결된 상변화 메모리 셀들 사이에 더욱 심하게 발생되고 있다.
본 발명은 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 상변화 메모리 장치는 복수의 워드 라인, 상기 복수의 워드 라인과 교차되어 배치되는 복수의 비트 라인, 상기 워드 라인 및 상기 비트 라인의 교차점에 각각 배치되는 스위칭 소자, 상기 스위칭 소자와 각각 연결되는 가열 전극, 상기 인접하는 가열 전극 사이에 위치되는 흡열층, 및 상기 가열 전극 및 상기 흡열층 상부에 형성되며, 상기 비트 라인과 동일한 방향으로 연장되는 상변화막을 포함한다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는 액티브 영역이 한정되어 있는 반도체 기판, 상기 액티브 영역에 형성되는 복수의 워드 라인, 상기 워드 라인들의 소정 부분에 형성되는 복수의 다이오드, 상기 복수의 다이오드 상부에 각각 형성되는 가열 전극, 상기 가열 전극 사이를 절연시키는 층간 절연막, 인접하는 상기 가열 전극 사이의 상기 층간 절연막 내에 각각 형성되는 흡열층, 상기 층간 절연막, 상기 가열 전극 및 상기 흡열층 상부에 형성되는 상변화막, 및 상기 상변화막 상부에 위치되며 상기 복수의 워드 라인과 직교하도록 형성되는 복수의 비트 라인을 포함한다.
또한, 본 발명의 또 다른 실시예에 따른 상변화 메모리 장치의 제조방법은, 반도체 기판 상부에 제 1 층간 절연막에 의해 절연된 복수의 스위칭 소자를 형성하는 단계, 상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계, 상기 스위칭 소자가 노출되도록 상기 제 2 층간 절연막 내에 제 1 가열 전극 콘택홀을 형성하는 단계, 상기 제 1 가열 전극 콘택홀의 바닥부에 가열 패드를 형성하는 단계, 상기 가열 패드 상부의 상기 제 1 가열 전극 콘택홀 내부를 제 3 층간 절연막으로 매립하는 단계, 상기 제 3 층간 절연막 및 그것과 인접하는 제 2 층간 절연막의 소정 부분을 식각하여 상기 가열 패드의 소정 부분을 노출시키는 제 2 가열 전극 콘택홀을 형성하는 단계, 및 상기 제 2 가열 전극 콘택홀 측벽에 상기 가열 패드와 콘택되는 가열 필라 및 상기 제 1 층간 절연막 상에 형성되는 흡열층을 각각 형성하는 단계를 포함한다.
또한, 본 발명의 또 다른 실시예에 다른 상변화 메모리 장치의 제조방법은, 워드 라인과 연결되는 복수의 스위칭 소자를 포함하는 반도체 기판을 제공하는 단계, 상기 스위칭 소자들 상부 각각에 가열 전극을 형성하는 단계, 상기 인접하는 가열 전극들 사이에 흡열층을 형성하는 단계, 및 상기 가열 전극 및 흡열층과 콘택되도록 상변화막을 형성하는 단계를 포함하며, 상기 가열 전극 및 흡열층은 전기적으로 절연되도록 형성한다.
본 발명의 실시예에 따르면, 상변화 메모리 장치는 동일 비트 라인 상에 위치하는 인접하는 메모리 셀 사이에 흡열층을 형성한다. 이에 따라, 해당 메모리 셀의 라이팅을 위한 가열시, 인접 메모리 셀로 분산되는 열이 흡열층에 의해 제거되어, 열적 디스터번스 문제를 해결할 수 있다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 평면도,
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도,
도 3 내지 도 7은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도, 및
도 8은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 나타낸 단면도,
도 3 내지 도 7은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도, 및
도 8은 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 평면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1 및 도 2를 참조하면, 상변화 메모리 장치(10)는 교차 배열되는 복수의 워드 라인(WL1,WL2) 및 복수의 비트 라인(BL1,BL2)를 포함한다. 본 실시예에서는 설명의 편의를 위해, 한 쌍의 워드 라인 및 한 쌍의 비트 라인에 대해 예를 들어 설명하기로 한다.
워드 라인(WL1,WL2)은 예를 들어 반도체 기판(100) 내에 접합 영역(110)의 형태로 구비될 수 있으며, 비트 라인(BL1,BL2)은 반도체 기판(100) 상부에 도전 배선(170)의 형태로 구성될 수 있다. 이러한 복수의 워드 라인(WL1,WL2) 및 복수의 비트 라인(BL1,BL2)의 교차점 부근 각각에는 메모리 셀(mc)이 각각 구비된다. 미설명 부호 105는 소자 분리막을 나타낸다.
메모리 셀(mc)은 예를 들어, 워드 라인(110)과 전기적으로 연결되는 다이오드(120), 상기 다이오드(120)와 전기적으로 연결되는 가열 전극(H) 및 상기 가열 전극(H)으로부터 열을 전달받는 상변화층(165)으로 구성될 수 있다. 가열 전극(H)은 다이오드와의 접촉 저항을 개선하면서 상변화 물질과의 접촉 면적을 감소시켜, 발열 특성을 극대화할 수 있도록, 다이오드(120)와 전기적으로 연결되는 가열 패드(135) 및 가열 패드(135)로부터 상부를 향해 돌출된 가열 필라(150a)로 구성될 수 있다. 가열 필라(150a)는 가열 패드(135)의 선폭보다 상대적으로 좁은 선폭을 갖도록 상부를 향해 돌출된다. 가열 패드(135) 및 가열 필라(150a)는 동일한 물질 또는 서로 상이한 물질로 구성될 수 있으며, W, Ti, Mo, Ta 또는 Pt와 같은 금속막, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN과 같은 금속 질화막, TiSi 또는 TaSi와 같은 실리사이드막, TiW과 같은 합금막, 및 TiON, TiAlON, WON, TaON, IrO2과 같은 금속 산(질)화막 중 적어도 하나의 물질로 형성될 수 있다.
또한, 다이오드(120)와 가열 패드(135) 사이에는 오믹 콘택층(125)이 개재될 수 있다. 또한, 상변화층(165)은 상기 비트 라인(BL1,BL2)과 오버랩되면서 평행하게 형성될 수 있다.
본 실시예의 상변화 메모리 장치(100)는 동일 비트 라인(BL1,BL2)에 연결된 메모리 셀(mc) 사이의 열적 디스터번스를 감소시키기 위해, 동일 비트 라인(BL1,BL2) 상의 인접하는 메모리 셀(mc) 사이에 배치되는 흡열층(150b)을 포함한다. 상기 흡열층(150b)은 열을 흡수할 수 있는 도전층으로 구성될 수 있으며, 플로팅(floating)되도록 구성된다. 바람직하게는, 상기 흡열층(150b)은 가열 필라(150a)와 동일 물질로 구성될 수 있다.
이러한 흡열층(150b)은 상술한 바와 같이, 동일 비트 라인(BL1,BL2) 상에서 인접하는 메모리 셀(mc), 바람직하게는 가열 전극(H)의 사이에 위치하여, 인접하는 메모리 셀(mc)쪽으로 분산되는 열을 흡수한다.
이하, 흡열층(150b)을 구비한 상변화 메모리 장치의 제조방법에 대해 도 3 내지 도 7을 참조하여 보다 상세히 설명하기로 한다.
도 3을 참조하면, 반도체 기판(100)의 소정 부분에 소자 분리막(105)을 공지의 방식으로 형성하여, 액티브 영역을 한정한다. 각각의 액티브 영역에 불순물을 소정 깊이로 주입하여, 접합 영역 형태의 워드 라인(110, 이하 접합 워드 라인)을 형성한다.
접합 워드 라인(110)이 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(115)을 형성한 다음, 워드 라인(110)의 소정 부분이 노출될 수 있도록 제 1 층간 절연막(115)을 식각하여, 다이오드 콘택홀(도시되지 않음)을 형성한다. 이때, 상기 다이오드 콘택홀이 형성되는 위치는 워드 라인(110)과 이후 형성될 비트 라인의 교차점 부근일 수 있다. 상기 다이오드 콘택홀 내부에 공지의 방식으로 스위칭 소자로서 다이오드(120)를 형성한다. 본 실시예의 다이오드(120)는 예를 들어, PN 다이오드 형태를 가질 수 있다. 이러한 PN 다이오드(120)는 상기 다이오드 콘택홀 내부에 n형의 SEG(selective epitaxial growth)층을 형성하는 단계, 및 상기 n형의 SEG층 상부에 p형의 불순물을 주입하는 단계로 형성될 수 있다.
또한, 접합 영역 형태의 워드 라인(110)의 저항을 고려하여 상기 다이오드(120)와 접합 워드 라인(110) 사이에 금속 워드 라인(도시되지 않음)이 개재되는 경우, 상기 다이오드(120)는 폴리실리콘막으로 형성되는 쇼트키 다이오드로 구성될 수 있다.
다이오드(120)가 형성된 반도체 기판(100) 결과물 상부에 전이 금속막(도시되지 않음)을 증착하고, 반도체 기판 결과물을 열처리하여, 다이오드(120) 상부에 선택적으로 오믹 콘택층(125)을 형성한다. 이어서, 잔류하는 상기 전이 금속막을 제거한다.
오믹 콘택층(125)이 형성된 반도체 기판(100) 결과물 상부에 제 2 층간 절연막(130)을 형성한다. 오믹 콘택층(125)이 노출되도록 제 2 층간 절연막(130)을 식각하여, 제 1 가열 전극 콘택홀(도시되지 않음)을 형성한다. 상기 제 1 가열 전극 콘택홀 내부에 도전물, 예를 들어, W, Ti, Mo, Ta 또는 Pt와 같은 금속막, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN과 같은 금속 질화막, TiSi 또는 TaSi와 같은 실리사이드막, TiW과 같은 합금막, 및 TiON, TiAlON, WON, TaON, IrO2과 같은 금속 산(질)화막 중 적어도 하나의 물질을 충진시킨다. 이어서, 상기 제 1 가열 전극 콘택홀내에 충진된 도전물을 에치백하여, 상기 제 1 가열 전극 콘택홀의 바닥부에 잔류시킴으로써, 가열 패드(135)를 형성한다. 다음, 가열 패드(135) 상부의 상기 제 1 가열 전극 콘택홀 내부를 제 3 층간 절연막(140)으로 매립한다. 상기 제 2 및 제 3 층간 절연막(130,140)으로는 내열 특성이 우수한 실리콘 질화막이 이용될 수 있다.
도 4를 참조하면, 가열 패드(135)의 일부 및 그것과 인접하는 제 2 층간 절연막(130)이 노출될 수 있도록 제 2 및 제 3 층간 절연막(130,140)을 식각하여, 제 2 및 제 3 층간 절연막(130,140)내에 제 2 가열 전극 콘택홀(145)을 형성한다.
다음, 도 5에 도시된 바와 같이, 제 2 가열 전극 콘택홀(145)의 표면을 따라, 도전층(150) 및 스페이서층(155)을 순차적으로 콘포멀(conformal)하게 증착한다. 도전층(150)은 예를 들어, W, Ti, Mo, Ta 또는 Pt와 같은 금속막, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN 및 TaAlN과 같은 금속 질화막, TiSi 또는 TaSi와 같은 실리사이드막, TiW과 같은 합금막, 및 TiON, TiAlON, WON, TaON, IrO2과 같은 금속 산(질)화막 중 적어도 하나의 물질이 이용될 수 있고, 스페이서층(155)은 예를 들어, 절연막이 이용될 수 있다.
다음, 도 6에 도시된 바와 같이, 스페이서층(155)을 상기 도전층(150)이 노출되도록 비등방성 식각하여, 제 2 가열 전극 콘택홀(145)의 측벽에 스페이서(155a)가 형성된다.
도 7에 도시된 바와 같이, 스페이서(155a)를 마스크로 이용하여, 도전층(150)을 식각하여, 분리된 스페이서 형태의 가열 필라(150a) 및 흡열층(150b)을 형성한다. 이때, 가열 필라(150a)와 흡열층(150b)은 동일 물질을 이용하여 동일 공정으로 형성되지만, 가열 필라(150a)는 상기 가열 패드(135)와 전기적으로 연결되도록 형성되어 가열 패드(135)와 함께 가열 전극(H)을 구성하도록 형성되는 한편, 흡열층(150b)은 가열 필라(150a) 및 가열 패드(135)와 전기적으로 단절된 상태로 상기 가열 필라(150) 사이에 위치된다. 다음, 제 2 가열 전극 콘택홀(145) 내부를 제 4 층간 절연막(160)으로 매립한다. 이때, 가열 필라(150a)와 흡열층(150b)의 간격은 제 2 가열 전극 콘택홀(145)의 크기에 의해 조절 가능하다.
그후, 도 2를 참조하여, 반도체 기판(100) 결과물 상부에 상변화막(165) 및 도전층을 증착하고, 상기 접합 워드 라인(110)과 교차하는 방향으로 패터닝하여, 비트 라인(170)을 형성한다.
이와 같은 본 발명에 따르면, 상변화 메모리 장치는 동일 비트 라인(BL1,BL2)상에 위치하는 인접하는 메모리 셀 사이에 흡열층(150b)을 형성한다. 이에 따라, 해당 메모리 셀(mc)의 라이팅(writing)을 위한 가열시, 인접 메모리 셀(mc)로 분산되는 열이 상기 흡열층(150b)에 의해 제거되어, 열적 디스터번스 문제를 해결할 수 있다.
본 발명은 상기한 실시예에 한정되는 것만은 아니다.
본 실시예에서는 접합 워드 라인 형태를 예를 들어 설명하였지만, 금속 워드 라인을 채용하는 경우 역시 동일하게 본 발명이 적용될 것이다.
또한, 본 실시예에서는 제 2 가열 전극 콘택홀(145)이 사각형 구조를 갖는다는 가정하에, 가열 필라(150a) 및 흡열층(150b)의 평면 형태를 바(bar)형태로 도시하였다. 하지만, 도 8에 도시된 바와 같이, 제 2 가열 전극 콘택홀(145)이 원형 형태를 갖는 경우, 가열 필라(150a) 및 흡열층(150b)의 구조는 "C"자 형태를 가질 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
110 : 접합 워드 라인 120 : 다이오드
135 : 가열 패드 150a : 가열 필라
150b : 흡열층 165 : 상변화막
170 : 비트 라인
135 : 가열 패드 150a : 가열 필라
150b : 흡열층 165 : 상변화막
170 : 비트 라인
Claims (17)
- 복수의 워드 라인;
상기 복수의 워드 라인과 교차되어 배치되는 복수의 비트 라인;
상기 워드 라인 및 상기 비트 라인의 교차점에 각각 배치되는 스위칭 소자;
상기 스위칭 소자와 각각 연결되는 가열 전극;
상기 인접하는 가열 전극 사이에 위치되는 흡열층; 및
상기 가열 전극 및 상기 흡열층 상부에 형성되며, 상기 비트 라인과 동일한 방향으로 연장되는 상변화막을 포함하는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 흡열층은 동일한 상기 비트 라인에 연결되는 인접하는 메모리 셀 사이에 위치되는 상변화 메모리 장치. - 제 2 항에 있어서,
상기 흡열층은 전기적으로 플로팅되어 있는 도전층으로 구성되는 상변화 메모리 장치. - 제 1 항에 있어서,
상기 가열 전극은,
상기 스위칭 소자 상부에 형성되는 가열 패드; 및
상기 가열 패드의 소정 부분으로부터 상부를 향해 연장되는 가열 필라를 포함하는 상변화 메모리 장치. - 제 4 항에 있어서,
상기 흡열층은 상기 가열 필라와 동일한 물질로 구성되는 상변화 메모리 장치. - 액티브 영역이 한정되어 있는 반도체 기판;
상기 액티브 영역에 형성되는 복수의 워드 라인;
상기 워드 라인들의 소정 부분에 형성되는 복수의 다이오드;
상기 복수의 다이오드 상부에 각각 형성되는 가열 전극;
상기 가열 전극 사이를 절연시키는 층간 절연막;
인접하는 상기 가열 전극 사이의 상기 층간 절연막 내에 각각 형성되는 흡열층;
상기 층간 절연막, 상기 가열 전극 및 상기 흡열층 상부에 형성되는 상변화막; 및
상기 상변화막 상부에 위치되며 상기 복수의 워드 라인과 직교하도록 형성되는 복수의 비트 라인을 포함하는 상변화 메모리 장치. - 제 6 항에 있어서,
상기 흡열층은 단절되지 않고 연장되는 상기 상변화막과 콘택되며 상호 인접하는 가열 전극 사이에 위치되는 상변화 메모리 장치. - 제 6 항에 있어서,
상기 흡열층은 전기적으로 플로팅되어 있는 도전층으로 구성되는 상변화 메모리 장치. - 제 6 항에 있어서,
상기 가열 전극은,
상기 복수의 다이오드 상부 각각에 전기적으로 연결되는 가열 패드; 및
상기 가열 패드의 소정 부분으로부터 상부를 향해 연장되는 가열 필라를 포함하는 상변화 메모리 장치. - 제 9 항에 있어서,
상기 흡열층은 상기 가열 필라와 동일한 물질로 구성되는 상변화 메모리 장치. - 반도체 기판 상부에 제 1 층간 절연막에 의해 절연된 복수의 스위칭 소자를 형성하는 단계;
상기 제 1 층간 절연막 상부에 제 2 층간 절연막을 형성하는 단계;
상기 스위칭 소자가 노출되도록 상기 제 2 층간 절연막 내에 제 1 가열 전극 콘택홀을 형성하는 단계;
상기 제 1 가열 전극 콘택홀의 바닥부에 가열 패드를 형성하는 단계;
상기 가열 패드 상부의 상기 제 1 가열 전극 콘택홀 내부를 제 3 층간 절연막으로 매립하는 단계;
상기 제 3 층간 절연막 및 그것과 인접하는 제 2 층간 절연막의 소정 부분을 식각하여, 상기 가열 패드의 소정 부분을 노출시키는 제 2 가열 전극 콘택홀을 형성하는 단계; 및
상기 제 2 가열 전극 콘택홀 측벽에 상기 가열 패드와 콘택되는 가열 필라 및 상기 제 1 층간 절연막 상에 형성되는 흡열층을 각각 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제 11 항에 있어서,
상기 가열 필라 및 흡열층을 형성하는 단계는,
상기 제 2 가열 전극 콘택홀 내벽을 따라 도전층을 증착하는 단계;
상기 도전층 표면에 스페이서층을 형성하는 단계;
상기 스페이서층을 비등방성 식각하여, 상기 제 2 가열 전극 콘택홀의 측벽에 스페이서를 형성하는 단계;
상기 스페이서를 마스크로 하여 상기 도전층을 식각하는 단계; 및
상기 제 2 가열 전극 콘택홀 내부에 제 4 층간 절연막을 매립하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 워드 라인과 연결되는 복수의 스위칭 소자를 포함하는 반도체 기판을 제공하는 단계;
상기 스위칭 소자들 상부 각각에 가열 전극을 형성하는 단계;
상기 인접하는 가열 전극들 사이에 흡열층을 형성하는 단계; 및
상기 가열 전극 및 흡열층과 콘택되도록 상변화막을 형성하는 단계를 포함하며,
상기 가열 전극 및 흡열층은 전기적으로 절연되도록 형성하는 상변화 메모리 장치의 제조방법. - 제 13 항에 있어서,
상기 가열 전극을 형성하는 단계는,
상기 스위칭 소자 상부에 가열 패드를 형성하는 단계; 및
상기 가열 패드 상부의 소정 부분에 가열 필라를 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제 14 항에 있어서,
상기 가열 필라는 상기 흡열층과 동일 물질에 의해 동시에 형성되는 상변화 메모리 장치의 제조방법. - 제 13 항에 있어서,
상기 가열 전극을 형성하는 단계 및 상기 흡열층을 형성하는 단계는,
상기 스위칭 소자가 형성된 반도체 기판 상부에 절연층을 형성하는 단계;
상기 스위칭 소자가 노출되도록 상기 절연층을 식각하여, 제 1 가열 전극 콘택홀을 형성하는 단계;
상기 제 1 가열 전극 콘택홀의 바닥부에 도전 물질로 가열 패드를 형성하는 단계;
상기 가열 패드 상부의 상기 제 1 가열 전극 콘택홀의 내부에 매립층을 형성하는 단계;
상기 가열 패드의 일부 및 그와 인접하는 상기 절연층이 노출되도록 상기 절연층 및 상기 매립층을 식각하여 제 2 가열 전극 콘택홀을 형성하는 단계; 및
상기 제 2 가열 전극 콘택홀의 측벽에 분리된 도전 스페이서를 형성하여 상기 가열 필라 및 흡열층을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제 16 항에 있어서,
상기 분리된 도전 스페이서를 형성하는 단계는,
상기 제 2 가열 전극 콘택홀의 표면을 따라 도전층을 증착하는 단계;
상기 도전층 표면에 절연 스페이서용 물질막을 증착하는 단계;
상기 절연 스페이서용 물질막을 비등방성 식각하여, 절연 스페이서를 형성하는 단계; 및
상기 절연 스페이서의 형태로 상기 도전층을 식각하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
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