KR101038997B1 - 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법 - Google Patents

디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법 Download PDF

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Abstract

개시된 상변화 메모리 장치는 반도체 기판에 형성되며, 일정 간격을 두고 평행하게 연장되는 복수의 워드 라인, 상기 워드 라인과 전기적으로 연결되어 있는 복수의 가열 전극, 상기 가열 전극간을 절연시키는 층간 절연막, 및 상기 워드 라인과 직교하는 방향으로 연장되며, 상기 가열 전극들과 전기적으로 연결되는 복수의 상변화 라인을 포함하며, 상기 워드 라인 사이에 해당하는 상기 층간 절연막 표면에 굴곡이 형성되어 있다.
상변화, 워드 라인, 비트 라인, 굴곡

Description

디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법{Phase Change Memory Device capable of Reduction Disturbance And Method of Manufacturing The Same}
본 발명은 비휘발성 메모리에 관한 것으로, 보다 구체적으로는 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단되었을 경우 저장 데이터의 유지 여부에 따라 휘발성 메모리 장치 및 비휘발성 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치에는 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치 등이 포함되며, 비휘발성 메모리 장치에는 플래시(flash) 메모리 및 EEPROM(Electrically Erasable Programmable Read Only Memory) 장치가 포함된다.
현재, 주로 사용되는 전자 제품인 디지털 카메라, 휴대폰 또는 MP3 플레이어에 비휘발성 메모리 소자인 플래시 메모리 장치가 주로 사용되고 있다.
그런데, 상기 플래시 메모리 장치는 데이터를 기록 및 독출하는 과정에서 장시간이 요구되어, 플래시 메모리 장치를 대체하기 위하여 MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 상변화 메모리 장치(Phase-change Random Access Memory) 장치와 같은 새로운 반도체 장치가 연구 개발 중이다.
대체 소자로서, 상변화 메모리 장치는 열(heat)에 의해 결정(crystal) 상태와 비정질(amorphous) 상태로 상호 상변이를 일으키는 상변화 물질을 저장 매체로 이용한다. 상변화 물질로는 게르마늄(germanium; Ge), 안티몬(antimony; Sb) 및 텔루륨(tellurium; Te)로 구성된 칼코제나이드(chalcogenide) 화합물, 즉 GST 물질이 주로 이용된다.
상변화 물질의 열 제공원은 전류로서, 열의 양은 공급되는 전류의 크기 및 공급 시간에 의존한다. 이때, 상변화 물질은 결정 상태에 따라서 저항의 크기가 다르기 때문에, 저항 차이에 따라 논리 정보가 결정된다.
그런데, 상변화 메모리 장치의 집적 밀도 역시 증가함에 따라, 가열 전극 간의 간격 역시 감소되어, 정보를 얻고자 하는 특정 셀에 읽기(writing) 작업을 수행하기 위하여 전류를 제공하여 열을 가할 경우, 이전에 읽기 작업을 수행한 인접 셀이 열적 디스터번스(disturbance)를 받게 된다. 특히, 열적 디스터번스는 하나의 상변화 물질 라인 즉, 하나의 비트 라인상의 셀들 사이에서 더욱 심각하다.
본 발명의 기술적 과제는 동일 비트 라인상에 연결된 상변화 메모리 셀들간의 디스터번스를 줄일 수 있는 상변화 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시예에 따른 상변화 메모리 장치는 반도체 기판에 형성되며, 일정 간격을 두고 평행하게 연장되는 복수의 워드 라인, 상기 워드 라인과 전기적으로 연결되어 있는 복수의 가열 전극, 상기 가열 전극간을 절연시키는 층간 절연막, 및 상기 워드 라인과 직교하는 방향으로 연장되며, 상기 가열 전극들과 전기적으로 연결되는 복수의 상변화 라인을 포함하며, 상기 워드 라인 사이에 해당하는 상기 층간 절연막 표면에 굴곡이 형성되어 있다.
상기 굴곡은 홈 형상, 돌출부 형상 및 복수의 모폴로지(morphology)를 갖는 형상일 수 있다.
또한, 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 제조방법은, 반도체 기판에 형성되며, 일정 간격을 두고 평행하게 연장되는 복수의 워드 라인을 형성하는 단계, 상기 반도체 기판 상부에 층간 절연막을 형성하는 단계, 상기 층간 절연막의 소정 부분에 상기 복수의 워드 라인들과 각각 콘택되는 복수의 가열 전극을 형성하는 단계, 상기 워드 라인 사이에 해당하는 상기 층간 절연막에 굴곡을 형성하는 단계, 및 상기 가열 전극들과 콘택되고 상기 굴곡을 지나면서 상기 워드 라인들과 직교하도록 상변화 라인을 형성하는 단계를 포함한다.
본 발명에 의하면, 하나의 비트 라인에 연장되는 가열 전극 사이의 층간 절연막에 굴곡을 형성하여, 가열 전극 사이의 실질적인 유효 길이를 연장시킨다.
이에 따라, 전체적인 가열 전극간의 간격은 줄이지 않으면서, 실질적인 유효 길이를 연장시킬 수 있어, 디스터번스 영향을 줄일 수 있다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 평면도이고, 도 2는 도 1의 II-II'선을 따라 절단하여 나타낸 단면도이고, 도 3은 도 1의 III-III'선을 따라 절단하여 나타낸 단면도이다.
도 1을 참조하면, 상변화 메모리 장치는 반도체 기판(100)상에 형성되며 상호 교차하도록 배열된 복수의 워드 라인(110) 및 비트 라인(170)을 포함한다.
워드 라인(110) 및 비트 라인(170) 사이에, 비트 라인(170)과 각각 오버랩되는 상변화 라인(150)이 형성되어 있다.
상변화 메모리 장치를 구성하는 각각의 상변화 메모리 셀(mc)은 상기 워드 라인(110) 및 비트 라인(170)의 교차점에 위치되고, 각각의 메모리 셀(mc)은 가열 상변화 라인(150)을 상변이시키는 가열 전극(140) 및 가열 전극(140)과 전기적으로 연결되는 스위칭 소자(도시되지 않음)를 포함한다.
도면에 도시된 바와 같이, 상변화 라인(150)은 비트 라인(170)과 오버랩되어 평행하게 연장되기 때문에, 하나의 상변화 라인(150)에 다수의 메모리 셀(mc)이 연결된다. 이에 따라, 어느 하나의 메모리 셀(mc)이 구동되어, 그에 해당하는 가열 전극(140)의 발열에 의해 상변화 라인(150)이 부분적으로 상변이되는 경우, 인접하는 메모리 셀(mc)에 해당하는 상변화 라인(150)도 열적 영향 즉, 디스터번스를 받게된다. 상기 디스터번스는 고집적 메모리 장치에서 더욱 심각하게 나타난다.
본 실시예에서는 이러한 디스터번스의 영향을 줄이기 위해, 도 1, 도 2 및 도 3에 도시된 바와 같이, 비트 라인(170) 방향으로 가열 전극(140)간의 유효 길이를 실질적으로 연장시키는 방법을 제안한다.
즉, 도 1, 도 2 및 도 3을 참조하면, 반도체 기판(100)에 워드 라인 영역을 한정하기 위한 소자 분리막(105)을 형성한다. 소자 분리막(105)에 의해 한정된 반도체 기판(100)의 워드 라인 영역에 불순물, 예를 들어, n형의 불순물을 주입하여, 워드 라인(110)을 형성한다.
다음, 워드 라인(110)이 형성된 반도체 기판(100) 상부에 제 1 층간 절연 막(115)을 형성한다. 상기 워드 라인(110)의 소정 부분이 노출되도록 제 1 층간 절연막(115)의 소정 부분을 식각하여, 다이오드 콘택홀을 형성한다. 다음, 상기 다이오드 콘택홀내에 공지의 방식으로 스위칭 다이오드(120)를 형성한다. 상기 스위칭 다이오드(120)는 예를 들어 SEG(selective epitaxial growth) 방식으로 형성하거나, 상기 워드 라인(110)과 제 1 층간 절연막(115) 사이에 금속 워드 라인(도시되지 않음)이 개재되는 경우, 증착 방식으로 형성될 수 있다. 다음, 스위칭 다이오드(120) 상부에 선택적으로 오믹 콘택층(125)을 형성한다.
스위칭 다이오드(120) 및 오믹 콘택층(125)이 형성된 반도체 기판(100) 결과물 상부에 제 2 층간 절연막(130)을 형성한다. 제 2 층간 절연막(130)은 예를 들어, 내열 특성이 우수한 실리콘 질화막이 이용될 수 있지만, 여기에 한정되지는 않는다. 제 2 층간 절연막(130)의 소정 부분을 식각하여, 상기 오믹 콘택층(125) 각각을 노출시키는 가열 전극 콘택홀을 형성한다. 다음, 상기 가열 전극 콘택홀이 매립되도록 도전층을 매립시켜, 가열 전극(140)을 형성한다. 가열 전극(140)은 발열 특성이 우수하도록 비저항이 높은 도전 물질이 이용될 수 있다.
가열 전극(140)간의 디스터번스를 줄이기 위해, 상기 워드 라인(110) 사이에 해당하는 상기 제 2 층간 절연막(130)의 표면에 굴곡(g1)을 형성한다. 상기 굴곡(g1)은 상기 워드 라인(110)과 평행한 방향으로 연장되도록 형성된다. 이에 따라, 워드 라인(110) 상부에 해당하는 제 2 층간 절연막(130)의 표면은 도 3에 도시된 바와 같이 평탄한 표면을 갖고, 워드 라인(110) 사이에 위치하는 제 2 층간 절연막(130)의 표면은 도 2에 도시된 바와 같이 굴곡(g1)이 형성된다.
본 실시예에 따른 굴곡(g1)은 제 2 층간 절연막(130)의 등방성 식각 처리에 의해 달성될 수 있다. 이때, 워드 라인(110) 사이의 제 2 층간 절연막(130)에 선택적으로 굴곡(g1)을 형성할 수 있도록, 마스크 공정이 이용될 수 있다.
이때, 굴곡(g1) 형성시, 양측의 가열 전극(140)이 노출되지 않도록 등방성 식각을 진행하는 것이 바람직하다.
또한, 도 4에 도시된 바와 같이, 상기 제 2 층간 절연막(130)의 등방성 식각 공정시, 식각 용액 및 시간등의 조절해 의해 V자 홈 형태의 굴곡(g2)을 제작할 수도 있다.
한편, 도 5에 도시된 바와 같이, 워드 라인(110) 사이의 제 2 층간 절연막(130) 상부에 추가의 절연 돌출부를 형성하여 굴곡(g3)을 형성할 수도 있다. 상기 추가의 절연 돌출부(200)는 제 2 층간 절연막(130) 상에 추가의 절연막을 증착하고, 이를 등방성 식각하여 형성할 수 있다.
또한, 도 6에 도시된 바와 같이, 워드 라인(110) 사이의 제 2 층간 절연막(130)에 복수의 모폴로지 형태로 굴곡(g4)을 형성할 수도 있다. 이러한 모폴로지 형태의 굴곡(g4)은 선택적 불순물의 이온 주입 및 식각 공정에 의해 달성될 수 있다.
그후, 다시 도 2를 참조하면, 굴곡(g1)이 형성된 결과물 상부에 상변화 물질층 및 상부 전극층을 순차적으로 적층한 다음, 상기 상변화 물질층 및 상부 전극층을 상기 워드 라인(110)과 직교를 이루면서, 상기 가열 전극(140)과 콘택될 수 있도록 패터닝하여, 상변화 라인(150) 및 상부 전극(155)을 형성한다.
다음, 상부 전극(155)이 형성된 반도체 기판(100) 결과물 상부에 제 3 층간 절연막(160)을 형성한 다음, 상부 전극(155)의 소정 부분이 노출되도록 제 3 층간 절연막(160)의 소정 부분을 식각하여, 상부 전극 콘택홀(도시되지 않음)을 형성한다. 그 후, 상기 상부 전극 콘택홀내에 도전층을 매립하여, 상부 전극 콘택(165)을 형성한다. 상부 전극 콘택(165)과 전기적으로 연결되면서 상기 워드 라인(110)과 직교하도록 상기 제 3 층간 절연막(160) 상부에 비트 라인(170)을 형성한다. 여기서, 도 2 내지 도 4의 "T"는 상변화가 일어난 상변화라인(150)을 지시한다.
본 실시예와 같이, 워드 라인(110) 사이의 제 2 층간 절연막(130)에 굴곡(g1,g2,g3 또는 g4)을 형성하면, 가열 전극(140)간의 유효 거리가 도면의 A에서 B로 실질적으로 증대된다. 이에 따라, 평면적으로 하나의 비트 라인(170)에 전기적으로 연결된 가열 전극(140) 즉, 메모리 셀(mc)간의 거리에는 변함이 없지만, 실질적인 유효 길이는 상승하게 된다. 그러므로, 디스터번스의 영향을 줄일 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 평면도,
도 2는 도 1의 II-II'선을 따라 절단하여 나타낸 단면도,
도 3은 도 1의 III-III'선을 따라 절단하여 나타낸 단면도,
도 4 내지 도 6은 본 발명의 다른 실시예들을 나타낸 상변화 메모리 장치의 단면도이다.

Claims (10)

  1. 반도체 기판에 형성되며, 일정 간격을 두고 평행하게 연장되는 복수의 워드 라인;
    상기 워드 라인과 전기적으로 연결되어 있는 복수의 가열 전극;
    상기 가열 전극간을 절연시키는 층간 절연막;및
    상기 워드 라인과 직교하는 방향으로 연장되며, 상기 가열 전극들과 전기적으로 연결되는 복수의 상변화 라인을 포함하며,
    상기 워드 라인 사이에 해당하는 상기 층간 절연막 표면에 굴곡이 형성되어 있는 상변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 굴곡은 홈 형상을 갖는 상변화 메모리 장치.
  3. 제 1 항에 있어서,
    상기 굴곡은 돌출부 형상을 갖는 상변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 굴곡은 복수의 모폴로지 형상을 갖는 상변화 메모리 장치.
  5. 제 1 항에 있어서,
    상기 상변화 라인들은 상기 층간 절연막의 상기 굴곡진 부분을 따라 연장되는 상변화 메모리 장치.
  6. 제 5 항에 있어서,
    상기 워드 라인은 상기 반도체 기판내의 접합 영역의 형태로 구성되는 상변화 메모리 장치.
  7. 제 5 항에 있어서,
    상기 반도체 기판과 상기 가열 전극 사이에, 상기 워드 라인과 전기적으로 연결되는 스위칭 소자를 더 포함하는 상변화 메모리 장치.
  8. 반도체 기판에 형성되며, 일정 간격을 두고 평행하게 연장되는 복수의 워드 라인을 형성하는 단계;
    상기 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 소정 부분에 상기 복수의 워드 라인들과 각각 콘택되는 복수의 가열 전극을 형성하는 단계;
    상기 워드 라인 사이에 해당하는 상기 층간 절연막에 굴곡을 형성하는 단계; 및
    상기 가열 전극들과 콘택되고 상기 굴곡을 지나면서 상기 워드 라인들과 직 교하도록 상변화 라인을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  9. 제 8 항에 있어서,
    상기 굴곡을 형성하는 단계는,
    상기 워드 라인 사이의 상기 층간 절연막을 선택적으로 등방성 식각하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
  10. 제 8 항에 있어서,
    상기 굴곡을 형성하는 단계는
    상기 워드 라인 사이의 상기 층간 절연막 상부에 추가의 절연막으로 돌출부를 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법.
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