KR20120012095A - 상변화 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 상변화 메모리 장치 및 그 제조 방법에 관한 것으로, 반도체 기판에 일정한 간격을 두고 평행하게 배치되는 라인 형태의 복수의 액티브 영역을 형성하는 단계; 상기 액티브 영역이 형성된 상기 반도체 기판 상부에 복수의 스위칭 소자 및 오믹 컨택 패턴이 형성된 제1 층간 절연막을 형성하는 단계; 상기 1 층간 절연막 상부에 상기 오믹 컨택 패턴의 일부를 노출시키는 제2 층간 절연막을 형성하는 단계; 식각 공정을 통해 노출된 상기 오믹 컨택 패턴의 일부가 제거되어 리세스 구조를 가지는 오믹 컨택층을 형성하는 단계; 상기 제2 층간 절연막의 측벽 및 상기 리세스 구조를 따라 가열 전극을 형성하는 단계; 상기 가열 전극 사이를 제3 층간 절연막으로 매립하는 단계; 및 상기 액티브 영역과 수직인 방향으로 연장되도록 상변화 구조물 라인을 형성하는 단계를 포함한다.
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 보다 구체적으로 오믹 컨택층을 포함하는 상변화 메모리 장치 및 그 제조 방법에 관한 것이다.
상변화 메모리(Phase-Change Random Access Memory; PCRAM) 소자는 히터로 작용하는 가열 전극을 통해 상변화 물질에 줄 열(Jule heating)을 가하여 상변화 물질의 상변화를 일으킨다. 그리고, 상변화 물질의 결정질 상태와 비정질 상태 간의 전기 저항 차이를 이용하여 데이터를 기록/소거한다.
상변화 물질의 열 제공원은 전류로서, 열의 양은 공급되는 전류의 크기 및 공급 시간에 의존한다. 이때, 상변화 물질은 결정 상태에 따라서 저항의 크기가 다르기 때문에 저항 차이에 따라 논리 정보가 결정된다.
그런데, 상변화 메모리 장치의 집적 밀도가 점차 감소함에 따라, 가열 전극 간의 간격 역시 감소되어 정보를 얻고자 하는 특정 셀에 읽기(writing) 작업을 수행하기 위하여 전류를 제공하여 열을 가할 경우, 이전에 읽기 작업을 수행한 인접 셀이 열적 디스터번스(disturbance)를 받게 된다.
이에 따라, 상변화 메모리 장치는 상기와 같은 열적 디스터번스를 줄이기 위한 방법으로, 링타입(Ring type) 구조 대신 대쉬 타입(Dash type) 구조를 가지는 가열 전극을 적용하고 있다.
그러나, 대쉬 타입의 가열 전극을 가진 상변화 메모리 장치의 경우, 가열 전극 및 스위칭 소자를 전기적으로 연결시키는 오믹 컨택층과 가열 전극 간의 접촉 면적이 좁아져 접촉 저항이 증가하는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 오믹 컨택층과 가열 전극 간의 접촉 면적을 개선하여 접촉 저항을 줄일 수 있는 상변화 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 상변화 메모리 장치의 제조 방법은, 반도체 기판에 일정한 간격을 두고 평행하게 배치되는 라인 형태의 복수의 액티브 영역을 형성하는 단계; 상기 액티브 영역이 형성된 상기 반도체 기판 상부에 복수의 스위칭 소자 및 오믹 컨택 패턴이 형성된 제1 층간 절연막을 형성하는 단계; 상기 1 층간 절연막 상부에 상기 오믹 컨택 패턴의 일부를 노출시키는 제2 층간 절연막을 형성하는 단계; 식각 공정을 통해 노출된 상기 오믹 컨택 패턴의 일부가 제거되어 리세스 구조를 가지는 오믹 컨택층을 형성하는 단계; 상기 제2 층간 절연막의 측벽 및 상기 리세스 구조를 따라 가열 전극을 형성하는 단계; 상기 가열 전극 사이를 제3 층간 절연막으로 매립하는 단계; 및 상기 액티브 영역과 수직인 방향으로 연장되도록 상변화 구조물 라인을 형성하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 상변화 메모리 장치는, 반도체 기판에 일정한 간격을 두고 평행하게 배치되는 라인 형태의 복수의 액티브 영역; 상기 액티브 영역 상부에 소정 간격으로 형성되는 복수의 스위칭 소자; 상기 복수의 스위칭 소자 각각의 상부에 형성되는 리세스 구조의 오믹 컨택층; 및 상기 오믹 컨택층의 상기 리세스 구조를 따라 상측으로 연장되는 가열 전극을 포함한다.
본 발명에 따른 상변화 메모리 장치 및 그 제조 방법은, 제2 층간 절연막에 의해 노출되는 오믹 컨택층의 일부를 리세스 구조가 되도록 식각시킴으로써, 하부 전극과의 접촉 면적을 증대시켜 접촉 저항을 줄일 수 있다.
도1 내지 도6은 본 발명의 일실시 예에 따른 상변화 메모리 장치의 제조 방법을 순차적으로 나타내는 단면도들이다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도1 내지 도 6은 본 발명의 일 실시예에 따른 상변화 메모리 장치의 제조 방법에 관한 것이다.
먼저, 도1을 참조하면, 복수의 스위칭 소자(120)가 형성된 반도체 기판(100)이 제공된다.
여기서, 반도체 기판(100)은 예를 들어, 불순물이 포함된 실리콘 웨이퍼일 수 있고, 메모리 셀 영역 및 주변 회로 영역이 구분되어 있을 수 있다. 이러한 반도체 기판(100)의 상기 메모리 셀 영역에 복수의 액티브 영역(110)이 한정된다. 액티브 영역(110)은 예를 들어, 라인 형태를 가질 수 있고, 상변화 메모리 장치의 워드 라인으로 작용한다. 또한, 액티브 영역(110)은 n형의 불순물 영역일 수 있다.
액티브 영역(110)이 한정된 반도체 기판(100) 상부에 제1 층간 절연막(115)이 형성되고, 제1 층간 절연막(115)내에 액티브 영역(110)과 전기적으로 연결되는 스위칭 소자(120) 및 오믹 컨택 패턴(123)이 형성된다. 스위칭 소자(120)는 각각의 메모리 셀 당 하나씩 형성될 수 있으며, 액티브 영역(110)을 SEG(selective epitaxial growth) 방식으로 성장시킨 SEG 다이오드(120)일 수 있다.
이러한, 스위칭 소자(120)는 다음과 같은 방식으로 형성될 수 있다. 액티브 영역(110)이 한정된 반도체 기판(100) 상부에 제 1 층간 절연막(115)을 증착한 다음, 액티브 영역(110)의 소정 부분이 노출되도록 콘택홀(미도시)을 형성한다. 이어서 노출된 액티브 영역(110)을 성장시켜, n형의 SEG층을 형성한 다음, p형의 불순물을 상기 n형의 SEG에 주입하여 다이오드(120)를 형성할 수 있다.
한편, 상변화 메모리 장치의 집적 밀도가 증대됨에 따라, 보다 낮은 배선 저항이 요구된다. 그 일환으로, 상변화 메모리 장치는 반도체 기판(100) 상부에 상기 액티브 영역(110)과 전기적으로 연결되도록 형성된 메탈 워드 라인(미도시)을 포함할 수 있다. 이때, 메탈 워드 라인은 상기 액티브 영역(110)과 오버랩되도록 형성될 수 있고, 액티브 영역(110)의 높은 저항을 보완한다. 그런데, 메탈 워드 라인 상에는 단결정 성장이 이루어질 수 없기 때문에, 상기와 같은 SEG 다이오드(120)를 스위칭 소자로 이용할 수 없다. 그러므로, 메탈 워드 라인을 상변화 메모리 장치에 적용하는 경우, 스위칭 소자로 폴리실리콘 다이오드(미도시)를 이용할 수 있으며, 이를 메탈 쇼트기(metal shottky) 다이오드라 한다. 이에 따라, 본 실시예에서의 스위칭 소자(120)는 상기 SEG 다이오드뿐만 아니라, 메탈 쇼트키 다이오드를 모두 포함하도록 해석될 것이다. 이와 같은 스위칭 소자(120)는 로우 및 컬럼 방향으로 일정 간격을 이루도록 복수개가 매트릭스(matrix) 형태로 형성될 수 있다.
스위칭 소자(120)가 형성된 반도체 기판(100) 상에 스위칭 소자(120)와 추후에 생성될 가열전극(도3의 130)을 전기적으로 연결시키는 오믹 컨택 패턴(123)이 형성된다.
이러한, 오믹 컨택 패턴(123)은 다음과 같이 형성될 수 있다. 스위칭 소자(120)가 형성된 콘택홀(미도시)의 잔여 부분에 제1 금속 물질 및 제2 금속 물질을 순차적으로 증착시킨 다음, 패터닝하여 콘택홀(미도시)의 측벽들 및 스위칭 소자(120)의 상부면과 접촉되도록 형성되는 제1 오믹 컨택 패턴(121) 및 제1 오킥 콘택층(121) 내부에 매립되도록 형성되는 제2 오믹 컨택 패턴(122)을 형성할 수 있다.
이때, 제1 금속 물질은 제1 오믹 컨택 패턴(121)을 형성하기 위한 물질로, 비저항이 비교적 큰 물질인 티타늄(Ti), 티타늄 질화막(TiN) 또는 티타늄 알루미늄 질화막(TiAlN)등 다양한 도전막이 이용된다. 제2 금속 물질은 제2 오믹 컨택 패턴(122)을 형성하기 위한 물질로, 제1 금속물질보다는 비저항이 비교적 작은 텅스텐(W) 등의 도전막이 이용될 수 있다. 이처럼, 본 발명의 오믹 컨택 패턴(123)은 전도성이 좋은 금속 계열로 형성됨으로써 스위칭 소자(120)와 가열 전극(130) 간의 전기적 특성을 증대시킬 수 있다.
그 후, 반도체 기판(100)의 결과물 상에 제2 층간 절연막(125)을 형성하고. 인접하는 한 쌍의 스위칭 소자(120) 사이의 오믹 컨택 패턴(123)의 일부와 제1 층간 절연막(115)을 노출시키는 홀(126)을 형성한다.
다음, 도2를 참조하면, 홀(126)에 의해 노출된 오믹 컨택 패턴(123)에 대하여 습식 또는 건식 공정을 진행하여 리세스 구조(L)를 가지는 오믹 컨택층(124)을 형성한다.
리세스 구조를(L) 가지는 오믹 컨택층(124)는 추후에 형성될 가열 전극(130)과의 접촉 면적을 넓히기 위해 오믹 컨택 패턴(123)의 일부가 제거되어 형성된 구조이다.
제2 층간 절연막(125)은 후속 공정으로 형성된 상변화 물질의 확산을 막기 위해 실리콘 질화물을 이용하여 형성하는 것이 일반적이다, 실리콘 질화물로 이루어진 제2 층간 절연막(125)를 식각하여 홀(126)를 형성할 때에는 불화 탄소 계열의 가스를 이용하는데, 불화 탄소계열의 가스로는 금속으로 이루어진 오믹 컨택 패턴(123)을 제거하기 어려워 도1과 같이 단차가 발생하게 된다.
이러한, 단차는 후속 공정으로 형성되는 가열 전극(130)과 오믹 컨택 패턴(123)과의 접촉 면적을 감소시키고, 나아가 인접하는 오믹 컨택 패턴(123) 간의 제1 층간 절연막(115) 상에 가열 전극용 도전 물질이 잔존하는 결과를 초래하여 단위 소자만 절연 특성을 저하시키는 결과를 초래할 수 있다.
따라서, 도1과 같은 단차를 없애기 위해 홀(126)을 형성한 후, 노출된 오믹 컨택 패턴(123)에 대한 식각 공정을 수행하여 노출된 오믹 컨택 패턴(123)의 상부 표면이 제1 층간 절연막(115)의 상부 표면과 동일한 높이에 있도록 한다.
이때, 오믹 컨택 패턴(123)의 일부분을 식각하기 위한 식각 물질로는, 서로 다른 금속 물질로 형성된 제1 및 제2 오믹 컨택층(121, 122)이 동시에 제거될 수 있도록 하는 육플루오린화 황(SF6) 계열 물질 및 염소(Cl) 계열 물질을 동시에 주입할 수 있다. 이때, 층간 절연막들(115, 125)과 오믹 컨택 층(124)의 선택비를 조절하기 위해 불화성 가스인 CF4, CHF3 또는 CH2F2등의 혼합 가스를 추가하여 이용할 수 있다.
이처럼, 본 발명에 따른 오믹 컨택층(124)은 일부가 리세스 구조(L)로 제거된 형태로 형성되어 후추의 가열 전극(130)과의 접촉 면적을 넓힐 수 있고, 그에 따라 접촉 저항을 줄일 수 있다.
다음, 도3을 참조하면, 제2 층간 절연막(125)의 측벽 및 오믹 컨택 패턴(123)의 리세스 구조(L)를 따라 가열 전극(130)이 형성된다.
가열 전극(130)은 리세스 구조(L)가 형성된 반도체 기판(100) 결과물 상부에 가열 전극용 물질을 증착한 다음, 제 1 층간 절연막(115)이 노출되도록 가열 전극용 물질을 비등방성 식각하여 형성된다.
이때, 가열 전극용 물질은 비저항이 비교적 큰 물질로서, 폴리실리콘막, 실리콘 저머늄막(Si-Ge), 티타늄 질화막(TiN) 또는 티타늄 알루미늄 질화막(TiAlN)등 다양한 도전막이 이용될 수 있고, 가능한 한 박막으로 콘포말(conformal)하게 증착되는 막이 이용된다. 여기서, 가열 전극용 물질의 두께를 가능한 한 박막으로 형성하는 것은, 본 실시예에서는 가열 전극용 물질의 증착 두께가 곧 상변화 구조물(미도시)과의 접촉 면적을 결정하기 때문이다. 즉, 일반적으로 상변화 메모리 장치는 가열 전극과 상변화 물질과의 접촉 면적이 감소될수록 상변화 메모리 장치의 리셋 커런트 특성이 좋은 것으로 알려져 있다.
이에 따라, 가열 전극 물질의 증착 두께를 낮추어, 높은 리셋 커런트 특성을 확보하는 것이 중요하다. 또한, 현재 반도체 제조 기술에서는 옴스트롱(Å)단위까지 두께 제어가 가능하므로, 상변화 물질과 가열 전극간의 접촉 면적을 노광 한계 이하로 제어 가능하다.
이때, 서로 인접하는 가열 전극(130)은 서로 마주하도록 대칭을 이루게 된다.
도4를 참조하면, 가열 전극(130)이 형성된 반도체 기판(100) 상에 스페이서(138)가 형성된다.
보다 구체적으로, 가열 전극(130)이 형성된 반도체 기판 (100) 전면에 스페이서 절연막(미도시)를 형성한 다음, 식각 및 에치백 공정을 통해 스페이서(138)를 형성하는데, 스페이서(138)의 바닥부는 가열 전극(130)의 노출된 일부와 중첩되도록 형성된다. 본 발명에 따른 스페이서(138)는 일예로, 질화막 또는 산화막 중 적어도 어느 하나의 막으로 형성된다.
도 5를 참조하면, 스페이서(138) 사이가 충진되도록 제 3 층간 절연막(140)이 형성된다.
보다 구체적으로, 스페이서(138) 사이가 충분히 충진되도록 제 3 층간 절연막(140)이 형성된다. 그 다음, 가열 전극(130) 및 스페이서(138)의 상부면이 노출되도록 제 3 층간 절연막(140)을 평탄화한다.
도 6을 참조하면, 가열 전극(130)과 콘택을 이루기 위한 상변화 구조물 라인(160)이 액티브 영역(110)과 수직을 이루도록 형성된다.
즉, 반도체 기판(100) 상에 상변화 물질층(150) 및 상부 전극층(155)을 순차적으로 적층한다. 상변화 물질층(150)으로는 다양한 칼코제나이드 물질이 이용될 수 있다. 상부 전극층(155)으로는 폴리실리콘막, 티타늄 질화막과 같은 금속 질화막, 또는 금속막 등이 이용될 수 있다. 상부 전극층(155) 및 상변화 물질층(150)을 액티브 영역(110)과 수직을 이루도록 패터닝하여, 상변화 구조물 라인(160)을 형성한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판 110: 액티브 영역
120: 스위치 소자 123: 오믹 컨택층
130: 가열 전극 138: 스페이서
150: 상변화 물질층 155: 상부 전극층
120: 스위치 소자 123: 오믹 컨택층
130: 가열 전극 138: 스페이서
150: 상변화 물질층 155: 상부 전극층
Claims (9)
- 반도체 기판에 일정한 간격을 두고 평행하게 배치되는 라인 형태의 복수의 액티브 영역을 형성하는 단계;
상기 액티브 영역이 형성된 상기 반도체 기판 상부에 복수의 스위칭 소자 및 오믹 컨택 패턴이 형성된 제1 층간 절연막을 형성하는 단계;
상기 1 층간 절연막 상부에 상기 오믹 컨택 패턴의 일부를 노출시키는 제2 층간 절연막을 형성하는 단계;
식각 공정을 통해 노출된 상기 오믹 컨택 패턴의 일부가 제거되어 리세스 구조를 가지는 오믹 컨택층을 형성하는 단계;
상기 제2 층간 절연막의 측벽 및 상기 리세스 구조를 따라 가열 전극을 형성하는 단계;
상기 가열 전극 사이를 제3 층간 절연막으로 매립하는 단계; 및
상기 액티브 영역과 수직인 방향으로 연장되도록 상변화 구조물 라인을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법. - 제1 항에 있어서,
상기 오믹 컨택 패턴을 형성하는 단계는,
상기 스위칭 소자가 형성된 기판 상에 제1 및 제2 금속 물질을 순차적으로 증착시킨 뒤 패터닝하여 상기 스위칭 소자 상에 제1 오믹 컨택 패턴과, 상기 제1 오믹 컨택 패턴에 매립되는 제2 오믹 컨택 패턴을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조방법. - 제2 항에 있어서,
상기 리세스 구조를 가지는 오믹 컨택층을 형성하는 단계는, 노출된 상기 오믹 컨택층 상부 표면과 상기 제1 층간 절연막 상부 표면의 높이가 동일하도록 식각하는 단계인 상변화 메모리 장치의 제조방법. - 제3 항에 있어서,
상기 식각 공정 시 이용되는 식각 물질은,
육플루오린화 황(SF6) 계열 물질 및 염소(Cl) 계열물질인 상변화 메모리 장치의 제조방법. - 제4 항에 있어서,
상기 제1 및 제2 층간 절연막들과 오믹 컨택층 간의 선택비를 조절하는 불화성 가스인 CF4, CHF3 또는 CH2F2등의 혼합 가스를 이용하는 상변화 메모리 장치의 제조방법. - 반도체 기판에 일정한 간격을 두고 평행하게 배치되는 라인 형태의 복수의 액티브 영역;
상기 액티브 영역 상부에 소정 간격으로 형성되는 복수의 스위칭 소자;
상기 복수의 스위칭 소자 각각의 상부에 형성되는 리세스 구조의 오믹 컨택층; 및
상기 오믹 컨택층의 상기 리세스 구조를 따라 상측으로 연장되는 가열 전극을 포함하는 상변화 메모리 장치. - 제6 항에 있어서,
상기 액티브 영역과 수직을 이루도록 형성된 상변화 구조물 라인을 더 포함하는 상변화 메모리 장치 - 제6 항에 있어서,
상기 복수의 스위칭 소자 사이를 매립하는 제1 층간 절연막을 더 포함하고, 상기 오믹 컨택층의 리세스 구조는 리세스된 상부 표면의 높이가 상기 제1 층간 절연막의 높이와 동일한 상변화 메모리 장치. - 제6 항에 있어서,
인접하는 한 쌍의 가열 전극의 측벽에 형성되는 제2 층간 절연막을 더 포함하고, 상기 가열전극은 상기 제2 층간 절연막의 측벽 및 상기 오막 컨택층의 상기 리세스 구조를 따라 형성되는 상변화 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100074018A KR20120012095A (ko) | 2010-07-30 | 2010-07-30 | 상변화 메모리 장치 및 그 제조 방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1020100074018A KR20120012095A (ko) | 2010-07-30 | 2010-07-30 | 상변화 메모리 장치 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120012095A true KR20120012095A (ko) | 2012-02-09 |
Family
ID=45836107
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|---|---|---|---|
| KR1020100074018A KR20120012095A (ko) | 2010-07-30 | 2010-07-30 | 상변화 메모리 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120012095A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190044885A (ko) * | 2017-10-23 | 2019-05-02 | 삼성전자주식회사 | 가변 저항 메모리 소자 및 이의 제조 방법 |
-
2010
- 2010-07-30 KR KR1020100074018A patent/KR20120012095A/ko not_active Application Discontinuation
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