KR101900853B1 - 가변 저항 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 가변 저항 메모리 장치 및 이의 제조 방법을 제공한다. 이 장치에서는 상부전극이 가변 저항 패턴의 상부면과 측면과 접하도록 형성되므로, 상부전극과 가변 저항 패턴 사이의 접촉 면적이 증가된다. 이로써 가변 저항 메모리 장치의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 가변저항 메모리 장치 및 그 형성 방법에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 가변 저항 메모리 장치들 중, 상변화 물질(phase-change material)을 이용하는 상변화 메모리 장치(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조로 되어 있어, 개발이 계속되고 있다.
본 발명이 해결하려는 과제는 신뢰성이 향상된 가변 저항 메모리 장치를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는 신뢰성이 향상된 가변 저항 메모리 장치의 형성 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치는, 기판 상의 하부전극; 상기 하부 전극 상의 가변저항 패턴; 및 상기 가변 저항 패턴 상의 상부전극을 포함하되, 상기 상부 전극은 상기 가변 저항 패턴의 상부면 및 측면과 접한다.
상기 가변저항막의 상부면은 상기 상부전극의 하부면보다 바람직하게는 높다.
상기 가변 저항 메모리 장치는, 상기 가변 저항 패턴에 인접한 몰드막을 더 포함할 수 있으며, 상기 가변 저항 패턴의 상부는 상기 몰드막의 상부면으로부터 돌출될 수 있다.
일 예에 있어서, 상기 상부전극은 상기 몰드막 상으로 돌출된 상기 가변 저항 패턴의 모든 측면과 접할 수 있다.
다른 예에 있어서, 상기 몰드막 내에 복수개의 가변 저항 패턴들이 위치하며, 상기 몰드막 상으로 돌출된 상기 가변 저항 패턴들의 상부들은 제 1 방향으로 연결될 수 있다.
상기 하부 전극은 상기 몰드막 내에서 상기 가변 저항 패턴 하부에 배치되며 'L'자형 단면을 가질 수 있다.
상기 가변 저항 메모리 장치는, 상기 몰드막과 상기 하부전극 사이에 개재되는 제 1 스페이서를 더 포함할 수 있다.
상기 가변 저항 메모리 장치는, 이웃하는 상기 가변 저항 패턴들 사이에 개재되는 매립 절연막; 및 상기 매립 절연막과 상기 가변 저항 패턴 사이 그리고 상기 하부전극과 상기 매립 절연막 사이에 개재되는 제 2 스페이서를 더 포함할 수 있다.
상기 상부 전극은 연장되어 상기 가변 저항 패턴의 상부면도 덮을 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 몰드막을 형성하는 단계; 상기 몰드막 내부에 하부전극을 형성하는 단계; 상기 몰드막 내부에 상기 하부전극 상에 가변 저항 패턴을 형성하는 단계; 상기 몰드막의 상부를 일부 제거하여 상기 가변 저항 패턴의 상부면과 측벽을 노출시키는 단계; 및 노출된 상기 가변 저항 패턴의 상부면 및 측벽과 접하는 상부전극을 형성하는 단계를 포함한다.
일 예에 있어서, 상기 몰드막의 상부를 일부 제거하는 단계는, 상기 몰드막의 상부면의 일부를 희생막으로 변화시키는 단계; 및 상기 희생막을 제거하는 단계를 포함할 수 있다.
구체적인 예에 있어서, 상기 몰드막은 실리콘 질화막으로 형성되며, 상기 희생막은 실리콘 산화막으로 형성될 수 있다. 이때, 상기 몰드막의 상부면의 일부를 희생막으로 변화시키는 단계는, 상기 몰드막의 상부면에 대하여 수소 플라즈마로 처리하여 상기 실리콘 질화막의 실리콘과 질소의 결합을 끊는 단계; 및 상기 질소와 결합이 끊어진 상기 실리콘을 공기의 산소와 결합시며 실리콘 산화막으로 변화시키는 단계를 포함할 수 있다.
상기 수소 플라즈마로 처리하는 단계는, 수소와 비활성 가스를 공급하여 상기 수소를 플라즈마로 변화시키는 단계를 포함할 수 있으며, 상기 수소는 상기 수소와 비활성 가스의 총 유량에 대하여 0.1~99 부피%로 공급될 수 있다.
다른 예에 있어서, 상기 몰드막은 차례로 적층된 제 1 몰드막과 제 2 몰드막을 포함하도록 형성될 수 있으며, 상기 방법은 상기 하부전극의 상부를 제거하여 적어도 상기 제 2 몰드막의 측벽을 노출시키는 홀을 형성하는 단계; 상기 홀을 채우며 상기 하부전극과 접하는 상기 가변 저항 패턴을 형성하는 단계; 및 상기 제 2 몰드막을 제거하여 상기 가변 저항 패턴의 측벽을 노출시키는 단계를 포함할 수 있다.
본 발명에 따른 가변 저항 메모리 장치 및 이의 제조 방법에 있어서, 상부전극이 가변 저항 패턴의 상부면과 측면과 접하도록 형성되므로, 상부전극과 가변 저항 패턴 사이의 접촉 면적이 증가된다. 이로써, 후속 열 공정에 따른 가변 저항 패턴의 수축(shrink)에도 상기 상부 전극과 상기 가변 저항 패턴 간의 계면 박리 위험이 감소될 수 있다. 이로써, 상부전극과 가변 저항 패턴 사이의 기생저항이 감소할 수 있다. 또한 리셋 전류가 감소될 수 있다. 이로써 가변 저항 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 2a는 본 발명의 일 예에 따른 가변 저항 메모리 장치의 평면도이다.
도 2b 및 2c는 각각 본 발명의 일 예에 따라 도 2a를 A-A'선 및 B-B'선으로 단면도들이다.
도 3a, 4a, 5a, 6a 및 7a는 도 2a의 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 3b, 4b, 5b, 6, 7b, 7d 및 8a는 도 2b의 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3c, 4c, 5c, 6c, 7c, 7e 및 8b는 도 2c의 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9 내지 12는 본 발명의 다른 예에 따라 도 2b의 가변 저항 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 13a는 본 발명의 다른 예에 따른 가변 저항 메모리 장치의 평면도이다.
도 13b 및 13c는 각각 본 발명의 다른 예에 따라 도 13a를 A-A'선 및 B-B'선으로 단면도들이다.
도 14a 및 14b는 각각 도 13b 및 13c의 가변 저항 메모리 장치를 제조하는 과정의 일 예를 나타내는 단면도들이다.
도 15는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 2a는 본 발명의 일 예에 따른 가변 저항 메모리 장치의 평면도이다.
도 2b 및 2c는 각각 본 발명의 일 예에 따라 도 2a를 A-A'선 및 B-B'선으로 단면도들이다.
도 3a, 4a, 5a, 6a 및 7a는 도 2a의 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 3b, 4b, 5b, 6, 7b, 7d 및 8a는 도 2b의 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3c, 4c, 5c, 6c, 7c, 7e 및 8b는 도 2c의 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9 내지 12는 본 발명의 다른 예에 따라 도 2b의 가변 저항 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 13a는 본 발명의 다른 예에 따른 가변 저항 메모리 장치의 평면도이다.
도 13b 및 13c는 각각 본 발명의 다른 예에 따라 도 13a를 A-A'선 및 B-B'선으로 단면도들이다.
도 14a 및 14b는 각각 도 13b 및 13c의 가변 저항 메모리 장치를 제조하는 과정의 일 예를 나타내는 단면도들이다.
도 15는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 본 실시예들에 따른 가변 저항 메모리 장치(100)에서는 다수의 메모리 셀(60)들이 매트릭스 형태로 배열된다. 상기 각각의 메모리 셀들(60)은 가변 저항 소자(25)와 선택 소자(9)를 포함한다. 상기 가변 저항 소자(25)는 비트 라인(BL)과 상기 선택 소자(9) 사이에 연결되며, 상기 선택 소자(9)는 상기 가변 저항 소자(25)와 워드 라인(WL) 사이에 연결될 수 있다.
상기 가변 저항 소자(25)는, 예를 들어, 상변화 물질(phase-change materials), 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 상기 가변 저항 소자(25)는 상기 비트 라인(BL) 및/또는 상기 워드라인(WL)을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다.
상기 선택 소자(9)는 상기 가변 저항 소자(25)와 상기 워드 라인(WL) 사이에 연결될 수 있으며, 상기 워드 라인(WL)의 전압에 따라 상기 가변 저항 소자(25)로의 전류 공급이 제어된다. 도면에는 상기 선택 소자(9)로 다이오드(diode)만을 개시하고 있으나, 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터가 이용될 수도 있다.
이후, 본 발명의 실시예들에서는 상기 가변 저항 소자(25)로 상변화 물질을 채택한 메모리 셀들을 포함하는 가변 저항 메모리 장치를 예로 들어 설명하기로 한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않으며, RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 및 MRAM(Magnetic RAM) 등에도 적용될 수 있음은 당연하다.
본 발명의 실시예들에서 상기 가변 저항 소자(25)인 상변화 물질은 온도에 따라 저항이 변화한다. 즉, 상변화 물질은 온도 및 냉각 시간에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 상기 가변 저항 소자(25)는 하부 전극을 통해 공급되는 전류의 양에 따라 주울 열(Joule's heat)이 발생되어 상변화 물질을 가열시킬 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다.
도 2a는 본 발명의 일 예에 따른 가변 저항 메모리 장치의 평면도이다. 도 2b 및 2c는 각각 본 발명의 일 예에 따라 도 2a를 A-A'선 및 B-B'선으로 단면도들이다.
도 2a, 2b 및 2c를 참조하면, 본 예에 따른 가변 저항 메모리 장치는, 기판(1)에 배치되며 제 1 방향(D1)으로 연장되는 복수개의 서로 평행한 워드라인들(5)을 포함한다. 상기 기판(1)에는 상기 제 1 방향(D1)으로 연장되는 복수개의 소자분리막들(3)이 배치되어 활성 영역들을 정의할 수 있다. 상기 워드라인들(5)은 상기 활성 영역들의 상기 기판(1)에 배치되는 불순물 도핑 영역일 수 있다. 또는 상기 워드라인들(5)은 도전 패턴으로 형성될 수 있다. 상기 워드라인들(5) 상에는 복수개의 서로 평행한 상부전극들(31)이 배치된다. 상기 상부 전극들(31)은 상기 워드라인들(5)과 교차하도록 제 2 방향(D2)으로 연장된다. 상기 상부 전극들(31)과 상기 워드라인들(5) 사이에서 상기 기판(1) 상에는 층간절연막(7)이 배치된다. 상기 상부 전극들(31)과 상기 워드라인들(5)이 교차하는 부분들에서 상기 층간절연막(7)에는 선택소자홀(8)이 형성된다. 상기 선택 소자홀(8) 안에는 선택 소자(9)가 배치된다. 본 실시예에서 상기 선택 소자(9)는 다이오드를 포함할 수 있다. 상기 선택 소자(9)는 서로 반대되는 타입의 불순물이 도핑된 제 1 반도체 패턴과 제 2 반도체 패턴을 포함할 수 있다. 상기 선택 소자홀(8) 안에서 상기 선택 소자(9) 상에는 하부전극 패드(11)가 배치될 수 있다. 상기 하부전극 패드(11)는 예를 들면 금속 실리사이드, 금속 질화막, 및 금속막 중에 적어도 하나를 포함할 수 있다. 도시하지는 않았지만, 상기 하부 전극 패드(11)과 상기 선택 소자(9) 사이에는 금속 실리사이드와 같은 오믹층이 배치될 수 있다.
계속해서, 상기 층간절연막(7) 상에는 몰드막(13)이 배치된다. 상기 몰드막(13)은 예를 들면 실리콘 질화막으로 형성될 수 있다. 상기 몰드막(13)에는 제 2 방향(D2) 방향으로 연장되는 그루브(15)가 형성된다. 상기 그루브(15) 내에는 하부전극(19)이 배치된다. 상기 하부전극(19)은 상기 하부전극 패드(11)과 접한다. 상기 하부전극(19)은 Ti, TiSiX -, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX , TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSi, NiSi, 도전성 탄소군(conductive C group), Cu, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 하나를 포함할 수 있다. 만약, 상기 하부전극(19)은 'L'자형 단면을 가질 수 있다. 상기 몰드막(13)과 상기 하부전극(19) 사이에는 제 1 스페이서(17)가 개재된다. 상기 제 1 스페이서(17)는 예를 들면 실리콘 산화막으로 형성될 수 있다. 상기 그루브(15) 내에서 상기 하부전극(19)과 상기 제 1 스페이서(17) 상에는 가변 저항 패턴(25)이 배치된다. 상기 가변 저항 패턴(25)은 예를 들면 상변환물질일 수 있다. 상기 가변 저항 패턴(25)은 칼코게나이드(Chalcogenide) 원소를 포함할 수 있다. 구체적으로 상기 가변 저항 패턴(25)은 GeSbTe, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, (5A족 원소)-Sb-Te, (6A족 원소)-Sb-Te, (5A족 원소)-Te, (6A족 원소)-Te, (5A족 원소)-Se 및 (6A족 원소)-Se을 포함하는 그룹에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 또한 상기 가변 저항 패턴(25)은 3A족 원소(B, Al, Ga, In, Tl), 4A 족 원소(C, Si, Sn, Pb), 5A 족 원소(N, P, As, Ge, Sb, Bi) 중에 적어도 하나로 도핑될 수 있다. 상기 제 1 스페이서(17)에 의해 상기 하부전극(19)과 상기 가변 저항 패턴(25)이 접하는 면적이 좁아질 수 있다.이로써, 프로그램 전류를 감소시킬 수 있다.
제 1 방향(D1)으로 이웃하는 가변 저항 패턴들(25) 사이에는 제 1 매립 절연막(27)이 개재될 수 있다. 상기 제 1 매립 절연막(27)과 상기 가변 저항 패턴(25) 사이 그리고 상기 제 1 매립 절연막(27)과 상기 하부전극(19) 사이에 제 2 스페이서(21)가 개재될 수 있다. 상기 제 2 스페이서(21)와 상기 제 1 매립 절연막(27)은 상기 몰드막(13)과 동일한 물질로 형성될 수 있다. 즉, 상기 제 2 스페이서(21)과 상기 제 1 매립 절연막(27)은 실리콘 질화막으로 형성될 수 있다. 상기 제 2 스페이서(21)의 하부면은 상기 하부전극(19)의 하부면보다 높을 수 있으며 상기 하부전극 패드(11)와는 이격된다. 상기 제 1 매립 절연막(27)의 하부면은 상기 하부전극(19)의 하부면과 같은 높이에 있거나 또는 보다 낮을 수 있다.
제 2 방향(D2)으로 이웃하는 하부전극들(19) 사이에는 제 2 매립 절연막(29)이 개재된다. 상기 제 2 매립 절연막(29)은 상부로 연장되어 상기 제 2 방향(D2)으로 이웃하는 가변 저항 패턴들(25) 사이에도 개재된다. 상기 제 2 매립 절연막(29)은 상기 제 1 방향(D1)으로 연장되어 상기 그루브(15)와 교차하며 상기 몰드막(13)을 분리시킨다. 상기 제 2 매립 절연막(29)은 상기 제 1 매립 절연막(27)과 동일한 물질로 형성될 수 있다. 상기 제 2 매립 절연막(29), 상기 제 1 매립 절연막(27), 상기 제 2 스페이서(21) 및 상기 몰드막(13)의 상부면들은 서로 공면을 이룰 수 있다. 상기 제 2 매립 절연막(29)의 하부면은 상기 하부전극(19)의 하부면과 같은 높이에 있거나 또는 보다 낮을 수 있다.
상기 가변 저항 패턴(25)의 상부는 상기 몰드막(13)의 상부면으로부터 돌출된다. 즉, 상기 가변 저항 패턴(25)의 상부면은 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면들 보다 높다. 이로써, 상기 가변 저항 패턴(25)의 상부 측면은 노출될 수 있다. 노출된 상기 가변 저항 패턴(25)의 상부 측면은 상기 상부 전극(31)과 접한다.
본 예에 있어서, 상기 가변 저항 패턴들(25)은 그들의 사이에 개재되는 상기 제 2 매립 절연막(29), 상기 제 1 매립 절연막(27), 상기 제 2 스페이서(21) 및 상기 몰드막(13)에 의해 서로 고립된다. 상기 가변 저항 패턴들(25)은 서로 고립된 섬과 같이 배치될 수 있다. 가변 저항 패턴들(25)의 모든 상부 측벽들은 노출된다. 상기 상부전극(31)은 제 2 방향(D2)으로 연장되며 상기 가변 저항 패턴들(25)의 노출된 상부 측벽들과 접하게 된다.
이 가변 저항 메모리 장치에 있어서, 상부전극(31)이 가변 저항 패턴(25)의 상부면과 측면들과 접하도록 형성되므로, 상부전극(31)과 가변 저항 패턴들(25) 사이의 접촉 면적이 증가된다. 이로써, 후속 열 공정에 따른 가변 저항 패턴들(25)의 수축(shrink)에도 상기 상부 전극(31)과 상기 가변 저항 패턴들(25) 간의 계면 박리 위험이 감소될 수 있다. 이로써, 상부전극(31)과 가변 저항 패턴들(25) 사이의 기생저항이 감소할 수 있다. 또한 리셋 전류가 감소될 수 있다. 이로써 가변 저항 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 2a에서, 상기 상부 전극(31)이 상기 가변 저항 패턴(25)의 상부면과 측면들을 동시에 덮도록 형성되었으나, 상부 전극(31)은 가변 저항 패턴(25)의 측면만을 덮고 이의 상부면을 노출시킬 수도 있다.
다음은 상기 가변 저항 메모리 장치를 형성하는 과정을 설명하기로 한다.
도 3a, 4a, 5a, 6a 및 7a는 도 2a의 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 3b, 4b, 5b, 6, 7b, 7d 및 8a는 도 2b의 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 3c, 4c, 5c, 6c, 7c, 7e 및 8b는 도 2c의 가변 저항 메모리 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 3a, 3b 및 3c를 참조하면, 기판(1)에 제 1 방향(D1)으로 평행한 복수개의 소자분리막들(3)을 형성하여 활성 영역을 정의한다. 상기 기판(1)은 실리콘 표면을 가지는 임의의 반도체 기반 구조를 가질 수 있다 상기 반도체 기판 구조는 예를 들면 실리콘, 절연체 상의 실리콘(SOI), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs), 도핑 혹은 비도핑된 실리콘과 같은 반도체 구조에 의해 지지되는 실리콘 에피택시얼층 등을 포함할 수 있다. 본 실시예에 따른 구체적인 예로써, 상기 기판(1)은 P형 불순물이 도핑된 P형 실리콘 기판일 수 있다. 상기 소자분리막(3)은 상기 기판(1)을 가로지르는 복수개의 라인 형태로 형성될 수 있다. 상기 소자분리막(3)은 STI(Shallow Trench Isolation) 공정 기술에 의해 형성될 수 있다.
상기 활성 영역의 상기 기판(1)에 불순물을 주입하여 서로 이격되며 복수개의 서로 평행한 워드라인들(5)을 형성한다. 상기 워드라인들(5)은 N형 불순물 이온을 주입하여 형성될 수 있다. 이와는 다르게, 상기 워드라인들(5)은 여러가지 다른 방법들에 의해 형성될 수 있다. 예를 들면, 상기 워드라인들(5)은 상기 기판(1) 상에 복수개의 평행한 에피택시얼 반도체층을 형성하고, 여기에 불순물 이온을 주입하는 것에 의해 또는 에피택시얼 반도체층의 형성과 함께 불순물을 인시튜로 도핑하여 형성될 수 있다. 또 다른 예로써, 상기 워드라인들(5)은 도전성 박막으로 형성될 수 있다. 상기 워드라인들(5)이 형성된 상기 기판(1) 상에 층간절연막(7)을 형성한다. 상기 층간절연막은 예를 들면 실리콘산화막을 증착함으로써 형성될 수 있다. 상기 층간절연막(7)을 패터닝하여 상기 워드라인들(5)을 노출시키는 복수개의 선택소자홀들(8)을 형성한다.
상기 선택 소자홀들(8)안에 선택 소자(9)를 형성한다. 상기 선택 소자(9)의 일 예로 다이오드를 형성한다. 상기 선택 소자(9)는 N형 반도체층과 P형 반도체층을 적층함으로써 형성될 수 있다. 일 예로, 상기 선택소자홀(8) 안에 게르마늄, 실리콘, 혹은 실리콘 게르마늄등의 반도체층을 형성한 후 불순물을 주입하는 것에 의해 형성될 수 있다. 상기 선택소자홀(8) 내의 반도체층은 선택적 에피택시얼 성장법(SEG) 혹은 고상 에피택시얼 성장법(SPE) 등에 의해 형성될 수 있다. 상기 선택적 에피택시얼 성장법은 상기 선택소자홀(8)에 의해 노출된 상기 워드라인(5)을 씨드층(seed layer)으로 활용하여 에피택시얼층을 성장하는 방법이다. 이와 다르게 고상 에피택시얼 성장법은 상기 선택소자홀(8) 안에 비정질 혹은 다결정 반도체층을 형성한 후 결정화시키는 방법이다. 상기 선택 소자(9)는 상기 선택소자홀(8)의 일부를 채우도록 형성될 수 있다.
상기 선택소자홀들(8) 안에 상기 선택 소자(9) 상에 하부전극 패드(11)를 형성한다. 도시하지는 않았지만, 상기 하부전극 패드(11)를 형성하기 전에 금속 실리사이드로 이루어지는 오믹층을 형성할 수 있다. 상기 하부 전극 패드(11)는 예를 들면 텅스텐으로 형성될 수 있다. 상기 하부전극 패드(11)를 형성하기 위하여 도전막을 적층하여 상기 선택 소자홀(8)을 채우고 평탄화 식각하여 상기 선택 소자홀(8) 안에 상기 하부전극 패드(11)를 남기며 상기 층간절연막(7)의 상부면을 노출시킨다. 상기 하부전극 패드(11)의 상부면은 상기 층간절연막(7)의 상부면과 공면을 이룰 수 있다. 상기 층간절연막(7) 상에 몰드막(13)을 형성한다. 상기 몰드막(13)은 실리콘 질화막으로 형성될 수 있다.
도 4a, 4b 및 4c를 참조하면, 상기 몰드막(13)을 패터닝하여 제 2 방향(D2)으로 연장되는 복수개의 라인 형태의 그루브들(15)을 형성한다. 상기 그루브들(15)은 상기 제 1 방향(D1)으로 이웃하는 두개의 하부전극 패드들(11)을 동시에 노출하도록 형성될 수 있다. 상기 그루브들(15)을 형성할 때, 상기 하부전극 패드들(11)의 일부와 이 사이에 개재된 상기 층간절연막(7)도 일부 식각될 수 있다.
도 5a, 5b 및 5c를 참조하면, 상기 그루브(15)의 측벽을 덮는 제 1 스페이서(17)를 형성한다. 상기 제 1 스페이서(17)는 예를 들면 원자박막증착(Atomic layer deposition) 방법에 의해 실리콘 산화막을 전면적으로 콘포말하게 형성한 후에, 이방성 식각함으로써 형성될 수 있다. 상기 제 1 스페이서(17)를 형성한 후에, 상기 기판(1) 상에 하부전극막(19)을 콘포말하게 형성한다. 상기 하부전극막(19)은 예를 들면 원자박막증착 방법에 의해 티타늄질화막으로 형성될 수 있다. 상기 하부전극막(19)은 상기 상기 몰드막(13)의 상부면, 상기 제 1 스페이서(17)의 측벽 및 상기 그루브(15)의 바닥의 상기 하부전극 패드들(11) 및 상기 층간절연막(7)을 콘포말하게 덮도록 형성될 수 있다. 상기 하부전극막(19)을 형성한 후에, 상기 그루브(15) 내부의 상기 하부전극막(19)의 측벽을 덮는 제 2 스페이서(21)를 형성한다. 상기 제 2 스페이서(21)는 예를 들면 실리콘 질화막으로 형성될 수 있다.
도 6a, 6b 및 6c를 참조하면, 상기 제 2 스페이서(21)를 식각 마스크로 이용하여 상기 하부전극막(19)을 패터닝하여 상기 몰드막(13)의 상부면과 이웃하는 상기 하부전극 패드들(11) 사이의 상기 층간절연막(7)을 노출시키는 동시에 상기 제 1 스페이서(17)와 상기 제 2 스페이서(21) 사이에 하부전극막(19)을 남긴다. 상기 하부전극막(19)은 상기 그루브(15)의 측벽을 따라 상기 제 2 방향(D2)로 연장된다. 이때, 상기 하부전극 패드들(11) 사이의 상기 층간절연막(7)의 상부면의 높이는 상기 하부전극(19)의 하부면 보다 낮게 형성될 수 있다.
계속해서, 도 6a, 6b 및 6c를 참조하면, 상기 기판(1)의 전면 상에 제 1 매립 절연막(27)을 형성하여 상기 그루브(15)를 채운다. 그리고 상기 제 1 매립 절연막(27)에 대하여 평탄화 식각 공정을 진행하여 상기 몰드막(13)의 상부면을 노출시키고 상기 그루브(15) 안에 상기 제 1 매립 절연막(27)을 남긴다. 마스크 패턴(미도시)을 사용하는 식각 공정으로 상기 워드라인(5)과 중첩되지 않는 상기 하부전극막(19)을 제거한다. 이때, 상기 워드라인(5)과 중첩되지 않는 상기 몰드막(13), 상기 제 1 스페이서(17), 상기 제 2 스페이서(21)도 식각되어 그 하부의 상기 층간절연막(7)이 노출된다. 이로써 하부전극 패드들(11)과 각각 접하는 하부전극들(19)이 형성된다. 그리고 상기 기판(1) 상에 제 2 매립 절연막(29)을 적층하여 상기 하부전극들(19) 사이를 채운다.
도 7a, 7b 및 7c를 참조하면, 평탄화 식각 공정을 진행하여 상기 몰드막(13) 상의 상기 제 2 매립 절연막(29)을 제거하고 상기 하부전극들(19) 사이에 상기 제 2 매립 절연막(29)을 남긴다. 그리고 평탄화 식각 공정을 계속 진행하여 소정 높이 상의 상기 몰드막(13), 상기 제 1 스페이서(17), 상기 하부전극(19), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)을 제거한다. 이때 제거되지 않고 남은 상기 제 1 스페이서(17), 상기 하부전극(19), 상기 제 2 스페이서(21)의 두께(또는 폭)는 높이에 따라 거의 일정한 상태일 수 있다.
도 7a, 7d 및 7e를 참조하면, 상기 제 1 스페이서(17)의 상부를 일부 리세스시켜 상기 몰드막(13)과 상기 하부전극(19)의 상부 측벽들을 노출시킨다. 그리고 상기 하부전극(19)의 상부를 일부 리세스 시켜 상기 제 2 스페이서(21)의 상부 측벽을 노출시킨다. 이때 상기 제 1 스페이서(17)와 상기 하부전극(19)이 리세스되는 정도를 동일하게 하여 상기 제 1 스페이서(17)와 상기 하부전극(19)의 상부면들이 공면을 이루게 할 수 있다. 상기 기판(1)의 전면 상에 가변저항막을 적층하여 상기 제 1 스페이서(17)와 상기 하부전극(19)이 리세스된 영역(22)을 채우고 평탄화식각하여 상기 리세스된 영역(22) 안에 가변 저항 패턴(25)을 형성한다. 이로써, 상기 가변 저항 패턴(25), 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면들이 노출될 수 있다. 상기 가변 저항 패턴(25)의 상부면은 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면들과 공면을 이룰 수 있다.
도 8a 및 8b을 참조하면, 노출된 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면의 일부를 희생막(13b)으로 변화시킨 후 제거한다. 상기 희생막(13b)은 예를 들면 실리콘 산화막일 수 있다. 구체적으로 노출된 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면들에 대하여 수소 플라즈마(26)로 처리를 하여 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)을 이루는 실리콘 질화막의 실리콘과 질소의 결합을 깨서 질소를 떼어낸다. 질소와 떨어진 실리콘은 공기중의 산소와 반응하여 실리콘 산화막으로 변할 수 있다. 이때 생성되는 실리콘 산화막의 두께는 상기 수소 플라즈마의 세기와 처리 시간을 조절함에 따라 변할 수 있다. 이때 상기 가변 저항 패턴(25)의 상부면도 미미하게 산화될 수 있으나, 상기 실리콘 산화막이 생성되는 양에 비하여 극히 미미할 수 있다. 이후, 상기 실리콘 산화막을 제거한다. 이때 상기 가변 저항 패턴(22)의 표면에 미미하게 생성되었을 수 있는 산화막도 함께 제거될 수 있다.
다시 도 2a, 2b 및 2c를 참조하면, 상기 희생막(13b)이 제거됨으로써, 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면의 높이가 낮아지고, 상기 가변 저항 패턴(25)의 상부 측벽이 노출된다. 즉, 상기 가변 저항 패턴(25)의 상부가 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면으로부터 돌출되게 된다. 후속으로 상부전극막(31)을 적층하고 패터닝하여 상기 가변 저항 패턴(25)의 상부면과 측벽과 접하는 상부전극(31)을 형성한다. 도시하지는 않았지만, 후속으로 상기 상부전극(31)과 접하는 비트라인을 형성할 수 있다.
도 9 내지 12는 본 발명의 다른 예에 따라 도 2b의 가변 저항 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 9를 참조하면, 몰드막(13)은 차례로 적층된 제 1 몰드막(13a), 희생막(13b) 및 제 2 몰드막(13c)을 포함한다. 즉, 도 3b의 단계에서 층간절연막(7) 상에 몰드막(13)을 형성할 때, 제 1 몰드막(13a), 희생막(13b) 및 제 2 몰드막(13c)을 차례로 적층한다. 상기 제 1 몰드막(13a)과 상기 제 2 몰드막(13c)은 상기 제 2 스페이서(21), 상기 제 1 및 제 2 매립 절연막들(27, 29)과 동일한 식각 선택비를 가지는 물질로, 바람직하게는 동일한 물질로 형성될 수 있다. 상기 희생막(13b)은 상기 제 1 몰드막(13a)과 상기 제 2 몰드막(13c)과 식각 선택비를 가지는 물질로 형성될 수 있다. 예를 들면, 상기 제 1 몰드막(13a)과 상기 제 2 몰드막(13c)은 실리콘 질화막으로 형성될 수 있으며 상기 희생막(13b)은 실리콘 산화막으로 형성될 수 있다.
도 10을 참조하면, 상기 제 2 몰드막(13c), 상기 희생막(13b) 및 상기 제 1 몰드막(13b)을 차례로 패터닝하여 그루브(15)를 형성한다. 상기 그루브(15)의 측벽을 덮는 제 1 스페이서(17), 하부전극막(19) 및 제 2 스페이서(21)를 형성한다. 그리고 상기 그루브(15)를 채우는 제 1 매립 절연막(27)을 형성한다.
도시하지는 않았지만, 도 6c처럼, 상기 워드라인(5)과 중첩되지 않는 상기 하부전극막(19)을 제거한다. 이때, 상기 워드라인(5)과 중첩되지 않는 상기 제 1 몰드막(13a), 상기 희생막(13b), 상기 제 2 몰드막(13c), 상기 제 1 스페이서(17), 상기 제 2 스페이서(21)도 식각되어 그 하부의 상기 층간절연막(7)이 노출된다. 이로써 하부전극 패드들(11)과 각각 접하는 하부전극들(19)이 형성된다. 그리고 상기 기판(1) 상에 제 2 매립 절연막(29)을 적층하여 상기 하부전극들(19) 사이를 채운다.
도 11을 참조하면, 평탄화 식각 공정을 진행하여 상기 희생막(13b)의 상부면 보다 높은 상기 제 2 몰드막(13c), 상기 제 1 스페이서(17), 상기 하부전극(19), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)을 제거한다. 상기 희생막(13b)은 상기 평탄화 식각 공정의 식각 정지막으로 사용될 수 있다. 이때 제거되지 않고 남은 상기 제 1 스페이서(17), 상기 하부전극(19), 상기 제 2 스페이서(21)의 두께(또는 폭)는 높이에 따라 거의 일정한 상태일 수 있다.
도 12를 참조하면, 상기 제 1 스페이서(17)의 상부를 일부 리세스시켜 상기 몰드막(13)과 상기 하부전극(19)의 상부 측벽들을 노출시킨다. 그리고 상기 하부전극(19)의 상부를 일부 리세스 시켜 상기 제 2 스페이서(21)의 상부 측벽을 노출시킨다. 이때 상기 제 1 스페이서(17)와 상기 하부전극(19)이 리세스되는 정도를 동일하게 하여 상기 제 1 스페이서(17)와 상기 하부전극(19)의 상부면들이 공면을 이루게 할 수 있다. 상기 기판(1)의 전면 상에 가변저항막을 적층하여 상기 제 1 스페이서(17)와 상기 하부전극(19)이 리세스된 영역(22)을 채우고 평탄화식각하여 상기 리세스된 영역(22) 안에 가변 저항 패턴(25)을 형성한다. 이로써, 상기 가변 저항 패턴(25), 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면들이 노출될 수 있다. 상기 가변 저항 패턴(25)의 상부면은 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면들과 공면을 이룰 수 있다.
도 2b를 다시 참조하면, 상기 노출된 희생막(13b)을 선태적으로 제거한다. 상기 희생막(13b)이 실리콘 산화막일 경우, 불산을 이용하여 제거될 수 있다. 이로써, 상기 가변 저항 패턴(25)의 상부 측벽이 노출된다. 즉, 상기 가변 저항 패턴(25)의 상부가 상기 몰드막(13), 상기 제 2 스페이서(21), 상기 제 1 매립 절연막(27) 및 상기 제 2 매립 절연막(29)의 상부면으로부터 돌출되게 된다. 후속으로 상부전극막(31)을 적층하고 패터닝하여 상기 가변 저항 패턴(25)의 상부면과 측벽과 접하는 상부전극(31)을 형성한다. 도시하지는 않았지만, 후속으로 상기 상부전극(31)과 접하는 비트라인을 형성할 수 있다.
그외의 제조 공정은 도 3a 내지 7e를 참조하여 설명한 바와 같다.
도 13a는 본 발명의 다른 예에 따른 가변 저항 메모리 장치의 평면도이다. 도 13b 및 13c는 각각 본 발명의 다른 예에 따라 도 13a를 A-A'선 및 B-B'선으로 단면도들이다.
도 13a, 13b 및 13c를 참조하면, 본 예에 따른 가변 저항 메모리 장치에서, 가변 저항 패턴(25)의 상부는 몰드막(13)의 상부로 돌출되며 제 2 방향(D2)으로 연장된다. 상부전극(31)은 상기 가변 저항 패턴(25)의 상부면과 측벽과 접한다. 그외의 구성은 도 2a, 2b 및 2c를 참조하여 설명한 바와 동일할 수 있다.
도 14a 및 14b는 각각 도 13b 및 13c의 가변 저항 메모리 장치를 제조하는 과정의 일 예를 나타내는 단면도들이다.
도 14a 및 14b를 참조하면, 도 7b 및 7c의 상태에서, 상기 제 1 스페이서(17)와 상기 하부전극(19)의 상부를 각각 리세스 시켜 리세스된 영역(22)을 형성한다.
그리고 다시 도 13a, 13b 및 13c를 참조하여 상기 기판(1)의 전면 상에 가변저항막을 적층하고 이방성식각하여 상기 몰드막(13) 상부로 돌출되며 제 2 방향(D2)로 연장되는 가변 저항 패턴(25)을 형성한다. 이때에는 도 8a, 8b 또는 도 9 내지 12를 참조하여 설명한, 상기 몰드막(13)의 상부면의 높이를 낮추기 위한 과정을 진행하지 않을 수 있다. 후속으로 상부전극(31)을 형성한다. 그외의 제조 과정은 위와 같을 수 있다.
도 15는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 15를 참조하면, 상술한 본 발명의 실시예에 따른 가변 저항 메모리 소자는 메모리 카드(200)에 응용될 수 있다. 일례로, 메모리 카드(200)는 호스트와 저항성 메모리(210) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(220)를 포함할 수 있다. 에스램(222)은 중앙처리장치(224)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(226)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(228)는 저항성 메모리(210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(230)는 저항성 메모리(210)와 인터페이싱한다. 중앙처리장치(224)는 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(200)에 응용된 저항성 메모리(210)가 본 발명의 실시예에 따른 가변 저항성 메모리 소자를 포함함으로써, 오믹 패턴 및 제1 전극 패턴이 자기 정렬되며, 이에 제조 공정이 더욱 단순화될 수 있다. 또한, 본 발명의 실시예에 따른 가변 저항 메모리 소자의 선택 소자는 일반적인 선택 소자보다 실질적으로 낮은 높이를 가짐으로써, 공정을 용이하게 수행할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 16을 참조하면, 정보 처리 시스템(300)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(310)을 포함할 수 있다. 정보 처리 시스템(300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(300)은 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저인터페이스(350)를 포함할 수 있다. 메모리 시스템(310)에는 중앙처리장치(330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(310)은 메모리(312)와 메모리 컨트롤러(314)를 포함할 수 있으며, 도 16을 참조하여 설명한 메모리 카드(200)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 메모리 시스템(310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에서 제 1 방향으로 서로 이격되어 이들 사이에 공간을 제공하는 제 1 절연막과 제 2 절연막;
상기 공간 안에 배치되는 하부전극;
상기 하부 전극 상의 가변저항 패턴; 및
상기 가변 저항 패턴 상의 상부전극을 포함하되,
상기 가변 저항 패턴은 상기 공간 안에 배치되는 제 1 부분과 상기 공간 밖으로 돌출된 제 2 부분을 포함하고,
상기 제 1 부분과 상기 제 2 부분은 일체형으로 이루어지며,
상기 상부 전극은 상기 가변 저항 패턴의 상기 제 2 부분의 적어도 측면과 접하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 제 2 부분의 폭은 상기 제 1 부분의 폭보다 넓은 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 하부전극 아래에 배치되는 하부전극 패드를 더 포함하되,
상기 하부전극 패드의 상부 폭은 상기 하부 전극 패드의 하부 폭보다 좁은 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 상부전극은 상기 가변 저항 패턴의 상기 제 2 부분의 모든 측면과 접하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 제 1 절연막과 상기 제 2 절연막 사이에 복수개의 가변 저항 패턴들이 위치하며,
상기 가변 저항 패턴들의 상기 제 2 부분들은 제 1 방향과 직교하는 제 2 방향으로 연결되는 가변 저항 메모리 장치. - 제 3 항에 있어서,
상기 하부 전극의 하부면은 상기 하부전극 패드의 상부면 보다 낮은 가변 저항 메모리 장치. - 제 6 항에 있어서,
상기 하부전극과 상기 제 1 절연막 사이에 개재되는 제 1 스페이서; 및
상기 제 2 절연막과 상기 가변 저항 패턴 사이 그리고 상기 하부전극과 상기 제 2 절연막 사이에 개재되는 제 2 스페이서를 더 포함하는 가변 저항 메모리 장치. - 제 7 항에 있어서,
상기 제 1 스페이서의 하부는 연장되어 상기 하부 전극의 하부와 상기 하부전극 패드의 상부 사이에 개재되는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 상부 전극은 연장되어 상기 가변 저항 패턴의 상부면도 덮는 가변 저항 메모리 장치. - 기판 상에 몰드막을 형성하는 단계;
상기 몰드막 내부에서 상기 몰드막 상부면 보다 낮은 상부면을 가지는 하부전극을 형성하는 단계;
상기 몰드막 내부에서 상기 하부전극 상에 가변 저항 패턴을 형성하는 단계;
상기 몰드막의 상부를 일부 제거하여 상기 가변 저항 패턴의 상부면과 상부 측벽을 노출시키는 단계; 및
노출된 상기 가변 저항 패턴의 적어도 측벽과 접하는 상부전극을 형성하는 단계를 포함하되,
상기 가변 저항 패턴은 상기 몰드막 내부에 배치되는 하부와 상기 몰드막 밖으로 돌출된 상부를 포함하며, 상기 가변 저항 패턴의 하부와 상부는 일체형으로 형성되는 가변 저항 메모리 장치의 제조 방법.
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| US20100230654A1 (en) * | 2007-04-17 | 2010-09-16 | Jun Liu | Resistive memory cell fabrication methods and devices |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20130115712A (ko) | 2013-10-22 |
| US20130270507A1 (en) | 2013-10-17 |
| US9118003B2 (en) | 2015-08-25 |
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