KR20080039701A - 상변화 기억 소자 및 그 형성 방법 - Google Patents

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Abstract

상변화 기억 소자 및 그 형성 방법을 제공한다. 이 방법에 따르면, 반도체 기판 상에 형성된 몰드 절연층을 이방성 식각으로 패터닝하여 도펀트 도핑 라인을 노출시키는 예비 셀 홀을 형성하고, 몰드 절연층을 등방성 식각하여 셀 홀을 형성한다. 셀 홀내에 다이오드를 형성한다.

Description

상변화 기억 소자 및 그 형성 방법{PHASE CHANGE MEMORY DEVICE AND METHOD OF FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 보여주는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 4는 본 발명의 실시예에 따른 상변화 기억 소자의 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 5 내지 도 10은 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 11 및 도 12는 도 4에 도시된 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 상변화 기억 소자 및 그 형성 방법에 관한 것이다.
반도체 소자들 중에서 상변화 기억 소자는 전원공급이 중단될지라도 저장된 데이타를 그대로 유지하는 비휘발성 특성을 갖는다. 상변화 기억 소자의 단위 셀(이하, 상변화 기억 셀이라 함)은 데이타를 저장하는 요소로서 상변화 물질을 채택하고 있다. 상변화 물질은 비저항이 서로 다른 2개의 안정된 상태(즉, 비정질 상태 및 결정 상태)를 갖는다. 비정질 상태의 상변화 물질의 비저항은 결정 상태의 상변화 물질의 비저항에 비하여 높다. 이러한 상변화 물질의 상태에 따른 비저항의 차이를 이용하여 상변화 기억 셀에 데이터를 저장하고 상변화 기억 셀에 저장된 데이터를 판별할 수 있다.
통상적으로, 상기 상변화 물질을 상변화 물질을 용융온도 보다 높은 온도에서 짧은 시간동안 가열한 후에 급격히 냉각시키면, 상기 상변화 물질은 비정질 상태로 변환될 수 있다. 이와는 다르게, 상기 상변화 물질을 용융온도에 비하여 낮은 온도에서 긴 시간 동안 가열한 후에 천천히 냉각시키면, 상기 상변화 물질은 결정 상태로 변환될 수 있다. 상기 상변화 물질의 상태를 변환시키기 위하여 요구되는 열은 주로 주울 열(Joule heat)을 이용한다. 즉, 상기 상변화 물질 및 상변화 물질과 접촉하는 도전체를 통하여 흐르는 전류를 이용하여 주울 열을 발생시킨다. 상기 상변화 물질의 상태를 변화시키기 위해서는 대체적으로 많은 동작 전류량을 요구한다.
한편, 상변화 기억 소자의 단위 셀에 포함된 스위칭 소자로서 PN 다이오드(PN diode)가 제안된 바 있다. 다이오드는 모스 트랜지스터에 비하여 적은 평면적이 요구되기 때문에, 상변화 기억 소자의 고집적화에 적합하다. 하지만, 다이오드를 스위칭 소자로 사용하는 경우에, 여러 문제점이 발생될 수 있다. 다이오 드를 갖는 상변화 기억 셀(이하, 다이오드-상변화 기억셀이라 함)의 동작 전류량은 상기 다이오드의 턴온 전류량에 의존되며, 상기 다이오드의 턴온 전류량은 상기 다이오드의 PN 접합면에 의존된다. 상술한 바와 같이, 상기 상변화 물질의 상태를 변환시키는 동작 전류량은 많은 량이 요구되는 반면에, 반도체 소자의 고집적화 경향에 따라, 상기 다이오드의 PN 접합면은 감소되고 있다. 이에 따라, 상기 다이오드-상변화 기억 셀내 다이오드가 충분한 동작 전류량을 확보하지 못할 수 있다. 이에 더하여, 이웃하는 다이오드 상변화 기억 셀들의 다이오드들은 기생 바이폴라(bipolar) 트랜지스터를 형성할 수 있다. 이에 따라, 상기 기생 바이폴라 트랜지스터에 의한 누설전류가 발생되어 상변화 기억 소자의 불량을 초래할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 최적화되고 소비전력을 감소시킬 수 있는 상변화 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 다이오드의 턴온 전류량을 증가시킬 수 있는 상변화 기억 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 다이오드의 턴온 전류량을 증가시킴과 누설전류를 최소화시킬 수 있는 상변화 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 상변화 기억 소자의 형성 방법을 제 공한다. 이 방법은 반도체 기판에 도펀트 도핑 라인(dopant doping line)을 형성하는 단계; 상기 반도체 기판 상에 몰드 절연층을 형성하는 단계; 상기 몰드 절연층을 이방성 식각으로 패터닝하여 상기 도펀트 도핑 라인을 노출시키는 예비 셀 홀(preliminary cell hole)을 형성하는 단계; 상기 예비 셀 홀을 갖는 몰드 절연층을 등방성 식각하여 셀 홀(cell hole)을 형성하는 단계; 상기 셀 홀 내에 다이오드(diode)를 형성하는 단계; 상기 다이오드 상에 히터 전극을 형성하는 단계; 및 상기 히터 전극 상에 상변화 패턴을 형성하는 단계를 포함한다.
일 실시예에 따르면, 상기 방법은 상기 몰드 절연층을 형성하기 전에, 상기 반도체 기판 전면 상에 상기 몰드 절연층에 대하여 식각선택비를 갖는 식각 정지층을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 예비 셀 홀는 상기 몰드 절연층 및 식각 정지층을 연속적으로 이방성 식각으로 패터닝하여 형성하고, 상기 셀 홀은 상기 식각 정지층을 관통하는 제1 부분 및 상기 몰드 절연층을 관통하는 제2 부분을 포함하고, 상기 제2 부분의 하단폭은 상기 제1 부분의 폭에 비하여 넓게 형성된다. 상기 다이오드의 PN 접합면은 상기 셀 홀의 제2 부분 내에 형성되는 것이 바람직하다.
일 실시예에 따르면, 상기 다이오드 및 상기 히터 전극은 상기 셀 홀내에 형성될 수 있다. 이때, 상기 상변화 패턴은 상기 몰드 절연층 상에 형성되어 상기 히터 전극의 상부면과 접촉한다. 상기 히터 전극은 필라 형태 또는 실린더 형태로 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 상변화 패턴 상에 적층된 캐핑 전극 을 형성하는 단계; 상기 반도체 기판 전면을 덮는 층간 절연막을 형성하는 단계; 상기 층간 절연막을 관통하여 상기 캐핑 전극과 접속하는 배선 플러그를 형성하는 단계; 및 상기 층간 절연막 상에 상기 도펀트 도핑 라인을 가로지르고 상기 배선 플러그의 상부면과 접속된 배선 라인을 형성하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 기판은 제1 도전형의 도펀트로 도핑되고, 상기 도펀트 도핑 라인은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 다이오드는 상기 도펀트 도핑 라인과 접속된 제1 단자부 및 상기 제1 단자부 상에 적층되며 상기 히터 전극과 접속된 제2 단자부를 포함할 수 있다. 이 경우에, 상기 제1 단자부는 상기 제2 도전형의 도펀트로 도핑된 반도체로 형성되고, 상기 제2 단자부는 상기 제1 도전형의 도펀트로 도핑된 반도체로 형성될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 히터 전극을 형성하기 전에, 상기 다이오드 상에 금속실리사이드를 형성하는 단계를 더 포함할 수 있다. 상기 히터 전극은 상기 금속실리사이드와 접촉한다.
상술한 기술적 과제들을 해결하기 위한 상변화 기억 소자를 제공한다. 이 소자는 반도체 기판에 형성된 도펀트 도핑 라인; 상기 반도체 기판 전면을 차례로 덮는 식각 정지층 및 몰드 절연층; 상기 몰드 절연층 및 식각 정지층을 관통하여 상기 도펀트 도핑 라인을 노출시키는 셀 홀 내에 배치된 다이오드; 상기 다이오드 상에 배치된 히터 전극; 및 상기 히터 전극 상에 배치된 상변화 패턴을 포함한다. 이때, 상기 셀 홀은 상기 식각 정지층을 관통하는 제1 부분 및 상기 몰드 절연층을 관통하는 제2 부분을 포함하고, 상기 제1 부분과 인접한 상기 제2 부분의 하단폭은 상기 제1 부분의 폭에 비하여 넓다.
구체적으로, 상기 다이오드의 PN 접합면은 상기 셀 홀의 제2 부분 내에 위치하는 것이 바람직하다. 상기 다이오드 및 상기 히터 전극은 상기 셀 홀 내에 배치될 수 있다. 이 경우에, 상기 상변화 패턴은 상기 몰드 절연층 상에 배치되며 상기 히터 전극의 상부면과 접촉한다. 상기 소자는 상기 상변화 패턴 상에 배치된 캐핑 전극; 상기 반도체 기판 전면을 덮는 층간 절연막; 상기 층간 절연막을 관통하여 상기 캐핑 전극에 접속된 배선 플러그; 및 상기 층간 절연막 상에 배치되며, 상기 배선 플러그와 접속하고, 상기 도펀트 도핑 라인을 가로지르는 배선 라인을 더 포함할 수 있다. 상기 소자는 상기 다이오드와 상기 히터 전극 사이에 개재된 금속실리사이드를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 상변화 기억 소자를 보여주는 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 3은 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 반도체 기판(100)에 복수의 활성영역을 한정하는 소자분리막(105)이 배치된다. 상기 반도체 기판(100)은 실리콘, 게르마늄 또는 실리콘-게르마늄으로 형성될 수 있다. 상기 활성영역들은 제1 방향(도 1에서 행방향)을 따라 나란히 배열된다. 상기 활성영역은 상기 소자분리막(105)에 의하여 둘러싸인 상기 반도체 기판(100)의 일부분이다. 상기 활성영역은 제1 도전형의 도펀트로 도핑되어 있다. 복수의 도펀트 도핑 라인(100, dopant doing line)이 상기 복수의 활성영역에 각각 형성된다. 상기 도펀트 도핑 라인(100)은 제2 도전형의 도펀트로 도핑되어 있다. 상기 도펀트 도핑 라인(100)은 상기 제1 방향을 따라 연장된 라인 형태이다.
복수의 배선 라인(170)이 상기 제1 방향과 수직한 제2 방향(도 1에서 열방향)을 따라 나란히 배열된다. 이때, 상기 복수의 배선 라인(170)은 상기 도펀트 도핑 라인들(110)을 나란히 가로지른다. 상기 배선 라인(170)과 상기 도펀트 도핑 라인(110)이 교차하는 지점(c)은 셀 영역(c)에 해당한다. 상기 셀 영역들(c)은 상기 제1 방향 및 제2 방향을 따라 2차원적으로 배열된다.
이하에서, 상기 셀 영역(c)내에 배치된 상변화 기억 셀과 이를 포함한 상변화 기억 소자를 좀더 구체적으로 설명한다.
상기 도펀트 도핑 라인(110)을 포함한 반도체 기판(100) 상에 식각 정지 층(115) 및 몰드 절연층(120)이 차례로 적층된다. 이때, 상기 식각 정지층(115)은 상기 몰드 절연층(120)에 대하여 식각선택비를 갖는 절연 물질로 형성되는 것이 바람직하다. 예컨대, 상기 몰드 절연층(120)은 산화막으로 형성되고, 상기 식각 정지층(115)은 질화막 또는 산화질화막으로 형성될 수 있다.
다이오드(130, diode)가 상기 셀 영역(c)내에 형성된 셀 홀(125a, cell hole)내에 배치된다. 상기 셀 홀(125a)은 상기 셀 영역(c)내 상기 몰드 절연층(120, mold insulation layer) 및 식각 정지층(115)을 연속적으로 관통하여 상기 도펀트 도핑 라인(110)을 노출시킨다. 상기 다이오드(130)는 상기 셀 홀(125a)내에 배치되어 상기 도펀트 도핑 라인(110)의 노출된 면과 접속한다. 복수의 상기 셀 홀(125a)이 상기 제1 및 제2 방향들을 따라 2차원적으로 배열된다. 하나의 상기 도펀트 도핑 라인(110) 상에 복수의 상기 셀 홀(125a)이 상기 제1 방향을 따라 서로 이격되어 배열된다. 이때, 상기 복수의 상기 셀 홀(125a)은 상기 제1 방향을 따라 등간격으로 배열될 수 있다. 또한, 하나의 상기 배선 라인(170) 아래에 복수의 상기 셀 홀(125a)이 상기 제2 방향을 따라 서로 이격되어 배열된다. 복수의 상기 셀 홀(125a)은 상기 제2 방향을 따라 등간격으로 배열될 수 있다. 복수의 다이오드(130)가 상기 복수의 셀 홀(125a)내에 각각 배치된다.
상기 셀 홀(125a)은 상기 식각 정지층(115)을 관통하는 제1 부분(122)과 상기 몰드 절연층(120)을 관통하는 제2 부분(124a)을 포함한다. 상기 제1 및 제2 부분들(122,124a)은 차례로 적층되며, 서로 연통한다. 상기 다이오드(130)의 아랫부분은 상기 제1 부분(122)을 채워 상기 도펀트 도핑 라인(110)과 접속한다. 물론, 상기 다이오드(130)의 윗부분은 상기 제2 부분(124a)내에 배치된다. 상기 제1 부분(122)은 콘택홀(122)로 정의하고, 상기 제2 부분(124a)은 다이오드 홀(124a)로 정의한다. 이하, 설명에서, 참조부호 '122'은 제1 부분 또는 콘택홀로 혼용하여 사용하고, 참조부호 '124a' 은 제2 부분 또는 다이오드 홀로 혼용하여 사용한다.
상기 콘택홀(122)은 제1 폭(W1)을 갖고, 상기 콘택홀(122)에 인접한 상기 다이오드 홀(124a)의 하단은 제2 폭(W2)을 갖는다. 상기 제2 폭(W2)은 상기 다이오드 홀(124a)의 하단폭(W2)이라 정의할 수 있다. 상기 제1 및 제2 폭들(W1,W2)은 상기 제1 방향과 평행할 수 있다. 이때, 상기 제2 폭(W2)은 상기 제1 폭(W1)에 비하여 비하여 넓은 것이 바람직하다. 다시 말해서, 상기 다이오드 홀(124a)의 하단폭(W1)은 상기 콘택홀(122)의 폭에 비하여 넓다. 상기 몰드 절연층(120)의 하단으로부터 높아질수록 상기 다이오드 홀(124a)의 폭은 증가되는 것이 바람직하다. 이로써, 상기 다이오드 홀(124a)의 측벽은 경사진다.
상기 다이오드(130)은 차례로 적층된 제1 단자부(127) 및 제2 단자부(129)를 포함한다. 상기 제1 단자부(127)는 상기 콘택홀(122)을 채워 상기 도펀트 도핑 라인(110)과 접속한다. 상기 제1 단자부(127)는 제2 도전형의 도펀트로 도핑된 반도체로 형성된다. 즉, 상기 제1 단자부(127) 및 도펀트 도핑 라인(110)은 동일한 타입의 도펀트들로 도핑되어 서로 전기적으로 접속된다. 예컨대, 상기 제1 단자부(127)는 제2 도전형의 도펀트로 도핑된 실리콘, 게르마늄 또는 실리콘-게르마늄등으로 형성될 수 있다. 상기 제2 단자부(129)는 제1 도전형의 도펀트로 도핑된 반도체로 형성된다. 이에 따라, 상기 제1 및 제2 단자부(127)는 PN 접합면(131)을 이 루어 상기 다이오드(130)를 구성한다. 예컨대, 상기 제2 단자부(129)는 제2 도전형의 도펀트로 도핑된 실리콘, 게르마늄 또는 실리콘-게르마늄등으로 형성될 수 있다. 상기 제1 도전형의 도펀트는 P형 도펀트이고, 상기 제2 도전형의 도펀트는 N형 도펀트일 수 있다. 이와는 반대로, 상기 제2 도전형의 도펀트가 N형 도펀트이고, 상기 제1 도전형의 도펀트가 P형 도펀트일 수 있다. 상기 PN 접합면(131)은 상기 도펀트 도핑 라인(110)의 상부면과 평행할 수 있다.
상기 다이오드(130)의 PN 접합면(131)은 상기 다이오드 홀(124a)내에 배치되는 것이 바람직하다. 이에 따라, 상기 다이오드 홀(124a)의 넓은 폭에 의하여 상기 PN 접합면(131)의 면적이 증가된다. 그 결과, 상기 다이오드(130)에 순방향의 전압이 인가될때, 상기 다이오드(130)의 턴온전류량이 증가된다.
히터 전극(140)이 상기 다이오드(130) 상에 배치된다. 복수의 상기 히터 전극(140)이 상기 복수의 다이오드(130) 상에 각각 배치된다. 상기 히터 전극(140)은 상기 다이오드(130)의 상부면(즉, 상기 제2 단자부(129)의 상부면)에 접속된다. 상기 히터 전극(140)은 필라 형태(pillar-shaped)일 수 있다. 상기 다이오드(130)의 상부면은 상기 몰드 절연층(120)의 상부면에 비하여 낮고, 상기 히터 전극(140)은 상기 다이오드(130)위의 상기 셀 홀(125a)의 윗부분내에 배치되는 것이 바람직하다. 좀더 구체적으로, 상기 다이오드(130)는 상기 콘택홀(122) 및 상기 다이오드 홀(124a)의 아랫부분을 채우고, 상기 히터 전극(140)은 상기 다이오드 홀(124a)의 윗부분내에 배치된다. 상기 히터 전극(140)의 상부면은 상기 몰드 절연층(120)의 상부면과 공면을 이룰수 있다. 상기 히터 전극(140)은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상기 히터 전극(140)은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON, TaON 및 도전성 탄소화합물군 증에서 선택된 적어도 하나를 포함할 수 있다.
상기 히터 전극(140)과 상기 다이오드(130) 사이에 금속 실리사이드(132)가 개재되는 것이 바람직하다. 상기 금속 실리사이드(132)는 상기 히터 전극(140)과 상기 다이오드(130)를 오믹 콘택(ohmic contact)시킨다. 상기 금속 실리사이드(132)는 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 또는 티타늄 실리사이드등으로 형성될 수 있다. 상기 금속 실리사이드(132)는 상기 다이오드(1300의 상부면(즉, 상기 제2 단자부(129)의 상부면)의 전체를 덮을 수 있다.
절연 스페이서(135)가 상기 히터 전극(140)과 상기 다이오드 홀(124a)의 윗부분의 측벽 사이에 개재된다. 상기 절연 스페이서(135)로 인하여, 상기 히터 전극(140)의 폭이 감소된다. 이로써, 상기 히터 전극(140)을 통하여 흐르는 동작전류량을 감소시킬 수 있다. 상기 절연 스페이서(135)는 산화막, 질화막 또는 산화질화막으로 형성될 수 있다.
상기 히터 전극(140) 상에 상변화 패턴(145) 및 캐핑 전극(150)이 차례로 적층된다. 상기 상변화 패턴(145)은 상기 히터 전극(140)의 상부면과 접속된다. 상기 히터 전극(140)이 상기 셀 홀(125a)의 윗부분내에 배치됨으로써, 상기 상변화 패턴(145)은 상기 몰드 절연층(120) 상에 배치되어 상기 히터 전극(140)의 상부면과 접속한다. 상기 캐핑 전극(150)은 상기 상변화 패턴(145)의 측벽에 정렬된 측벽을 갖는다. 즉, 상기 캐핑 전극(150)은 상기 상변화 패턴(145)의 상부면 전체를 덮는다. 상기 반도체 기판(100)의 상부에 상기 복수의 셀 홀(125a)에 각각 대응하는 복수의 상기 상변화 패턴(145)이 배치된다. 상기 복수의 상변화 패턴(145)은 상기 제1 및 제2 방향들을 따라 2차원적으로 배열된다. 물론, 상기 각 상변화 패턴(145)은 상기 각 셀 영역(c)내에 배치된다.
상기 상변화 패턴(145)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 함유하는 물질막으로 이루어지는 것이 바람직하다. 예컨대, 상기 상변화 패턴(145)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se, 6A족 원소-Sb-Se, Ge-Sb, In-Sb, Ga-Sb 및 doped Ge-Sb-Te 등으로 형성할 수 있다. 상기 doped Ge-Sb-Te는 C, N, B, Bi, Si, P, Al, Dy 또는 Ti 등으로 도핑될 수 있다. 상기 캐핑 전극(150)은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상기 캐핑 전극(150)은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON, TaON 및 도전성 탄소화합물군 증에서 선택된 적어도 하나를 포함할 수 있다. 상기 캐핑 전극(150)은 상기 히터 전극(140)과 동일한 물질로 형성될 수도 있다.
보호 절연막(155)이 상기 상변화 패턴(145) 및 캐핑 전극(150)을 포함한 상 기 반도체 기판(100) 전면을 덮는다. 상기 보호 절연막(155)은 상기 상변화 패턴(145)을 보호한다. 특히, 상기 보호 절연막(155)은 상기 상변화 패턴(145)을 이루는 물질이 휘발되는 것을 방지할 수 있다. 또한, 상기 보호 절연막(155)은 플라즈마 손상으로부터 상기 상변화 패턴(145) 및/또는 캐핑 전극(150)을 보호할 수 있다. 상기 보호 절연막(155)은 질화막 또는 산화질화막으로 형성할 수 있다.
층간 절연막(160)이 상기 보호 절연막(155)을 덮는다. 상기 층간 절연막(160)은 산화막으로 형성될 수 있다. 배선 플러그(165)가 상기 층간 절연막(160) 및 보호 절연막(155)을 연속적으로 관통하여 상기 캐핑 전극(150)과 접속된다. 상기 배선 라인(170)이 상기 층간 절연막(160) 상에 배치되어 상기 배선 플러그(165)의 상부면과 접속한다. 상기 배선 플러그(165) 및 배선 라인(170)은 도전 물질로 형성된다. 예컨대, 상기 배선 플러그(165) 및 배선 라인(170)은 텅스텐, 알루미늄 또는 구리등을 포함할 수 있다. 상기 배선 플러그(165) 및 배선 라인(170)은 서로 동일한 도전 물질을 포함할 수 있다. 이와는 다르게, 상기 배선 플러그(165) 및 배선 라인(170)은 서로 다른 도전 물질을 포함할 수도 있다.
상기 도펀트 도핑 라인(110)은 워드 라인(word line)에 해당하고, 상기 배선 라인(170)은 비트 라인에 해당할 수 있다. 이와는 반대로, 상기 도펀트 도핑 라인(110)이 비트 라인에 해당하고, 상기 배선 라인(170)이 워드 라인에 해당할 수도 있다.
상술한 상변화 기억 소자에 따르면, 상기 다이오드(130)의 PN 접합면(131)은 넓은 폭을 갖는 상기 셀 홀(125a)의 제2 부분(124a), 즉, 상기 다이오드 홀(124a) 내에 배치된다. 이에 따라, 상기 PN 접합면(131)의 면적이 증가되어 상기 다이오드(130)의 턴온 전류량이 증가된다. 그 결과, 고집적화된 상변화 기억 셀에서 충분한 턴온 전류량을 확보할 수 있다.
또한, 상기 셀 홀(125a)의 제1 부분(122)의 폭(W1)은 상기 셀 홀(125a)의 제2 부분(124a)의 하단 폭(W2)에 비하여 적다. 이에 따라, 인접한 한쌍의 상기 다이오드들(130)간의 거리를 충분히 확보할 수 있다. 그 결과, 인접한 한쌍의 다이오드들(130)과 상기 도펀트 도핑 라인(110)으로 이루어진 기생 바이폴라 트랜지스터로 야기되는 누설전류량을 감소시킬 수 있다.
상기 제1 도전형의 도펀트가 P형 도펀트이고, 상기 제2 도전형의 도펀트가 N형 도펀트인 경우에, 상기 인접한 한쌍의 다이오드들(130) 및 도펀트 도핑 라인(110)은 PNP 기생 바이폴라 트랜지스터를 구성한다. 이때, 상기 셀 홀(125a)의 제2 부분(124a)의 하단 폭(W2)이 작음으로써, PNP 기생 바이폴라 트랜지스터의 P단자와 P단자간의 거리가 멀어진다. 그 결과, 상기 PNP 기생 바이폴라 트랜지스터의 누설전류량을 최소화할 수 있다.
결과적으로, 상기 셀 홀(125a)의 제2 부분(124a)의 넓은 폭으로 인하여, 상기 다이오드(130)의 PN 접합면(131)의 면적을 증가시킴과 더불어 상기 셀 홀(125a)의 제1 부분(122)의 좁은 폭으로 인하여, 상기 기생 바이폴라 트랜지스터로 야기되는 누설전류량을 최소화시킬 수 있다.
상기 셀 홀(125a)의 제1 부분(122)의 면적이 상기 PN 접합면(131)에 비하여 적을지라도, 상기 제1 단자부(127)와 상기 도펀트 도핑 라인(110)은 오믹 콘택을 이루기 때문에, 상기 PN 접합면(131)을 통과하는 턴온 전류량은 상기 제1 단자부(127)를 경유하여 상기 도펀트 도핑 라인(110)으로 모두 방출될 수 있다. 또한, 상기 히터 전극(140)과 상기 다이오드(130)도 오믹 콘택을 이룬다. 결과적으로, 오믹 콘택을 이루는 상기 히터 전극(140)과 상기 다이오드(130)간의 제1 접촉면의 면적 및 상기 제1 단자부(127)와 상기 도펀트 도핑 라인(110)간의 제2 접촉면의 면적이 상기 PN 접합면(131)의 면적에 비하여 좁을지라도, 상기 제1 및 제2 접촉면들을 통과하는 전류량은 상기 PN 접합면(131)을 통과하는 전류량에 비하여 많다.
한편, 상술한 바와 같이, 상기 히터 전극(140)은 필라 형태일 수 있다. 이와는 다르게, 상기 히터 전극은 다른 형태를 가질수도 있다. 이를 도 4를 참조하여 설명한다.
도 4는 본 발명의 실시예에 따른 상변화 기억 소자의 변형예를 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 4를 참조하면, 다이오드(130) 상에 히터 전극(142a)이 배치된다. 상기 히터 전극(142a)은 상기 셀 홀(125a)의 상부측벽 및 상기 다이오드(130)의 상부면을 따라 연장된 실린더 형태(cylinder-shaped)일 수 있다. 절연 스페이서(135)가 상기 히터 전극(142a)과 상기 셀 홀(125a)의 상부측벽 사이에 개재된다. 이때, 상기 히터 전극(142a)은 상기 절연 스페이서(135)의 측벽 및 상기 다이오드(130)의 상부면을 따라 연장된 실린더 형태이다. 충진 절연 패턴(143a)이 상기 히터 전극(142a)으로 둘러싸인 공간을 채운다. 상기 히터 전극(142a)은 도 2 및 도 3의 히터 전극(140)과 동일한 물질로 형성될 수 있다. 상기 충진 절연 패턴(143a)은 산화막, 질화막 또는 산화질화막으로 형성될 수 있다. 상변화 패턴(145)이 상기 실린더 형태의 히터 전극(142a)의 측벽부의 상부면 및 상기 충진 절연 패턴(143a)의 상부면과 접촉한다.
도 4에 도시된 상변화 기억 소자에 따르면, 상기 히터 전극(142a)이 실린더형태를 이루고, 상기 상변화 패턴(145)은 상기 히터 전극(142a)의 측벽부의 상부면과 접촉된다. 이에 따라, 상기 상변화 패턴(145)과 상기 히터 전극(142a)간의 접촉면적이 감소되어 상변화 기억 소자의 프로그램 및 소거 동작에 사용되는 동작 전류량을 감소시킬 수 있다. 그 결과, 고집적화 및/또는 저소비전력화된 상변화 기억 소자를 구현할 수 있다.
다음으로, 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 5 내지 도 10은 본 발명의 실시예에 따른 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 5를 참조하면, 반도체 기판(100)에 소자분리막(도 3의 105)을 형성하여 활성영역을 한정한다. 상기 활성영역은 제1 도전형의 도펀트로 도핑되어 있다. 상기 활성영역을 제1 도전형의 도펀트로 도핑하기 위하여, 웰(well) 형성 공정을 상기 소자분리막의 형성 전 또는 형성 후에 수행할 수 있다.
상기 활성영역에 제2 도전형의 도펀트 이온들을 주입하여 도펀트 도핑 라인(110)을 형성한다. 상기 반도체 기판(100) 전면 상에 식각 정지층(115) 및 몰드 절연층(120)을 차례로 형성한다. 상기 식각 정지층(115)은 상기 몰드 절연층(120) 에 대하여 식각선택비를 갖는 절연 물질로 형성한다. 예컨대, 상기 몰드 절연층(120)은 산화막으로 형성하고, 상기 식각 정지층(120)은 질화막 또는 산화질화막으로 형성할 수 있다.
도 6을 참조하면, 상기 몰드 절연층(120) 및 식각 정지층(115)을 이방성 식각을 이용하여 패터닝하여 상기 도펀트 도핑 라인(110)을 노출시키는 예비 셀 홀(125)을 형성한다. 상기 예비 셀 홀(125)은 상기 식각 정지층(115)을 관통하는 제1 부분(122) 및 상기 몰드 절연층(120)을 관통하는 제2 부분(124)을 포함한다. 상기 예비 셀 홀(125)의 제1 및 제2 부분들(122,124)은 서로 정렬된 측벽들을 갖는다. 이때, 적어도 상기 예비 셀 홀(125)의 제2 부분(124)의 측벽은 경사지게 형성될 수 있다. 특히, 상기 몰드 절연층(120)의 하단으로부터 높아질수록 상기 예비 셀 홀(125)의 제2 부분(124)의 폭이 증가하는 형태로 상기 제2 부분(124)의 측벽이 경사질 수 있다.
도 7을 참조하면, 이어서, 상기 몰드 절연층(120)을 등방성 식각하여 셀 홀(125a)을 형성한다. 상기 셀 홀(125a)은 상기 식각 정지층(115)을 관통하는 제1 부분(122) 및 상기 몰드 절연층(120)을 관통하는 제2 부분(124a)을 포함한다. 상기 등방성 식각은 상기 몰드 절연층(120)을 식각 대상으로 한다. 이때, 상술한 바와 같이, 상기 식각 정지층(115)은 상기 몰드 절연층(120)에 대하여 식각선택비를 갖는다. 즉, 상기 등방성 식각에 의한 상기 몰드 절연층(120)의 식각율은 상기 등방성 식각에 의한 상기 식각 정지층(122)의 식각율에 비하여 높다. 이에 따라, 상기 등방성 식각에 의하여 상기 몰드 절연층(120)이 실질적으로 식각되며, 상기 등방성 식각에 의하여 상기 식각 정지층(115)은 거의 식각되지 않는다. 결과적으로, 상기 셀 홀(125a)의 제2 부분(124a)의 하단 폭(W2)은 상기 셀 홀(125a)의 제1 부분(122)의 폭(W1)에 비하여 넓게 형성된다.
도 8을 참조하면, 상기 셀 홀(125a)내에 다이오드(130)를 형성한다. 상기 다이오드(130)는 차례로 적층된 제1 단자부(127) 및 제2 단자부(129)를 포함한다. 상기 제1 단자부(127)는 상기 셀 홀(125a)의 제1 부분(122)을 채우고, 또한, 상기 셀 홀(125a)의 제2 부분(124a)의 일부를 채운다. 상기 제2 단자부(129)는 상기 셀 홀(125a)의 제2 부분(124a)내에 형성된다. 상기 제1 단자부(127)는 제2 도전형의 도펀트로 도핑된 반도체로 형성되고, 상기 제2 단자부(127)는 제1 도전형의 도펀트로 도핑된 반도체로 형성된다. 이에 따라, 상기 제1 및 제2 단자부들(127,129)은 PN 접합면(131)을 이룬다. 상기 PN 접합면(131)은 상기 셀 홀(125a)의 제2 부분(124a)내에 위치하는 것이 바람직하다. 상기 PN 접합면(131)은 상기 도펀트 도핑 라인(110)의 상부면과 평행할 수 있다.
상기 다이오드(130)를 형성하는 일 방법을 설명한다. 먼저, 상기 셀 홀(125a)에 의해 노출된 상기 도펀트 도핑 라인(110)을 시드층(seed)으로 하여 선택적 에피택시얼 성장 공정을 수행한다. 이에 따라, 상기 셀 홀(125a)내에 에피택시얼층이 형성된다. 상기 에피택시얼층은 상기 셀 홀(125a)이 상기 셀 홀(125a)을 채우는 경우에, 상기 에피택시얼층을 리세스(recess)하여 상기 에피택시얼층의 상부면을 상기 몰드 절연층(120)의 상부면에 비하여 낮게 형성한다. 이어서, 상기 에피택시얼층에 제2 도전형의 도펀트 이온들을 주입하여 상기 제1 단자부(127)를 형 성하고, 제1 도전형의 도펀트 이온들을 주입하여 상기 제2 단자부(129)를 형성한다.
이와는 달리, 상기 선택적 에피택시얼 성장 공정시, 상기 에피택시얼층의 상부면이 상기 몰드 절연층(120)의 상부면보다 낮게 형성할 수도 있다. 이 경우에, 상기 리세스 공정은 요구되지 않는다.
이와는 또 다르게, 상기 선택적 에피택시얼 성장 공정시, 제2 도전형의 도펀트들 및 제1 도전형의 도펀트들을 순차적으로 주입하여 상기 선택적 에피택시얼 성장 공정과 상기 제1 및 제2 단자부들(127,129)을 도핑하는 공정을 인시츄(in-situ)로 수행할 수도 있다.
다음으로, 상기 다이오드(130)를 형성하는 다른 방법을 설명한다. 상기 셀 홀(125a)을 채우는 반도체층을 상기 반도체 기판(100) 전면에 증착한다. 상기 반도체층은 상기 도펀트 도핑 라인(110)과 접속한다. 상기 반도체층은 화학기상증착법 또는 원자층 적층법으로 증착될 수 있다. 상기 반도체층은 다결정 상태 또는 비정질 상태일 수 있다. 상기 반도체층을 상기 몰드 절연층(120)이 노출될때까지 평탄화한 후에, 상기 평탄화된 반도체층을 리세스한다. 이때, 상기 리세스된 반도체층의 상부면은 상기 몰드 절연층(120)의 상부면에 비하여 낮다. 이어서, 상기 리세스된 반도체층에 제2 도전형의 도펀트 이온들 및 제1 도전형의 도펀트 이온들을 순차적으로 주입하여 상기 제1 및 제2 단자부들(127,129)을 형성한다.
상기 제1 및 제2 단자부들(127,129)이 에피택시얼층으로 형성되는 경우에, 상기 다이오드(130)의 턴온(turn-on) 전류량이 증가될 수 있다. 이와는 다르게, 상 기 제1 및 제2 단자부들(127,129)이 비정질 상태의 반도체층으로 형성되는 경우에, 상기 다이오드(130)의 턴오프(turn-off) 전류량이 감소되어 상변화 기억 소자의 누설전류량을 감소시킬 수 있다.
도 9를 참조하면, 상기 다이오드(130) 상에 금속실리사이드(131)를 형성한다. 구체적으로, 상기 다이오드(130)를 갖는 반도체 기판(100) 상에 금속막을 증착하고, 상기 금속막을 갖는 반도체 기판(100)에 실리사이드화 공정을 수행하여 상기 금속실리사이드(131)를 형성할 수 있다. 이어서, 미반응된 금속막을 제거한다. 상기 금속막을 증착하는 공정 및 실리사이드화 공정은 인시츄(in-situ)로 수행될 수 있다.
이어서, 상기 반도체 기판(100) 상에 스페이서막을 콘포말(conformal)하게 형성하고, 상기 스페이서막을 전면 이방성 식각하여 상기 다이오드(130) 위의 상기 셀 홀(125a)의 측벽에 절연 스페이서(135)를 형성한다. 이때, 상기 절연 스페이서(135) 사이의 상기 셀 홀(125a)에는 상기 다이오드(130)의 중앙부가 노출된다. 이어서, 상기 셀 홀(125a)을 채우는 도전막을 형성하고, 상기 도전막을 상기 몰드 절연층(120)이 노출될때까지 평탄화시키어 셀 홀(125a)내에 히터 전극(140)을 형성한다.
도 10을 참조하면, 상기 히터 전극(140)을 갖는 반도체 기판(100) 전면 상에 상변화막 및 캐핑 도전막을 차례로 형성하고, 상기 캐핑 도전막 및 상변화막을 연속적으로 패터닝하여 차례로 적층된 상변화 패턴(145) 및 캐핑 전극(150)을 형성한다. 상기 상변화 패턴(145)는 상기 히터 전극(140)의 상부면과 접속한다.
이어서, 상기 반도체 기판(100) 전면 상에 보호 절연막(155)을 형성하고, 상기 보호 절연막(155) 상에 층간 절연막(160)을 형성한다.
이어서, 상기 층간 절연막(160) 및 보호 절연막(155)을 연속적으로 관통하는 도 2 및 도 3의 배선 플러그(165)를 형성하고, 상기 층간 절연막(160) 상에 상기 배선 플러그(165)와 접속하는 도 1, 도 2 및 도 3의 배선 라인(170)을 형성한다. 이로써, 도 1, 도 2 및 도 3에 도시된 상변화 기억 소자를 구현할 수 있다.
한편, 도 4에 도시된 상변화 기억 소자의 형성 방법을 설명한다. 이 방법의 특징적인 부분은 히터 전극을 형성하는 방법에 있다. 이 방법은 도 5 내지 8을 참조하여 설명한 방법들을 포함할 수 있다.
도 11 및 도 12는 도 4에 도시된 상변화 기억 소자의 형성 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 8 및 도 11을 참조하면, 다이오드(130)를 갖는 반도체 기판(100) 상에 스페이서막을 콘포말(conformal)하게 형성하고, 상기 스페이서막을 전면 이방성 식각하여 상기 다이오드(130) 위의 셀 홀(125a)의 측벽에 절연 스페이서(135)를 형성한다. 이어서, 상기 반도체 기판(100) 상에 도전막(142)을 콘포말(conformal)하게 형성하고, 상기 도전막(142) 상에 상기 셀 홀(125a)을 채우는 충진 절연막(143)을 형성한다. 상기 도전막(142)은 도전성 금속질화물, 도전성 금속산화질화물, 금속 및 도전성 탄소화합물 중에서 선택된 적어도 하나를 포함할 수 있다. 예컨대, 상기 도전막(142)은 TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN, Ti, W, Mo, Ta, TiSi, TaSi, TiON, TiAlON, WON, TaON 및 도전성 탄소화합물군 증에서 선택된 적어도 하나를 포함할 수 있다. 상기 충진 절연막(143)은 산화막, 질화막 또는 산화질화막등으로 형성할 수 있다.
도 12를 참조하면, 상기 충진 절연막(143) 및 도전막(142)을 상기 몰드 절연층(120)이 노출될때까지 평탄화시킨다. 이에 따라, 상기 셀 홀(125a)내에 실린더 형태의 하부 전극(142a) 및 충진 절연 패턴(143a)이 형성된다. 이 후의 공정은 도 10을 참조하여 설명한 것과 동일하게 수행할 수 있다.
상술한 상변화 기억 소자의 형성 방법에 따르면, 이방성 식각을 이용한 패터닝 공정으로 예비 셀 홀(125)을 형성한 후에, 상기 몰드 절연층(120)을 상기 등방성 식각하여 상기 셀 홀(125a)을 형성한다. 상기 패터닝 공정시, 상기 예비 셀 홀(125)을 정의하는 마스크 패턴이 포토리소그라피 공정이 정의할 수 있는 최소선폭으로 형성하는 경우에, 상기 셀 홀(125a)의 제2 부분(124a)의 폭은 상기 포토리소그라피 공정이 정의할 수 있는 최소선폭 보다 크게 형성할 수 있다. 이에 따라, 상기 셀 홀(125a)의 제2 부분(124a)내에 형성되는 PN 접합면(131)의 면적을 증가시켜 상기 다이오드(130)의 턴온 전류량을 증가시킬 수 있다. 그 결과, 상변화 기억 소자의 프로그램 및 소거 동작시 사용되는 동작 전류량을 충분히 확보하여 우수한 특성의 상변화 기억 소자를 구현할 수 있다.
또한, 상기 몰드 절연층(120) 아래에 식각 정지층(115)을 형성하고, 상기 패터닝 공정 및 등방성 식각 공정을 순차적으로 수행함으로써, 상기 셀 홀(125a)은 상대적으로 좁은 폭을 가지는 상기 제1 부분(122)과 상대적으로 넓은 폭을 가지는 상기 제2 부분(124a)을 갖는다. 이에 따라, 상기 다이오드(130)의 PN 접합면(131) 을 증가시킴과 더불어 인접한 다이오드들(130)간의 거리를 증가시킬 수 있다. 그 결과, 상기 다이오드(130)의 턴온 전류량을 증가시킴과 더불어 이웃한 상기 다이오드들(130)과 상기 도펀트 도핑 라인(110)으로 이루어지는 기생 바이폴라 트랜지스터의 누설전류량을 최소화할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 다이오드가 형성되는 셀 홀은 이방성 식각을 포함한 패터닝 공정과 등방성 식각을 순차적으로 진행하여 형성된다. 이에 따라, 상기 셀 홀의 폭은 포토리소그라피 공정이 정의할 수 있는 최소 선폭에 비하여 넓게 형성되어, 고집적화되고 턴온전류량이 증가된 다이오드를 형성할 수 있다.
또한, 상기 셀 홀은 식각 정지층을 관통하고 상대적으로 좁은 폭을 갖는 제1 부분과 상기 식각 정지층 상에 배치된 몰드 절연층을 관통하고 상대적으로 넓은 폭을 갖는 제2 부분을 포함한다. 이에 따라, 이웃한 다이오드들(130)간의 거리를 증가시킴과 더불어 상기 다이오드의 PN 접합면을 증가시켜 상기 다이오드의 턴온전류량을 증가시킬 수 있다.

Claims (21)

  1. 반도체 기판에 도펀트 도핑 라인(dopant doping line)을 형성하는 단계;
    상기 반도체 기판 상에 몰드 절연층을 형성하는 단계;
    상기 몰드 절연층을 이방성 식각으로 패터닝하여 상기 도펀트 도핑 라인을 노출시키는 예비 셀 홀(preliminary cell hole)을 형성하는 단계;
    상기 예비 셀 홀을 갖는 몰드 절연층을 등방성 식각하여 셀 홀(cell hole)을 형성하는 단계;
    상기 셀 홀 내에 다이오드(diode)를 형성하는 단계;
    상기 다이오드 상에 히터 전극을 형성하는 단계; 및
    상기 히터 전극 상에 상변화 패턴을 형성하는 단계를 포함하는 상변화 기억 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 몰드 절연층을 형성하기 전에,
    상기 반도체 기판 전면 상에 상기 몰드 절연층에 대하여 식각선택비를 갖는 식각 정지층을 형성하는 단계를 더 포함하되,
    상기 예비 셀 홀는 상기 몰드 절연층 및 식각 정지층을 연속적으로 이방성 식각으로 패터닝하여 형성하고, 상기 셀 홀은 상기 식각 정지층을 관통하는 제1 부분 및 상기 몰드 절연층을 관통하는 제2 부분을 포함하고, 상기 제2 부분의 하단폭 은 상기 제1 부분의 폭에 비하여 넓게 형성되는 상변화 기억 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 다이오드의 PN 접합면은 상기 셀 홀의 제2 부분 내에 형성되는 상변화 기억 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 다이오드 및 상기 히터 전극은 상기 셀 홀내에 형성되고, 상기 상변화 패턴은 상기 몰드 절연층 상에 형성되어 상기 히터 전극의 상부면과 접촉하는 상변화 기억 소자의 형성 방법.
  5. 제 4 항에 있어서,
    상기 다이오드 및 상기 히터 전극을 형성하는 단계는,
    상기 셀 홀의 아랫부분을 채우는 상기 다이오드를 형성하는 단계;
    상기 다이오드 위의 상기 셀 홀의 측벽에 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서를 갖는 상기 셀 홀을 채우는 도전막을 상기 반도체 기판 상에 형성하는 단계; 및
    상기 도전막을 상기 몰드 절연층이 노출될때까지 평탄화시키어 상기 히터 전극을 형성하는 단계를 포함하되, 상기 히터 전극은 필라(pillar) 형태로 형성되는 상변화 기억 소자의 형성 방법.
  6. 제 4 항에 있어서,
    상기 다이오드 및 상기 히터 전극을 형성하는 단계는,
    상기 셀 홀의 아랫부분을 채우는 상기 다이오드를 형성하는 단계;
    상기 다이오드 위의 상기 셀 홀의 측벽에 절연 스페이서를 형성하는 단계;
    상기 절연 스페이서를 갖는 반도체 기판 상에 도전막을 콘포말(conformal)하게 형성하는 단계;
    상기 도전막 상에 상기 셀 홀을 채우는 충진 절연막을 형성하는 단계;
    상기 충진 절연막 및 상기 도전막을 상기 몰드 절연층이 노출될때까지 평탄화시키어 상기 셀 홀내에 상기 히터 전극 및 충진 절연 패턴을 형성하는 단계를 포함하되, 상기 히터 전극은 실린더형태로 형성되는 상변화 기억 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 상변화 패턴 상에 적층된 캐핑 전극을 형성하는 단계;
    상기 반도체 기판 전면을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 캐핑 전극과 접속하는 배선 플러그를 형성하는 단계; 및
    상기 층간 절연막 상에 상기 도펀트 도핑 라인을 가로지르고 상기 배선 플러그의 상부면과 접속된 배선 라인을 형성하는 단계를 더 포함하는 상변화 기억 소자의 형성 방법.
  8. 제 7 항에 있어서,
    상기 층간 절연막을 형성하기 전에,
    상기 상변화 패턴 및 캐핑 전극을 덮는 보호 절연막을 형성하는 단계를 더 포함하되, 상기 배선 플러그는 상기 층간 절연막 및 보호 절연막을 연속적으로 관통하여 상기 캐핑 전극과 접속하도록 형성되는 상변화 기억 소자의 형성 방법.
  9. 제 1 항에 있어서,
    상기 반도체 기판은 제1 도전형의 도펀트로 도핑되고, 상기 도펀트 도핑 라인은 제2 도전형의 도펀트로 도핑되며,
    상기 다이오드는 상기 도펀트 도핑 라인과 접속된 제1 단자부 및 상기 제1 단자부 상에 적층되며 상기 히터 전극과 접속된 제2 단자부를 포함하고,
    상기 제1 단자부는 상기 제2 도전형의 도펀트로 도핑된 반도체로 형성되고, 상기 제2 단자부는 상기 제1 도전형의 도펀트로 도핑된 반도체로 형성되는 상변화 기억 소자의 형성 방법.
  10. 제 1 항에 있어서,
    상기 히터 전극을 형성하기 전에,
    상기 다이오드 상에 금속실리사이드를 형성하는 단계를 더 포함하되, 상기 히터 전극은 상기 금속실리사이드와 접촉하는 상변화 기억 소자의 형성 방법.
  11. 제 1 항에 있어서,
    상기 몰드 절연층의 하단으로부터 높아질수록 상기 셀 홀의 폭이 증가하는 상변화 기억 소자의 형성 방법.
  12. 반도체 기판에 형성된 도펀트 도핑 라인;
    상기 반도체 기판 전면을 차례로 덮는 식각 정지층 및 몰드 절연층;
    상기 몰드 절연층 및 식각 정지층을 관통하여 상기 도펀트 도핑 라인을 노출시키는 셀 홀 내에 배치된 다이오드;
    상기 다이오드 상에 배치된 히터 전극; 및
    상기 히터 전극 상에 배치된 상변화 패턴을 포함하되,
    상기 셀 홀은 상기 식각 정지층을 관통하는 제1 부분 및 상기 몰드 절연층을 관통하는 제2 부분을 포함하고, 상기 제1 부분과 인접한 상기 제2 부분의 하단폭은 상기 제1 부분의 폭에 비하여 넓은 상변화 기억 소자.
  13. 제 12 항에 있어서,
    상기 다이오드의 PN 접합면은 상기 셀 홀의 제2 부분 내에 위치하는 상변화 기억 소자.
  14. 제 12 항에 있어서,
    상기 다이오드 및 상기 히터 전극은 상기 셀 홀 내에 배치되고,
    상기 상변화 패턴은 상기 몰드 절연층 상에 배치되며 상기 히터 전극의 상부면과 접촉하는 상변화 기억 소자.
  15. 제 14 항에 있어서,
    상기 히터 전극은 필라 형태(pillar-shaped) 또는 실린더 형태(cylinder-shaped)인 상변화 기억 소자.
  16. 제 14 항에 있어서,
    상기 다이오드 위의 상기 셀 홀의 측벽과 상기 히터 전극 사이에 개재된 절연 스페이서를 더 포함하는 상변화 기억 소자.
  17. 제 12 항에 있어서,
    상기 상변화 패턴 상에 배치된 캐핑 전극;
    상기 반도체 기판 전면을 덮는 층간 절연막;
    상기 층간 절연막을 관통하여 상기 캐핑 전극에 접속된 배선 플러그; 및
    상기 층간 절연막 상에 배치되며, 상기 배선 플러그와 접속하고, 상기 도펀트 도핑 라인을 가로지르는 배선 라인을 더 포함하는 상변화 기억 소자.
  18. 제 17 항에 있어서,
    상기 층간 절연막 아래에 배치되며, 상기 상변화 패턴 및 캐핑 전극을 덮는 보호 절연막을 더 포함하되, 상기 배선 플러그는 상기 층간 절연막 및 보호 절연막을 연속적으로 관통하여 상기 캐핑 전극과 접속된 상변화 기억 소자.
  19. 제 12 항에 있어서,
    상기 다이오드와 상기 히터 전극 사이에 개재된 금속실리사이드를 더 포함하는 상변화 기억 소자.
  20. 제 12 항에 있어서,
    상기 몰드 절연층의 하단으로부터 높아질수록 상기 셀 홀의 제2 부분의 폭이 증가하는 경사진 상변화 기억 소자.
  21. 제 12 항에 있어서,
    상기 반도체 기판은 제1 도전형의 도펀트로 도핑되고, 상기 도펀트 도핑 라인은 제2 도전형의 도펀트로 도핑되며,
    상기 다이오드는 상기 도펀트 도핑 라인과 접속된 제1 단자부, 및 상기 제1 단자부 상에 적층되며 상기 히터 전극과 접속된 제2 단자부를 포함하고,
    상기 제1 단자부는 상기 제2 도전형의 도펀트로 도핑된 반도체로 형성되고, 상기 제2 단자부는 상기 제1 도전형의 도펀트로 도핑된 반도체로 형성되는 상변화 기억 소자.
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