KR101359837B1 - 메모리 셀들의 격리가 향상된 메모리 장치, 그를 포함하는 시스템 및 그 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 98
- 238000002955 isolation Methods 0.000 title description 8
- 239000000463 material Substances 0.000 claims abstract description 290
- 239000003989 dielectric material Substances 0.000 claims description 256
- 238000002161 passivation Methods 0.000 claims description 53
- 239000012782 phase change material Substances 0.000 claims description 26
- 239000000758 substrate Substances 0.000 claims description 21
- 239000000126 substance Substances 0.000 claims description 12
- 238000011049 filling Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000004020 conductor Substances 0.000 description 58
- 230000008569 process Effects 0.000 description 43
- 238000005530 etching Methods 0.000 description 24
- 238000004891 communication Methods 0.000 description 20
- 230000008859 change Effects 0.000 description 12
- 150000004767 nitrides Chemical class 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 7
- -1 Ge 2 Sb 2 Te 5 Chemical class 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 235000012431 wafers Nutrition 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 238000002844 melting Methods 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 3
- 229910052787 antimony Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000004770 chalcogenides Chemical class 0.000 description 3
- 238000005755 formation reaction Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- 229910052738 indium Inorganic materials 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000011669 selenium Substances 0.000 description 3
- 229910052714 tellurium Inorganic materials 0.000 description 3
- 229910004284 Te81Ge15Sb2S2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910052793 cadmium Inorganic materials 0.000 description 2
- 230000008602 contraction Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000002070 nanowire Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 229910052711 selenium Inorganic materials 0.000 description 2
- 239000011343 solid material Substances 0.000 description 2
- 229910052717 sulfur Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052789 astatine Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052794 bromium Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000006855 networking Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229910052699 polonium Inorganic materials 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000859 sublimation Methods 0.000 description 1
- 230000008022 sublimation Effects 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 229910052716 thallium Inorganic materials 0.000 description 1
- 238000002207 thermal evaporation Methods 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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- H—ELECTRICITY
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
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- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
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Abstract
가변 저항 물질을 포함하는 메모리 장치의 메모리 셀은 메모리 셀 사이에 캐비티를 갖는다. 전자 시스템은 이러한 메모리 장치를 포함한다. 메모리 장치를 형성하는 방법은 메모리 장치의 메모리 셀 사이에 캐비티를 제공하는 단계를 포함한다.
Description
우선권 주장
본 출원은 발명의 명칭이 "MEMORY DEVICES WITH ENHANCED ISOLATION OF MEMORY CELLS, SYSTEMS INCLUDING SAME AND METHODS OF FORMING SAME"이고 2009년 9월 21일에 제출된 미국 특허 출원 번호 12/563,277호의 이익을 청구한다.
본 발명은 메모리 셀 구조물 및 예를 들어 저항 메모리 장치 및 상변화 메모리 장치를 포함하는 비휘발성 메모리 장치에서의 사용을 위한 향상된 격리의 메모리 셀을 갖는 메모리 셀 구조물을 형성하는 방법, 이러한 방법에 의해 형성된 메모리 장치, 및 이러한 메모리 장치를 포함하는 시스템에 관한 것이다.
다양한 타입의 비휘발성 메모리 장치는 하나보다 많은 안정한 전기 비저항 값을 선택적으로 나타낼 수 있는 물질을 채용한다. 단일 메모리 셀(즉, 하나의 비트)을 형성하기 위하여, 이러한 물질의 볼륨은 2개의 전극 사이에 제공될 수 있다. 선택된 전압(또는 전류)이 전극 사이에 인가될 수 있고, 결과적인 그들 사이의 전류(또는 전압)는 적어도 부분적으로 전극 사이의 물질에 의해 나타나는 특정한 전기 비저항 값의 함수일 것이다. 비교적 높은 전기 비저항은 2진 코드로 "1"을 나타내는데 사용될 수 있고, 비교적 낮은 전기 비저항은 2진 코드로 "0"을 나타내는데 사용될 수 있으며, 그 반대일 수 있다. 전극 사이의 물질이 비교적 높은 전기 비저항 값 및 비교적 낮은 전기 비저항 값을 선택적으로 나타내도록 함으로써, 메모리 셀은 선택적으로 1 또는 0의 값을 나타내는 특징이 있을 수 있다.
하나의 특정한 타입의 이러한 비휘발성 메모리 장치는 상변화 메모리 장치이다. 상변화 메모리 셀에서, 전극 사이에 제공되는 물질은 적어도 2개의 미세구조 상 또는 상태를 나타낼 수 있고, 이들 미세구조 상 또는 상태의 각각은 상이한 전기 비저항 값을 나타낸다. 예를 들어, 소위 "상변화 물질"은 결정상(cyrstalline phase)(즉, 물질의 원자가 상대적 장범위 규칙도(relative long range order)를 나타냄) 및 비정질상(amorphous phase)(즉, 물질의 원자가 임의의 장범위 규칙도를 나타내지 않거나 비교적 적은 장범위 규칙도를 나타냄)에 존재할 수 있다. 일반적으로, 비정질상은, 상변화 물질의 적어도 일부를 그것의 용융점을 초과하는 온도로 가열하고 상변화 물질을 급속히 냉각하여 그 원자가 임의의 장범위 규칙도를 나타낼 수 있기 전에 그 물질을 응고시킴으로써 형성된다. 상변화 물질을 비정질상으로부터 결정상으로 변환하기 위하여, 상변화 물질은 일반적으로 물질의 원자가 결정상과 연관된 비교적 장범위 규칙도를 나타내기는 것을 허용하기에 충분한 시간 동안 용융점보다 낮지만 결정화 온도보다는 높은 증가된 온도로 가열된다. 예를 들어, Ge2Sb2Te5 (종종, "GST"라 한다)가 상변화 물질로서 사용된다. 이 물질은 약 600℃의 용융점을 갖고, 비정질 및 결정 상태에서 존재할 수 있다. 비정질(고비저항)상을 형성하기 위하여, 10 나노초 내지 100 나노초의 짧은 시간 동안 전극 사이의 물질을 통해 비교적 높은 전류를 인가함으로써(열은 상변화 물질의 전기 저항으로 인해 발생함) 물질의 적어도 일부가 그 용융점보다 높은 온도로 가열된다. 전류가 차단되면 GST 물질이 빨리 냉각됨에 따라, GST의 원자는 정렬된 결정 상태를 형성하기에 충분한 시간을 갖지 않고, GST 물질의 비정질상이 형성된다. 결정(저비저항)상을 형성하기 위하여, GST 물질의 원자가 결정상과 연관된 장범위 규칙도를 나타내는 것을 허용하기에 충분한 시간량(예를 들어, 약 30 나노초의 짧은 시간) 동안 전극 사이의 GST 물질을 통해 비교적 낮은 전류를 인가함으로써 물질의 적어도 일부가 결정화 온도 및 그 부근보다 높지만 GST 물질의 용융점보다 낮은 400℃ 초과의 온도로 가열될 수 있고, 그 후, 물질을 통해 흐르는 전류가 차단될 수 있다. 상변화 물질을 통과하여 그 내부에 상변화를 일으키는 전류는 "프로그래밍 전류"로 지칭될 수 있다.
가변 저항 물질을 포함하는 메모리 셀을 갖는 다양한 메모리 장치 뿐만 아니라 이러한 메모리 장치를 형성하고 이러한 메모리 장치를 이용하기 위한 방법이 본 기술에 공지되어 있다. 예를 들어, 가변 저항 물질을 포함하는 메모리 셀 및 그 메모리 셀을 형성하는 방법은 Doan 등의 미국 특허 제6,150,253호, 미국 특허 제294,452호, Furkay 등의 미국 특허 제7,057,923호, Seo 등의 미국 특허 제7,518,007호, Lam 등의 미국 특허 출원 공개 2006/0034116 A1 및 Suh 등의 미국 특허 출원 공개 2006/0151186 A1에 개시되어 있다. 또한, 가변 저항 물질을 갖는 메모리 셀을 포함하는 메모리 장치를 형성하는데 사용될 수 있는 지원 회로뿐만 아니라 이러한 메모리 장치의 동작 방법은 예를 들어 Cho 등의 미국 특허 제6,885,602호, Khouri 등의 미국 특허 제7,050,128호, 및 Lee의 미국 특허 제7,130,214호에 개시되어 있다.
본 명세서는 본 발명의 실시예로서 간주되는 것을 특히 지적하고 별개로 청구하는 청구범위로 끝맺지만, 본 발명의 실시예의 이점은 첨부된 도면과 결합하여 읽을 때 본 발명의 실시예의 설명으로부터 더 용이하게 확인될 수 있다.
도 1은 그 내부에 2개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 실시예의 일부의 개략 단면도.
도 2는 그 내부에 2개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 다른 실시예의 일부의 개략 단면도.
도 3은 그 내부에 2개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 또 다른 실시예의 일부의 개략 단면도.
도 4는 그 내부에 2개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 또 다른 실시예의 일부의 개략 단면도.
도 5a는 본 발명의 메모리 장치의 다른 실시예의 일부의 개략 단면도.
도 5b는 내부의 섹션 라인 5B-5B를 따라 취해진 도 5a에 도시된 메모리 장치의 일부의 개략 단면도.
도 6은 고정 콘택 형성부를 포함하는 4개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 실시예의 개략 단면도.
도 7a 및 7b는 제품의 측단면도 및 도 1에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 실시예를 나타내는 도면.
도 8a 및 8b는 제품의 측단면도 및 도 2에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 다른 실시예를 나타내는 도면.
도 9a 및 9b는 제품의 측단면도 및 도 3에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 또 다른 실시예를 나타내는 도면.
도 10a 및 10b는 제품의 측단면도 및 도 4에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 또 다른 실시예를 나타내는 도면.
도 11a 내지 11d는 제품의 측단면도 및 도 5a 및 5b에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 또 다른 실시예를 나타내는 도면.
도 12는 도 1 내지 6에 도시된 메모리 장치와 같은 메모리 장치를 포함하는 본 발명의 전자 시스템의 일 실시예를 나타내는 개략 블록도.
도 1은 그 내부에 2개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 실시예의 일부의 개략 단면도.
도 2는 그 내부에 2개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 다른 실시예의 일부의 개략 단면도.
도 3은 그 내부에 2개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 또 다른 실시예의 일부의 개략 단면도.
도 4는 그 내부에 2개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 또 다른 실시예의 일부의 개략 단면도.
도 5a는 본 발명의 메모리 장치의 다른 실시예의 일부의 개략 단면도.
도 5b는 내부의 섹션 라인 5B-5B를 따라 취해진 도 5a에 도시된 메모리 장치의 일부의 개략 단면도.
도 6은 고정 콘택 형성부를 포함하는 4개의 메모리 셀을 나타내는 본 발명의 메모리 장치의 실시예의 개략 단면도.
도 7a 및 7b는 제품의 측단면도 및 도 1에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 실시예를 나타내는 도면.
도 8a 및 8b는 제품의 측단면도 및 도 2에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 다른 실시예를 나타내는 도면.
도 9a 및 9b는 제품의 측단면도 및 도 3에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 또 다른 실시예를 나타내는 도면.
도 10a 및 10b는 제품의 측단면도 및 도 4에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 또 다른 실시예를 나타내는 도면.
도 11a 내지 11d는 제품의 측단면도 및 도 5a 및 5b에 도시된 것과 같은 메모리 장치를 형성하는데 사용될 수 있는 본 발명의 방법의 또 다른 실시예를 나타내는 도면.
도 12는 도 1 내지 6에 도시된 메모리 장치와 같은 메모리 장치를 포함하는 본 발명의 전자 시스템의 일 실시예를 나타내는 개략 블록도.
여기에 제시된 설명은 임의의 특정 메모리 장치, 메모리 셀, 제품 또는 시스템의 실제 도면을 의미하는 것이 아니라 본 발명의 실시예를 설명하기 위하여 채용된 단지 이상화된 표시이다. 또한, 도면들 간의 공통 요소는 동일한 번호 지정을 유지할 수 있다.
여기에 사용된 바와 같이, "가변 저항 물질"이라는 용어는 하나보다 많은 안정한 전기 비저항 값을 나타낼 수 있는 임의의 물질을 의미한다. 가변 저항 물질은 예를 들어 상변화 물질(예를 들어, Ge2Sb2Te5, Te81Ge15Sb2S2 및 Sb2Te3 등의 칼코게나이드), 거대한 자석 저항 필름(예를 들어, Pr(1-x)CaxMnO3(PCMO), La(1-x)CaxMnO3(LCMO) 및 Ba(1-x)SrxTiO3), 페로브스카이트(Perovskite) 구조물을 가질 수 있는 산화물 물질(예를 들어, Al2O3, BaTiO3, SrTiO3, Nb2O5, SrZrO3, TiO2, Ta2O5, NiO, ZrOx, HfOx 및 Cu2O와 같은 도핑 또는 비도핑된 2원 또는 4원 산화물), 및 일반적인 식(AxBy)을 갖는 물질(여기서, B는 황(S), 셀레늄(Se), 및 텔루륨(Te) 및 그 혼합물로부터 선택되고, A는 예를 들어, Au, Ag, Pt, Cu, Cd, In, Ru, Co, Cr, Ni, Mn 및 Mo 등의 전이 금속 원소 및 귀금속으로부터 선택된 하나 이상의 도펀트를 갖는 그룹 III-B(B, Al, Ga, In, Tl),그룹 IV-B(C, Si, Ge, Sn, Pb), 그룹 V-B(N, P, As, Sb, Bi) 또는 그룹 VII-B(F, Cl, Br, I, At)로부터의 적어도 하나의 원소를 포함함)을 포함할 수 있다.
여기에 사용된 바와 같이, "말단(distal)" 및 "근접(proximal)"이라는 용어는 메모리 장치가 형성될 때 기판에 대한 메모리 장치의 요소의 위치를 기술한다. 예를 들어, "말단"이라는 용어는 기판으로부터 비교적 더 먼 위치를 지칭하고, "근접"이라는 용어는 기판에 비교적 가까운 위치를 지칭한다.
여기에 사용된 바와 같이, "III-V 타입 반도체 물질"이라는 용어는 주기율표의 그룹 IIIB로부터의 하나 이상의 원소(B, Al, Ga, In 및 Ti) 및 주기율표의 그룹 VB로부터의 하나 이상의 원소(N, P, As, Sb 및 Bi)로 주로 구성되는 임의의 반도체 물질을 의미한다.
여기에 사용된 바와 같이, "II-VI 타입 반도체 물질"이라는 용어는 주기율표의 그룹 IIB로부터의 하나 이상의 원소(Zn, Cd 및 Hg) 및 주기율표의 그룹 VIB로부터의 하나 이상의 원소(O, S, Se, Te 및 Po)로 주로 구성되는 임의의 반도체 물질을 의미한다.
여기에 사용된 바와 같이, "웨이퍼"라는 용어는 예를 들어 실리콘, 게르마늄, 갈륨 아세나이드, 인듐 포스파이드, 및 다른 III-V 또는 II-VI 타입 반도체 물질 등의 반도체 물질을 포함하는 임의의 일반적인 평면 구조물을 의미한다. 웨이퍼는 예를 들어 종래의 웨이퍼 뿐만 아니라, 비제한적인 예로서, 실리콘 온 인슐레이터(SOI) 타입 기판, 실리콘 온 사파이어(SOS) 타입 기판 및 베이스 물질의 층에 의해 지지되는 실리콘의 에피택셜층 등의 다른 벌크 반도체 기판을 포함한다. 반도체 타입 물질은 도핑되거나 도핑되지 않을 수 있다. 또한, 다음의 설명에서 "웨이퍼"를 참조할 때, 웨이퍼의 표면 내 또는 그 위에 회로 또는 장치의 요소 또는 컴포넌트를 적어도 부분적으로 형성하는데 이전의 프로세스 스텝이 이용될 수 있다.
도 1은 본 발명의 메모리 장치(100)의 실시예의 일부의 개략 단면도이다. 메모리 장치(100)는 복수의 메모리 셀(예를 들어, 제1 메모리 셀(102) 및 제2 메모리 셀(104))을 포함하는 집적 회로를 포함할 수 있다. 메모리 셀(102, 104)은 기판 상 또는 그 내에 어레이로 배열될 수 있다. 예를 들어, 메모리 셀(102, 104)은 복수의 행과 열로 배열될 수 있다. 기판은 예를 들어, 유리 또는 사파이어 등의 물질을 포함할 수 있고, 또는 기판은 종래의 반도체 제조 프로세스를 이용하는 프로세싱을 유용하게 할 수 있는 전체 또는 부분 웨이퍼를 포함할 수 있다. 일부의 실시예에서, 기판은 유전체 물질(118)을 포함할 수 있다. 예로서 제한되지 않지만, 여기에 기재된 유전체 물질은 산화물 물질(예를 들어, SiO2, Al2O3, 등), 질화물 물질(예를 들어, Si3N4, AlN, 등) 또는 예를 들어 산질화물 물질, 재산화 산질화물 물질 또는 소위 "산화물-질화물-산화물(ONO) 구조물 등의 산화물 및 질화물 물질의 조합을 포함할 수 있다. 메모리 셀(102, 104)은 메모리 셀(102, 104)의 근접 단부로부터 메모리 셀(102, 104)의 말단 단부로 연장하는 종축을 가질 수 있다.
도 1에 도시된 바와 같이, 메모리 셀(102, 104)의 각각은 제1 전극(106), 제2 전극(108), 및 제1 전극(106)과 제2 전극(108) 사이에 배치된 가변 저항 물질(110)의 볼륨을 더 포함할 수 있다. 일부의 실시예에서, 가변 저항 물질(110)은 상변화 물질을 포함할 수 있다. 예를 들어, 가변 저항 물질(110)은 칼코게나이드 물질 등의 상변화 물질을 포함할 수 있다. 일반적인 칼코게나이드 물질은 텔루륨(Te), 게르마늄(Ge), 안티몬(Sb)을 주로 포함하는 합금이고 예를 들어 Ge2Sb2Te5, Te81Ge15Sb2S2 및 Sb2Te3 를 포함한다. 칼코게나이트 물질은 일반적인 화학식 TeaGebSb100-(a+b)에 의해 특징지어질 수 있고 여기서 a는 약 85보다 작고 b는 약 8보다 크다.
추가의 실시예에서, 가변 저항 물질(110)은 본 명세서에서 상술한 다른 가변 저항 물질 중의 임의의 것을 포함할 수 있다.
일부의 실시예에서, 전극(106, 108)은 예를 들어, W, Ni, 탄탈륨 질화물(TaN), Pt, 텅스텐 질화물(WN), Au, 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN) 또는 탄탈륨 실리콘 질화물(TaSiN) 등의 물질을 포함할 수 있다.
메모리 셀(102, 104)의 각각의 제1 전극(106)은 다른 도전성 물질(120) 위에 배치되어 그와 전기적으로 통신할 수 있다. 도전성 물질(120)은 부분적으로 유전체 물질(118) 내에 배치될 수 있고 도전성 라인, 추가의 메모리 셀 등과 전기적으로 통신할 수 있다. 도전성 물질(120)은 또한 그 중에서도 예를 들어, W, Ni, 탄탈륨 질화물(TaN), Pt, 텅스텐 질화물(WN), Au, 티타늄 질화물(TiN) 또는 티타늄 알루미늄 질화물(TiAlN) 등의 물질을 포함할 수 있다. 제1 전극(106)은 도전성 물질(120)로부터 가변 저항 물질(110)의 볼륨으로 연장할 수 있다. 일부의 실시예에서, 제1 전극(106)은 유전체 물질(114)의 다른 영역에 의해 주변 구조물과 전기적으로 격리될 수 있다. 일부의 실시예에서, 메모리 셀(102, 104)의 각각의 제1 전극(106)은 도전성 물질(120)과 실질적으로 유사할 수 있고, 금속 등의 도전성 물질의 개별 횡 격리 볼륨(discrete laterally isolated volume)을 포함할 수 있다.
제2 전극(108)은 가변 저항 물질(110)의 볼륨 위에 배치되고 그와 전기적으로 통신할 수 있다. 메모리 셀(102, 104)의 각각의 제2 전극(108)은 도전성 물질(120)과 실질적으로 유사할 수 있고, 금속 등의 도전성 물질의 개별 횡 격리 볼륨(discrete laterally isolated volume)을 포함할 수 있다. 일부의 실시예에서, 제2 전극(108)은 긴 횡 연장 도전성 트레이스의 에어리어 또는 영역을 간단히 포함할 수 있다. 일부의 실시예에서, 제2 전극(108)은 2개 이상의 메모리 셀(102, 104) 사이에서 연장하는 개별 구조물을 포함할 수 있다. 일부의 실시예에서, 제1 전극(106)은 나노와이어를 포함할 수 있다. 나노와이어를 포함하는 이러한 메모리 셀은 예를 들어, Liu 등의 미국 특허 출원 공개 2008/0247226 A1에 개시되어 있다.
도 6을 참조하여 후술하는 바와 같이, 일부의 실시예에서, 각각의 제2 전극(108)은 전기 콘택트(621)에 의해 도전성 라인(미도시)과 전기적으로 통신할 수 있고, 각각의 제1 전극(106)은 또한 도전성 물질(120)에 의해 다른 도전성 라인(미도시)과 전기적으로 통신할 수 있다. 추가적인 실시예에서, 메모리 셀(102, 104)의 각각의 제2 전극(108)은 도전성 라인의 영역 또는 일부를 간단히 포함할 수 있고, 메모리 셀(102, 104)은 별도의 도전성 라인 및 전기 콘택트(621)를 포함할 필요가 없다.
도 1에 도시되지 않았지만, 메모리 셀(102, 104)의 각각은 또한 본 기술에 공지된 바와 같이 판독 및 기입 동작을 위해 동일한 것을 선택적으로 액세스하기 위한 액세스 트랜지스터를 포함할 수 있다.
메모리 셀(102, 104)이 2진 코드로 "0" 또는 "1"을 나타내도록 사용되거나 또는 특징화될 수 있는 방식을 도 1을 참조하여 이하에서 간략하게 설명한다. 메모리 셀(102, 104)의 가변 저항 물질(110)은 제1 상태 또는 상(즉, 원자가 특정한 미세구조로 배치될 수 있음)에 존재할 수 있고, 제1 상태 또는 상은, 제1 전극(106)과 제2 전극(108) 사이에 비교적 낮은 전압을 제공하고 제1 전극(106)과 제2 전극(108) 사이에서 가변 저항 물질(110)을 통과하는 결과적인 전류의 크기(예를 들어, 암페어)를 측정함으로써 검출될 수 있다. 예로서 제한되지는 않지만, 이 제1 상태 또는 상(및 전류 크기)은 2진 코드로 "1"을 나타내도록 선택될 수 있다.
가변 저항 물질(110)의 상태 또는 상을 변경하기 위하여, 비교적 높은 전압이 제1 전극(106)과 제2 전극(108) 사이에 제공되어 가변 저항 물질(110)을 통해 비교적 높은 전류를 유도할 수 있다. 가변 저항 물질(110)을 통해 흐르는 비교적 높은 전류는 프로그래밍 전류로 지칭될 수 있고, 도 1에 도시된 바와 같이 가변 저항 물질(110)의 볼륨의 적어도 일부분(112)을 가변 저항 물질(110)의 일부분(112)의 상태 또는 상의 변화를 일으키기에 충분한 온도로 가열하는데 사용된다. 다음으로, 가변 저항 물질(110)의 일부분(112)은 제1 상태 또는 상에서의 전기 비저항과 다른 제2 상태 또는 상의 전기 비저항(및 반대로 도전성)을 나타낼 수 있다. 결과적으로, 제2 상태 또는 상의 존재는, 제1 전극(106)과 제2 전극(108) 사이에 비교적 낮은 전압을 다시 제공하고, 제1 전극(106)과 제2 전극(108) 사이를 통과하는 결과적인 전류의 크기(예를 들어, 암페어)를 측정함으로써 검출될 수 있고, 이때의 전류의 크기는 가변 저항 물질(110)의 일부분(112)이 제1 상태 또는 상에 있을 때의 측정 전류의 크기와 상이할 수 있다. 예로서 제한되지 않지만, 이 제2 상태 또는 상(및 제2 전류 크기)은 2진 코드로 "0"을 나타내도록 선택될 수 있다.
전극(106, 108)에 의해 프로그래밍 전류가 통과될 때 가변 저항 물질(110)에서 생성된 열은 가변 저항 물질(110)의 전기 저항에 기인한다. 또한, 가변 저항 물질(110)의 일부분(112)에서 발생된 열의 양은 적어도 부분적으로 가변 저항 물질(110)의 일부분(112)에서의 전류 밀도의 함수이다. 제1 전극(106)과 제2 전극(108) 사이의 가변 저항 물질(110)을 통과하는 주어진 전류에 대하여, 가변 저항 물질(110) 내의 전류 밀도는 적어도 부분적으로 전극(106, 108) 중 더 작은 것의 사이즈(예를들어, 단면적)의 함수이다. 비교적 작은 사이즈를 갖는 제1 전극(106)을 사용함으로써, 가변 저항 물질(110)의 일부분(112) 내의 전류 밀도가 증가하고, 가변 저항 물질(110)의 일부분(112) 내에서 상변화를 일으키는데 요구되는 프로그래밍 전류가 감소된다. 요구되는 프로그래밍 전류를 감소시킴으로써, 메모리 장치(100)를 동작하는데 요구되는 에너지가 감소될 수 있다. 결과적으로, 비교적 작은 제1 전극을 갖는 메모리 장치(100)는 비교적 큰 제1 전극을 갖는 메모리 장치와 비교하여 적은 전력을 이용하여 동작할 수 있다.
도 1을 계속 참조하면, 메모리 셀(102, 104)은 본 명세서에서 패시베이션 물질(116)이라 불리우는 유전체 물질의 또 다른 영역을 포함할 수 있다. 본 명세서에 사용된 바와 같이, "패시베이션 물질"이라는 용어는 다른 물질을 전기적, 물리적, 또는 전기적 및 물리적으로 보호하거나 또는 격리하는데 사용되는 임의의 유전체 물질을 의미하고 포함한다. 상술한 유전체 물질과 유사하게, 패시베이션 물질(116)은 예를 들어 산화물 물질(예를 들어, SiO2, Al2O3, 등), 질화물 물질(예를 들어, Si3N4, AlN, 등), 또는 산화물 및 질화물 물질의 조합을 포함할 수 있다. 패시베이션 물질(116)은 메모리 셀(102, 104)의 일부분 위에 배치될 수 있다. 예를 들어, 패시베이션 물질(116)은 제1 전극(106)의 일부, 제2 전극(108)의 일부 및 가변 저항 물질(110)의 볼륨을 둘러싸는 유전체 물질(114)의 일부 상에 배치될 수 있다. 도 1에 도시된 바와 같이, 일부의 실시예에서, 패시베이션 물질(116)은 제1 전극(106), 제2 전극(108) 및 가변 저항 물질(110)의 볼륨을 둘러싸는 유전체 물질(114)의 노출된 부분에 실질적으로 등각이고 그 부분을 실질적으로 둘러쌀 수 있다. 패시베이션 물질(116)은 약 2 나노미터(2 nm) 및 약 1000 나노미터(1000 nm) 사이의 평균 두께를 갖는 적어도 실질적으로 정합인(conformable) 층으로서 메모리 셀(102, 104)의 일부 상에 형성될 수 있다.
일부의 실시예에서, 패시베이션 물질(116)은 메모리 셀(102, 104)을 서로 전기적으로 격리하고 그 메모리 셀들을 추가의 주변 메모리 셀로부터 전기적으로 격리할 수 있다. 일부의 실시예에서, 패시베이션 물질(116)은 메모리 셀(102, 104) 주변에 배리어를 형성하여 메모리 셀(102, 104)의 물질을 보호할 수 있다. 예를 들어, 패시베이션 물질(116)은 비교적 낮은 온도(예를 들어, 200℃)에서 메모리 셀(102, 104) 상에 형성될 수 있다. 패시베이션 물질(116)은, 가변 저항 물질(110)의 볼륨을 비교적 높은 온도(예를 들어, 약 300℃ 이상)에서의 후속 프로세싱에 의해 유발될 수 있는 증발 및 승화로부터 방지함으로써 메모리 셀(102, 104)을 보호할 수 있다. 일부의 실시예에서, 패시베이션 물질(116)은 또한 불순물(예를 들어, 산소)이 메모리 셀(102, 104)의 가변 저항 물질(110)의 볼륨 내로 확산되는 것을 부분적으로 억제할 수 있다.
메모리 장치(100)는 메모리 셀(102, 104) 사이에 배치된 캐비티(122)를 포함할 수 있다. 본 명세서에 사용된 바와 같이, "캐비티"는 실질적으로 고체 물질이 전혀 없는 에어리어 또는 영역을 의미한다. 예를 들어, 캐비티(122)는 인접하는 메모리 셀(102, 104)을 분리하는 영역을 포함할 수 있다. 캐비티(122)는 예를 들어, 진공(즉, 진공 캐비티), 기체, 액체 등을 포함할 수 있다. 본 명세서에 사용된 바와 같이, "진공"이라는 용어는 실질적으로 물질이 없고 500 토르 이하의 압력을 갖는 캐비티(122) 내의 공간을 의미한다. 도 1의 실시예는 제1 메모리 셀(102)과 제2 메모리 셀(104) 사이에서 연장하는 캐비티(122)의 단면도를 나타내지만, 캐비티(122) 또는 캐비티들은 메모리 셀의 각각의 다수의 측면 상에 배치될 수 있고, 일부의 실시예에서, 메모리 셀을 실질적으로 둘러쌀 수 있다는 것에 유의한다. 예를 들어, 복수의 메모리 셀이 복수의 행 및 열로 배열되면, 캐비티 또는 캐비티들은, 각각의 메모리 셀 및 그 인접한 메모리 셀 사이에서, 메모리 셀의 각각의 주변에 연장하는 메모리 셀의 다수 측면 상에 배치될 수 있다.
캐비티(122)는 메모리 셀(102, 104)의 향상된 격리를 제공할 수 있다. 예를 들어, 상술한 바와 같이, 가변 저항 물질(110)의 볼륨을 포함하는 메모리 셀(102, 104)에서, 비교적 큰 전압은 가변 저항 물질(110)의 상태 또는 상을 변경하는데 사용된다. 캐비티(122)는 인접하는 제2 메모리 셀(104)에서 발생한 열로부터 제1 메모리 셀(102)의 가변 저항 물질(110)을 열적으로 격리할 수 있다. 예를 들어, 인접하는 메모리 셀(102, 104) 사이에 배치된 캐비티(122)는 제1 메모리 셀(102) 및 제2 메모리 셀(104)의 각각에서 발생된 열을 횡방향으로 격리할 수 있다. 일부의 실시예에서, 캐비티(122)는 공기 또는 종래의 유전체 물질보다 상대적으로 낮은 열 전도성을 갖는 진공을 포함할 수 있다. 진공의 상대적으로 낮은 열 전도성은 메모리 셀(102, 104) 사이에서 전달되는 열의 양을 감소시킴으로써 메모리 셀(102, 104)의 횡방향 열적 격리를 증가시킬 수 있다. 일부의 실시예에서, 캐비티(122)는 종래의 유전체 물질의 열전도성과 비교하여 더 낮은 열전도성을 갖는 유체(예를 들어, 액체 또는 기체)를 포함할 수 있다. 캐비티에는 적어도 실질적으로 고체 물질이 없을 수 있다.
캐비티(122)는 메모리 셀(102, 104)의 제2 전극(108) 사이 및 메모리 셀(102, 104)의 가변 저항 물질(110)의 볼륨 사이에 제1 치수(D11)를 가질 수 있다. 일부의 실시예에서, 캐비티(122)는 제1 치수(D11)보다 큰 제2 치수(D12)를 가질 수 있다. 예를 들어, 캐비티(122)는 가변 저항 물질(110)의 볼륨 아래에 연장할 수 있다(즉, 캐비티(122)는 제1 전극(106)을 둘러싸는 유전체 물질(114)을 향하여 가변 저항 물질(110)의 볼륨의 근접 측면을 따라 연장한다). 메모리 셀(102, 104)의 각각의 제1 전극(106)을 둘러싸는 유전체 물질(114) 사이에 연장함으로써, 캐비티(122)의 제2 치수(D12)는 제1 치수(D11)보다 크다. 추가적인 거리(즉, 제2 치수(D12))는 메모리 셀(102, 104)의 제1 전극(106) 사이에 캐비티(122)의 더 큰 볼륨을 제공할 수 있다. 더 큰 볼륨은 인접하는 메모리 셀(102, 104)의 제1 전극(106) 사이에서 전달되는 열의 양을 감소시킬 수 있다.
도 1에 도시된 바와 같이, 일부의 실시예에서, 캐비티(122)는 패시베이션 물질(116)에 의해 부분적으로 바운딩(bounded)될 수 있다. 캐비티(122)는 제1 메모리 셀(102) 상에 배치된 패시베이션 물질(116) 및 제2 메모리 셀(104) 상에 배치된 패시베이션 물질(116) 사이에 연장할 수 있다. 유사하게, 캐비티(122)의 제1 치수(D11)는 메모리 셀(102, 104)의 각각의 가변 저항 물질(110)의 볼륨 및 제2 전극(108) 상에 배치된 패시베이션 물질(116) 사이에 정의될 수 있다. 제2 치수(D12)는 메모리 셀(102, 104)의 각각의 제1 전극(106)을 둘러싸는 유전체 물질(114) 상에 배치된 패시베이션 물질(116) 사이에 연장할 수 있다.
메모리 장치(100)는 메모리 셀(102, 104)의 말단 단부 상(예를 들어, 위) 및 사이에 배치된 유전체 물질을 더 포함할 수 있다. 예를 들어, 비등각(non-conformal) 유전체 물질(128)(예를 들어, 비등각 패시베이션 물질)은 메모리 셀(102, 104)의 제2 전극(108)의 각각의 위에 배치될 수 있다. 일부의 실시예에서, 비등각 유전체 물질(128)은 메모리 셀(102, 104)의 각각의 제2 전극(108)의 위에 놓인 패시베이션 물질(116)의 위에 배치될 수 있다. 비등각 유전체 물질(128)은 캐비티(122)를 부분적으로 바운드하고, 일부의 실시예에서, 캐비티(122)를 밀봉할 수 있다. 예를 들어, 비등각 유전체 물질(128)은 메모리 셀(102, 104) 사이에 연장하여 캐비티(122)의 말단 경계를 형성하고 캐비티를 진공 밀봉한다. 밀봉된 캐비티(122)는 메모리 셀(102, 104)을 서로 열적으로 격리시킬 수 있다.
이하에서 더 상세히 설명하는 바와 같이, 비등각 유전체 물질(128)은 그 물질이 나쁜 스텝 커버리지를 갖는 경향이 있다는 점에서 비등각일 수 있다(예를 들어, 비등각 유전체 물질(128)은 캐비티(122)를 실질적으로 채우지 않고 캐비티(122)로 이어지는 개구를 가로질러 연장할 수 있다). 예를 들어, 비등각 유전체 물질(128)은 메모리 셀(102, 104)의 각각의 제2 전극(108)을 따라 연장할 수 있다. 비등각 유전체 물질(128)은 제1 메모리 셀(102)의 제2 전극(108) 및 제2 메모리 셀(104)의 제2 전극(108) 사이의 갭을 가로질러 캐비티(122) 상에서 연장할 수 있고, 갭은 예를 들어 0.005 미크론 내지 0.1 미크론의 폭을 가질 수 있다.
비등각 유전체 물질(128)은 메모리 셀(102, 104)의 각각의 제2 전극(108) 상에 배치되고 메모리 셀(102, 104) 사이에 배치된 캐비티(122) 또는 캐비티들을 가로질러 연장하여 캐비티(122)의 말단 경계를 부분적으로 형성할 수 있다. 예를 들어, 패시베이션 물질(116)은 캐비티(122)의 경계의 일부를 형성하고 비등각 유전체 물질(128)은 캐비티(122)의 다른 부분을 형성할 수 있다. 일부의 실시예에서, 캐비티(122)는 실질적으로 밀폐될 수 있다. 예를 들어, 캐비티(122)를 형성하는 비등각 유전체 물질(128) 및 패시베이션 물질(116)의 일부는 캐비티(122)를 둘러쌀 수 있다(즉, 캐비티(122)의 내부 공간은 캐비티(122)의 외부의 공간으로부터 밀봉될 수 있다). 상술한 바와 같이, 일부의 실시예에서, 밀봉된 캐비티(122)는 진공을 포함하는 내부 공간을 포함할 수 있다(즉, 캐비티(122) 내에 포함된 공간에는 실질적으로 물질이 없다).
캐비티(122)는 또한 예를 들어 비등각 유전체 물질(128)과 유전체 물질(118) 사이에서 연장하는 높이(예를 들어, 치수 D13)를 가질 수 있다. 도 1에 도시된 바와 같이, 일부의 실시예에서, 캐비티(122)는 메모리 셀(102, 104)의 각각의 가변 저항 물질(110)의 볼륨, 제2 전극(108) 및 제1 전극(106)을 둘러싸는 유전체 물질(114)의 각각의 측면(즉, 메모리 셀(102, 104)의 근접 단부로부터 그 말단 단부로 연장하는 메모리 셀(102, 104)의 종축에 가로인 측면)을 따라 연장할 수 있다. 일부의 실시예에서, 캐비티(122)의 치수(D13)는 메모리 셀(102, 104)의 근접 단부를 향하여 메모리 셀(102, 104) 중의 하나의 말단 단부 상에 배치된 제2 전극(108)으로부터 각각의 메모리 셀(102, 104)의 도전성 물질(120) 사이의 유전체 물질(118) 상에 배치된 패시베이션 물질(116)로 연장할 수 있다. 일부의 실시예에서, 캐비티(122)는 도전성 물질(120)의 말단 단부를 지나서 메모리 셀(102, 104)의 근접 단부를 향하여 연장할 수 있다. 예를 들어, 캐비티(122)는 메모리 셀(102, 104)의 각각의 가변 저항 물질(110)의 볼륨, 제2 전극(108), 및 제1 전극(106)을 둘러싸는 유전체 물질(114)의 측면을 둘러싸는 패시베이션 물질(116)을 따라 연장할 수 있고, 도전성 물질(120)의 측면을 둘러싸는 패시베이션 물질(116)을 따라 부분적으로 연장할 수 있다.
도 2는 본 발명의 메모리 장치(200)의 다른 실시예의 일부의 개략 단면도이다. 메모리 장치(200)는 도 1을 참조하여 예시하고 설명한 메모리 장치(100)와 유사할 수 있고, 본 명세서에 상술한 바와 같이 제1 메모리 셀(102) 및 제2 메모리 셀(104)을 포함할 수 있다.
일부의 실시예에서, 메모리 장치(200)는 제1 전극(106)을 둘러싸는 별도의 유전체 물질(예를 들어, 도 1에 도시된 유전체 물질(114))를 포함하지 않을 수 있고, 오히려, 유전체 물질(118)이 도전성 물질(120) 및 제1 전극(106)을 둘러쌀 수 있다. 메모리 셀(102, 104)은 메모리 셀(102, 104)의 일부 상에 배치된 패시베이션 물질(216)을 포함할 수 있다. 비등각 유전체 물질(128)은 제2 전극(108) 주변에 연장하는 패시베이션 물질(216) 상에 배치될 수 있고, 제1 메모리 셀(102)의 제2 전극(108)으로부터 제2 메모리 셀(104)의 제2 전극(108)으로 연장할 수 있다.
메모리 장치(200)는 메모리 셀(102, 104) 사이에 배치된 캐비티(222)를 포함할 수 있다. 패시베이션 물질(216) 및 비등각 유전체 물질(128)의 일부는 메모리 셀(102, 104) 사이에 배치된 캐비티(222)의 경계를 형성할 수 있다. 패시베이션 물질(216)은 제1 전극(106)을 둘러싸는 유전체 물질(118), 제2 전극(108) 및 가변 저항 물질(110)의 볼륨을 따라 연장할 수 있다. 도 2에 도시된 바와 같이, 일부의 실시예에서, 캐비티(222)는 메모리 셀(102, 104) 사이에서 연장하는 치수(D21)를 가질 수 있다. 일부의 실시예에서, 치수(D21)는 메모리 셀(102, 104) 사이에서 및 메모리 셀(102, 104)의 종축에 평행한 축을 따라 실질적으로 일정할 수 있다. 캐비티(222)는 제1 메모리 셀(102)의 가변 저항 물질(110)의 볼륨, 제2 전극(108) 및 제1 전극(106)을 둘러싸는 유전체 물질(118) 상에 배치된 패시베이션 물질(216)로부터 제2 메모리 셀(104)의 가변 저항 물질(110)의 볼륨, 제2 전극(108) 및 제1 전극(106)을 둘러싸는 유전체 물질(118) 상에 배치된 패시베이션 물질(216)로 연장할 수 있다. 일부의 실시예에서, 캐비티(222)는 메모리 셀(102, 104)의 근접 단부를 향하여 메모리 셀(102, 104)의 각각의 제2 전극(108)으로부터 도전성 물질(120)에 근접한 유전체 물질(118)로 연장할 수 있다.
도 1을 참조하여 상술한 캐비티(122)와 유사하게, 캐비티(222)는 실질적으로 둘러싸이고, 일부의 실시예에서 진공을 포함하는 내부 공간을 포함할 수 있다.
도 3은 본 발명의 메모리 장치(300)의 또 다른 실시예의 개략 단면도이다. 메모리 장치(300)는 도 1 및 2를 참조하여 예시하고 설명한 메모리 장치(100 및 200)와 각각 유사할 수 있고, 제1 메모리 셀(302) 및 제2 메모리 셀(304)을 포함할 수 있다. 메모리 셀(302, 304)은 유전체 물질(118) 상 또는 그 내에 배치된 도전성 물질(120) 상에 배치되어 그와 전기적으로 통신할 수 있다. 메모리 셀(302, 304)은 전극(306) 및 가변 저항 물질(310)의 볼륨을 포함할 수 있다. 가변 저항 물질(310)의 볼륨은 도전성 물질(120)로부터 전극(306)으로 연장할 수 있다. 가변 저항 물질(310)의 볼륨은 유전체 물질(114)의 볼륨에 의해 둘러싸일 수 있다. 전극(306)은 가변 저항 물질(310)의 볼륨 상에 부분적으로 배치되어 그와 전기적으로 통신할 수 있다. 가변 저항 물질(310)의 일부분(312)의 상태 또는 상을 변경하기 위하여, 비교적 높은 전압이 전극(306)과 도전성 물질(120) 사이에 제공되어 가변 저항 물질(310)을 통해 비교적 높은 전류를 유도할 수 있다.
일부의 실시예에서, 도전성 물질(120) 및 가변 저항 물질(310)의 볼륨은 교차 구성을 포함할 수 있다. 예를 들어, 도전성 물질(120)은 제1 방향으로 연장할 수 있고, 가변 저항 물질(310)의 볼륨은 제1 방향에 실질적으로 수직인 제2 방향으로 연장할 수 있다. 도전성 물질(120) 및 가변 저항 물질(310)의 볼륨은 2개의 물질의 교차점에 전기 콘택트를 형성할 수 있다. 이러한 메모리 셀의 예는 예를 들어 Liu 등의 미국 특허 출원 공개 2008/0014733 A1에 개시되어 있다.
메모리 장치(300)는 메모리 셀(302, 304)의 각각의 전극(306) 상에 배치된 비등각 유전체 물질(128)을 포함할 수 있다. 비등각 유전체 물질(128)은 제1 메모리 셀(302)의 전극(306)으로부터 제2 메모리 셀(304)의 전극(306)으로 연장할 수 있다.
메모리 장치(300)는 메모리 셀(302, 304) 사이에 배치된 캐비티(322)를 더 포함할 수 있다. 메모리 셀(302, 304)의 각각의 전극(306), 가변 저항 물질(310)의 볼륨을 둘러싸는 유전체 물질(114), 유전체 물질(118), 비등각 유전체 물질(128) 및, 일부의 실시예에서, 도전성 물질(120)은 메모리 셀(302, 304) 사이의 캐비티(322)를 바운드할 수 있다. 도 3에 도시된 바와 같이, 캐비티(322)는 도 1에 도시된 캐비티(122)와 유사할 수 있다. 캐비티(322)는 메모리 셀(302, 304)의 각각의 가변 저항 물질(310)의 볼륨과 전극(306) 사이에 연장하는 제1 치수(D31)를 가질 수 있다. 일부의 실시예에서, 캐비티(322)는 제1 치수(D31)보다 큰 제2 치수(D32)를 가질 수 있다. 예를 들어, 캐비티(322)는 가변 저항 물질(310)의 볼륨을 둘러싸는 유전체 물질(114)을 향하여 가변 저항 물질(310)의 볼륨의 근접 측면을 따라 연장할 수 있다. 일부의 실시예에서, 캐비티(322)는 메모리 셀(302, 304)의 각각의 도전성 물질(120) 사이에서 연장할 수 있다. 일부의 실시예에서, 캐비티(322)는 메모리 셀(302, 304)의 근접 단부를 향하여 메모리 셀(302, 304) 중의 하나의 말단 단부 상에 배치된 전극(306)으로부터 메모리 셀(302, 304)의 각각의 도전성 물질(120) 사이에서 연장하는 유전체 물질(118) 및 도전성 물질(120)로 연장할 수 있다.
일부의 실시예에서, 캐비티(322)는 실질적으로 둘러싸일 수 있다. 예를 들어, 전극(306), 가변 저항 물질(310)의 볼륨을 둘러싸는 유전체 물질(114), 유전체 물질(118), 비등각 유전체 물질(128) 및, 일부의 실시예에서, 캐비티(322)를 형성하는 도전성 물질(120)의 일부분이 캐비티(322)를 둘러쌀 수 있다. 일부의 실시예에서, 밀봉된 캐비티(322)는 진공을 포함하는 내부 공간을 포함할 수 있다.
도 4는 본 발명의 메모리 장치(400)의 또 다른 실시예의 개략 단면도이다. 메모리 장치(400)는 도 1, 2 및 3을 참조하여 예시하고 설명한 메모리 장치(100, 200, 및 300)와 각각 유사할 수 있고, 본 명세서에 상술한 바와 같이 제1 메모리 셀(302) 및 제2 메모리 셀(304)을 포함할 수 있다.
메모리 장치(400)는 메모리 셀(302, 304) 사이에 배치된 캐비티(422)를 더 포함할 수 있다. 메모리 셀(302, 304)의 각각의 전극(306), 비등각 유전체 물질(128) 및 유전체 물질(118)은 메모리 셀(302, 304) 사이에 배치된 캐비티(422)의 경계를 형성할 수 있다. 도 4에 도시된 바와 같이, 일부의 실시예에서, 캐비티(422)는 메모리 셀(302, 304) 사이에 연장하는 치수(D41)를 가질 수 있다. 일부의 실시예에서, 치수(D41)는 메모리 셀(302, 304) 사이에서 메모리 셀(302, 304)의 종축에 평행한 축을 따라 실질적으로 일정할 수 있다. 일부의 실시예에서, 캐비티(422)는 제1 메모리 셀(302)의 가변 저항 물질(310)의 볼륨을 둘러싸는 유전체 물질(118)로부터 제2 메모리 셀(304)의 가변 저항 물질(310)의 볼륨을 둘러싸는 유전체 물질(118)로 연장할 수 있다. 일부의 실시예에서, 캐비티(422)는 메모리 셀(302, 304)의 각각의 도전성 물질(120)을 둘러싸는 유전체 물질(118) 사이에서 연장할 수 있다. 일부의 실시예에서, 캐비티(422)는 메모리 셀(302, 304)의 근접 단부를 향하여 메모리 셀(302, 304)의 각각의 말단 단부 상에 배치되는 전극(306)으로부터 도전성 물질(120)에 근접한 유전체 물질(118)로 연장할 수 있다.
도 3을 참조하여 상술한 캐비티(322)와 유사하게, 캐비티(422)는 실질적으로 둘러싸일 수 있고, 일부의 실시예에서, 진공을 포함하는 내부 공간을 포함할 수 있다.
도 5a는 메모리 장치(500)의 또 다른 실시예의 개략 단면도이고, 도 5b는 섹션라인 5B-5B를 따라 취해진 도 5a의 메모리 장치(500)의 개략 단면도이다. 도 5a 및 5b를 참조하면, 메모리 장치(500)는 도 1, 2, 3, 4를 참조하여 예시하고 설명한 메모리 장치(100, 200, 300, 400)와 각각 유사할 수 있고, 제1 메모리 셀(502) 및 제2 메모리 셀(504)을 포함할 수 있다. 메모리 셀(502 504)의 각각은 제1 전극(506) 및 제2 전극(508)을 포함할 수 있다. 전극(506, 508)은 유전체 물질(518) 상 또는 그 내에 배치된 도전성 물질을 포함할 수 있다. 가변 저항 물질(510)의 볼륨은 제1 전극(506)으로부터 제2 전극(508)로 연장할 수 있다. 제1 전극(506) 및 제2 전극(508)은 유전체 물질(518)에 근접한 가변 저항 물질(510)의 측면 등의 가변 저항 물질(510)의 공통 측면 상에 배치될 수 있다. 가변 저항 물질(510)의 볼륨은 유전체 물질(516)에 의해 둘러싸일 수 있다. 가변 저항 물질(510)의 일부분(512)의 상태 또는 상을 변화시키기 위하여 제1 전극(506)과 제2 전극(508) 사이에 비교적 높은 전압을 제공하여 가변 저항 물질(510)을 통해 비교적 높은 전류를 유도할 수 있다.
도전성 물질(526)은 메모리 셀(502, 504)의 유전체 물질(516) 상에 배치될 수 있다. 예를 들어, 도전성 물질(526)에 의해 형성된 구조물은 전극(506, 508)의 각각에 근접한 2 이상의 개별 위치에서 유전체 물질(516) 상에 배치될 수 있다. 유전체 물질(514)은 또한 도전성 물질(526) 상에 배치되어 그에 의해 지지될 수 있다. 유전체 물질(514)은 전극(506, 508)의 각각에 근접하여 배치되는 도전성 물질(526) 사이에서 연장할 수 있다.
메모리 장치(500)는 메모리 셀(502, 504) 사이 및, 일부의 실시예에서, 메모리 셀(502, 504)의 각각의 전극(506, 508) 사이에 배치된 캐비티(522)를 포함할 수 있다. 전극(506, 508), 유전체 물질(516) 및 도전성 물질(526)은 캐비티(522)의 경계의 일부를 형성할 수 있다. 도 5b에 도시된 바와 같이, 캐비티(522)는 메모리 셀(502, 504)의 각각의 사이 및 유전체 물질(514)과 유전체 물질(518) 사이에서 연장할 수 있다. 캐비티(522)는 제1 메모리 셀(502)과 제2 메모리 셀(504) 사이에서 연장하는 치수(D51)를 가질 수 있다. 예를 들어, 캐비티(522)는 제1 메모리 셀(502)의 가변 저항 물질(510)의 볼륨을 둘러싸는 유전체 물질(516)로부터 제2 메모리 셀(504)의 가변 저항 물질(510)의 볼륨을 둘러싸는 유전체 물질(516)로 연장할 수 있다. 일부의 실시예에서, 캐비티(522)는 유전체 물질(514)로부터 유전체 물질(518)로 연장할 수 있다. 예를 들어, 캐비티(522)는 도전성 물질(526), 가변 저항 물질(510)의 볼륨을 둘러싸는 유전체 물질(516) 및 전극(506, 508)의 측면을 따라 연장할 수 있다. 일부의 실시예에서, 캐비티(522)는 도전성 물질(526) 및 전극(506, 508)과 접촉하지 않는 가변 저항 물질(510)의 볼륨을 둘러싸는 유전체 물질(516)의 전체 주변에 형성될 수 있다.
일부의 실시예에서, 캐비티(522)는 실질적으로 둘러싸일 수 있다. 예를 들어, 둘러싸인 캐비티(522)는 진공을 포함하는 내부 공간을 포함할 수 있다.
도 6은 도전성 타이다운(tie-down) 콘택트 형성부를 포함하는 메모리 셀을 나타내는 본 발명의 메모리 장치의 실시예의 개략 단면도이다. 도 6에 도시된 바와 같이, 도 1, 2, 3, 4, 5a에 도시된 메모리 셀(102, 104, 302, 304, 502, 504)과 각각 유사한 메모리 셀은 타이다운(630)을 포함하는 메모리 장치(600)를 형성할 수 있다. 타이다운(630)은 메모리 장치(600)를 통해 기판(예를 들어, 유전체 물질(118))으로부터 유전체 물질(118)에 대향하는 메모리 장치(600)의 표면(예를 들어, 도전성 물질(634))으로 연장할 수 있다. 예로서 제한되지 않지만, 메모리 셀(102, 103, 104, 105)은 도 2를 참조하여 설명한 것과 유사할 수 있다. 메모리 셀(102, 103, 104, 105)은 또한 메모리 셀(102, 103, 104, 105)의 각각의 위에 배치된 전기 콘택트(621)를 포함할 수 있다. 예를 들어, 전기 콘택트(621)는 메모리 셀(102, 103, 104, 105)의 각각의 제2 전극(108)의 위에 배치되어 그와 전기적으로 통신할 수 있다. 일부의 실시예에서, 전기 콘택트는, 메모리 셀(102, 103, 104, 105)의 각각의 제2 전극(108)의 위에 배치되어 그와 전기적으로 통신하는 도선성 라인 및 콘택트를 포함할 수 있다. 각각의 제2 전극(108)은 전기 콘택트(621)에 의해 도전성 라인, 추가의 메모리 셀 등과 전기적으로 통신할 수 있다. 타이다운(630)은 도전성 물질(120)과 유사하게 유전체(118)를 통해 연장할 수 있고, 또한 도전성 라인, 추가의 메모리 셀 등과 전기적으로 통신할 수 있다.
추가의 유전체 물질(628)은 메모리 셀(102, 103, 104 105)의 각각의 제2 전극(108) 위에 놓인 패시베이션 물질(216) 상에 형성될 수 있다. 예를 들어, 추가의 유전체 물질(628)은 비등각 유전체 물질을 포함할 수 있다. 도 6에 도시된 바와 같이, 추가의 유전체 물질(628)은 패시베이션 물질(216) 상에 배치될 수 있고, 메모리 셀(102, 103, 104, 105) 사이에 배치된 캐비티(222)를 채우지 않으면서 타이다운(630)을 둘러싸는 에어리어를 채울 수 있다. 일부의 실시예에서, 추가의 유전체 물질(628)은 또한 추가의 유전체 물질(628)의 비등각 유전체 물질부 상에 배치된 등각 유전체 물질부를 포함하여 타이다운(630)을 둘러싸는 에어리어를 채울 수 있다.
도 1, 2, 3, 4, 5a, 6에 도시된 메모리 장치(100, 200, 300, 400, 500, 600) 등의 본 발명에 따른 메모리 장치의 실시예를 형성하는 다양한 방법이 이하에 기재된다. 설명을 용이하게 하기 위하여, 방법은 1개 또는 2개의 메모리 셀(예를 들어, 메모리 셀(102 및 104))을 참조하여 설명한다. 그러나, 특히, 복수의 메모리 셀이 실질적으로 동시에 형성될 수 있고, 메모리 셀은 하나 또는 복수의 메모리 장치의 메모리 셀을 포함할 수 있다.
이하에서 설명하는 실시예의 각각에서, 메모리 장치를 형성하는 물질은 그 위에 형성, 성장 또는 제공될 수 있다. 다양한 물질은 예를 들어 집적 회로 제조 기술에 공지된 퇴적 기술(예를 들어, 화학 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자층 퇴적(ALD), 스퍼터링, 열적 증발 또는 도금) 및 패터닝 기술(예를 들어, 마스킹 및 에칭)을 이용하여 형성될 수 있다. 유전체 물질은 산화물 또는 실리콘 질화물을 포함하고, 화학 기상 퇴적, TEOS(decomposing tetraethyl orthosilicate), 또는 집적 회로 제조 기술에 공지된 임의의 다른 프로세스에 의해 형성될 수 있다.
또한, 물질 또는 그 일부는 예를 들어, 화학적 기계적 연마(CMP) 프로세스, 에칭 프로세스, 리프트 오프(lift-off) 프로세스 또는 그 조합을 이용하여 제거될 수 있다. 에칭 프로세스는 예를 들어 마스크 및 이방성 반응 이온(즉, 플라즈마) 에칭 프로세스를 이용하여 물질의 일부를 제거하는 것 및 마스크 및 등방성 습식 화학적 에칭 프로세스를 이용하여 물질을 제거하는 것을 포함할 수 있다. 반응 이온을 생성하는데 사용되는 가스의 특정 성분, 화학적 에칭액의 특정한 성분 및 에칭 프로세스의 동작 파라미터는 마스크의 성분, 에칭될 물질 및 주변 물질에 기초하여 선택될 수 있다.
예를 들어 도 1에 도시된 메모리 장치(100)를 형성하는데 사용될 수 있는 방법의 실시예는 도 7a 및 7b를 참조하여 설명한다. 도 7a를 참조하면, 메모리 셀(102, 104)은 유전체 물질(118) 상 또는 그 내에 형성된 도전성 물질(120) 상에 형성되어 그와 전기적으로 통신할 수 있다. 메모리 셀(102, 104)은 제1 전극(106) 제2 전극(108) 및 제1 전극(106)과 제2 전극(108) 사이에 배치된 가변 저항 물질(110)의 볼륨을 포함할 수 있다. 제1 전극(106)은 도전성 물질(120) 상에 형성되어 도전성 물질로부터 가변 저항 물질(110)의 볼륨으로 연장할 수 있다. 유전체 물질(114)은 도전성 물질(120) 상에 형성되어 제1 전극(106)을 둘러쌀 수 있다. 추가의 유전체 물질(118)(예를 들어, 산화물 물질)은 유전체 물질(114) 및 도전성 물질(120)을 둘러쌀 수 있다. 가변 저항 물질(110)의 볼륨은 제1 전극(106) 및 제1 전극(106)을 둘러싸는 유전체 물질(114) 상에 형성될 수 있다. 제2 전극(108)은 가변 저항 물질(110)의 볼륨 상에 형성되어 그와 전기적으로 통신할 수 있다.
도 7a에 도시된 바와 같이, 제2 전극(108) 및 가변 저항 물질(110)의 볼륨의 일부가 제거될 수 있다. 예를 들어, 제2 전극(108) 및 가변 저항 물질(110)의 볼륨의 일부가 제거되어 라인 스트라이프 구조물을 형성할 수 있다(즉, 제2 전극(108) 및 가변 저항 물질(110)의 볼륨은 2개 이상의 메모리 셀(102, 104) 사이에 연장할 수 있다). 대안으로, 제2 전극(108) 및 가변 저항 물질(110)의 볼륨의 일부가 제거되어 메사(mesa) 구조물을 형성할 수 있다(즉, 제2 전극(108) 및 가변 저항 물질(110)의 볼륨의 일부가 제거되어 메모리 셀(102, 104)의 각각의 상부에 개별 구조물을 형성할 수 있다). 제2 전극(108) 및 가변 저항 물질(110)의 볼륨의 일부는 예를 들어 포토리소그래피 패터닝 및 에칭 등의 프로세스에 의해 제거될 수 있다. 예로서 제한되지 않지만, 일부는 마스크를 패터닝하여 제2 전극(108) 및 가변 저항 물질(110)의 볼륨의 일부를 제거하기를 원하는 위치에서 애퍼처를 형성함으로써 형성될 수 있다. 제2 전극(108) 및 가변 저항 물질(110)의 볼륨은 예를 들어 이방성 반응 이온 에칭 프로세스를 이용하여 마스크 내의 애퍼처를 통해 에칭되어 하부의 유전체 물질(118)을 노출시킬 수 있다.
도 7b에 도시된 바와 같이, 유전체 물질(118)의 일부가 또한 마스크 및 에칭 프로세스를 이용하여 제거되어 캐비티(122)를 형성할 수 있다. 예로서 제한되지 않지만, 등방성 습십 화학적 에칭 프로세스가 유전체 물질(118)의 일부를 제거하는데 사용될 수 있다. 일부의 실시예에서, 유전체 물질(118)은 산화물 물질(예를 들어, SiO2)을 포함할 수 있고, 유전체 물질(114)은 질화물 물질(예를 들어, Si3N4)을 포함할 수 있다. 도 7b에 도시된 바와 같이, 산화물 물질에 대하여 선택성을 갖는 에칭액(즉, 다른 물질의 제거 레이트와 비교하여 더 빠른 레이트로 산화물 물질을 제거하도록 구성되는 특정한 조성을 갖는 에칭액)이, 산화물을 제거하고 유전체 물질(114) 및, 일부의 실시예에서, 도전성 물질(120)의 일부를 노출하는데 사용될 수 있다. 예를 들어, 에칭액은 메모리 셀(102, 104)의 단부에 근접한 방향으로 산화물 물질의 약 80 나노미터를 에칭하기 위하여 대략 8분 동안 남아 있을 수 있다. 추가의 실시예에서, 캐비티(122)는 별도의 이방성 반응 이온 에칭 프로세스 후에 등방성 습식 화학적 에칭 프로세스를 사용하는 것 대신에 단일 등방성 습식 화학적 에칭 프로세스를 사용하여 형성될 수 있다. 일부의 실시예에서, 유전체 물질(118)이 에칭되어 캐비티(122)가 메모리 셀(102, 104)의 각각의 제2 전극(108)의 말단 단부로부터 도전성 물질(120)의 말단 단부로 연장하도록 할 수 있다.
도 1을 다시 참조하면, 유전체 물질(118)을 에칭한 후에, 제1 전극(106), 제2 전극(108) 및 가변 저항 물질(110)의 볼륨을 둘러싸는 유전체 물질(114)의 노출된 부분 상에 (예를 들어, CVD 또는 ALD 프로세스에 의해) 패시베이션 물질(116)을 형성할 수 있다. 비등각 유전체 물질(128)(즉, 산화물 물질)은 메모리 셀(102, 104)의 제2 전극(108) 상에 놓인 패시베이션 물질(116) 상에 (예를 들어, CVD 또는 PVD 프로세스에 의해) 형성되어 그 패시베이션 물질 사이에서 연장할 수 있다. 상술한 바와 같이, 비등각 유전체 물질(128)은 나쁜 스텝 커버리지를 갖는 경향이 있는 물질로서 비등각일 수 있다(예를 들어, 물질은 선형 또는 평면 방식으로 형성되지만 오목부 또는 캐비티를 채우거나 퇴적하지 않는 경향이 있다). 본 기술에 숙련된자에 의해 인식되는 바와 같이, "스텝 커버리지"는 비아 또는 캐비티 등의 갭 상의 퇴적의 맥락에서 측벽 커버리지에 대한 필드 커버리지의 비로서 정의된다. 예를 들어, 비등각 유전체 물질(128)이 메모리 셀(102, 104)의 제2 전극(108) 상에 형성됨에 따라, 비등각 유전체 물질(128)은 캐비티(122)의 일부를 가로질러 제1 메모리 셀(102)의 제2 전극(108)로부터 제2 메모리 셀(104)의 제2 전극(108)로 연장할 수 있다. 다르게 말하면, 비등각 유전체 물질(128)은 제1 메모리 셀(102)의 제2 전극(108)과 제2 메모리 셀(104)의 제2 전극(108) 사이의 갭 내에서 캐비티(122)의 일부 상에 연장하고 캐비티(122)를 채우지 않는 경향이 있다. 도 1을 참조하여 도시하고 설명한 실시예는 2개의 메모리 셀(102, 104) 사이에 형성된 캐비티(122) 상에 비등각 유전체 물질(128)을 형성하는 것을 도시하지만, 비등각 유전체 물질(128)은 메모리 셀 어레이에 걸쳐 형성된 복수의 캐비티 또는 캐비티(122)를 커버하는 메모리 셀의 어레이 상에 형성될 수 있다는 것에 유의한다.
비등각 유전체 물질(128)은 캐비티(122)를 밀봉하고, 일부의 실시예에서, 캐비티(122) 내에 진공을 형성할 수 있다. 예를 들어, 메모리 셀(100)은 실질적인 진공 환경에서 형성될 수 있다. 일부의 실시예에서, 비등각 유전체 물질(128)은 비교적 낮은 압력(예를 들어, 100 밀리토르 미만)에서 메모리 셀(102, 104) 상에 형성될 수 있다. 비등각 유전체 물질(128)은 캐비티(122) 및 캐비티(122) 내에 포함된 진공 공간을 밀봉하여, 캐비티(122) 내에 진공을 형성할 수 있다.
예를 들어 도 2에 도시된 메모리 장치(200)를 형성하는데 사용될 수 있는 방법의 실시예는 도 8a 및 8b를 참조하여 설명한다. 메모리 장치(200)는 도 1, 7a, 7b를 참조하여 상술한 메모리 장치(100)와 유사한 프로세스에 의해 형성될 수 있고, 본 명세서에 상술한 바와 같이 제1 메모리 셀(102) 및 제2 메모리 셀(104)을 포함할 수 있다. 도 8a를 참조하면, 가변 저항 물질(110)의 볼륨은 제1 전극(106) 및 유전체 물질(118) 상에 형성될 수 있고 메모리 셀(102, 104)의 각각의 제1 전극(106) 사이에서 연장할 수 있다. 제2 전극(108)은 가변 저항 물질(110)의 볼륨 상에 형성되어 전기적으로 통신할 수 있다.
도 8b에 도시된 바와 같이 도 7a에 도시된 메모리 장치(100)와 유사하게, 제2 전극(108), 가변 저항 물질(110)이 볼륨 및 유전체 물질(118)의 일부가 패턴 및 에칭 프로세스에 의해 제거되어 메모리 셀(102, 104) 및 캐비티(222)를 형성할 수 있다. 예를 들어, 이방성 반응 이온 에칭 프로세스가 제2 전극(108), 가변 저항 물질(110)의 볼륨 및 유전체 물질(118)의 일부를 에칭하는데 사용될 수 있다. 일부의 실시예에서, 제2 전극(108), 가변 저항 물질(110)의 볼륨 및 유전체 물질(118)의 일부는 단일 에칭 프로세스 단계에서 제거될 수 있다. 일부의 실시예에서, 유전체 물질(118)이 에칭되어 캐비티(222)는 메모리 셀(102, 104)의 근접 단부를 향하여 메모리 셀(102, 104)의 각각의 제2 전극(108)의 말단 단부로부터 도전성 물질(120)의 말단 단부에 근접한 깊이까지 연장하도록 할 수 있다.
도 2를 다시 참조하면, 제2 전극(108), 가변 저항 물질(110)의 볼륨 및 유전체 물질(118)을 에칭한 후에, 제2 전극(108), 유전체 물질(118) 및 가변 저항 물질(110)의 볼륨의 노출된 부분 상에 (예를 들어, CVD 또는 ALD 프로세스에 의해) 패시베이션 물질(216)을 형성할 수 있다. 비등각 유전체 물질(128)(즉, 산화물 물질)은 메모리 셀(102, 104)의 각각의 제2 전극(108) 상에 놓인 패시베이션 물질(216) 상에 (예를 들어, CVD 또는 PVD 프로세스에 의해) 형성되어 그 패시베이션 물질 사이에서 연장할 수 있다. 비등각 유전체 물질(128)은 캐비티(222)를 밀봉할 수 있고, 일부의 실시예에서, 캐비티(222) 내에 진공을 형성할 수 있다.
예를 들어 도 3에 도시된 메모리 장치(300)를 형성하는데 사용될 수 있는 방법의 실시예는 도 9a 및 9b를 참조하여 설명한다. 도 9a를 참조하면, 메모리 셀(302, 304)은 유전체 물질(118)(예를 들어, 산화물 물질) 상 또는 그 내에 형성된 도전성 물질(120) 상에 형성되어 그것과 전기적으로 통신할 수 있다. 메모리 셀(302, 304)은 전극(306) 및 가변 저항 물질(310)의 볼륨을 포함할 수 있다. 가변 저항 물질(310)의 볼륨은 도전성 물질(120) 상에 형성되고 도전성 물질로부터 전극(306)으로 연장할 수 있다. 유전체 물질(114)은 도전성 물질(120) 상에 형성될 수 있고 전극(306)을 둘러쌀 수 있다. 추가적인 유전체 물질(118)이 유전체 물질(114) 및 도전성 물질(120)을 둘러쌀 수 있다. 전극(306)은 가변 저항 물질(310)의 볼륨, 유전체 물질(118) 및 유전체 물질(114) 상에 형성될 수 있다. 전극(306)은 가변 저항 물질(310)의 볼륨과 전기적으로 통신할 수 있다.
도 9a에 도시된 바와 같이 도 7a에 도시된 메모리 장치(100)와 유사하게, 전극(306)의 일부가 (예를 들어 포토리소그래피 패터닝 및 에칭 프로세스에 의해) 제거될 수 있다. 예를 들어, 전극(306)이 에칭되어 하부의 유전체 물질(118)을 노출할 수 있다.
도 9b에 도시된 바와 같이, 유전체 물질(118)의 일부는 또한 마스크 및 에칭 프로스세를 이용하여 제거되어 캐비티(322)를 형성할 수 있다. 예로서 제한되지 않지만, 등방성 습식 화학적 에칭 프로세스가 유전체 물질(118)의 일부를 제거하는데 사용될 수 있다. 일부의 실시예에서, 유전체 물질(118)은 산화물 물질(예를 들어, SiO2)을 포함할 수 있고, 유전체 물질(114)은 질화물 물질(예를 들어, Si3N4)을 포함할 수 있다. 도 9b에 도시된 바와 같이, 산화물 물질에 대하여 선택성을 갖는 에칭액이, 산화물을 제거하고 유전체 물질(114) 및, 일부의 실시예에서, 도전성 물질(120)의 일부를 노출하는데 사용될 수 있다. 추가의 실시예에서, 전극(306)의 일부가 제거될 수 있고 캐비티(322)가 별도의 에칭 프로세싱 대신에 단일 등방성 습식 화학적 에칭 프로세스를 사용하여 형성될 수 있다. 일부의 실시예에서, 유전체 물질(118)이 에칭되어 캐비티(322)가 메모리 셀(302, 304)의 각각의 전극(306)의 말단 단부로부터 도전성 물질(120)의 말단 단부로 연장하도록 할 수 있다.
도 3을 다시 참조하면, 유전체 물질(118)을 에칭한 후에, 비등각 유전체 물체(128)(예를 들어, 산화물 물질)이 메모리 셀(302, 304)의 각각의 전극(306) 상에 (예를 들어, CVD 또는 PVD 프로세스에 의해) 형성되어 그 사이에서 연장할 수 있다. 비등각 유전체 물질(128)은 캐비티(322)를 밀봉할 수 있고, 일부의 실시예에서, 캐비티(322) 내에 진공을 형성할 수 있다.
예를 들어 도 4에 도시된 메모리 장치(400)를 형성하는데 사용될 수 있는 방법의 실시예는 도 10a 및 10b를 참조하여 설명한다. 메모리 장치(400)는 도 3, 9a, 9b를 참조하여 설명한 메모리 장치(300)과 유사한 프로세스에 의해 형성될 수 있고, 본 명세서에 상술한 바와 같이 제1 메모리 셀(302) 및 제2 메모리 셀(304)을 포함할 수 있다. 도 10a에 도시된 바와 같이 도 7a에 도시된 메모리 장치(100)와 유사하게, 전극(306)의 일부가 (예를 들어, 포토리소그래피 패터닝 및 에칭 프로세스에 의해) 제거될 수 있다. 예를 들어 전극(306)이 에칭되어 하부의 유전체 물질(118)을 노출시킬 수 있다.
도 10b에 도시된 바와 같이, 유전체 물질(118)의 일부가 패턴 및 에칭 프로세스에 의해 제거되어 캐비티(422)를 형성할 수 있다. 예를 들어, 이방성 이온 에칭 프로세스가 유전체 물질(118)의 일부를 에칭하는데 사용될 수 있다. 일부의 실시예에서, 전극(306) 및 유전체 물질(118)의 일부가 단일 에칭 프로세스 단계에서 제거될 수 있다. 일부의 실시예에서 유전체 물질(118)이 에칭되어 캐비티(422)가 메모리 셀(302, 304)의 근접 단부를 향하여 메모리 셀(302, 304)의 각각의 전극(306)의 말단 단부로부터 도전성 물질(120)의 말단 단부에 근접한 깊이까지 연장하도록 할 수 있다.
도 4를 다시 참조하면, 전극(306) 및 유전체 물질(118)을 에칭한 후에, 비등각 유전체 물질(128)(예를 들어, 산화물 물질)이 메모리 셀(302, 304)의 각각의 전극(306) 상에 (예를 들어, CVD 또는 PVD 프로세스에 의해) 형성되어 그 사이에 연장할 수 있다. 비등각 유전체 물질(128)은 캐비티(422)를 밀봉할 수 있고, 일부의 실시예에서, 캐비티(422) 내에 진공을 형성할 수 있다.
도 5a 및 5b에 도시된 메모리 장치(500)를 형성하는데 사용될 수 있는 방법의 실시예가 도 11a 및 11b을 참조하여 설명된다. 도 11a를 참조하면, 메모리 장치(500)의 각각의 메모리 셀(예를 들어, 메모리 셀(502))은 유전체 물질(518)(예를 들어, 질화물 물질) 내에 형성된 제1 전극(506) 및 제2 전극(508)을 각각 포함할 수 있다. 제2 유전체 물질(519A)(예를 들어, 산화물 물질)이 전극(506, 508) 주변에 형성될 수 있다. 제3 유전체 물질(516A)(예를 들어, 질화물 물질)이 전극(506, 508) 주변에 형성될 수 있고, 전극(506, 508)의 말단 단부와 실질적으로 동일 평면에 있을 수 있다. 일부의 실시예에서, 제3 유전체 물질(516A)의 일부가 전극(506, 508) 주변에 형성된 후에 예를 들어, 화학적 기계적 연마(CMP) 프로세스, 선택적 에칭 프로세스 또는 리프트 오프 프로세스를 이용하여 제거되어 전극(506, 508)의 말단 단부를 노출시킬 수 있다. 가변 저항 물질(510)의 볼륨은 유전체 물질(516A) 상에 형성될 수 있고, 제1 전극(506)으로부터 제2 전극(508)로 연장할 수 있다. 제4 유전체 물질(516B)이 가변 저항 물질(510)의 볼륨 상에 형성될 수 있다. 일부의 실시예에서, 제3 및 제4 유전체 물질(516A, 516B)은 유사한 물질(예를 들어, 질화물 물질)을 포함하고 가변 저항 물질(510)의 볼륨을 부분적으로 둘러싸는 유전체 물질(516)을 형성할 수 있다.
도 11b를 참조하면, 유전체 물질(516) 및 가변 저항 물질(510)의 볼륨의 일부가 (예를 들어, 포토리소그래피 패터닝 및 에칭 프로세스에 의해) 제거될 수 있다. 예를 들어, 유전체 물질(516) 및 가변 저항 물질(510)의 볼륨이 에칭되어 전극(506, 508)의 일부 및 하부의 제2 유전체 물질(519A)의 일부를 노출시킬 수 있다. 유전체 물질(516) 및 가변 저항 물질(510)의 볼륨이 제거되어 라인 스트라이프 구조물을 형성할 수 있다(즉, 도 5b에 도시된 바와 같이, 유전체 물질(516) 및 가변 저항 물질(510)의 볼륨이 전극(506, 508) 사이에서 연장할 수 있다).
추가의 유전체 물질(예를 들어, 유전체 물질(516)과 실질적으로 유사한 질화물 물질)이 유전체 물질(516), 전극(506, 508), 가변 저항 물질(510)의 볼륨 및 제2 유전체 물질(519A) 상에 형성되어 이전의 에칭 프로세스에 의해 형성된 가변 저항 물질(510)의 볼륨의 노출 단부를 커버할 수 있다. 유전체 물질(516)의 일부는 (예를 들어, 스페이서 에칭 프로세스에 의해) 제거되어 도 11c에 도시된 라인 스트라이프 구조물을 형성할 수 있고, 라인 스트라이프 구조물은 유전체 물질(516)에 의해 둘러싸인 가변 저항 물질(510)의 볼륨을 포함한다.
도 11d에 도시된 바와 같이, 추가의 유전체 물질(519B)(예를 들어, 제2 유전체 물질(519A)과 실질적으로 유사한 산화물 물질)이 유전체 물질(516), 유전체 물질(519A) 및 전극(506, 508) 상에 형성될 수 있다. 일부의 실시예에서, 제2 유전체 물질(519A, 519B)은 유사한 물질(예를 들어, 산화물 물질)을 포함할 수 있고, 유전체 물질(519)을 형성할 수 있다. 유전체 물질(519)을 형성한 후에, 유전체 물질(519)의 일부가 제거될 수 있고, 예를 들어, 유전체 물질(516)이 화학적 기계적 연마(CMP)를 이용하여 평탄화될 수 있다. 유전체 물질(514)(예를 들어, 질화물 물질)이 유전체 물질(516) 상에 형성될 수 있다. 도전성 물질(526)이 메모리 셀(502)의 유전체 물질(516) 상에 형성될 수 있고 유전체 물질(514) 및 유전체 물질(519)을 통해 연장할 수 있다. 예를 들어, 유전체 물질(519, 528)의 일부가 (예를 들어, 패터닝 및 에칭 프로세스에 의해) 제거될 수 있고, 도전성 물질(526)이 형성되어 유전체 물질(516)로부터 메모리 셀(502)의 말단 단부(예를 들어, 유전체 물질(514)의 말단 측면)로 연장할 수 있다.
도 5a 및 5b를 다시 참조하면, 유전체 물질(519)의 일부는 예를 들어 패턴 및 에칭 프로세스에 의해 제거되어 캐비티(522)를 형성할 수 있다. 일부의 실시예에서, 전체 유전체 물질(519)이 제거될 수 있다. 예를 들어, 유전체 물질(514) 내에 작은 개구를 형성하여 유전체 물질(519)를 등방성 습식 화학적 에칭 프로세스에 노출시킴으로써 등방성 습식 화학적 에칭 프로세스가 유전체 물질(519)의 일부를 제거하는데 사용될 수 있다. 유전체 물질(519)이 제거된 후에, 도전성 물질(526) 상에 형성된 유전체 물질(514)이 도전성 물질(526)에 의해 지지될 수 있다. 유전체 물질(519)의 제거에 의해 형성된 캐비티(522)는 진공을 형성할 수 있고, 메모리 셀(502, 504) 사이 및, 일부의 실시예에서, 메모리 셀(502, 504)의 각각의 전극(506, 508) 사이에서 연장될 수 있다.
도 6을 다시 참조하면, 일부의 실시예에서, 도 1, 2, 3, 4 및 5a의 각각에 도시된 메모리 셀(102, 104, 302, 304, 및 502)과 유사한 메모리 셀은 타이다운(630)을 포함하는 메모리 장치(600)를 형성할 수 있다. 메모리 셀(102, 103, 104, 105)은 상술한 방법과 유사한 방식으로 형성될 수 있다. 메모리 셀(102, 103, 104, 105)은 또한 메모리 셀(102, 103, 104, 105)의 각각의 위에 형성된 전기 콘택트(621)를 포함할 수 있다. 예를 들어, 전기 콘택트(621)는 메모리 셀(102, 103, 104, 105)의 각각의 제2 전극(108) 상에 형성되어 전기적으로 통신할 수 있다. 추가의 유전체 물질(628)이 메모리 셀(102, 103, 104, 105)의 각각의 제2 전극(108)의 위에 놓인 패시베이션 물질(216) 상에 형성될 수 있다. 일부의 실시예에서, 추가의 유전체 물질(628)은 비등각 유전체 물질을 포함할 수 있다. 유전체 물질(628)의 비등각 부분은 메모리 셀(102, 103, 104, 105) 사이에 배치된 캐비티(222)를 채우지 않으면서 타이다운(630)을 둘러싸는 에어리어를 채울 수 있다. 일부의 실시예에서, 유전체 물질(628)은 비등각 부분 및 유전체 물질을 포함할 수 있다. 비등각 부분은 메모리 셀(102, 103, 104, 105)에 근접하여 형성되어 캐비티(222)를 채우지 않으면서 캐비티(222)의 말단부를 밀봉할 수 있다. 유전체 물질은 추가의 유전체 물질(628)의 비등각 부분 및 패시베이션 물질(216) 상에 형성되어 타이다운(630)을 둘러싸는 에어리어를 채우고 유전체 물질(628)을 형성할 수 있다.
도 1 내지 6에 도시된 것과 같은 메모리 장치는 본 발명의 전자 시스템의 실시예에 사용될 수 있다. 예를 들어, 도 12는 본 발명에 따른 예시적인 전자 시스템(700)의 블록도이다. 전자 시스템(700)은 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 컴포넌트, 서버 또는 다른 네트워킹 하드웨어 컴포넌트, 셀룰러 폰, 디지털 카메라, PDA(personal digital assistant), 휴대용 미디어(예를 들어, 음악) 플레이어 등을 포함할 수 있다. 전자 시스템(700)은 도 1 내지 6에 도시된 메모리 장치(100, 200, 300, 400, 500 및 600)의 실시예 중의 하나 등의 본 발명의 적어도 하나의 메모리 장치를 포함한다. 전자 시스템(700)은 적어도 하나의 전자 신호 프로세서 장치(702)(종종 마이크로프로세서라 함)를 더 포함할 수 있다. 전자 시스템(700)은 선택적으로, 예를 들어, 마우스, 다른 포인팅 장치, 키보드, 키패드, 버튼 또는 제어 패널 등의, 사용자에 의해 전자 시스템(700)에 정보를 입력하기 위한 하나 이상의 입력 장치(704)를 더 포함할 수 있다. 전자 시스템(700)은, 예를 들어, 모니터, 디스플레이, 프린터, 스피커 등의, 사용자에게 정보(예를 들어, 시각 또는 오디오 출력)을 출력하기 위한 하나 이상의 출력 장치(706)를 더 포함할 수 있다. 하나 이상의 입력 장치(704) 및 출력 장치(706)는 메모리 장치(100, 200, 300, 400, 500 및 600) 중의 적어도 하나 및 전자 신호 프로세서 장치(702)와 전기적으로 통신할 수 있다.
상술한 설명에서, 본 발명의 일부의 실시예는 메모리 셀 사이에서 연장하는 캐비티를 포함하는 메모리 셀을 갖는 메모리 장치를 포함한다. 일부의 실시예에서, 메모리 장치는 2개의 전극 사이에 배치된 가변 저항 물질의 볼륨을 포함할 수 있다. 메모리 셀의 일부 및 그 메모리 셀 상에 형성된 패시베이션 물질은 2개의 메모리 셀 사이에서 연장하는 캐비티를 부분적으로 형성할 수 있다. 추가적인 실시예에서, 본 발명은 하나 이상의 그러한 메모리 장치를 포함하는 전자 시스템을 포함한다. 하나 이상의 그러한 메모리 장치는 전자 신호 프로세서와 전기적으로 통신할 수 있다. 다른 실시예에서 본 발명은 이러한 메모리 장치를 형성하는 방법을 포함한다. 이러한 방법은 메모리 장치 내의 메모리 셀 사이에 배치된 선택된 양의 유전체 물질을 제거하여 캐비티를 형성하는 것을 포함할 수 있다.
본 발명의 실시예는 메모리 장치에서 사용하기 위한 향상된 격리의 메모리 셀을 포함하는 메모리 셀 구조물을 형성하는데 특히 유용할 수 있다. 특히, 메모리 셀 사이에 형성된 진공 캐비티에 의해 향상된 격리의 메모리 셀을 제공하는 것은 메모리 셀의 향상된 열적 격리를 허용할 수 있다. 메모리 장치, 특히, 상변화 메모리 셀을 포함하는 메모리 장치는 높은 온도 변화를 겪으면 메모리 셀의 상태를 변경할 수 있다. 상변화 물질에 인가된 전압은 하나의 메모리 셀로부터 인접 메모리 셀로 흐를 수 있고 하나의 메모리 셀에 생성된 열이 인접하는 메모리 셀로 또한 흐를 수 있다. 이러한 셀 사이의 열적 및 전기적 크로스토크(crosstalk)는 메모리 셀의 상태에 의도치 않은 변화를 일으킬 수 있다. 추가적으로, 고온 변화 중에 메모리 셀 구조물의 열적 팽창 및 수축에 의해 유발된 힘은 구조물에 스트레스를 유도할 수 있다. 메모리 셀 사이에 진공 캐비티를 제공하는 것은 셀 사이의 열적 및 전기적 크로스토크의 감소를 허용할 수 있고 메모리 셀 내의 의도치 않은 상태 변화 및 원치 않는 데이터 손실을 감소시킬 수 있다. 또한, 메모리 셀 사이에 캐비티를 제공하는 것은 셀이 자유롭게 팽창 및 완화하도록 허용할 수 있어, 열 팽창 및 수축에 의해 유발된 스트레스를 감소시키고 셀의 구조적 무결성을 향상시킬 수 있다.
본 발명의 추가의 비제한적인 실시예가 이하에 기재된다.
실시예 1: 기판 상의 적어도 제1 메모리 셀 및 제2 메모리 셀 - 각각의 메모리 셀은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 가변 저항 물질의 볼륨을 포함함 -;
상기 적어도 제1 메모리 셀 및 제2 메모리 셀 사이에 배치된 캐비티;
상기 기판에 대향하는 그 측면 상에 상기 적어도 제1 메모리 셀 및 제2 메모리 셀 상으로 및 그 사이에 연장하고, 적어도 부분적으로 상기 캐비티의 경계를 정의하는 유전체 물질
을 포함하는 메모리 장치.
실시예 2: 실시예 1에 있어서, 상기 유전체 물질은 비등각(non-conformal) 유전체 물질을 포함하는 메모리 장치.
실시예 3: 실시예 2에 있어서, 상기 적어도 제1 메모리 셀 및 제2 메모리 셀의 각각의 가변 저항 물질의 볼륨의 적어도 일부 상에 패시베이션 물질을 더 포함하고, 상기 패시베이션 물질은 부분적으로 상기 캐비티의 경계를 정의하는 메모리 장치.
실시예 4: 실시예 3에 있어서, 상기 비등각 유전체 물질은 상기 패시베이션 물질의 일부 상에 배치되는 메모리 장치.
실시예 5: 실시예 3에 있어서, 상기 캐비티는 상기 적어도 제1 메모리 셀의 가변 저항 물질의 볼륨의 적어도 일부 상의 상기 패시베이션 물질의 일부로부터 상기 제2 메모리 셀의 가변 저항 물질의 볼륨의 적어도 일부 상에 형성된 상기 패시베이션 물질의 일부로 연장하는 메모리 장치.
실시예 6: 실시예 2에 있어서, 상기 적어도 제1 메모리 셀의 일부, 상기 제2 메모리 셀의 일부 및 상기 비등각 유전체 물질의 일부는 적어도 부분적으로 상기 캐비티를 둘러싸는 메모리 장치.
실시예 7: 실시예 6에 있어서, 상기 둘러싸인 캐비티는 진공을 포함하는 메모리 장치.
실시예 8: 실시예 1에 있어서, 상기 제1 전극 및 상기 제2 전극은 각각 도전성 물질의 개별 볼륨을 포함하는 메모리 장치.
실시예 9: 실시예 1에 있어서, 상기 가변 저항 물질의 볼륨은 상변화 물질을 포함하는 메모리 장치.
실시예 10: 실시예 1에 있어서, 상기 적어도 제1 메모리 셀 및 제2 메모리 셀의 각각의 가변 저항 물질의 볼륨의 일부를 둘러싸는 제2 유전체 물질을 더 포함하는 메모리 장치.
실시예 11: 실시예 10에 있어서, 상기 캐비티는 상기 적어도 제1 메모리 셀의 가변 저항 물질의 볼륨의 일부를 둘러싸는 제2 유전체 물질로부터 상기 제2 메모리 셀의 가변 저항 물질의 볼륨의 일부를 둘러싸는 제2 유전체 물질로 연장하는 메모리 장치.
실시예 12: 실시예 10에 있어서, 상기 적어도 제1 메모리 셀 및 제2 메모리 셀의 각각의 제1 전극 및 제2 전극은 상기 기판에 근접한 가변 저항 물질의 볼륨 측면 상에 배치되는 메모리 장치.
실시예 13: 실시예 12에 있어서, 상기 적어도 제1 메모리 셀 및 제2 메모리 셀의 각각은,
상기 기판에 대향하는 가변 저항 물질의 볼륨의 측면 상의 상기 제2 유전체 물질 상에 배치된 적어도 2개의 개별 도전성 물질 구조물; 및
상기 적어도 2개의 개별 도전성 물질 구조물 상에 배치되고 그 사이에서 연장하는 제3 유전체 물질을 포함하는 메모리 장치.
실시예 14: 제1 메모리 셀의 가변 저항 물질의 볼륨과 제2 메모리 셀의 가변 저항 물질의 볼륨 사이에 배치된 진공 캐비티; 및
상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각각의 단부 상으로 및 그 사이에 연장하는 비등각 유전체 물질
을 포함하고,
상기 진공 캐비티는 적어도 부분적으로 상기 비등각 유전체 물질에 의해 바운드되는 메모리 장치.
실시예 15: 실시예 14에 있어서, 상기 진공 캐비티의 제1 부분은 제1 메모리 셀의 가변 저항 물질의 볼륨과 상기 제2 메모리 셀의 가변 저항 물질의 볼륨 사이에 직접 배치되고, 상기 진공 캐비티의 제2 부분은 상기 제1 메모리 셀의 전극과 상기 제2 메모리 셀의 전극 사이에 직접 배치되는 메모리 장치.
실시예 16: 기판;
복수의 메모리 셀 - 상기 복수의 메모리 셀 중의 적어도 2개의 인접하는 메모리 셀은 상기 기판 상에 배치된 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 가변 저항 물질의 볼륨을 각각 포함함 -;
상기 적어도 2개의 인접하는 메모리 셀의 각각의 말단부 상으로 및 그 사이에 연장하는 비등각 유전체 물질; 및
상기 적어도 2개의 인접하는 메모리 셀 사이 및 상기 기판과 상기 비등각 유전체 물질 사이에 배치된 진공 캐비티
를 포함하는 메모리 장치.
실시예 17: 실시예 16에 있어서, 상기 복수의 메모리 셀 중에서 상기 적어도 2개의 인접한 메모리 셀의 각각의 제1 전극을 둘러싸는 유전체 물질을 더 포함하는 메모리 장치.
실시예 18: 실시예 16에 있어서, 상기 복수의 메모리 셀 중에서 상기 적어도 2개의 인접한 메모리 셀의 각각의 가변 저항 물질의 볼륨을 둘러싸는 유전체 물질을 더 포함하는 메모리 장치.
실시예 19: 실시예 17에 있어서, 상기 진공 캐비티는 상기 적어도 2개의 인접하는 메모리 셀 중 하나의 메모리 셀의 제1 전극을 둘러싸는 유전체 물질로부터 상기 복수의 메모리 셀의 상기 적어도 2개의 인접하는 메모리 셀 중 다른 메모리 셀의 제1 전극을 둘러싸는 유전체 물질로 연장하는 메모리 장치.
실시예 20: 실시예 18에 있어서, 상기 진공 캐비티는 상기 복수의 메모리 셀의 상기 적어도 2개의 인접하는 메모리 셀 중 하나의 메모리 셀의 가변 저항 물질의 볼륨을 둘러싸는 유전체 물질로부터 상기 복수의 메모리 셀의 상기 적어도 2개의 인접하는 메모리 셀 중 다른 메모리 셀의 가변 저항 물질의 볼륨을 둘러싸는 유전체 물질로 연장하는 메모리 장치.
실시예 21: 적어도 하나의 전자 신호 프로세서;
상기 적어도 하나의 전자 신호 프로세서와 전기적으로 통신하도록 구성되는 적어도 하나의 메모리 장치 - 상기 적어도 하나의 메모리 장치는, 제1 전극, 제2 전극, 및 상기 제1 전극과 제2 전극 사이에 배치된 가변 저항 물질의 볼륨을 각각 포함하는 복수의 메모리 셀; 및 상기 복수의 메모리 셀 중 제1 메모리 셀의 가변 저항 물질의 볼륨과 상기 복수의 메모리 셀 중 제2 메모리 셀의 가변 저항 물질의 볼륨 사이에 배치된 진공 캐비티를 포함함 -; 및
상기 적어도 하나의 전자 신호 프로세서와 전기적으로 통신하도록 구성된 입력 장치 및 출력 장치 중의 적어도 하나
를 포함하는 전자 시스템.
실시예 22: 메모리 장치를 형성하는 방법으로서,
제1 메모리 셀과 제2 메모리 셀 사이에 배치된 물질을 제거하여 상기 제1 메모리 셀 및 상기 제2 메모리 셀 사이에 캐비티를 형성하는 단계; 및
상기 제1 메모리 셀과 상기 제2 메모리 셀 상으로 및 그 사이에 연장하는 유전체 물질을 형성하여 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이의 캐비티를 적어도 실질적으로 둘러싸는 단계
를 포함하는 방법.
실시예 23: 실시예 22에 있어서, 상변화 물질을 포함하는 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각각을 형성하는 단계를 더 포함하는 방법.
실시예 24: 실시예 23에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에 배치된 물질을 제거하는 단계는 상기 제1 메모리 셀의 전극의 일부를 노출시키고 상기 제2 메모리 셀의 전극의 일부를 노출시키는 단계를 포함하는 방법.
실시예 25: 실시예 24에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에 배치된 물질을 제거하는 단계는 상기 제1 메모리 셀의 상변화 물질의 일부를 노출시키고 상기 제2 메모리 셀의 상변화 물질의 일부를 노출시키는 단계를 포함하는 방법.
실시예 26: 실시예 25에 있어서, 상기 제1 메모리 셀의 전극과 상변화 물질의 노출된 부분 및 상기 제2 메모리 셀의 전극과 상변화 물질의 노출된 부분 상에 패시베이션 물질을 형성하는 단계를 더 포함하는 방법.
실시예 27: 실시예 24에 있어서, 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에 배치된 물질을 제거하는 단계는, 상기 제1 메모리 셀의 상변화 물질을 둘러싸는 유전체 물질을 노출시키고 상기 제2 메모리 셀의 상변화 물질을 둘러싸는 유전체 물질을 노출시키는 단계를 더 포함하는 방법.
실시예 28: 메모리 장치를 형성하는 방법으로서,
제1 메모리 셀 및 제2 메모리 셀의 각각의 가변 저항 물질의 볼륨을 유전체 물질로 적어도 부분적으로 둘러싸고 상기 제1 메모리 셀의 가변 저항 물질의 볼륨과 상기 제2 메모리 셀의 가변 저항 물질의 볼륨 사이의 공간을 상기 유전체 물질로 적어도 실질적으로 채우는 단계;
상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 상기 유전체 물질 내에 캐비티를 형성하는 단계; 및
개구를 통해 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이의 캐비티에 다른 유전체 물질을 제공함으로써 상기 캐비티를 둘러싸는 단계
를 포함하는 방법.
실시예 29: 실시예 28에 있어서, 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각각의 가변 저항 물질의 볼륨을 유전체 물질로 적어도 부분적으로 둘러싸는 단계는,
상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각각의 가변 저항 물질의 볼륨 상에 제1 유전체 물질을 형성하는 단계; 및
상기 제1 메모리 셀의 가변 저항 물질의 볼륨 상의 제1 유전체 물질과 상기 제2 메모리 셀의 가변 저항 물질의 볼륨 상의 제1 유전체 물질 사이에 제2 유전체 물질을 배치하는 단계
를 포함하는 방법.
실시예 30: 실시예 29에 있어서, 상기 유전체 물질 내에 캐비티를 형성하는 단계는 상기 제2 유전체 물질의 일부를 제거하는 단계를 포함하는 방법.
실시예 31: 실시예 28에 있어서, 상기 캐비티를 둘러싸는 단계는 상기 제1 메모리 셀 및 상기 제2 메모리 셀의 각각의 위 및 그 사이에 유전체 물질의 비등각 층을 퇴적하는 단계를 포함하는 방법.
실시예 32: 실시예 28에 있어서, 상기 유전체 물질 내에 캐비티를 형성하는 단계는 상기 유전체 물질의 일부를 에칭하는 단계를 포함하는 방법.
실시예 33: 실시예 31에 있어서, 상기 캐비티를 둘러싸는 단계는 1,000 밀리토르 이하의 압력에서 상기 캐비티를 둘러싸는 단계를 포함하는 방법.
실시예 34: 실시예 32에 있어서, 상기 유전체 물질의 일부를 에칭하는 단계는 상기 유전체 물질의 일부를 이방성 에칭하는 단계를 포함하는 방법.
본 명세서에서 특정한 바람직한 실시예를 참조하여 본 발명을 설명하였지만, 당업자는 이에 한정되지 않음을 인식할 것이다. 오히려, 바람직한 실시예에 대한, 추가, 삭제 및 변경이 이하에 청구되는 본 발명의 범주 및 법적 동등물로부터 벗어나지 않고 행해질 수 있다. 또한, 일 실시예로부터의 특징은 다른 실시예의 특징과 결합될 수 있는 한편 발명자에 의해 고려되는 바와 같이 본 발명의 범주 내에 여전히 포함되어 있다.
Claims (20)
- 기판 상의 적어도 제1 메모리 셀 및 제2 메모리 셀 - 각각의 메모리 셀은 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이의 가변 저항 물질의 볼륨을 포함함 -;
상기 적어도 제1 메모리 셀 및 제2 메모리 셀 사이에 배치된 캐비티;
상기 기판에 대향하는 그 측면 상에 상기 적어도 제1 메모리 셀 및 제2 메모리 셀 상으로 및 그 사이에 연장하고, 부분적으로 상기 캐비티의 경계를 정의하는 유전체 물질; 및
상기 적어도 제1 메모리 셀 및 제2 메모리 셀의 각각의 가변 저항 물질의 볼륨의 적어도 일부분 상의 패시베이션 물질 - 상기 패시베이션 물질은 부분적으로 상기 캐비티의 경계를 정의함 -
을 포함하는 메모리 장치. - 제1항에 있어서,
상기 유전체 물질은 비등각(non-conformal) 유전체 물질을 포함하는 메모리 장치. - 삭제
- 제2항에 있어서,
상기 비등각 유전체 물질은 상기 패시베이션 물질의 일부 상에 배치되는 메모리 장치. - 제2항에 있어서,
상기 캐비티는 상기 적어도 제1 메모리 셀의 가변 저항 물질의 볼륨의 적어도 일부 상의 상기 패시베이션 물질의 일부로부터 상기 제2 메모리 셀의 가변 저항 물질의 볼륨의 적어도 일부 상에 형성된 상기 패시베이션 물질의 일부로 연장하는 메모리 장치. - 제2항에 있어서,
상기 적어도 제1 메모리 셀의 일부, 상기 제2 메모리 셀의 일부 및 상기 비등각 유전체 물질의 일부는 적어도 부분적으로 상기 캐비티를 둘러싸는 메모리 장치. - 제6항에 있어서,
상기 둘러싸인 캐비티는 진공을 포함하는 메모리 장치. - 제1항에 있어서,
상기 가변 저항 물질의 볼륨은 상변화 물질을 포함하는 메모리 장치. - 제1 메모리 셀의 가변 저항 물질의 볼륨과 제2 메모리 셀의 가변 저항 물질의 볼륨 사이에 배치된 진공 캐비티; 및
상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각의 단부 상으로 및 그 사이에 연장하는 비등각 유전체 물질
을 포함하고,
상기 진공 캐비티는 적어도 부분적으로 상기 비등각 유전체 물질에 의해 바운드되고(bounded),
상기 진공 캐비티의 제1 부분은 상기 제1 메모리 셀의 가변 저항 물질의 볼륨과 상기 제2 메모리 셀의 가변 저항 물질의 볼륨 사이에 직접 배치되고, 상기 진공 캐비티의 제2 부분은 상기 제1 메모리 셀의 전극과 상기 제2 메모리 셀의 전극 사이에 직접 배치되는 메모리 장치. - 삭제
- 기판;
복수의 메모리 셀 - 상기 복수의 메모리 셀 중의 적어도 2개의 인접하는 메모리 셀은 각각 상기 기판 상에 배치된 제1 전극, 제2 전극, 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 가변 저항 물질의 볼륨을 포함함 -;
상기 적어도 2개의 인접하는 메모리 셀 각각의 말단부 상으로 및 그 사이에 연장하는 비등각 유전체 물질;
상기 적어도 2개의 인접하는 메모리 셀 사이 및 상기 기판과 상기 비등각 유전체 물질 사이에 배치된 진공 캐비티; 및
상기 복수의 메모리 셀 중의 상기 적어도 2개의 인접하는 메모리 셀의 각각의 상기 제1 전극을 둘러싸는 유전체 물질 - 상기 진공 캐비티는 상기 복수의 메모리 셀 중의 상기 적어도 2개의 인접하는 메모리 셀 중 하나의 메모리 셀의 상기 제1 전극을 둘러싸는 유전체 물질로부터 상기 적어도 2개의 인접하는 메모리 셀 중 또 다른 메모리 셀의 상기 제1 전극을 둘러싸는 유전체 물질로 연장함 -
을 포함하는 메모리 장치. - 메모리 장치를 형성하는 방법으로서,
제1 메모리 셀과 제2 메모리 셀 사이에 배치된 물질을 제거하여 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 연장하는 캐비티를 형성하는 단계; 및
상기 제1 메모리 셀 및 상기 제2 메모리 셀 상으로 및 그 사이에 연장하는 유전체 물질을 형성하여 상기 제1 메모리 셀과 상기 제2 메모리 셀 사이의 상기 캐비티를 둘러싸는 단계
를 포함하는 방법. - 제12항에 있어서,
상변화 물질을 포함하도록 상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각을 형성하는 단계를 더 포함하는 방법. - 제13항에 있어서,
상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에 배치된 물질을 제거하는 단계는, 상기 제1 메모리 셀의 전극의 일부분을 노출시키고 상기 제2 메모리 셀의 전극의 일부분을 노출시키는 단계를 포함하는 방법. - 제14항에 있어서,
상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에 배치된 물질을 제거하는 단계는, 상기 제1 메모리 셀의 상변화 물질의 일부분을 노출시키고 상기 제2 메모리 셀의 상변화 물질의 일부분을 노출시키는 단계를 포함하는 방법. - 제15항에 있어서,
상기 제1 메모리 셀의 전극과 상변화 물질의 노출된 부분 및 상기 제2 메모리 셀의 전극과 상변화 물질의 노출된 부분 상에 패시베이션 물질을 형성하는 단계를 더 포함하는 방법. - 메모리 장치를 형성하는 방법으로서,
제1 메모리 셀 및 제2 메모리 셀 각각의 가변 저항 물질의 볼륨을 유전체 물질로 적어도 부분적으로 둘러싸고, 상기 제1 메모리 셀의 가변 저항 물질의 볼륨과 상기 제2 메모리 셀의 가변 저항 물질의 볼륨 사이의 공간을 상기 유전체 물질로 채우는 단계;
상기 제1 메모리 셀과 상기 제2 메모리 셀 사이에서 연장하는 상기 유전체 물질 내에 캐비티를 형성하는 단계; 및
상기 제1 메모리 셀과 상기 제2 메모리 셀 사이의 상기 캐비티 상에 다른 유전체 물질을 제공함으로써 상기 캐비티를 둘러싸는 단계
를 포함하는 방법. - 제17항에 있어서,
상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각의 가변 저항 물질의 볼륨을 유전체 물질로 적어도 부분적으로 둘러싸는 단계는,
상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각의 가변 저항 물질의 볼륨 상에 제1 유전체 물질을 형성하는 단계; 및
상기 제1 메모리 셀의 가변 저항 물질의 볼륨 상의 제1 유전체 물질과 상기 제2 메모리 셀의 가변 저항 물질의 볼륨 상의 제1 유전체 물질 사이에 제2 유전체 물질을 배치하는 단계
를 포함하는 방법. - 제17항에 있어서,
상기 캐비티를 둘러싸는 단계는 상기 제1 메모리 셀 및 상기 제2 메모리 셀 각각의 위 및 그 사이에 유전체 물질의 비등각 층을 퇴적하는 단계를 포함하는 방법. - 제19항에 있어서,
상기 캐비티를 둘러싸는 단계는 1,000 밀리토르 이하의 압력에서 상기 캐비티를 둘러싸는 단계를 포함하는 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/563,277 US8203134B2 (en) | 2009-09-21 | 2009-09-21 | Memory devices with enhanced isolation of memory cells, systems including same and methods of forming same |
| US12/563,277 | 2009-09-21 | ||
| PCT/US2010/048354 WO2011034778A2 (en) | 2009-09-21 | 2010-09-10 | Memory devices with enhanced isolation of memory cells, systems including same and methods of forming same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120054656A KR20120054656A (ko) | 2012-05-30 |
| KR101359837B1 true KR101359837B1 (ko) | 2014-02-07 |
Family
ID=43755827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020127009989A KR101359837B1 (ko) | 2009-09-21 | 2010-09-10 | 메모리 셀들의 격리가 향상된 메모리 장치, 그를 포함하는 시스템 및 그 형성 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US8203134B2 (ko) |
| EP (1) | EP2481084B1 (ko) |
| KR (1) | KR101359837B1 (ko) |
| CN (1) | CN102498566B (ko) |
| TW (1) | TWI457926B (ko) |
| WO (1) | WO2011034778A2 (ko) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8203134B2 (en) | 2009-09-21 | 2012-06-19 | Micron Technology, Inc. | Memory devices with enhanced isolation of memory cells, systems including same and methods of forming same |
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- 2009-09-21 US US12/563,277 patent/US8203134B2/en not_active Expired - Fee Related
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2010
- 2010-09-10 WO PCT/US2010/048354 patent/WO2011034778A2/en active Application Filing
- 2010-09-10 EP EP10817684.3A patent/EP2481084B1/en not_active Not-in-force
- 2010-09-10 CN CN201080041990.3A patent/CN102498566B/zh not_active Expired - Fee Related
- 2010-09-10 KR KR1020127009989A patent/KR101359837B1/ko active IP Right Grant
- 2010-09-21 TW TW099132088A patent/TWI457926B/zh not_active IP Right Cessation
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2012
- 2012-05-23 US US13/478,479 patent/US8623736B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090098678A1 (en) | 2005-11-21 | 2009-04-16 | Macronix International Co., Ltd. | Vacuum jacketed electrode for phase change memory element |
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2011034778A2 (en) | 2011-03-24 |
| WO2011034778A3 (en) | 2011-05-12 |
| US20120231604A1 (en) | 2012-09-13 |
| TWI457926B (zh) | 2014-10-21 |
| CN102498566B (zh) | 2015-09-30 |
| US20110068313A1 (en) | 2011-03-24 |
| US8623736B2 (en) | 2014-01-07 |
| EP2481084A4 (en) | 2013-04-10 |
| US8203134B2 (en) | 2012-06-19 |
| TW201120884A (en) | 2011-06-16 |
| EP2481084A2 (en) | 2012-08-01 |
| CN102498566A (zh) | 2012-06-13 |
| KR20120054656A (ko) | 2012-05-30 |
| EP2481084B1 (en) | 2016-01-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0105 | International application |
Patent event date: 20120418 Patent event code: PA01051R01D Comment text: International Patent Application |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20130725 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20131230 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20140129 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20140129 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| FPAY | Annual fee payment |
Payment date: 20170103 Year of fee payment: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20170103 Start annual number: 4 End annual number: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180103 Year of fee payment: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180103 Start annual number: 5 End annual number: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20200114 Year of fee payment: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20200114 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210504 Start annual number: 8 End annual number: 8 |
|
| PC1903 | Unpaid annual fee |
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