KR20130108790A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

가변 저항 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다. 본 기술에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극으로부터 수직으로 돌출된 기둥 형태의 절연막 패턴; 상기 절연막 패턴 측면에 접하며, 상기 제1 전극과 접속되는 가변 저항층 패턴; 및 상기 절연막 패턴 상부에 위치하며, 상기 가변 저항층 패턴과 접속되는 제2 전극을 포함할 수 있다. 본 기술에 따르면, 고종횡비를 갖는 가변 저항층 패턴을 형성함으로써 가변 저항 메모리 장치의 특성을 향상시키면서 단위 블록당 메모리 셀의 개수를 늘려 집적도를 증가시킬 수 있다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 가변 저항 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 양 전극 사이에 개재되는 가변 저항층을 포함하는 가변 저항 메모리 장치 및 그 제조 방법에 관한 것이다.
가변 저항 메모리 장치는 외부 자극에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭(Switching)하는 특성을 이용하여 데이터를 저장하는 장치로서, ReRAM(Resistive Random Access Memory), PCRAM(Phase Change RAM), STT-RAM(Spin Transfer Torque-RAM) 등이 이에 포함된다. 특히, 가변 저항 메모리 장치는 간단한 구조로 형성할 수 있으면서도 비휘발성 등 여러 특성이 우수하여 이에 관한 연구가 많이 진행되고 있다.
그중 ReRAM은 가변 저항 물질, 예컨대 페로브스카이트(Perovskite) 계열의 물질이나 전이금속 산화물로 이루어진 가변 저항층 및 가변 저항층 상·하부의 전극을 포함하는 구조를 가지는데, 전극에 인가되는 전압에 따라서 가변 저항층 내에 필라멘트(Filament) 전류 통로가 생성되거나 소멸된다. 이에 따라 가변 저항층은 필라멘트 전류 통로가 생성된 경우 저항이 낮은 상태가 되고, 필라멘트 전류 통로가 소멸된 경우 저항이 높은 상태가 된다.
한편, 가변 저항 메모리 장치는 전극과 가변 저항층이 직렬로 연결된 구조를 가지므로 고저항 상태와 저저항 상태 간의 저항 차이를 크게 하기 위해서는 전극의 저항에 비해 가변 저항층의 저항이 매우 커야 한다. 이때, 가변 저항층의 단면적은 줄이면서 길이는 길게 하여 종횡비(Aspect Ratio)를 크게 함으로써 가변 저항층의 저항을 키울 수 있으며, 이로써 메모리 셀의 동작 전압을 낮춤과 동시에 단위 블록(Block)당 메모리 셀의 개수를 늘려 가변 저항 메모리 장치의 집적도를 증가시킬 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(10) 상에 층간 절연막(20)을 형성하고 나서 층간 절연막(20)을 선택적으로 식각하여 기판(10)을 노출시키는 콘택 홀(H)을 형성한 후, 콘택 홀(H) 내에 콘택 플러그(30)를 형성한다.
도 1b를 참조하면, 층간 절연막(20) 및 콘택 플러그(30) 상에 제1 전극용 도전막(40), 가변 저항층(50), 제2 전극용 도전막(60) 및 하드마스크층(70)을 순차로 형성한 후, 하드마스크층(70) 상에 메모리 셀이 형성될 영역을 덮는 감광막 패턴(80)을 형성한다.
도 1c를 참조하면, 감광막 패턴(80)을 식각 마스크로 하드마스크층(70), 제2 전극용 도전막(60), 가변 저항층(50) 및 제1 전극용 도전막(40)을 식각하여 하드마스크 패턴(70A), 제2 전극(60A), 가변 저항층 패턴(50A) 및 제1 전극(40A)을 형성한다.
그러나 종래 기술에 의하면 도 1c와 같은 수직 식각 프로파일(Profile)을 얻기는 매우 어려우며, 가변 저항층(50)이 식각이 잘 되지 않는 물질로 이루어진 경우에는 도 1d와 같이 가변 저항층(50)의 식각 프로파일이 양의 기울기를 갖게 되고, 가변 저항층(50)이 식각이 잘 되는 물질로 이루어진 경우에는 도 1e와 같이 가변 저항층(50)의 식각 프로파일이 음의 기울기를 갖게 된다.
특히, 가변 저항층(50)의 식각 프로파일이 양의 기울기를 갖는 경우에는 제1 전극(40A)보다 제2 전극(60A)이 과도하게 식각되고, 가변 저항층(50)의 식각 프로파일이 음의 기울기를 갖는 경우에는 가변 저항층(50)이 불균일하게 식각되어 메모리 셀들의 저항 산포가 커지게 된다. 이에 따라 가변 저항층(50)의 종횡비를 크게 하기 어려울 뿐만 아니라 가변 저항층(50)이 식각 공정에서 손상되어 특성이 열화되는 문제가 있다.
본 발명의 일 실시예는, 고종횡비를 갖는 가변 저항층 패턴을 형성함으로써 가변 저항 메모리 장치의 특성을 향상시키면서 단위 블록당 메모리 셀의 개수를 늘려 집적도를 증가시킬 수 있는 가변 저항 메모리 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극으로부터 수직으로 돌출되며, 메모리 셀별로 분리된 기둥 형태를 갖는 절연막 패턴; 상기 절연막 패턴 측면을 둘러싸며, 상기 제1 전극과 접속되는 가변 저항층 패턴; 및 상기 절연막 패턴 상부에 위치하며, 상기 가변 저항층 패턴과 접속되는 제2 전극을 포함할 수 있다.
본 발명의 다른 실시예에 따른 가변 저항 메모리 장치는, 제1 전극; 상기 제1 전극으로부터 수직으로 돌출되며, 일 방향으로 연장되는 라인 형태를 갖는 절연막 패턴; 상기 절연막 패턴을 사이에 두고 한 쌍이 평행하게 배치되며, 상기 제1 전극과 접속되는 가변 저항층 패턴; 및 상기 절연막 패턴 상부에 위치하며, 상기 가변 저항층 패턴과 접속되는 제2 전극을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 전극, 절연막 패턴 및 제2 전극이 순차적으로 적층된 기둥 형태의 구조물을 형성하는 단계; 상기 절연막 패턴 측면을 일부 식각하는 단계; 및 상기 절연막 패턴 측면에 접하며, 상기 제1 및 제2 전극과 접속되는 가변 저항층 패턴을 형성하는 단계를 포함할 수 있다.
본 기술에 따르면, 고종횡비를 갖는 가변 저항층 패턴을 형성함으로써 가변 저항 메모리 장치의 특성을 향상시키면서 단위 블록당 메모리 셀의 개수를 늘려 집적도를 증가시킬 수 있다.
도 1a 내지 도 1e는 종래 기술에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조를 나타내는 사시도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 2f는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이고, 도 2a 내지 도 2e는 도 2f의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 단면도이다.
도 2a를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(100) 상에 층간 절연막(110)을 형성한다. 층간 절연막(110)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), BSG(Boron Silicate Glass), PSG(Phosphorus Silicate Glass), FSG(Fluorinated Silicate Glass), SOG(Spin On Glass) 중 어느 하나 이상을 포함할 수 있다. 한편, 본 단면도에는 도시되지 않았으나 기판(100)은 가변 저항 메모리 장치를 구동하기 위한 주변 회로를 포함할 수 있다.
이어서, 층간 절연막(110)을 선택적으로 식각하여 기판(100)을 노출시키는 콘택 홀(H)을 형성한 후, 콘택 홀(H) 내에 콘택 플러그(120)를 형성한다.
여기서, 콘택 홀(H)은 평면상에서 볼 때 복수개가 매트릭스(Matrix) 형태로 배열될 수 있다. 또한, 콘택 플러그(120)는 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물을 콘택 홀(H)을 매립하는 두께로 증착한 후, 층간 절연막(110)의 상면이 드러날 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 2b를 참조하면, 층간 절연막(110) 및 콘택 플러그(120) 상에 제1 전극용 도전막(130), 절연막(140), 제2 전극용 도전막(150) 및 하드마스크층(160)을 순차로 형성한다.
여기서, 제1 및 제2 전극용 도전막(130, 150)은 도전 물질, 예컨대 백금(Pt), 금(Au), 은(Ag), 텅스텐(W), 알루미늄(Al), 루테늄(Ru), 이리듐(Ir), 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 코발트(Co), 니켈(Ni), 크롬(Cr), 구리(Cu) 등의 금속, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 실리콘 질화물(TiSiN) 등의 금속 질화물 또는 루테늄 산화물(RuOx), 이리듐 산화물(IrOx), Indium Tin Oxide(ITO) 등의 금속 산화물 중 어느 하나 이상을 포함할 수 있다.
또한, 절연막(140)은 비등방성 식각이 용이하여 수직 식각 프로파일을 얻을 수 있는 물질로 형성하되, 예컨대 산화막 또는 질화막 계열의 물질 및 폴리실리콘으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 특히, 후술하는 가변 저항층 패턴이 큰 종횡비를 갖도록 하기 위해 절연막(140)은 제1 및 제2 전극용 도전막(130, 150)보다 두껍게 형성할 수 있다.
한편, 하드마스크층(160)은 비정질 탄소층(Amorphous Carbon Layer; ACL), 실리콘 산화질화막(Silicon Oxynitride; SiON) 및 하부 반사방지막(Bottom Anti-Reflective Coating; BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.
이어서, 하드마스크층(160) 상에 후술하는 기둥 형태의 구조물, 즉 메모리 셀이 형성될 영역을 덮는 감광막 패턴(170)을 형성한다. 감광막 패턴(170)은 주로 탄소를 포함하는 감광성 폴리머(Polymer)일 수 있다.
도 2c를 참조하면, 감광막 패턴(170)을 식각 마스크로 하드마스크층(160), 제2 전극용 도전막(150), 절연막(140) 및 제1 전극용 도전막(130)을 비등방성 식각하여 제1 전극(130A), 1차 절연막 패턴(140A), 제2 전극(150A) 및 하드마스크 패턴(160A)이 순차적으로 적층된 기둥 형태의 구조물을 형성한다. 하드마스크 패턴(160A)의 상면은 곡면 형태를 가질 수 있다.
여기서, 상기 기둥 형태의 구조물은 수직 식각 프로파일을 가질 수 있으며, 메모리 셀별로 분리된 섬(Island) 모양으로 평면상에서 볼 때 복수개가 매트릭스 형태로 배열될 수 있다. 한편, 본 공정 결과 층간 절연막(110)의 일부가 식각될 수 있으며, 식각 부산물을 제거하기 위한 세정 공정을 추가로 수행할 수 있다.
도 2d를 참조하면, 1차 절연막 패턴(140A)이 리세스(Recess)되도록 1차 절연막 패턴(140A) 측면을 일부 식각한다.
여기서, 1차 절연막 패턴(140A)이 리세스되도록 하기 위하여 제1 및 제2 전극(130A, 150A)과의 식각 선택비를 이용한 등방성 습식 또는 건식 식각 공정을 수행할 수 있다. 한편, 본 공정 결과 리세스된 1차 절연막 패턴(140A)을 2차 절연막 패턴(140B)이라 하며, 2차 절연막 패턴(140B)은 제1 및 제2 전극(130A, 150A)보다 큰 종횡비를 가질 수 있다.
도 2e를 참조하면, 상기 기둥 형태의 구조물이 형성된 기판(100) 전면에 가변 저항층(180) 및 보호막(190)을 순차로 형성한다. 가변 저항층(180)은 산소 공공(Vacancy)이나 이온의 이동(Migration) 또는 물질의 상변화(Phase Change)에 의해 전기저항이 변하는 물질을 포함할 수 있으며, 예컨대 2nm 내지 20nm의 두께로 형성할 수 있다.
여기서, 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 물질로는 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1 - xCaxMnO3) 등의 페로브스카이트(Perovskite) 계열의 물질 및 티타늄 산화물(TiO2, Ti4O7), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O5), 니오븀 산화물(Nb2O5), 코발트 산화물(Co3O4), 니켈 산화물(NiO), 텅스텐 산화물(WO3), 란탄 산화물(La2O3) 등의 전이금속 산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물 등이 있다. 또한, 상변화에 의해 전기저항이 변하는 물질로는 열에 의해 결정질 또는 비정질 상태로 변화되는 물질, 예컨대 게르마늄, 안티몬 및 텔루륨이 소정 비율로 결합된 GST(GeSbTe)와 같은 칼코게나이드(Chalcogenide) 계열의 물질 등이 있다.
한편, 보호막(190)은 후술하는 전면 식각 공정에서 가변 저항층(180)이 손상되는 것을 막기 위한 것으로서 산화막, 질화막 또는 탄화막 계열의 물질 중 어느 하나 이상을 콘포멀(Conformal)하게 증착하여 형성할 수 있다.
도 2f를 참조하면, 보호막(190)이 형성된 결과물을 전면 식각하여 2차 절연막 패턴(140B) 측면을 둘러싸면서 제1 및 제2 전극(130A, 150A)과 접속되는 가변 저항층 패턴(180A)을 형성한다. 한편, 본 공정 결과 가변 저항층 패턴(180A) 측면에 잔류하는 보호막(190)을 보호막 패턴(190A)이라 한다.
이상에서 설명한 제조 방법에 의하여, 도 2f에 도시된 것과 같은 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치가 제조될 수 있다.
도 2f를 참조하면, 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치는, 제1 전극(130A), 제1 전극(130A)으로부터 수직으로 돌출된 기둥 형태의 2차 절연막 패턴(140B), 2차 절연막 패턴(140B) 측면을 둘러싸면서 제1 전극(130A)과 접속되는 가변 저항층 패턴(180A), 2차 절연막 패턴(140B) 상부에 위치하면서 가변 저항층 패턴(180A)과 접속되는 제2 전극(150A), 및 가변 저항층 패턴(180A) 측면을 둘러싸는 보호막 패턴(190A)을 포함할 수 있다.
여기서, 2차 절연막 패턴(140B)은 메모리 셀별로 분리된 섬 형태로 제1 및 제2 전극(130A, 150A)보다 큰 종횡비를 가질 수 있으며, 산화막 또는 질화막 계열의 물질 및 폴리실리콘으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 이때, 제1 및 제2 전극(130A, 150A)은 2차 절연막 패턴(140B)에 비해 측방으로 돌출될 수 있다.
또한, 가변 저항층 패턴(180A)은 돌출된 제1 전극(130A)의 상면 및 돌출된 제2 전극(150A)의 하면에도 형성되어 제1 및 제2 전극(130A, 150A)과 접하는 부분이 2차 절연막 패턴(140B) 측면으로부터 수직으로 돌출될 수 있으며, 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질을 포함할 수 있다.
도 3a 내지 도 3h는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 본 실시예를 설명함에 있어서, 전술한 제1 실시예와 실질적으로 동일한 부분에 대하여는 상세한 설명을 생략하기로 한다.
도 3a를 참조하면, 소정의 하부 구조물(미도시됨)을 갖는 기판(200) 상에 제1 층간 절연막(210)을 형성한다. 제1 층간 절연막(210)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO2), TEOS, BPSG, BSG, PSG, FSG, SOG 중 어느 하나 이상을 포함할 수 있다.
이어서, 제1 층간 절연막(210)을 선택적으로 식각하여 기판(200)을 노출시키는 제1 트렌치(T1)를 형성한 후, 제1 트렌치(T1) 내에 제1 도전 라인(220)을 형성한다.
여기서, 제1 트렌치(T1)는 본 단면과 교차하는 방향으로 연장되는 슬릿(Slit) 형태를 가질 수 있으며, 복수개가 평행하게 배열될 수 있다. 또한, 제1 도전 라인(220)은 도전 물질, 예컨대 도핑된 폴리실리콘, 금속 또는 금속 질화물 등을 제1 트렌치(T1)를 매립하는 두께로 증착한 후, 제1 층간 절연막(210)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
도 3b를 참조하면, 제1 층간 절연막(210) 및 제1 도전 라인(220) 상에 제1 전극용 도전막(230), 절연막(240), 제2 전극용 도전막(250) 및 하드마스크층(260)을 순차로 형성한다. 한편, 제1 도전 라인(220)이 실질적으로 하부 전극의 역할을 할 수 있으므로 제1 전극용 도전막(230)은 생략이 가능하다.
여기서, 제1 및 제2 전극용 도전막(230, 250)은 도전 물질, 예컨대 금속, 금속 질화물 또는 금속 산화물 중 어느 하나 이상을 포함할 수 있으며, 절연막(240)은 비등방성 식각이 용이하여 수직 식각 프로파일을 얻을 수 있는 물질로 형성하되, 예컨대 산화막 또는 질화막 계열의 물질 및 폴리실리콘으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다. 또한, 하드마스크층(260)은 비정질 탄소층(ACL), 실리콘 산화질화막(SiON) 및 하부 반사방지막(BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.
이어서, 하드마스크층(260) 상에 제1 도전 라인(220)이 형성된 영역을 덮는 라인 형태의 감광막 패턴(270)을 형성한다. 감광막 패턴(270)은 주로 탄소를 포함하는 감광성 폴리머일 수 있다.
도 3c를 참조하면, 감광막 패턴(270)을 식각 마스크로 하드마스크층(260), 제2 전극용 도전막(250), 절연막(240) 및 제1 전극용 도전막(230)을 비등방성 식각하여 제2 트렌치(T2)를 형성한다. 제2 트렌치(T2)는 제1 트렌치(T1)와 같은 방향으로 연장되는 슬릿 형태를 가질 수 있으며, 복수개가 평행하게 배열될 수 있다.
본 공정 결과, 제1 전극(230A), 1차 절연막 패턴(240A), 제2 전극(250A) 및 하드마스크 패턴(260A)이 순차적으로 적층된 적층 구조물이 형성된다. 상기 적층 구조물은 수직 식각 프로파일을 가질 수 있으며, 하드마스크 패턴(260A)의 상면은 곡면 형태를 가질 수 있다.
도 3d를 참조하면, 1차 절연막 패턴(240A)이 리세스되도록 1차 절연막 패턴(240A) 측면을 일부 식각한다.
여기서, 1차 절연막 패턴(240A)이 리세스되도록 하기 위하여 제1 및 제2 전극(230A, 250A)과의 식각 선택비를 이용한 등방성 습식 또는 건식 식각 공정을 수행할 수 있다. 한편, 본 공정 결과 리세스된 1차 절연막 패턴(240A)을 2차 절연막 패턴(240B)이라 하며, 2차 절연막 패턴(240B)은 제1 및 제2 전극(230A, 250A)보다 큰 종횡비를 가질 수 있다.
도 3e를 참조하면, 상기 적층 구조물이 형성된 기판(200) 전면에 가변 저항층(280) 및 보호막(290)을 순차로 형성한다.
여기서, 가변 저항층(280)은 산소 공공이나 이온의 이동에 의해 전기저항이 변하는 전이금속 산화물(TMO)을 포함하는 이원산화물이나 페로브스카이트 계열의 물질 또는 상변화에 의해 전기저항이 변하는 칼코게나이드 계열의 물질 등을 포함할 수 있다. 또한, 보호막(290)은 후술하는 전면 식각 공정에서 가변 저항층(280)이 손상되는 것을 막기 위한 것으로서 산화막, 질화막 또는 탄화막 계열의 물질 중 어느 하나 이상을 콘포멀하게 증착하여 형성할 수 있다.
도 3f를 참조하면, 보호막(290)이 형성된 결과물을 전면 식각하여 2차 절연막 패턴(240B) 측면과 접하면서 제1 및 제2 전극(230A, 250A)과 접속되는 가변 저항층 패턴(280A)을 형성한다.
여기서, 가변 저항층 패턴(280A)은 본 단면과 교차하는 방향으로 연장되는 라인 형태의 2차 절연막 패턴(240B)을 사이에 두고 한 쌍이 평행하게 배치될 수 있다. 한편, 본 공정 결과 가변 저항층 패턴(280A) 측면에 잔류하는 보호막(290)을 보호막 패턴(290A)이라 한다.
도 3g를 참조하면, 제2 트렌치(T2) 내에 제2 층간 절연막(300)을 형성한다. 제2 층간 절연막(300)은 절연 물질, 예컨대 산화막 계열의 물질을 제2 트렌치(T2)를 매립하는 두께로 증착한 후, 제2 전극(250A)의 상면이 드러날 때까지 화학적 기계적 연마(CMP) 등의 평탄화 공정을 수행하여 형성할 수 있다.
이어서, 제2 전극(250A) 및 제2 층간 절연막(300) 상에 제2 전극(250A)과 교차하는 방향으로 연장되는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각 마스크로 제2 전극(250A)을 식각하여 제2 전극 패턴(250B)을 형성한다.
여기서, 상기 마스크 패턴은 복수개가 평행하게 배열될 수 있으며, 본 공정 결과 제2 층간 절연막(300)의 일부가 식각될 수 있다. 한편, 제2 전극 패턴(250B)은 메모리 셀별로 분리된 섬 모양으로 평면상에서 볼 때 복수개가 매트릭스 형태로 배열될 수 있다.
도 3h를 참조하면, 일렬로 배열된 제2 전극 패턴(250B)들과 접속되면서 제1 도전 라인(220)과 교차하는 방향으로 연장되는 제2 도전 라인(310)을 형성한다. 제2 도전 라인(310)은 복수개가 평행하게 배열될 수 있다.
여기서, 제2 도전 라인(310)은 제2 전극 패턴(250B) 및 제2 층간 절연막(300) 상에 제3 층간 절연막(미도시됨)을 형성하고 나서 상기 제3 층간 절연막을 선택적으로 식각하여 제2 도전 라인(310)이 형성될 공간을 제공한 후, 이 공간에 도핑된 폴리실리콘, 금속 또는 금속 질화물 등의 도전 물질을 매립하여 형성할 수 있다.
이상의 제2 실시예에서는 일 방향으로 연장되는 라인 형태의 2차 절연막 패턴(240B)을 사이에 두고 가변 저항층 패턴(280A) 한 쌍이 평행하게 배치되며, 제1 전극(230A)과 접속되면서 일 방향으로 연장되는 제1 도전 라인(220) 및 제2 전극 패턴(250B)과 접속되면서 제1 도전 라인(220)과 교차하는 방향으로 연장되는 제2 도전 라인(310)을 형성한다는 점에서 제1 실시예와 차이가 있다.
도 4는 크로스 포인트 셀 어레이(Cross Point Cell Array) 구조를 나타내는 사시도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 크로스 포인트 셀 어레이 구조를 형성할 수 있다. 크로스 포인트 셀 어레이 구조는 서로 평행한 복수개의 비트 라인(BL) 및 비트 라인(BL)과 교차하면서 서로 평행한 복수개의 워드 라인(WL) 사이의 교차점에 메모리 셀(MC)이 배열되는 구조로서, 각 메모리 셀(MC)의 상부 또는 하부에 선택 소자(미도시됨), 예컨대 트랜지스터 또는 다이오드 등이 접속될 수도 있다.
여기서, 메모리 셀(MC)은 인가되는 전압 또는 전류에 따라 저항이 변화하여 적어도 서로 다른 두 저항 상태 사이에서 스위칭할 수 있는 가변 저항층 패턴을 포함할 수 있다. 또한, 각 메모리 셀(MC)의 하부는 하부 전극(BE)을 통해 비트 라인(BL)과 접속될 수 있으며, 상부는 상부 전극(TE)을 통해 워드 라인(WL)과 접속될 수 있다.
한편, 도 4에서는 메모리 셀(MC)이 단층으로 형성된 모습을 도시하였으나 본 발명이 이에 한정되는 것은 아니며, 이상에서 설명한 제조 공정을 반복 수행하여 메모리 셀(MC)을 다층으로 형성함으로써 가변 저항 메모리 장치의 집적도를 크게 향상시킬 수 있다.
이상에서 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 고종횡비를 갖는 가변 저항층 패턴을 형성함으로써 각 메모리 셀의 고저항 상태와 저저항 상태 간의 저항 차이를 크게 하면서 메모리 셀들의 저항 산포는 줄일 수 있으며, 이로써 메모리 셀의 동작 전압을 낮춤과 동시에 단위 블록당 메모리 셀의 개수를 늘려 가변 저항 메모리 장치의 집적도를 증가시킬 수 있다. 또한, 식각 공정에서 가변 저항층 패턴이 손상되는 것을 방지하여 가변 저항 메모리 장치의 신뢰성을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 기판 110 : 층간 절연막
120 : 콘택 플러그 130A : 제1 전극
140B : 2차 절연막 패턴 150A : 제2 전극
160A : 하드마스크 패턴 170 : 감광막 패턴
180A : 가변 저항층 패턴 190A : 보호막 패턴
200 : 기판 210 : 제1 층간 절연막
220 : 제1 도전 라인 230A : 제1 전극
240B : 2차 절연막 패턴 250B : 제2 전극 패턴
260A : 하드마스크 패턴 270 : 감광막 패턴
280A : 가변 저항층 패턴 290A : 보호막 패턴
300 : 제2 층간 절연막 310 : 제2 도전 라인
H : 콘택 홀 T1 : 제1 트렌치
T2 : 제2 트렌치

Claims (20)

  1. 제1 전극;
    상기 제1 전극으로부터 수직으로 돌출되며, 메모리 셀별로 분리된 기둥 형태를 갖는 절연막 패턴;
    상기 절연막 패턴 측면을 둘러싸며, 상기 제1 전극과 접속되는 가변 저항층 패턴; 및
    상기 절연막 패턴 상부에 위치하며, 상기 가변 저항층 패턴과 접속되는 제2 전극을 포함하는
    가변 저항 메모리 장치.
  2. 제1 전극;
    상기 제1 전극으로부터 수직으로 돌출되며, 일 방향으로 연장되는 라인 형태를 갖는 절연막 패턴;
    상기 절연막 패턴을 사이에 두고 한 쌍이 평행하게 배치되며, 상기 제1 전극과 접속되는 가변 저항층 패턴; 및
    상기 절연막 패턴 상부에 위치하며, 상기 가변 저항층 패턴과 접속되는 제2 전극을 포함하는
    가변 저항 메모리 장치.
  3. 제1 항 또는 제2 항에 있어서,
    상기 제1 및 제2 전극은, 상기 절연막 패턴에 비해 측방으로 돌출된
    가변 저항 메모리 장치.
  4. 제1 항 또는 제2 항에 있어서,
    상기 가변 저항층 패턴 측면에 접하는 보호막을 더 포함하는
    가변 저항 메모리 장치.
  5. 제1 항 또는 제2 항에 있어서,
    상기 절연막 패턴은, 상기 제1 및 제2 전극보다 큰 종횡비를 갖는
    가변 저항 메모리 장치.
  6. 제1 항 또는 제2 항에 있어서,
    상기 절연막 패턴은, 산화막 또는 질화막 계열의 물질 및 폴리실리콘으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함하는
    가변 저항 메모리 장치.
  7. 제1 항 또는 제2 항에 있어서,
    상기 가변 저항층 패턴은, 상기 제1 및 제2 전극과 접하는 부분이 돌출된
    가변 저항 메모리 장치.
  8. 제1 항 또는 제2 항에 있어서,
    상기 가변 저항층 패턴은, 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질을 포함하는
    가변 저항 메모리 장치.
  9. 제1 항 또는 제2 항에 있어서,
    상기 제1 전극과 접속되며, 일 방향으로 연장되는 제1 도전 라인; 및
    상기 제2 전극과 접속되며, 상기 제1 도전 라인과 교차하는 방향으로 연장되는 제2 도전 라인을 더 포함하는
    가변 저항 메모리 장치.
  10. 제3 항에 있어서,
    상기 가변 저항층 패턴은, 상기 돌출된 제1 전극의 상면 및 상기 돌출된 제2 전극의 하면에 더 형성된
    가변 저항 메모리 장치.
  11. 기판 상에 제1 전극, 절연막 패턴 및 제2 전극이 순차적으로 적층된 기둥 형태의 구조물을 형성하는 단계;
    상기 절연막 패턴 측면을 일부 식각하는 단계; 및
    상기 절연막 패턴 측면에 접하며, 상기 제1 및 제2 전극과 접속되는 가변 저항층 패턴을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 기둥 형태의 구조물 형성 단계는,
    기판 상에 제1 전극용 도전막, 절연막 및 제2 전극용 도전막을 순차적으로 형성하는 단계; 및
    상기 제2 전극용 도전막, 상기 절연막 및 상기 제1 전극용 도전막을 선택적으로 비등방성 식각하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  13. 제11 항에 있어서,
    상기 기둥 형태의 구조물은, 메모리 셀별로 분리된 섬 형태로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  14. 제11 항에 있어서,
    상기 기둥 형태의 구조물은, 일 방향으로 연장되는 라인 형태로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  15. 제11 항에 있어서,
    상기 가변 저항층 패턴 형성 단계는,
    상기 기둥 형태의 구조물이 형성된 상기 기판 전면에 가변 저항층 및 보호막을 순차로 형성하는 단계; 및
    상기 보호막이 형성된 상기 기판을 전면 식각하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  16. 제11 항에 있어서,
    상기 가변 저항층 패턴은, 산소 공공이나 이온의 이동 또는 상변화에 의해 전기저항이 변하는 물질로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  17. 제11 항에 있어서,
    상기 절연막 패턴 측면 일부 식각 단계는,
    상기 제1 및 제2 전극과의 식각 선택비를 이용하여 상기 절연막 패턴을 등방성 식각하는
    가변 저항 메모리 장치의 제조 방법.
  18. 제11 항에 있어서,
    상기 절연막 패턴은, 산화막 또는 질화막 계열의 물질 및 폴리실리콘으로 이루어진 군으로부터 선택된 어느 하나 이상으로 형성하는
    가변 저항 메모리 장치의 제조 방법.
  19. 제11 항에 있어서,
    상기 기둥 형태의 구조물 형성 단계 전에,
    상기 제1 전극과 접속되며, 일 방향으로 연장되는 제1 도전 라인을 형성하는 단계를 더 포함하고,
    상기 가변 저항층 패턴 형성 단계 후에,
    상기 제2 전극과 접속되며, 상기 제1 도전 라인과 교차하는 방향으로 연장되는 제2 도전 라인을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  20. 제12 항에 있어서,
    상기 절연막은, 상기 제1 및 제2 전극용 도전막보다 두껍게 형성하는
    가변 저항 메모리 장치의 제조 방법.
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