CN107093612B - 可变电阻存储器件及其制造方法 - Google Patents

可变电阻存储器件及其制造方法 Download PDF

Info

Publication number
CN107093612B
CN107093612B CN201710085743.7A CN201710085743A CN107093612B CN 107093612 B CN107093612 B CN 107093612B CN 201710085743 A CN201710085743 A CN 201710085743A CN 107093612 B CN107093612 B CN 107093612B
Authority
CN
China
Prior art keywords
variable resistance
pattern
conductive lines
memory device
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710085743.7A
Other languages
English (en)
Other versions
CN107093612A (zh
Inventor
寺井真之
姜大焕
高宽协
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107093612A publication Critical patent/CN107093612A/zh
Application granted granted Critical
Publication of CN107093612B publication Critical patent/CN107093612B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/10—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having two electrodes, e.g. diodes or MIM elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8822—Sulfides, e.g. CuS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8836—Complex metal oxides, e.g. perovskites, spinels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
    • H10N70/8845—Carbon or carbides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了可变电阻存储器件及其制造方法。该可变电阻存储器件包括：在基板上沿第一方向设置的第一导电线，每条第一导电线在交叉第一方向的第二方向上延伸，并且第一方向和第二方向平行于基板的顶表面；在第一导电线上方沿第二方向设置的第二导电线，每条第二导电线在第一方向上延伸；在第一导电线和第二导电线之间的存储单元，所述存储单元处于在基本上垂直于基板的顶表面的第三方向上交叠第一和第二导电线的每个区域中，并且所述存储单元包括可变电阻图案；以及在第一导电线和第二导电线之间的绝缘层结构，所述绝缘层结构覆盖存储单元并包括在第三方向上既不交叠第一导电线也不交叠第二导电线的区域的至少一部分中的空气间隙。

Description

可变电阻存储器件及其制造方法
技术领域
实施方式涉及可变电阻存储器件及其制造方法。
背景技术
随着可变电阻存储器件的尺寸减小，导线或存储单元之间的寄生电容会成问题。为了减小寄生电容，可以形成空气间隙，并且可以执行形成空气间隙的特定方法。
发明内容
实施方式可以通过提供可变电阻存储器件来实现，该可变电阻存储器件包括：在基板上沿第一方向设置的第一导电线，每条第一导电线在交叉第一方向的第二方向上延伸，并且第一方向和第二方向平行于基板的顶表面；在第一导电线上方沿第二方向设置的第二导电线，每条第二导电线在第一方向上延伸；在第一导电线和第二导电线之间的存储单元，所述存储单元处于在基本上垂直于基板的顶表面的第三方向上交叠第一和第二导电线的每个区域中，并且所述存储单元包括可变电阻图案；以及在第一导电线和第二导电线之间的绝缘层结构，所述绝缘层结构覆盖存储单元并包括在第三方向上既不交叠第一导电线也不交叠第二导电线的区域的至少一部分中的空气间隙。
实施方式可以通过提供可变电阻存储器件来实现，该可变电阻存储器件包括：在基板上沿第一方向设置的第一导电线，每条第一导电线在交叉第一方向的第二方向上延伸，并且第一方向和第二方向平行于基板的顶表面；在第一导电线上方沿第二方向设置的第二导电线，每条第二导电线在第一方向上延伸；在第一导电线和第二导电线之间的存储单元，所述存储单元处于在基本上垂直于基板的顶表面的第三方向上交叠第一导电线和第二导电线的每个区域中，并且所述存储单元包括可变电阻图案；以及在其中容纳存储单元以及第一和第二导电线的绝缘层结构，所述绝缘层结构具有在第一导电线之间在第二方向上延伸的空气间隙，并且空气间隙的底部低于第一导电线的上表面。
实施方式可以通过提供可变电阻存储器件来实现，该可变电阻存储器件包括第一存储器结构和在第一存储器结构上的第二存储器结构。该第一存储器结构包括：在基板上沿第一方向设置的第一导电线，每条第一导电线在交叉第一方向的第二方向上延伸，并且第一方向和第二方向平行于基板的顶表面；在第一导电线上方沿第二方向设置的第二导电线，每条第二导电线在第一方向上延伸；在第一导电线和第二导电线之间的第一存储单元，所述第一存储单元处于在基本上垂直于基板的顶表面的第三方向上交叠第一导电线和第二导电线的每个区域中，并且所述第一存储单元包括第一可变电阻图案；以及在第一导电线和第二导电线之间的第一绝缘层结构，该第一绝缘层结构覆盖第一存储单元并包括在第三方向上既不交叠第一导电线也不交叠第二导电线的区域的至少一部分中的第一空气间隙。该第二存储器结构包括：在第二方向上设置的第三导电线，每条第三导电线在第一方向上延伸；在第三导电线上方在第一方向上设置的第四导电线，每条第四导电线在第二方向上延伸；在第三导电线和第四导电线之间的第二存储单元，所述第二存储单元处于在第三方向上交叠第三导电线和第四导电线的每个区域中，并且所述第二存储单元包括第二可变电阻图案和在第三导电线和第四导电线之间的第二绝缘层结构，该第二绝缘层结构覆盖第二存储单元并包括在第三方向上既不交叠第三导电线也不交叠第四导电线的区域的至少一部分中的第二空气间隙。
实施方式可以通过提供可变电阻存储器件的制造方法来实现，该方法包括：在基板上在第一方向上形成第一结构，每个第一结构包括顺序地层叠的第一导电线、初始选择图案、初始第二电极和初始第一掩模并且在交叉第一方向的第二方向上延伸；在基板上形成初始牺牲图案和初始填充图案以覆盖第一结构的侧壁，该初始牺牲图案和该初始填充图案被顺序地层叠；在第一结构和初始填充图案上在第二方向上形成第二掩模，每个第二掩模在第一方向上延伸；使用第二掩模作为蚀刻掩模蚀刻初始第一掩模、初始第二电极、初始选择图案、初始填充图案和初始牺牲图案以分别形成第一掩模、第二电极、选择图案、填充图案和牺牲图案，选择图案、第二电极和第一掩模在第一和第二方向的每个上形成多个第二结构；去除牺牲图案；和形成绝缘层结构以覆盖第二结构的侧壁，该绝缘层结构在基本上垂直于基板的顶表面的第三方向上既不交叠第一导电线也不交叠第二掩模的区域的至少一部分中具有空气间隙。
实施方式可以通过提供可变电阻存储器件的制造方法来实现，该方法包括：在基板上在第一方向上形成第一结构，每个第一结构包括顺序地层叠的第一导电线、初始选择图案、初始第二电极和初始第一掩模并且在交叉第一方向的第二方向上延伸；在基板上形成牺牲层和填充层以覆盖第一结构的侧壁，该牺牲层和该填充层被顺序地层叠；在第一结构和填充层上在第二方向上形成第二掩模，每个第二掩模在第一方向上延伸；使用第二掩模作为蚀刻掩模蚀刻初始第一掩模、初始第二电极、初始选择图案、填充层和牺牲层以分别形成第一掩模、第二电极、选择图案、填充图案和牺牲图案，选择图案、第二电极和第一掩模在第一和第二方向的每个上形成多个第二结构；去除牺牲图案；和形成绝缘层结构以覆盖第二结构和第一导电线的侧壁，该绝缘层结构具有在第一导电线之间的空气间隙，并且该空气间隙在第二方向上延伸。
附图说明
通过参考附图详细描述示范性实施方式，多个特征对本领域技术人员而言将是明显的，其中：
图1示出根据示例实施方式的可变电阻存储器件的平面图，图2A、2B和3示出图1的可变电阻存储器件的截面图；
图4至30示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图；
图31示出根据示例实施方式的可变电阻存储器件的平面图，图32和33示出图31的可变电阻存储器件的截面图；
图34至39示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图；
图40示出根据示例实施方式的可变电阻存储器件的平面图，图41和42示出图40的可变电阻存储器件的截面图；
图43至48示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图；
图49示出根据示例实施方式的可变电阻存储器件的平面图，图50和51示出图49的可变电阻存储器件的截面图；
图52至63示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图；
图64示出根据示例实施方式的可变电阻存储器件的平面图，图65和66示出图64的可变电阻存储器件的截面图；
图67至69示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图；
图70示出根据示例实施方式的可变电阻存储器件的平面图，图71和72示出图70的可变电阻存储器件的截面图；
图73至75示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图；
图76示出根据示例实施方式的可变电阻存储器件的平面图，图77和78示出图76的可变电阻存储器件的截面图；以及
图79至81示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图。
具体实施方式
图1示出根据示例实施方式的可变电阻存储器件的平面图，图2A、2B和3示出图1的可变电阻存储器件的截面图。图2A和2B示出包括分别沿图1中的线A-A’和B-B’截取的截面的截面图，图3示出包括分别沿图1中的线C-C’和D-D’截取的截面的截面图。
在下文，基本平行于基板的上表面并且彼此交叉的两个方向可以分别定义为第一方向和第二方向，基本垂直于基板的上表面的方向可以定义为第三方向。在示例实施方式中，第一和第二方向可以以直角彼此交叉从而基本上彼此垂直。
参考图1、2A和3，可变电阻存储器件可以包括例如在基板100上的第一导电线122、第二导电线310、第一存储单元、在其中具有第一空气间隙235的第二绝缘层230、以及第一填充图案204。
可变电阻存储器件可以还包括第一和第三电极134和280、第一间隔物260、以及第一绝缘层110。
基板100可以包括半导体材料，例如，硅、锗、硅锗等，或者III-V半导体化合物，例如，GaP、GaAs、GaSb等。在一些实施方式中，基板100可以是绝缘体上硅(SOI)基板或者绝缘体上锗(GOI)基板。如这里所用，术语“或者”不是排他性措辞，因为包括A或B的元件涵盖了在其中元件包括A、包括B以及包括A和B的多个情形。
例如栅极结构、源/漏极层、接触插塞、布线(wiring)等的各种元件可以形成在基板100上，并且可以被第一绝缘层110覆盖。第一绝缘层110可以包括绝缘材料，例如，硅氧化物、硅氮化物、硅氮氧化物等。
第一导电线122可以在第一绝缘层110上沿第二方向延伸，多个第一导线122可以在第一方向上彼此间隔开第一宽度W1。
第一导电线122可以包括金属，例如，钨、铂、钯、铑、钌、铱、铜、铝、钛、钽等，或者金属氮化物。
第二导电线310可以设置在第一导电线122上方并且与第一导电线122间隔开。第二导电线310可以在第一方向上延伸，多个第二导电线310可以在第二方向上彼此间隔开第二宽度W2。
第二导电线310可以包括第一金属图案300和覆盖第一金属图案300的侧壁及下表面的第一阻挡图案290。第一金属图案300可以包括金属，例如，钨、铂、钯、铑、钌、铱、铜、铝、钛、钽等，第一阻挡图案290可以包括金属氮化物，例如，钛氮化物、钽氮化物、钨氮化物等。
第一存储单元可以形成在第一导电线122和第二导电线310之间，例如，在第一导电线122和第二导电线310沿第三方向彼此交叠的区域处。
第一存储单元可以包括第一选择图案144、第二电极154和第一可变电阻图案270。
第一选择图案144可以包括双向阈值开关(OTS)材料，其可以通过在非晶态下由于温差导致的电阻差异而用作开关元件。例如，第一选择图案144可以在比第一可变电阻图案270的温度范围更宽的温度范围内处于非晶态。在实施中，第一选择图案144甚至在非晶态下可具有由于温差导致的大的电阻差异。
OTS材料可以包括例如锗、硅、砷和/或碲。在实施中，OTS材料可以还包括硒或硫。
OTS材料可以包括例如AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiInP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、GexSe1-x等。
在实施中，第一选择图案144可以包括顺序地层叠的掺杂有n型杂质的多晶硅层和掺杂有p型杂质的多晶硅层，例如，可以包括二极管。
第二电极154可以加热第一可变电阻图案270，并且第一可变电阻图案270的电阻可以改变。在示例实施方式中，第二电极154可以包括例如碳、含碳的金属、或者含碳的金属氮化物。在实施中，第二电极154可以包括碳或者碳氮化物(例如，钛碳氮化物和/或钽碳氮化物)。
在示例实施方式中，第一可变电阻图案270可以包括其相可以由于温差而改变的材料，因此第一可变电阻图案270的相可以由于温差而改变。在此情况下，可变电阻存储器件可以是相变随机存取存储器(PRAM)器件。
在示例实施方式中，第一可变电阻图案270可以包括包含锗、锑或碲的硫族化物材料。在示例实施方式中，第一可变电阻图案270可以包括具有交替地层叠的锗-碲层和锑-碲层的超晶格。在示例实施方式中，第一可变电阻图案270可以包括GST(锗-锑-碲)、IST(铟-锑-碲)、或BST(铋-锑-碲)。
在示例实施方式中，第一可变电阻图案270可以包括钙钛矿基材料或过渡金属氧化物。在此情况下，可变电阻存储器件可以是电阻式随机存取存储器(ReRAM)器件。
钙钛矿基材料可以包括例如STO(SrTiO3)、BTO(BaTiO3)、PCMO(Pr1-XCaXMnO3)等。过渡金属氧化物可以包括钛氧化物(TiOx)、锆氧化物(ZrOx)、铝氧化物(AlOx)、铪氧化物(HfOx)、钽氧化物(TaOx)、铌氧化物(NbOx)、钴氧化物(CoOx)、钨氧化物(WOx)、镧氧化物(LaOx)或锌氧化物(ZnOx)。这些可以单独使用或组合使用。
在示例实施方式中，第一可变电阻图案270可以包括其电阻可以被磁场或自旋转移力矩(STT)改变的材料。在此情况下，可变电阻存储器件可以是磁性随机存取存储器(MRAM)器件。
在实施中，第一可变电阻图案270可以包括铁磁材料，例如，铁(Fe)、镍(Ni)、钴(Co)、镝(Dy)、钆(Gd)等。
在示例实施方式中，多个第一存储单元可以在第一和第二方向的每个上形成，并且可以设置成在平面图中的网格图案。
第一存储单元可以包括从其底部朝向其顶部按此次序顺序地层叠的第一选择图案144、第二电极154和第一可变电阻图案270。在实施中，第一存储单元可以包括从其底部朝向其顶部按此次序顺序地层叠的第一可变电阻图案270、第二电极154和第一选择图案144。
第一电极134可以形成在第一导电线122和第一选择图案144之间，第三电极280可以形成在第二导电线310和第一可变电阻图案270之间。多个第一电极134和多个第三电极280可以形成在第一和第二方向的每个上。
第一电极134和第三电极280每个可以包括金属氮化物或金属硅氮化物，例如，钛氮化物、钛硅氮化物、钨氮化物、钨硅氮化物、钽氮化物、钽硅氮化物、锆氮化物、锆硅氮化物等。
在实施中，可以不形成第一电极134，第三电极280可以接触第二导电线310的下表面并且在第一方向上延伸。
在示例实施方式中，第一可变电阻图案270和第三电极280的侧壁可以被第一间隔物260覆盖。
第一间隔物260可以包括氧化物，例如，硅氧化物。
在示例实施方式中，在平面图中，包括第一可变电阻图案270、第三电极280和第一间隔物260的结构可具有与第一选择图案144的形状和区域基本上相同或与第一电极134的形状和区域基本上相同的形状和区域。
第二绝缘层230可以形成在第一导电线122之间以及在第二导电线310之间，并且可以覆盖第一电极134、第一存储单元、第三电极280和第一间隔物260。在实施中，第二绝缘层230可以覆盖第一导电线122和第二导电线310的侧壁。
第二绝缘层230可以包括氮化物，例如，硅氮化物。
第一填充图案204可以形成在第二导电线310下面并且可以覆盖第一间隔物260的上侧壁。在示例实施方式中，第一填充图案204可以接触在第一方向上延伸的第二导电线310的下表面，多个第一填充图案204可以形成在第一方向上。第一填充图案204可以覆盖第一间隔物260在第一方向上的相反侧壁中的一个侧壁的上部分。
在示例实施方式中，第一填充图案204的下表面可以高于第二电极154的上表面。第一填充图案204的下表面可以低于或高于第三电极280的下表面。
第一填充图案204可以包括与第二绝缘层230基本上相同或不同的材料。第一填充图案204可以包括氮化物，例如，硅氮化物。
在示例实施方式中，第二绝缘层230中的第一空气间隙235可以形成在沿第三方向既不交叠第一导电线122也不交叠第二导电线310的区域的至少一部分中。
在示例实施方式中，多个第一空气间隙235可以在第一和第二方向的每个上形成，并且可以设置成在平面图中的网格图案。
在示例实施方式中，第一空气间隙235的顶部可以低于第一填充图案204的下表面。因此，第一空气间隙235的顶部可以与第二导电线310的下表面间隔开，当第二导电线310被形成时，第二导电线310可以不彼此电短路。第一空气间隙235的底部可以高于第一导电线122的上表面。
第一空气间隙235的顶部可以高于第二电极154的上表面，第一空气间隙235的底部可以低于第一电极134的上表面。因此，在第二电极154之间或在第一电极134之间的寄生电容可以有益地减小。
可变电阻存储器件可具有在其中外围电路和存储单元被顺序地层叠的外围电路上单元(COP)结构，其在图2B中示出。
参考图2B，可变电阻存储器件可以包括顺序地层叠的外围电路区PCR和存储单元区MCR。
在示例实施方式中，栅极结构40、杂质层105、第一接触插塞60和布线70可以形成在PCR中的其上具有隔离层10的基板100上。第一导电线122、第二导电线310、第一存储单元和第二绝缘层230可在其中具有第一空气间隙235。第一填充图案204等可以形成在MCR中。
栅极结构40可以包括顺序地层叠的栅极绝缘图案20和栅电极30。栅极绝缘图案20可以包括例如硅氧化物、金属氧化物等，栅电极30可以包括例如掺杂多晶硅、金属、金属硅化物、金属氮化物等。栅间隔物可以进一步形成在栅极结构40的侧壁上。
杂质区105可以形成在基板100的邻近栅极结构40的上部分处。杂质层105可以包括n型杂质或p型杂质。
栅极结构40和杂质层105可以形成晶体管，该晶体管可以根据杂质层105的杂质的导电类型而用作负沟道金属氧化物半导体(NMOS)晶体管或正沟道金属氧化物半导体(PMOS)晶体管。
晶体管可以在基板100上被第一下部绝缘中间层50覆盖。第一下部绝缘中间层50可以包括氧化物，例如，硅氧化物。
第一接触插塞60可以延伸穿过第一下部绝缘中间层50，并且可以接触杂质层105的上表面。在示例实施方式中，可以形成多个第一接触插塞60。
布线70可以形成在第一下部绝缘中间层50上，并且可以接触第一接触插塞60的上表面。在示例实施方式中，布线70可以在第一方向上和/或在第二方向上延伸，多条布线70可以形成在第二方向上和/或在第一方向上。根据电路布局，至少一条布线70可以直接接触第一导电线122和/或第二导电线310，或可以经由第二接触插塞电连接到第一导电线122和/或第二导电线310。
布线70可以在第一下部绝缘中间层50上被第二下部绝缘中间层80覆盖。第二下部绝缘中间层80可以包括氧化物，例如，硅氧化物。
第一接触插塞60和布线70可以包括例如金属、金属氮化物、金属硅化物、掺杂多晶硅等。
图4至30示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图。图4、7、10、13、16、19、22、25和28是平面图，图5、8、11、14、17、20、23、26和29是包括分别沿对应的平面图的线A-A’和B-B’截取的截面的截面图，图6、9、12、15、18、21、24、27和30是包括分别沿对应的平面图的线C-C’和D-D’截取的截面的截面图。
参考图4至6，第一绝缘层110、第一导电层120、第一电极层130、第一选择层140和第二电极层150可以顺序地形成在基板100上，并且初始第一掩模162可以形成在第二电极层150上。
基板100可以包括半导体材料，例如，硅、锗、硅锗等，或III-V半导体化合物，例如，GaP、GaAs、GaSb等。在一些实施方式中，基板100可以是SOI基板或GOI基板。
例如栅极结构、源/漏极层、接触插塞、布线等的各种元件可以形成在基板100上，并且可以被第一绝缘层110覆盖。
第一绝缘层110可以由绝缘材料，例如，硅氧化物、硅氮化物、硅氮氧化物等形成。
第一导电层120可以由金属，例如，钨、铂、钯、铑、钌、铱、铜、铝、钛、钽等形成，或者由金属氮化物形成。
第一电极层130可以由金属氮化物或金属硅氮化物形成，例如，钛氮化物、钛硅氮化物、钨氮化物、钨硅氮化物、钽氮化物、钽硅氮化物、锆氮化物、锆硅氮化物等。
在示例实施方式中，第一选择层140可以由OTS材料形成，该OTS材料可以通过在非晶态下由于温差导致的电阻差异而用作开关元件。
OTS材料可以包括例如锗、硅、砷和/或碲。在实施中，OTS材料可以还包括硒和/或硫。
在实施中，OTS材料可以包括例如AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiInP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、GexSe1-x等。
在实施中，第一选择图案140可以包括顺序地层叠的掺杂有n型杂质的多晶硅层和掺杂有p型杂质的多晶硅层，例如，可以包括二极管。
第二电极层150可以由碳、含碳金属或含碳金属氮化物形成。在实施中，第二电极层150可以由碳或者碳氮化物(例如，钛碳氮化物和/或钽碳氮化物)形成。
初始第一掩模162可以由例如硅氧化物或多晶硅形成。
在示例实施方式中，初始第一掩模162可以在第二方向上延伸，多个初始第一掩模162可以在第一方向上形成。初始第一掩模162可以在第一方向上彼此间隔开第一宽度W1。
在实施中，第一电极层130可以被省略。
参考图7至9，第二电极层150、第一选择层140、第一电极层130和第一导电层120可以利用初始第一掩模162作为蚀刻掩模被顺序地蚀刻以分别形成初始第二电极152、初始第一选择图案142、初始第一电极132和第一导电线122。
因此，包括顺序地层叠的第一导电线122、初始第一电极132、初始第一选择图案142、初始第二电极152和初始第一掩模162的第一结构可以形成在第一绝缘层110上。第一结构可以在第二方向上延伸，多个第一结构可以形成为在第一方向上彼此间隔开。第一结构之间的间隔可以定义为第一开口170。
参考图10至12，初始牺牲图案182可以形成为部分地填充第一开口170。
在示例实施方式中，牺牲层可以形成在第一绝缘层110和第一结构上以填充第一开口170，牺牲层可以被平坦化直到第一结构的上表面被暴露以形成初始牺牲图案182，初始牺牲图案182的上部分可以被去除使得初始牺牲图案182可以部分地填充第一开口170。
在示例实施方式中，平坦化工艺可以通过化学机械抛光(CMP)工艺执行。初始牺牲图案182的上部分可以通过回蚀刻工艺被去除。
在示例实施方式中，牺牲层可以由可以容易地通过灰化工艺去除的材料形成。例如，牺牲层可以由硬掩模上硅(SOH)形成。
随着初始牺牲图案182的上部分被去除，凹陷190可以形成为暴露第一结构的上侧壁。在示例实施方式中，凹陷190可具有比初始第二电极152的上表面高的底部。
凹陷190的深度，例如，凹陷190的底部的高度可以确定随后形成的第一空气间隙235的顶部的高度(参考图22至24)。因此，第一空气间隙235可通过控制凹陷190的深度而具有期望的尺寸。
参考图13至15，初始第一填充图案202可以形成为填充凹陷190。
在示例实施方式中，填充层可以形成在初始牺牲图案182和第一结构上以填充凹陷190，并且可以被平坦化直到第一结构的上表面可以被暴露以在凹陷190中形成初始第一填充图案202。
在示例实施方式中，平坦化工艺可以通过CMP工艺执行。
填充层可以由相对于初始第一掩模162具有高蚀刻选择性的材料例如氮化物(诸如硅氮化物)形成。
参考图16至18，第二掩模212可以形成在第一结构和初始第一填充图案202上。
第二掩模212可以由例如硅氧化物或多晶硅形成。第二掩模212可以包括与初始第一掩模162基本相同的材料使得第二掩模212可以与初始第一掩模162合并，或者第二掩模212可以包括与初始第一掩模162的材料不同的材料。
在示例实施方式中，第二掩模212可以在第一方向上延伸，多个第二掩模212可以在第二方向上形成。第二掩模212可以在第二方向上彼此间隔开第二宽度W2。在示例实施方式中，第二宽度W2可以基本上等于第一宽度W1。
参考图19至21，初始第一掩模162、初始第二电极152、初始第一选择图案142和初始第一电极132、以及初始第一填充图案202和初始牺牲图案182可以利用第二掩模212作为蚀刻掩模被顺序地蚀刻以分别形成第一掩模164、第二电极154、第一选择图案144和第一电极134、以及第一填充图案204和牺牲图案。
因此，包括顺序地层叠的第一电极134、第一选择图案144、第二电极154和第一掩模164的第二结构可以形成在沿第二方向延伸的第一导电线122上。在实施中，多个第一导电线122可以在第一方向上形成，因此多个第二结构可以在第一和第二方向的每个上形成。
剩余的牺牲图案可以被去除。例如，在第一填充图案204下面的牺牲图案可以被去除。在示例实施方式中，牺牲图案可以通过灰化工艺被去除。
通过蚀刻工艺和灰化工艺形成在第一绝缘层110上的间隔可以被限定为第二开口220。第二开口220可以暴露出在第二掩模212下面的第一绝缘层110的上表面，并且可以暴露出在没有形成第二掩模212的区域中的第一导电线122和第一绝缘层110。
参考图22至24，第二绝缘层230可以形成为填充第二开口220，第一空气间隙235可以形成在第二绝缘层230中。
第二绝缘层230可以由相对于第一和第二掩模164和212具有高蚀刻选择性的材料例如氮化物(诸如硅氮化物)形成。第二绝缘层230可以由与第一填充图案204的材料基本相同的材料形成使得第二绝缘层230可以与第一填充图案204合并，或者可以包括与第一填充图案204的材料不同的材料。
第一空气间隙235可以形成在沿第三方向既不交叠第一导电线122也不交叠第二导电线212的区域中。在示例实施方式中，第一导电线122可以在第一方向上彼此间隔开第一宽度W1并且每条第一导电线122在第二方向上延伸，第二掩模212可以在第二方向上彼此间隔开第二宽度W2并且每个第二掩模212在第一方向上延伸，因此第一空气间隙235可以形成在沿第三方向既不交叠第一导电线122也不交叠第二导电线212的区域中的可以最远离第一导电线122和第二导电线212的一部分处。在示例实施方式中，多个第一空气间隙235可以在第一和第二方向的每个上形成，并且可以设置成在平面图中的网格图案。
第一空气间隙235的顶部可以低于第一填充图案204的下表面，第一空气间隙235的底部可以高于第一导电线122的上表面。在其中形成第一空气间隙235的第二绝缘层230可以从上方沉积在第二掩模212和第一填充图案204的侧壁和下表面上，因此第一空气间隙235的顶部可以低于第一填充图案204的下表面。同样地，在其中形成第一空气间隙235的第二绝缘层230可以从下方沉积在第一绝缘层110和第一导电线122的侧壁和上表面上，因此第一空气间隙235的底部可以高于第一导电线122的上表面。
在示例实施方式中，第一空气间隙235的顶部可以高于第二电极154的上表面，因此在第二电极154之间的寄生电容可以有益地减小。
第一空气间隙235的底部可以低于第一电极134的上表面，因此第一电极134之间的寄生电容可以减小。
参考图25至27，第一掩模164和第二掩模212可以被去除以形成彼此连通的第三开口240和第四开口250。
在示例实施方式中，第一掩模164和第二掩模212可以通过湿蚀刻工艺被去除。
随着第三开口240和第四开口250被形成，第二电极154和第一填充图案204的上表面可以被暴露。
参考图28至30，第一间隔物260、第一可变电阻图案270和第三电极280可以形成在第三开口240中。
首先，间隔物层可以形成在第三开口240和第四开口250的侧壁、第二电极154和第一填充图案204的暴露的上表面、以及第二绝缘层230上，并且可以被各向异性地蚀刻以在第三开口240和第四开口250的侧壁上形成第一间隔物260。
间隔物层可以由氧化物例如硅氧化物形成。
可变电阻层可以形成在第二电极154、第一间隔物260、第一填充图案204和第二绝缘层230上以填充第三开口240和第四开口250，可变电阻层可以被平坦化直到第二绝缘层230的上表面被暴露，并且可变电阻层的上部分可以被去除以形成部分地填充第三开口240的第一可变电阻图案270。
平坦化工艺可以通过CMP工艺被执行，可变电阻层的上部分可以通过回蚀刻工艺被去除。
在示例实施方式中，可变电阻层可以由其电阻可以根据相变而改变的材料形成。在示例实施方式中，可变电阻层可以由含锗、锑和/或碲的硫族化物材料形成。在示例实施方式中，第一可变电阻层可以包括具有交替地层叠的锗-碲层和锑-碲层的超晶格。在示例实施方式中，第一可变电阻层可以包括GST(锗-锑-碲)、IST(铟-锑-碲)、或BST(铋-锑-碲)。
在示例实施方式中，第一可变电阻层可以由钙钛矿基材料或过渡金属氧化物形成。钙钛矿基材料可以包括例如STO(SrTiO3)、BTO(BaTiO3)、PCMO(Pr1-XCaXMnO3)等。过渡金属氧化物可以包括钛氧化物(TiOx)、锆氧化物(ZrOx)、铝氧化物(AlOx)、铪氧化物(HfOx)、钽氧化物(TaOx)、铌氧化物(NbOx)、钴氧化物(CoOx)、钨氧化物(WOx)、镧氧化物(LaOx)或锌氧化物(ZnOx)。这些可以单独使用或组合使用。
在示例实施方式中，第一可变电阻层可以由其电阻可以被磁场或自旋转移力矩(STT)改变的材料形成。在实施中，第一可变电阻层可以包括铁磁材料，例如，铁(Fe)、镍(Ni)、钴(Co)、镝(Dy)、钆(Gd)等。
第三电极层可以形成在第一可变电阻图案270、第一间隔物260、第一填充图案204和第二绝缘层230上以填充第三开口240的上部分和第四开口250，第三电极层可以被平坦化直到第二绝缘层230的上表面可以被暴露，第三电极层的上部分可以被去除以形成填充第三开口240的剩余部分的第三电极280。
第三电极层可以由金属氮化物或金属硅氮化物形成，例如，钛氮化物、钛硅氮化物、钨氮化物、钨硅氮化物、钽氮化物、钽硅氮化物、锆氮化物、锆硅氮化物等。
顺序地层叠的第一选择图案144、第二电极154和第一可变电阻图案270可以定义第一存储单元。
再次参考图1至3，填充第四开口250的第二导电线310可以被形成以完成可变电阻存储器件。
例如，第一阻挡层可以形成在第四开口250的侧壁、第三电极280、第一间隔物260、第一填充图案204和第二绝缘层230上，第一金属层可以形成在第一阻挡层上以填充第四开口250的剩余部分，以及第一金属层和第一阻挡层可以被平坦化直到第二绝缘层230的上表面可以被暴露以形成第二导电线310。
第一金属层可以由金属例如钨、铂、钯、铑、钌、铱、铜、铝、钛、钽等形成，第一阻挡层可以由金属氮化物例如钛氮化物、钽氮化物、钨氮化物等形成。
第二导电线310可以包括第一金属图案300和覆盖第一金属图案300的侧壁及下表面的第一阻挡图案290。
在示例实施方式中，第一导电线122可以用作可变电阻存储器件的字线，第二导电线310可以用作可变电阻存储器件的位线。在实施中，第一导电线122可以用作可变电阻存储器件的位线，第二导电线310可以用作可变电阻存储器件的字线。
如上文所述，在制造可变电阻存储器件的方法中，初始牺牲图案182和初始第一填充图案202可以形成在基板100上以覆盖第一结构，该第一结构可以利用第二掩模212作为蚀刻掩模被图案化以在每条第一导电线122上形成第二结构，初始牺牲图案182可以被去除以形成第二开口220。随着第二绝缘层230可以形成为填充第二开口220，第一空气间隙235可以形成在既不交叠第一导电线122也不交叠第二掩模212的区域中的可以最远离第一导电线122和第二掩模212的部分处，第一空气间隙235的顶部可以由于剩余的第一填充图案204而形成为低于随后形成的第二导电线310的下表面。因此，寄生电容可以通过第一空气间隙235而减少，并且第二导电线310可以不被电短路。
图31示出根据示例实施方式的可变电阻存储器件的平面图，图32和33示出图31的可变电阻存储器件的截面图。图32是包括分别沿图31中的线A-A’和B-B’截取的截面的截面图，图33是包括分别沿图31中的线C-C’和D-D’截取的截面的截面图。
可变电阻存储器件可以与图1至3的可变电阻存储器件基本上相同或相似，除了填充图案和空气间隙之外。因此，相同的附图标记通篇涉及相同的元件，为了简洁，在下文可以省略对其的重复详细说明。
参考图31至33，可变电阻存储器件可以包括在基板100上的第一导电线122、第二导电线310、第一存储单元和第二绝缘层230(在其中具有第一空气间隙235)。
可变电阻存储器件可以还包括第一和第三电极134和280、第一间隔物260、以及第一绝缘层110。
可变电阻存储器件可以不具有可以形成在第二导电线310下面并且覆盖第一间隔物260的上侧壁的第一填充图案204。因此，第一间隔物260的上侧壁可以被第二绝缘层230覆盖。
可以不形成第一填充图案204，并且第一空气间隙235的顶部可以低于第二导电线310的下表面。例如，在图31至33的可变电阻存储器件中的第二导电线310之间通过第一空气间隙235的电短路的可能性可以高于在图1至3的可变电阻存储器件中的第二导电线310之间通过第一空气间隙235的电短路的可能性。然而，第一空气间隙235可以在不垂直地交叠第二导电线310的区域中尽可能远离地形成，因此第二导电线310之间的电短路不会太高。
图34至39示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图。图34和37是平面图，图35和38是包括分别沿对应的平面图的线A-A’和B-B’截取的截面的截面图，图36和39是包括分别沿对应的平面图的线C-C’和D-D’截取的截面的截面图。此方法可以包括与参考图1至30示出的工艺基本相同或相似的工艺，因此在此可以省略对其的重复详细说明。
参考图34至36，可以执行与参考图4至12示出的工艺基本相同或相似的工艺。
在本实施方式中，初始牺牲图案182可以不是部分地填充第一开口170而是可以完全地填充第一开口170。例如，牺牲层可以形成在第一绝缘层110和第一结构上以填充第一开口170，并且可以被平坦化直到第一结构的上表面被暴露以形成初始牺牲图案182。与参考图10至12示出的工艺不同，初始牺牲图案182的上部分可以不被去除。
参考图37至39，可以执行与参考图13至21示出的工艺基本相同或相似的工艺。
因此，多个第二结构可以在第二方向上形成在每条第一导电线122上，每个第二结构包括第一电极134、第一选择图案144、第二电极154和第一掩模164，剩余的牺牲图案可以被去除以在第一绝缘层110上形成第二开口220。
可以不形成第一填充图案204(参考图19至21)。
再次参考图31至33，可以执行与参考图22至30和图1至3示出的工艺基本相同或相似的工艺，从而完成可变电阻存储器件。
因此，第一空气间隙235可以形成在第二绝缘层230中。在本实施方式中，第一空气间隙235的顶部可以低于第二导电线310的下表面。
例如，在图1至3的可变电阻存储器件中，第一填充图案204可以形成在第二导电线310下面，因此第一空气间隙235的顶部可以低于第一填充图案204的下表面。因此，第一空气间隙235可以必定与第二导电线310的下表面间隔开。在本实施方式中，可以不具有如图31至33所示的可变电阻存储器件中的第一填充图案，因此第一空气间隙235的顶部可以低于第二导电线310的下表面。
图40示出根据示例实施方式的可变电阻存储器件的平面图，图41和42示出图40的可变电阻存储器件的截面图。图41是包括分别沿图40中的线A-A’和B-B’截取的截面的截面图，图42是包括分别沿图40中的线C-C’和D-D’截取的截面的截面图。
可变电阻存储器件可以与图1至3的可变电阻存储器件基本上相同或相似，除了第二导电线和空气间隙之外。因此，相同的附图标记通篇涉及相同的元件，为了简洁，在下文可以省略对其的重复详细说明。
参考图40至42，可变电阻存储器件可以包括在基板100上的第一导电线122、第二导电线310、第一存储单元、第二绝缘层230(在其中具有第一空气间隙237)以及第一填充图案204。
可变电阻存储器件可以还包括第一和第三电极134和280、第一间隔物260、以及第一绝缘层110。
第一导电线122可以在第一方向上彼此间隔开第三宽度W3，第二掩模212可以在第二方向上彼此间隔开第四宽度W4。在示例实施方式中，第三宽度W3可以大于第四宽度W4。
在示例实施方式中，第二绝缘层230中的第一空气间隙237可以在第二方向上在第一导电线122之间延伸，其中每条第一导电线122在第二方向上延伸。第一空气间隙237的底部可以低于第一导电线122的上表面。
例如，在可以设置在第二导电线310下方的第一导电线122之间的第三宽度W3可以大于第二导电线310之间的第四宽度W4，因此在覆盖第一导电线122和第二导电线310的侧壁的第二绝缘层230中的第一空气间隙237可以水平地交叠第一导电线122的至少一部分。因此，第一空气间隙237的底部可以低于第一导电线122的上表面。
图43至48示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图。图43和46是平面图，图44和47示出包括分别沿对应的平面图的线A-A’和B-B’截取的截面的截面图，图45和48是包括分别沿对应的平面图的线C-C’和D-D’截取的截面的截面图。此方法可以包括与参考图1至30示出的工艺基本相同或相似的工艺，因此在此可以省略对其的重复详细说明。
参考图43至45，可以执行与参考图4至18示出的工艺基本相同或相似的工艺。
在本实施方式中，第一导电线122可以在第一方向上彼此间隔开第三宽度W3，第二掩模212可以在第二方向上彼此间隔开第四宽度W4。在示例实施方式中，第三宽度W3可以大于第四宽度W4。
参考图46至48，可以执行与参考图19至24示出的工艺基本相同或相似的工艺。
因此，第一空气间隙237可以形成在第二绝缘层230中。
在示例实施方式中，第一空气间隙237可以形成为在第一导电线122之间沿第二方向延伸。第一空气间隙237的底部可以低于第一导电线122的上表面。
例如，在第一导电线122(其可以设置在第二掩模212下方)之间的第三宽度W3可以大于在第二掩模212之间的第四宽度W4，因此在覆盖第一导电线122和第二掩模212的第二绝缘层230中的第一空气间隙237可以水平地交叠第一导电线122的至少一部分。因此，第一空气间隙237的底部可以低于第一导电线122的上表面。
再次参考图40至42，可以执行与参考图25至30和图1至3示出的工艺基本相同或相似的工艺，从而完成可变电阻存储器件。
图49示出根据示例实施方式的可变电阻存储器件的平面图，图50和51示出图示图49的可变电阻存储器件的截面图。图50是包括分别沿图49中的线A-A’和B-B’截取的截面的截面图，图51是包括分别沿图49中的线C-C’和D-D’截取的截面的截面图。
可变电阻存储器件可以与图1至3的可变电阻存储器件基本上相同或相似，除了第一和第三导电线以及第三绝缘层之外。因此，相同的附图标记通篇涉及相同的元件，为了简洁，可以省略对其的重复详细说明。
参考图49至51，可变电阻存储器件可以包括在基板100上的第三导电线430、第二导电线310、第一存储单元、第二绝缘层230(在其中具有第一空气间隙235)以及第一填充图案204。
可变电阻存储器件可以还包括第一电极134和第三电极280、第一间隔物260、第一绝缘层110以及第三绝缘层400。
第三绝缘层400可以在其中容纳第三导电线430，并且可以形成在第一绝缘层110上。第三绝缘层400可以由绝缘材料例如硅氧化物、硅氮化物、硅氮氧化物等形成。
第三导电线400可以通过镶嵌工艺形成，并且可以包括第二金属图案420和覆盖第二金属图案420的侧壁及下表面的第二阻挡图案410。在示例实施方式中，多条第三导电线430可以形成为在第一方向上彼此间隔开第一宽度W1。
第二金属图案420可以由金属例如，钨、铂、钯、铑、钌、铱、铜、铝、钛、钽等形成，第二阻挡图案410可以由金属氮化物例如钛氮化物、钽氮化物、钨氮化物等形成。
图52至63示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图。图52、55、58和61是平面图，图53、56、59和62是包括分别沿对应的平面图的线A-A’和B-B’截取的截面的截面图，图54、57、60和63是包括分别沿对应的平面图的线C-C’和D-D’截取的截面的截面图。此方法可以包括与参考图1至30示出的工艺基本相同或相似的工艺，因此在此可以省略对其的重复详细说明。
参考图52至54，第一绝缘层110可以形成在基板100上，在其中容纳第三导电线430的第三绝缘层400可以形成在第一绝缘层110上。
例如，多个第五开口(每个第五开口可以穿过第三绝缘层400形成以暴露第一绝缘层110的上表面并且可以在第二方向上延伸)可以在第一方向上形成，第二阻挡层可以形成在第五开口的侧壁、第一绝缘层110的暴露的上表面以及第三绝缘层400的上表面上，第二金属层可以形成在第二阻挡层上以填充第五开口，第二金属层和第二阻挡层可以被平坦化直到第三绝缘层400的上表面被暴露以形成第三导电线430。
第三绝缘层400可以由绝缘材料例如硅氧化物、硅氮化物、硅氮氧化物等形成。第二金属层可以由金属例如钨、铂、钯、铑、钌、铱、铜、铝、钛、钽等形成，第二阻挡层可以由金属氮化物例如钛氮化物、钽氮化物、钨氮化物等形成。
每条第三导电线430可以包括在第二方向上延伸的第二金属图案420和覆盖第二金属图案420的侧壁及下表面的第二阻挡图案410。
参考图55至57，可以执行与参考图4至6示出的工艺基本相同或相似的工艺。
因此，第一电极层130、第一选择层140和第二电极层150可以顺序地形成在容纳第三导电线430的第三绝缘层400上，并且初始第一掩模162可以形成在第二电极层150上。
在示例实施方式中，初始第一掩模162可以在第二方向上延伸，多个初始第一掩模162可以在第一方向上形成为彼此间隔开第一宽度W1。每个初始第一掩模162可以形成为具有在第一方向上的一宽度，该宽度基本上等于下面的第三导电线430中的每条第三导电线430的宽度。
参考图58至60，可以执行与参考图7至9示出的工艺基本相同或相似的工艺。
因此，包括顺序地层叠的初始第一电极132、初始第一选择图案142、初始第二电极152和初始第一掩模162的第三结构可以形成在第三导电线430上。第三结构可以在第二方向上延伸，多个第三结构可以在第一方向上形成。
参考图61至63，可以执行与参考图10至24示出的工艺基本相同或相似的工艺。
因此，第二绝缘层230可以形成为覆盖第三结构、第一填充图案204和第二掩模212，第一空气间隙235可以形成在第二绝缘层230中。
再次参考图49至51，可以执行与参考图25至30和图1至3示出的工艺基本相同或相似的工艺，从而完成可变电阻存储器件。
图64示出根据示例实施方式的可变电阻存储器件的平面图，图65和66示出图64的可变电阻存储器件的截面图。图65是包括分别沿图64中的线A-A’和B-B’截取的截面的截面图，图66是包括分别沿图64中的线C-C’和D-D’截取的截面的截面图。
可变电阻存储器件可具有堆叠结构，该堆叠结构包括顺序地层叠的图1至3的可变电阻存储器件和图49至51的可变电阻存储器件。因此，相同的附图标记通篇涉及相同的元件，为了简洁，在下文可以省略对其的重复详细说明。
参考图64至66，可变电阻存储器件可以包括在第三方向上顺序地层叠的第一和第二存储器结构。第一存储器结构可以与图1至3的可变电阻存储器件基本相同。
第二存储器结构可以与图49至51的可变电阻存储器件相似。
例如，第二存储器结构可以形成在第一存储器结构上，并且可以包括在其中容纳第四导电线530的第四绝缘层500、在第四导电线530上方的第五导电线810、在第四导电线530和第五导电线810之间的第二存储单元、覆盖第二存储单元并在其中容纳第二空气间隙735的第五绝缘层730、以及第二填充图案704。第二存储单元可以包括顺序地层叠的第二选择图案644、第五电极654和第二可变电阻图案770。
第二存储器结构可以还包括第四电极634、第六电极780和第二间隔物760。
第五绝缘层730中的第二空气间隙735可以形成在沿第三方向既不交叠第四导电线530也不交叠第五导电线810的区域中。每条第五导电线810可以包括在第二方向上延伸的第四金属图案800和覆盖第四金属图案800的侧壁及下表面的第四阻挡图案。
在示例实施方式中，第一导电线122和第二导电线310可以分别用作第一存储器结构的字线和位线，第四导电线530和第五导电线810可以分别用作第二存储器结构的位线和字线。在实施中，第一导电线122和第二导电线310可以分别用作第一存储器结构的位线和字线，第四导电线530和第五导电线810可以分别用作第二存储器结构的字线和位线。
图64至66示出可变电阻存储器件包括两个堆叠的存储器结构，即，第一和第二存储器结构。在实施中，可变电阻存储器件可以包括顺序地层叠的多个存储器结构。
图67至69示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图。图67是平面图，图68是包括分别沿图67的线A-A’和B-B’截取的截面的截面图，图69是包括分别沿图67的线C-C’和D-D’截取的截面的截面图。此方法可以包括与参考图1至30示出的工艺或参考图49至63示出的工艺基本相同或相似的工艺，因此在此可以省略对其的重复详细说明。
参考图67至69，可以执行与参考图1至30示出的工艺基本相同或相似的工艺以形成第一存储器结构，可以执行与参考图52至54示出的工艺基本相同或相似的工艺以在第一存储器结构上形成在其中容纳第四导电线530的第四绝缘层500。
例如，第四绝缘层500可以形成在第一存储器结构上，多个第六开口可以在第二方向上形成，该多个第六开口可以穿过第四绝缘层500形成以暴露第二导电线310的上表面并且可以在第一方向上延伸。第三阻挡层可以形成在第六开口的侧壁、第二导电线310的暴露的上表面和第四绝缘层500的上表面上，第三金属层可以形成在第三阻挡层上以填充第六开口，第三金属层和第三阻挡层可以被平坦化直到第四绝缘层500的上表面可以被暴露从而在各个第六开口中形成第四导电线530。
第四绝缘层500可以由绝缘材料例如硅氧化物、硅氮化物、硅氮氧化物等形成。第三金属层可以由金属例如钨、铂、钯、铑、钌、铱、铜、铝、钛、钽等形成，第三阻挡层可以由金属氮化物例如钛氮化物、钽氮化物、钨氮化物等形成。
每条第四导电线530可以包括在第一方向上延伸的第三金属图案520和覆盖第三金属图案520的侧壁及下表面的第三阻挡图案510。
在示例实施方式中，第四导电线530可以形成为分别接触第二导电线310的上表面。
再次参考图64至66，可以执行与参考图55至63和图49至51示出的工艺基本相同或相似的工艺。
因此，与第一存储器结构相似的第二存储器结构可以形成在其上，并且可以完成包括顺序地层叠的第一和第二存储器结构的可变电阻存储器件。
第二存储器结构可以包括第四导电线530、第五导电线810、第二存储单元、具有第二空气间隙735的第五绝缘层730和第二填充图案704。第二存储单元可以包括顺序地层叠的第二选择图案644、第五电极654和第二可变电阻图案770。
可变电阻存储器件可以还包括第四电极634、第六电极780和第二间隔物760。
第二空气间隙735可以形成在第五绝缘层730的沿第三方向既不交叠第四导电线530也不交叠第五导电线810的区域中。在示例实施方式中，至少一个第二空气间隙735可以在第三方向上交叠第一空气间隙235之一。
每条第五导电线810可以包括在第二方向上延伸的第四金属图案800和覆盖第四金属图案800的侧壁及下表面的第四阻挡图案790。
图70示出根据示例实施方式的可变电阻存储器件的平面图，图71和72示出图70的可变电阻存储器件的截面图。图71是包括分别沿图70中的线A-A’和B-B’截取的截面的截面图，图72是包括分别沿图70中的线C-C’和D-D’截取的截面的截面图。
可变电阻存储器件可具有包括顺序地层叠的图1至3的可变电阻存储器件的堆叠结构。因此，相同的附图标记通篇涉及相同的元件，为了简洁，在下文可以省略对其的重复详细说明。
参考图70至72，可变电阻存储器件可以包括在第三方向上顺序地层叠的第一和第二存储器结构。第一存储器结构可以与图1至3的可变电阻存储器件基本相同。
第二存储器结构也可以与图1至3的可变电阻存储器件基本相同或相似。在实施中，在第二存储器结构中处于低的高度的第六导电线622可以在第一方向上延伸，多条第六导电线622可以在第二方向上彼此间隔开。在第二存储器结构中处于高的高度的第五导电线810可以在第二方向上延伸，并且多条第五导电线810可以在第一方向上彼此间隔开。
第二存储器结构可以包括第六导电线622和第五导电线810、在其间的第二存储单元、覆盖第二存储单元并且在其中具有第二空气间隙735的第五绝缘层730、以及第二填充图案704，第二存储单元可以包括顺序地层叠的第二选择图案644、第五电极654和第二可变电阻图案770。
第二存储器结构可以还包括第四电极634、第六电极780和第二间隔物760。
第二空气间隙735可以形成在第五绝缘层730的沿第三方向既不交叠第四导电线530也不交叠第五导电线810的区域中。每条第五导电线810可以包括在第二方向上延伸的第四金属图案800和覆盖第四金属图案800的侧壁及下表面的第四阻挡图案790。
图70至72示出可变电阻存储器件包括两个堆叠的存储器结构，即，第一和第二存储器结构。在实施中，可变电阻存储器件可以包括顺序地层叠的多个存储器结构。
图73至75示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图。图73是平面图，图74是包括分别沿图73的线A-A’和B-B’截取的截面的截面图，图75是包括分别沿图73的线C-C’和D-D’截取的截面的截面图。此方法可以包括与参考图1至30示出的工艺或参考图64至69示出的工艺基本相同或相似的工艺，因此在此可以省略对其的重复详细说明。
参考图73至75，可以执行与参考图1至30示出的工艺基本相同或相似的工艺从而形成第一存储器结构，并且可以执行与参考图4至6示出的工艺基本相同或相似的工艺。
因此，第六导电层620、第四电极层630、第二选择层640和第五电极层650可以顺序地形成在第一存储器结构上，初始第三掩模662可以形成在第五电极层650上。
在示例实施方式中，初始第三掩模662可以在第一方向上延伸，多个初始第三掩模662可以在第二方向上形成。初始第三掩模662可以在第二方向上彼此间隔开第二宽度W2。在示例实施方式中，初始第三掩模662可以形成为在第三方向上分别交叠第二导电线310。
再次参考图70至72，可以执行与参考图7至30和图1至3示出的工艺基本相同或相似的工艺，从而完成可变电阻存储器件。
例如，在第一存储器结构上的第二存储器结构可以包括在第一存储器结构上沿第一方向延伸的第六导电线622、在第六导电线622上的第五导电线810、在第六导电线622和第五导电线810之间的第二存储单元、覆盖第二存储单元并在其中具有第二空气间隙735的第五绝缘层730、以及第二填充图案704。第二存储单元可以包括顺序地层叠的第二选择图案644、第五电极654和第二可变电阻图案770。
第二存储器结构可以还包括第四电极634、第六电极780和第二间隔物760。
图76示出根据示例实施方式的可变电阻存储器件的平面图，图77和78示出图76的可变电阻存储器件的截面图。图77是包括分别沿图76中的线A-A’和B-B’截取的截面的截面图，图78是包括分别沿图76中的线C-C’和D-D’截取的截面的截面图。
可变电阻存储器件可具有包括顺序地层叠的图1至3的可变电阻存储器件的堆叠结构。因此，相同的附图标记通篇涉及相同的元件，为了简洁，在下文可以省略对其的重复详细说明。
参考图76至78，可变电阻存储器件可以包括在第三方向上顺序地层叠的第一和第二存储器结构。第一存储器结构可以与图1至3的可变电阻存储器件基本相同。
第二存储器结构也可以与图1至3的可变电阻存储器件基本相同或相似。在实施中，在第一存储器结构中的第二导电线310也可以在第二存储器结构中被共同地使用。例如，当第一导电线122和第二导电线310分别用作第一存储器结构中的字线和位线时，第二导电线310和第五导电线810可以分别用作第二存储器结构中的位线和字线。
因此，在第一存储器结构上的第二存储器结构可以包括第五导电线810、在第二导电线310和第五导电线810之间的第二存储单元、覆盖第二存储单元并在其中具有第二空气间隙735的第五绝缘层730、以及第二填充图案704。第二存储单元可以包括顺序地层叠的第二选择图案644、第五电极654和第二可变电阻图案770。
第二存储器结构可以还包括第四电极634、第六电极780和第二间隔物760。
图76至78示出可变电阻存储器件包括两个堆叠的存储器结构，即，第一和第二存储器结构。在实施中，可变电阻存储器件可以包括顺序地层叠的多个存储器结构。
图79至81示出在根据示例实施方式的制造可变电阻存储器件的方法中的多个阶段的平面图和截面图。图79是平面图，图80是包括分别沿图79的线A-A’和B-B’截取的截面的截面图，图81是包括分别沿图79的线C-C’和D-D’截取的截面的截面图。此方法可以包括与参考图1至30示出的工艺或参考图64至69示出的工艺基本相同或相似的工艺，因此在此可以省略对其的重复详细说明。
参考图79至81，可以执行与参考图1至30示出的工艺基本相同或相似的工艺从而形成第一存储器结构，并且可以执行与参考图4至6示出的工艺基本相同或相似的工艺。
因此，第四电极层630、第二选择层640和第五电极层650可以顺序地形成在第一存储器结构上，初始第三掩模662可以形成在第五电极层650上。
再次参考图76至78，可以执行与参考图7至30以及图1至3示出的工艺基本相同或相似的工艺，从而完成可变电阻存储器件。
根据示例实施方式的可变电阻存储器件可以被用于PRAM器件、ReRAM器件、MRAM器件等。
实施方式可以提供具有空气间隙的可变电阻存储器件。
实施方式可以提供具有优良特性的可变电阻存储器件。
实施方式可以提供具有优良特性的可变电阻存储器件的制造方法。
在根据示例实施方式的可变电阻存储器件中，空气间隙可以形成在上部导电线和下部导电线之间的既不垂直地交叠上部导电线也不垂直地交叠下部导电线的区域中，因此可以减小寄生电容。空气间隙可具有低于上部导电线下面的填充图案的下表面的顶部，因此可以与上部导电线的下表面间隔开。结果，当形成上部导电线时，它们可以不会经由空气间隙而被电短路。
在此已经公开了示例实施方式，并且虽然采用了特定术语，但是它们仅以一般描述性含义被使用和解释，而不为了限制目的。在有些情况下，对于本申请提交时的本领域普通技术人员将明显的是，结合具体实施方式描述的特征、特性和/或元件可以被单独使用或与结合其他实施方式描述的特征、特性和/或元件组合使用，除非另外具体地声明。因此，本领域的普通技术人员将理解，可以进行形式和细节上的各种改变而没有脱离在权利要求中阐述的本发明的精神和范围。
本申请要求于2016年2月17日向韩国专利局提交并且名称为“VariableResistance Memory Devices and Methods of Manufacturing the Same(可变电阻存储器件及其制造方法)”的韩国专利申请第10-2016-0018304的优先权，其全部内容通过引用结合在此。

Claims (22)

1.一种可变电阻存储器件，包括：
在基板上沿第一方向设置的第一导电线，每条所述第一导电线在交叉所述第一方向的第二方向上延伸，并且所述第一方向和所述第二方向平行于所述基板的顶表面；
在所述第一导电线上方沿所述第二方向设置的第二导电线，每条所述第二导电线在所述第一方向上延伸；
在所述第一导电线和所述第二导电线之间的存储单元，所述存储单元处于在基本上垂直于所述基板的所述顶表面的第三方向上交叠所述第一导电线和所述第二导电线的每个区域中，并且所述存储单元包括顺序地层叠的选择图案、第二电极和可变电阻图案，所述第二电极在所述选择图案与所述可变电阻图案之间；和
在所述第一导电线和所述第二导电线之间的绝缘层结构，所述绝缘层结构覆盖所述存储单元并包括在所述第三方向上既不交叠所述第一导电线也不交叠所述第二导电线的区域的至少一部分中的空气间隙，使得所述空气间隙在所述第三方向上不交叠所述第一导电线或所述第二导电线，
其中所述空气间隙的顶部高于所述第二电极的上表面并且所述空气间隙的底部低于所述第二电极的下表面。
2.如权利要求1所述的可变电阻存储器件，其中所述空气间隙的所述底部高于所述第一导电线的上表面并低于所述第二导电线的下表面。
3.如权利要求1所述的可变电阻存储器件，其中所述绝缘层结构包括在所述存储单元中的在所述第一方向上相邻的存储单元之间的第一绝缘层，所述第一绝缘层接触所述第二导电线之一的下表面并覆盖所述存储单元中所述相邻的存储单元的上侧壁。
4.如权利要求3所述的可变电阻存储器件，包括在所述第一方向上设置的多个第一绝缘层。
5.如权利要求3所述的可变电阻存储器件，其中所述空气间隙的所述顶部低于所述第一绝缘层的下表面。
6.如权利要求3所述的可变电阻存储器件，其中：
所述第一绝缘层的下表面高于所述第二电极的上表面。
7.如权利要求1所述的可变电阻存储器件，其中所述绝缘层结构：
覆盖所述第一导电线和所述第二导电线以及所述存储单元的侧壁，并且
包括硅氮化物。
8.如权利要求1所述的可变电阻存储器件，其中所述绝缘层结构包括：
第一绝缘层，覆盖所述第一导电线的侧壁；和
第二绝缘层，覆盖所述存储单元和所述第二导电线的侧壁。
9.如权利要求8所述的可变电阻存储器件，其中：
所述第一绝缘层包括硅氧化物，和
所述第二绝缘层包括硅氮化物。
10.如权利要求1所述的可变电阻存储器件，其中所述存储单元包括顺序地层叠的选择图案、第二电极和所述可变电阻图案。
11.如权利要求10所述的可变电阻存储器件，还包括：
第一电极，在每条所述第一导电线和所述选择图案之间；和
第三电极，在所述可变电阻图案和每条所述第二导电线之间。
12.如权利要求10所述的可变电阻存储器件，其中所述选择图案包括包含锗、硅、砷或碲的双向阈值开关材料。
13.如权利要求12所述的可变电阻存储器件，其中所述选择图案还包括硒或硫。
14.如权利要求10所述的可变电阻存储器件，其中所述选择图案包括从以下的组中选出的至少一个：AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiInP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe或GexSe1-x。
15.如权利要求10所述的可变电阻存储器件，其中所述第二电极包括碳或碳氮化物。
16.如权利要求10所述的可变电阻存储器件，其中所述可变电阻图案包括相变材料。
17.一种可变电阻存储器件，包括：
第一存储器结构，包括：
在基板上沿第一方向设置的第一导电线，每条所述第一导电线在交叉所述第一方向的第二方向上延伸，并且所述第一方向和所述第二方向平行于所述基板的顶表面；
在所述第一导电线上方沿所述第二方向设置的第二导电线，每条所述第二导电线在所述第一方向上延伸；
在所述第一导电线和所述第二导电线之间的第一存储单元，所述第一存储单元处于在基本上垂直于所述基板的所述顶表面的第三方向上交叠所述第一导电线和所述第二导电线的每个区域中，所述第一存储单元包括顺序地层叠的选择图案、第二电极和第一可变电阻图案，所述第二电极在所述选择图案与所述第一可变电阻图案之间；和
在所述第一导电线和所述第二导电线之间的第一绝缘层结构，所述第一绝缘层结构覆盖所述第一存储单元并包括在所述第三方向上既不交叠所述第一导电线也不交叠所述第二导电线的区域的至少一部分中的第一空气间隙，使得所述第一空气间隙在所述第三方向上不交叠所述第一导电线或所述第二导电线，其中所述第一空气间隙的顶部高于所述第二电极的上表面并且所述第一空气间隙的底部低于所述第二电极的下表面；和
在所述第一存储器结构上的第二存储器结构，所述第二存储器结构包括：
在所述第二方向上设置的第三导电线，每条第三导电线在所述第一方向上延伸；
在所述第三导电线上方在所述第一方向上设置的第四导电线，每条所述第四导电线在所述第二方向上延伸；
在所述第三导电线和所述第四导电线之间的第二存储单元，所述第二存储单元处于在所述第三方向上交叠所述第三导电线和所述第四导电线的每个区域中，并且所述第二存储单元包括第二可变电阻图案；和
在所述第三导电线和所述第四导电线之间的第二绝缘层结构，所述第二绝缘层结构覆盖所述第二存储单元并包括在所述第三方向上既不交叠所述第三导电线也不交叠所述第四导电线的区域的至少一部分中的第二空气间隙。
18.一种可变电阻存储器件的制造方法，该方法包括：
在基板上在第一方向上形成第一结构，每个所述第一结构包括顺序地层叠的第一导电线、初始选择图案、初始第二电极和初始第一掩模并且在交叉所述第一方向的第二方向上延伸；
在所述基板上形成初始牺牲图案和初始填充图案以覆盖所述第一结构的侧壁，所述初始牺牲图案和所述初始填充图案被顺序地层叠；
在所述第一结构和所述初始填充图案上在所述第二方向上形成第二掩模，每个所述第二掩模在所述第一方向上延伸；
使用所述第二掩模作为蚀刻掩模蚀刻所述初始第一掩模、所述初始第二电极、所述初始选择图案、所述初始填充图案和所述初始牺牲图案以分别形成第一掩模、第二电极、选择图案、填充图案和牺牲图案，所述选择图案、所述第二电极和所述第一掩模在所述第一方向和所述第二方向的每个上形成多个第二结构；
去除所述牺牲图案；和
形成绝缘层结构以覆盖所述第二结构的侧壁，所述绝缘层结构在基本上垂直于所述基板的顶表面的第三方向上既不交叠所述第一导电线也不交叠所述第二掩模的区域的至少一部分中具有空气间隙，所述空气间隙的顶部高于所述第二电极的上表面并且所述空气间隙的底部低于所述第二电极的下表面。
19.如权利要求18所述的方法，其中所述空气间隙的所述底部高于所述第一导电线的上表面并低于所述填充图案的下表面。
20.如权利要求18所述的方法，其中形成所述初始牺牲图案和所述初始填充图案包括：
在所述基板上形成牺牲层以覆盖所述第一结构；
平坦化所述牺牲层直到所述第一结构的上表面被暴露以形成所述初始牺牲图案；
去除所述初始牺牲图案的上部分以形成凹陷；
在所述初始牺牲图案和所述第一结构上形成填充层以填充所述凹陷；和
平坦化所述填充层直到所述第一结构的所述上表面被暴露以形成所述初始填充图案。
21.如权利要求20所述的方法，其中所述凹陷形成为具有比所述初始第二电极的上表面高的底部。
22.如权利要求20所述的方法，其中去除所述初始牺牲图案的所述上部分包括执行灰化工艺。
CN201710085743.7A 2016-02-17 2017-02-17 可变电阻存储器件及其制造方法 Active CN107093612B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0018304 2016-02-17
KR1020160018304A KR102539122B1 (ko) 2016-02-17 2016-02-17 가변 저항 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN107093612A CN107093612A (zh) 2017-08-25
CN107093612B true CN107093612B (zh) 2023-04-07

Family

ID=59559783

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710085743.7A Active CN107093612B (zh) 2016-02-17 2017-02-17 可变电阻存储器件及其制造方法

Country Status (4)

Country Link
US (1) US10546999B2 (zh)
KR (1) KR102539122B1 (zh)
CN (1) CN107093612B (zh)
TW (1) TWI735482B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102551799B1 (ko) * 2016-12-06 2023-07-05 삼성전자주식회사 반도체 소자
US10217794B2 (en) 2017-05-24 2019-02-26 Globalfoundries Singapore Pte. Ltd. Integrated circuits with vertical capacitors and methods for producing the same
KR102401181B1 (ko) * 2017-10-11 2022-05-24 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
KR102607117B1 (ko) * 2018-08-24 2023-11-29 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
KR102617145B1 (ko) * 2018-10-02 2023-12-27 삼성전자주식회사 가변 저항 메모리 장치
KR20200041031A (ko) * 2018-10-11 2020-04-21 삼성전자주식회사 가변 저항 메모리 소자
CN111326651A (zh) * 2018-12-17 2020-06-23 中国科学院上海微系统与信息技术研究所 一种ots材料、选通器单元及其制备方法
KR102630957B1 (ko) * 2018-12-19 2024-01-31 에스케이하이닉스 주식회사 메모리 소자 및 이를 포함하는 전자장치
KR102634459B1 (ko) * 2018-12-24 2024-02-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN112018232A (zh) * 2019-05-31 2020-12-01 中国科学院上海微系统与信息技术研究所 一种选通管材料及包含选通管材料的选通管单元
US11121140B2 (en) * 2020-01-08 2021-09-14 Sandisk Technologies Llc Ferroelectric tunnel junction memory device with integrated ovonic threshold switches
KR20210158546A (ko) * 2020-06-24 2021-12-31 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
JP2022041561A (ja) * 2020-09-01 2022-03-11 キオクシア株式会社 半導体記憶装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI257147B (en) * 2004-12-17 2006-06-21 Macronix Int Co Ltd Method of manufacturing memory device, memory device and phase change memory device
US20090196091A1 (en) 2008-01-31 2009-08-06 Kau Derchang Self-aligned phase change memory
US8223580B2 (en) * 2008-06-17 2012-07-17 Ovonyx, Inc. Method and apparatus for decoding memory
JP4810581B2 (ja) * 2009-03-25 2011-11-09 株式会社東芝 不揮発性記憶装置
US8026503B2 (en) 2009-06-23 2011-09-27 Nanya Technology Corp. Phase-change memory and method of making same
US8536559B2 (en) 2009-07-07 2013-09-17 Macronix International Co., Ltd. Phase change memory
US8288750B2 (en) 2010-04-29 2012-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Phase change memory device with air gap
KR20110135285A (ko) 2010-06-10 2011-12-16 삼성전자주식회사 상변화 메모리 소자의 제조방법
US20130015421A1 (en) 2011-07-13 2013-01-17 Joon Seop Sim Phase-change random access memory device and method of manufacturing the same
JP5606478B2 (ja) * 2012-03-22 2014-10-15 株式会社東芝 半導体記憶装置
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
KR101934003B1 (ko) * 2012-06-01 2019-01-02 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법
KR101994449B1 (ko) 2012-11-08 2019-06-28 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
KR20140077501A (ko) * 2012-12-14 2014-06-24 에스케이하이닉스 주식회사 저항변화 메모리 소자 및 그 제조 방법
KR102080542B1 (ko) * 2013-06-27 2020-02-25 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US9246100B2 (en) * 2013-07-24 2016-01-26 Micron Technology, Inc. Memory cell array structures and methods of forming the same
KR102079599B1 (ko) * 2013-11-29 2020-02-21 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9379165B2 (en) * 2013-12-23 2016-06-28 Kabushiki Kaisha Toshiba Semiconductor memory device
KR20150090472A (ko) * 2014-01-29 2015-08-06 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
US9281471B2 (en) * 2014-04-30 2016-03-08 Micron Technology, Inc. Phase change memory stack with treated sidewalls
KR102195003B1 (ko) * 2014-06-18 2020-12-24 삼성전자주식회사 반도체 다이오드, 가변 저항 메모리 장치 및 가변 저항 메모리 장치의 제조 방법

Also Published As

Publication number Publication date
KR20170096722A (ko) 2017-08-25
TW201731079A (zh) 2017-09-01
US20170237000A1 (en) 2017-08-17
US10546999B2 (en) 2020-01-28
TWI735482B (zh) 2021-08-11
CN107093612A (zh) 2017-08-25
KR102539122B1 (ko) 2023-06-01

Similar Documents

Publication Publication Date Title
CN107093612B (zh) 可变电阻存储器件及其制造方法
US10593874B2 (en) Variable resistance memory devices and methods of manufacturing the same
CN107123734B (zh) 可变电阻存储器件
US9768232B2 (en) Variable resistance memory device and a method of manufacturing the same
CN107195776B (zh) 半导体器件
US9391269B2 (en) Variable resistance memory devices
US10468594B2 (en) Variable resistance memory devices
US10636968B2 (en) Variable resistance memory device and method of manufacturing the same
US20170250225A1 (en) Variable resistance memory devices and methods of manufacturing the same
CN108155203B (zh) 半导体器件
KR20150144995A (ko) 반도체 다이오드, 가변 저항 메모리 장치 및 가변 저항 메모리 장치의 제조 방법
KR20150135804A (ko) 가변 저항 메모리 장치 및 그 제조 방법
CN112310280A (zh) 可变电阻存储器装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant