KR102551799B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자는, 기판 상에, 적층된 캡핑막, 선택막, 버퍼막, 가변 저항막 및 상부 전극막을 포함하는 셀 구조물들 구비된다. 상기 셀 구조물들이 반복 적층된 구조물이 구비된다. 상기 구조물을 관통하는 개구부 내부에는 상기 버퍼막, 가변 저항막 및 상부 전극막과 전기적으로 절연되고, 상기 선택막과 전기적으로 연결되는 전극 구조물이 구비된다. 상기 가변 저항막 및 상부 전극막 사이에 구비되고, 상기 가변 저항막으로 열을 가하기 위한 가열 전극이 구비된다. 상기 반도체 소자는 셀 들이 수직 적층됨으로써 고집적화될 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 본 발명은 각 셀들이 수직 방향으로 적층된 가변 저항 메모리 소자에 관한 것이다.
최근, 각 셀들이 수직 방향으로 적층되어 고집적화된 가변 저항 메모리 소자가 요구되고 있다.
본 발명의 일 과제는 수직형 반도체 소자를 제공하는데 있다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 적층된 캡핑막, 선택막, 버퍼막, 가변 저항막 및 상부 전극막을 포함하는 셀 구조물들 구비되고, 상기 셀 구조물들이 반복 적층된 구조물이 구비된다. 상기 구조물을 관통하는 개구부가 구비되고, 상기 개구부 내부에 구비되고, 상기 버퍼막, 가변 저항막 및 상부 전극막과 전기적으로 절연되고, 상기 선택막과 전기적으로 연결되는 전극 구조물이 구비된다. 상기 가변 저항막 및 선택막 사이에는 상기 가변 저항막으로 열을 가하기 위한 가열 전극이 구비된다.
상기 본 발명의 일 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에, 적층된 절연막 및 하부 전극막을 포함하는 셀 구조물들 구비되고, 상기 셀 구조물들이 반복 적층된 구조물이 구비된다. 상기 구조물을 관통하는 개구부가 구비되고, 상기 개구부의 측벽 상에는 선택 패턴이 구비된다. 상기 선택 패턴 상에, 상기 개구부 내부를 채우는 전극 구조물이 구비된다. 상기 선택 패턴과 직접 접촉하고, 상기 하부 전극막과 상기 선택 패턴 사이에는 가변 저항막이 구비된다.
예시적인 실시예들에 따르면, 상기 가변 저항 메모리 소자는 셀 구조물들이 수직 방향으로 적층될 수 있으며, 상기 전극 구조물과 인접하는 부위의 각 층 셀 구조물들은 각각 메모리 셀들로 제공될 수 있다. 따라서, 고집적화된 가변 저항 메모리 소자가 제공될 수 있다. 또한, 상기 가변 저항 메모리 소자는 간단한 공정을 통해 제조될 수 있다.
도 1 및 도 2는 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 3은 가변 저항 메모리 소자를 나타내는 평면도이다.
도 4 내지 도 11은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 12 및 도 13은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 14 내지 도 19는 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 20 및 도 21은 예시적인 실시예들에 따른 가변 저항 메모리 소자들을 나타내는 단면도들이다.
도 22는 예시적인 실시예들에 따른 가변 저항 메모리 소자들을 나타내는 평면도이다.
도 23 및 도 24는 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 25는 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도이다.
도 26 및 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 28은 예시적인 실시예들에 따른 가변 저항 메모리 소자들을 나타내는 단면도이다.
도 29 및 도 30은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 31은 예시적인 실시예들에 따른 가변 저항 메모리 소자들을 나타내는 단면도이다.
도 32는 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1 및 도 2는 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다. 도 3은 가변 저항 메모리 소자를 나타내는 평면도이다.
도 1을 참조하면, 상기 가변 저항 메모리 소자는 기판(100) 표면 상에, 캡핑막(102a), 제1 버퍼막(104a), 선택막(106a), 제2 버퍼막(108a), 가변 저항막(110a) 및 상부 전극막(112a)이 순차적으로 적층되는 셀 구조물(10a, 20a, 30a)이 구비될 수 있다. 상기 셀 구조물(10a, 20a, 30a)은 복수개가 구비되어 기판 표면에 대해 수직한 제1 방향으로 반복하여 적층될 수 있으며, 적층되는 셀 구조물의 수는 한정되지 않을 수 있다. 상기 적층된 셀 구조물의 최 상부에는 상부 캡핑막(202)이 구비될 수 있다.
상기 캡핑막(102a)은 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 제1 버퍼막(104a) 및 제2 버퍼막(108a)은 서로 높은 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 또한, 상기 제1 및 제2 버퍼막들(104a, 108a)은 상기 캡핑막(102a)과 높은 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예를들어, 상기 제1 버퍼막(104a)은 실리콘 산화물을 포함하고, 상기 제2 버퍼막(108a)은 폴리실리콘, 실리콘 탄화물, 실리콘 탄산 질화물 등을 포함할 수 있다.
상기 선택막(106a)은 비정질 상태에서 온도 변화에 따른 저항 차이로 인해 스위칭 역할을 수행할 수 있는 오티에스(Ovonic Threshold Switch: OTS) 물질을 포함할 수 있다. 상기 오티에스(OTS) 물질은 예를 들어, 게르마늄(Ge), 실리콘(Si), 비소(As) 및/또는 텔루륨(Te)을 함유할 수 있으며, 이에 더하여 셀레늄(Se) 및/또는 황(S)을 더 함유할 수도 있다.
상기 오티에스(OTS) 물질은 예를 들어, AsTeGeSiIn, GeTe, SnTe, GeSe, SnSe, AsTeGeSiSbS, AsTeGeSiIP, AsTeGeSi, As2Te3Ge, As2Se3Ge, As25(Te90Ge10)75, Te40As35Si18Ge6.75In0.25, Te28As34.5Ge15.5S22, Te39As36Si17Ge7P, As10Te21S2Ge15Se50Sb2, Si5Te34As28Ge11S21Se1,AsTeGeSiSeNS, AsTeGeSiP, AsSe, AsGeSe, AsTeGeSe, ZnTe, GeTePb, GeSeTe, AlAsTe, SeAsGeC, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, GeAsBiSe, GexSe1-x 등을 포함할 수 있다.
상기 가변 저항막(110a)은 주울 열에 의해 예를 들면, 비정질 상태 및 결정질 상태 사이에서 상전이가 발생할 수 있는 상변화 물질을 포함할 수 있다. 상기 가변 저항막(110a)은 상기 상전이에 의해 저항이 변화할 수 있으며, 상기 메모리 셀은 상변화 메모리 (Phase Change RAM: PRAM) 소자의 메모리 셀로서 제공될 수 있다.
상기 상변화 물질의 예로서, 게르마늄(Ge), 안티몬(Sb) 및/또는 텔루륨(Te)이 소정의 비율로 조합된 GST 계열의 물질을 들 수 있다. 일부 실시예들에 있어서, 상기 가변 저항막(110a)은 GeTe-SbTe의 반복 적층 구조를 갖는 초격자 구조를 가질 수도 있다. 또한, 가변 저항막(110a)은 In-Sb-Te(IST) 계열 물질, 또는 비스무트(Bi)-Sb-Te(BST) 계열 물질을 포함할 수도 있다.
일부 실시예들에 있어서, 상기 가변 저항막(110a)은 자기장 또는 스핀 전달 토크(Spin Transfer Torque: STT)에 의해 저항이 변하는 물질을 포함할 수 있다. 예를 들면, 가변 저항막(110a)은 철(Fe), 니켈(Ni), 코발트(Co), 디스프로슘(Dy), 가돌리늄(Gd) 등을 포함하는 강자성체를 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 소자는 자기 저항 메모리(Magnetic RAM: MRAM) 장치의 메모리 셀로서 제공될 수 있다.
일부 실시예들에 있어서, 상기 가변 저항막(110a)은 STO(SrTiO3), BTO(BaTiO3), PCMO(Pr1-XCaXMnO3) 등과 같은 페로브스카이트(perovskite) 계열의 물질, 또는 지르코늄 산화물, 하프늄 산화물, 알루미늄 산화물 등과 같은 전이 금속 산화물을 포함할 수 있다. 이 경우, 상기 가변 저항 메모리 소자는 저항 변화 메모리(Resistive Random Access Memory: ReRAM) 소자의 메모리 셀로서 제공될 수 있다.
상기 상부 전극막(112a)은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 상부 전극막(112a)은 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx), 티타늄 알루미늄 질화물 등을 포함할 수 있다.
상기 상부 캡핑막(202) 및 셀 구조물(10a, 20a, 30a)을 관통하여 상기 기판(100)을 노출하는 개구부들(150)이 구비될 수 있다. 상기 개구부들(150)은 서로 이격되면서 규칙적으로 배열될 수 있다.
상기 개구부(150) 및 이와 인접하는 제1 버퍼막(104a) 측벽 사이에는 제2 리세스가 구비되고, 상기 제1 버퍼막(104a) 측벽 상에는 상기 제2 리세스 내부를 채우는 제1 도전 패턴(158a)이 구비될 수 있다. 상기 제1 도전 패턴(158a)의 상부면은 상기 선택막(106a)의 저면과 접촉할 수 있다. 상기 제1 도전 패턴(158a)은 상기 개구부(150)를 둘러싸는 형상을 가질 수 있다. 상기 제1 도전 패턴(158a)에 포함되는 물질은 산화물이 도전성을 가질 수 있다. 예를들어, 상기 제1 도전 패턴(158a)은 텅스텐을 포함할 수 있다.
상기 개구부(150) 및 이와 인접하는 제2 버퍼막(108a)의 측벽 사이에는 제1 리세스가 구비되고, 상기 제2 버퍼막(108a) 측벽 상에는 상기 제1 리세스 내부를 채우는 가열 전극(154a)이 구비될 수 있다. 상기 가열 전극(154a)은 상기 선택막(106a) 및 상기 가변 저항막(110a) 사이에 구비될 수 있다. 상기 가열 전극(154a)은 상기 개구부(150)를 둘러싸는 형상을 가질 수 있다. 상기 가열 전극(154a)은 주울 열을 가변 저항막(110a)에 전달하는 역할을 할 수 있다. 그러므로, 상기 가열 전극(154a)은 상기 제1 도전 패턴(158a)보다 높은 저항을 가질 수 있다. 도한, 상기 가열 전극(154a)의 산화물은 절연성을 가질 수 있다. 예를들어, 상기 가열 전극(154a)은 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 가열 전극(154a)은 탄소가 포함될 수 있으며, 예를들어,C, CN, TiCN, TaCN 등이 포함될 수 있다.
따라서, 상기 캡핑막(102a), 제1 버퍼막(104a), 선택막(106a), 제2 버퍼막(108a), 가변 저항막(110a) 및 상부 전극막(112a)이 순차적으로 적층되고, 상기 제1 도전 패턴(158a) 및 가열 전극(154a)을 포함하는 제1 구조물이 제공될 수 있다.
상기 개구부(150)에 의해 노출되는 상기 캡핑막(102a), 제1 도전 패턴(158a), 선택막(106a), 가변 저항막(110a), 가열 전극(154a) 및 상부 전극막(112a)의 측벽 상에는 산화막(160, 160a)이 구비될 수 있다. 상기 캡핑막(102a), 선택막(106a), 가변 저항막(110a), 상부 전극막(112a) 및 가열 전극(154a)의 측벽 상에 형성되는 제1 산화막(160)은 절연성을 가질 수 있다. 그러나, 상기 제1 도전 패턴(158a)의 측벽 상에 형성되는 제2 산화막(160a)은 도전성을 가질 수 있다.
상기 제1 및 제2 산화막들(160, 160a) 및 기판(100) 상에는 상기 개구부(150) 내부를 완전하게 채우는 콘택 플러그(164)가 구비될 수 있다. 상기 콘택 플러그(164)는 금속 물질을 포함할 수 있다. 상기 콘택 플러그(164)는 예를들어, 텅스텐, 알루미늄, 구리 등을 포함할 수 있다.
상기 콘택 플러그(164)와 상기 제1 도전 패턴들(158a) 사이에는 도전성을 갖는 상기 제2 산화막(160a)이 구비될 수 있다. 그러므로, 상기 콘택 플러그(164), 제2 산화막(160a) 및 제1 도전 패턴들(158a)은 전기적으로 연결될 수 있다. 또한, 상기 제1 도전 패턴(158a)의 상부면은 상기 선택막(106a)과 접촉할 수 있다. 따라서, 상기 콘택 플러그(164)를 통해 전기적 신호가 인가되면, 상기 제2 산화막(160a) 및 제1 도전 패턴(158a)을 통해 상기 선택막(106a)으로 전기적 신호가 전달될 수 있다. 상기 제1 도전 패턴(158a)은 상기 콘택 플러그(164)를 둘러싸는 링 형상을 가질 수 있다.
한편, 상기 콘택 플러그(164)와 상기 캡핑막(102a), 선택막(106a), 가변 저항막(110a), 상부 전극막(112a) 및 가열 전극(154a)의 측벽 사이에는 절연성을 갖는 제1 산화막(160)이 구비되므로, 상기 콘택 플러그(164)와 상기 캡핑막(102a), 선택막(106a), 가변 저항막(110a), 상부 전극막(112a) 및 가열 전극(154a)은 전기적으로 절연될 수 있다.
상기 가열 전극(154a)은 상기 콘택 플러그(164)와 절연되면서 상기 콘택 플러그(164)를 둘러싸는 링 형상을 가질 수 있다. 따라서, 상기 가열 전극(154a)을 통해 상기 콘택 플러그(164)와 인접하는 가변 저항막(110a)에 선택적으로 열이 가해질 수 있다. 상기 가변 저항막(110a)은 국부적으로 상전이되어 저항이 변화될 수 있다.
상기 가변 저항 메모리 소자의 동작을 간단하게 설명하면, 먼저, 복층으로 적층된 셀 구조물들(10a, 20a, 30a) 중에서, 동작시키고자 하는 층의 셀 구조물(10a, 20a, 30a)에 포함되는 선택막(106a) 및 콘택 플러그(164)를 선택한다. 상기 선택된 콘택 플러그(164)를 통해 전기적 신호가 인가되면, 상기 선택된 콘택 플러그(164)와 접하는 셀 구조물에 포함되는 제2 산화막(160a), 제1 도전 패턴(158a) 및 선택막(106a)을 통해 전류가 흐르게 된다. 그러므로, 상기 선택막(106a) 상에 형성된 가열 패턴(154a)으로 전류가 흐르면서 상기 가열 패턴(154a)과 접촉되는 부위의 가변 저항막(110a)을 히팅한다. 예를들어, 상기 가변 저항막(110a)은 상기 콘택 플러그(164)의 주변의 링 형상의 부위(A)만 선택적으로 히팅될 수 있다. 따라서, 상기 가열 패턴(154a)과 접촉하는 부위의 가변 저항막(110a)이 저항이 변화될 수 있다. 예를들어, 상기 가변 저항막(110a)의 일부분이 결정화되어 저저항을 가질 수 있다. 이에 따라, 상기 가변 저항막(110a) 상에 형성되는 상부 전극막(112a)을 통해 전류가 흐를 수 있다.
이와같이, 상기 콘택 플러그(164) 주변에 형성되는 각 층의 셀 구조물(10a, 20a, 30a)에는 각각 메모리 셀들이 형성될 수 있다. 따라서, 복층으로 메모리 셀들이 적층되는 고집적화된 메모리 소자가 제공될 수 있다.
도 4 내지 도 11은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 4 내지 도 11은 도 1 내지 도 3을 참조로 설명한 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들이다.
도 4를 참조하면, 기판(100) 상에 예비 캡핑막(102), 예비 제1 버퍼막(104), 예비 선택막(106), 예비 제2 버퍼막(108), 예비 가변 저항막(110) 및 예비 상부 전극막(112)이 순차적으로 적층하여 예비 구조물(10)을 형성한다. 계속하여, 상기 예비 상부 전극막(112) 상에, 계속하여 상기 예비 캡핑막(102), 예비 제1 버퍼막(104), 예비 선택막(106), 예비 제2 버퍼막(108), 예비 가변 저항막(110) 및 예비 상부 전극막(112)을 순차적으로 적층된 예비 구조물(20, 30)을 반복하여 형성할 수 있다. 최상부의 예비 상부 전극막(112) 상에는 예비 상부캡핑막(202)이 형성될 수 있다.
이하에서는, 도시된 것과 같이, 상기 예비 구조물들(10, 20, 30)이 3개의 층으로 형성된 것으로 한정하여 설명한다. 이 경우, 각 메모리 셀들은 3층으로 적층될 수 있다.
상기 기판(100)은 Si 기판, Ge 기판, Si-Ge 기판, SOI 기판, GOI 기판 등과 같은 반도체 기판을 포함할 수 있다. 기판(100)은 InP, GaP, GaAs, GaSb 등과 같은 III-V족 화합물을 포함할 수도 있다.
상기 예비 캡핑막(102)은 예를들어, 실리콘 질화물을 포함할 수 있다. 상기 예비 제1 버퍼막(104) 및 예비 제2 버퍼막(108)은 서로 높은 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 일 예로, 상기 예비 제1 버퍼막(104)은 실리콘 산화물을 포함하고, 상기 예비 제2 버퍼막(108)은 폴리실리콘, 실리콘 탄화물, 실리콘 탄산 질화물 등을 포함할 수 있다. 상기 예비 선택막(106)은 예를들어, OTS 물질을 포함할 수 있다.
상기 예비 가변 저항막(110)은 예를들어, GST 계열, IST 계열, BST 계열 물질과 같은 상변화 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 예비 가변 저항막(110)은 강자성체 물질을 포함하도록 형성될 수 있다. 일부 실시예들에 있어서, 상기 예비 가변 저항막(110)은 페로브스카이트 계열 물질 또는 전이 금속 산화물을 포함하도록 형성될 수 있다.
상기 예비 상부 전극막(112)은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다.
도 5를 참조하면, 상기 예비 상부 캡핑막(202) 및 적층된 상기 예비 구조물들(10, 20, 30)을 이방성 식각하여, 상기 예비 상부 캡핑막(202) 및 적층된 상기 예비 구조물들(10, 20, 30)을 관통하고 상기 기판(100) 표면을 노출하는 개구부들(150)을 형성한다. 상기 식각 공정은 건식 식각 공정을 포함할 수 있다.
상기 식각 공정에 의해, 상기 예비 캡핑막(102), 예비 제1 버퍼막(104), 예비 선택막(106), 예비 제2 버퍼막(108), 예비 가변 저항막(110) 및 예비 상부 전극막(112)은 각각 개구부(150)를 포함하는 캡핑막(102a), 제1 버퍼막(104a), 선택막(106a), 제2 버퍼막(108a), 가변 저항막(110a) 및 상부 전극막(112a)이 적층된 셀 구조물들(10a, 20a, 30a)이 형성될 수 있다. 또한, 최상부 셀 구조물(30a) 상에는 상부 캡핑막(202a)이 형성될 수 있다. 상기 개구부(150)의 측벽은 상기 캡핑막(102a), 제1 버퍼막(104a), 선택막(106a), 제2 버퍼막(108a), 가변 저항막(110a) 및 상부 전극막(112a)과 상기 상부 캡핑막(202a)이 노출될 수 있다.
도 6을 참조하면, 상기 개구부(150) 측벽에 노출되는 상기 제2 버퍼막(108a)의 일부를 등방성 식각하여 제1 리세스(152)를 형성한다. 상기 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
도 7을 참조하면, 상기 제1 리세스(152) 내부를 채우면서 상기 개구부(150)의 측벽 및 저면 및 최상부 캡핑막 상에 가열 전극막을 형성한다. 상기 가열 전극막은 예를들어, 티타늄 질화물, 티타늄 실리콘 질화물, 텅스텐 질화물, 텅스텐 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물, 지르코늄 질화물, 지르코늄 실리콘 질화물 등과 같은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 일부 실시예에서, 상기 가열 전극막은 탄소가 포함될 수 있으며, 예를들어,C, CN, TiCN, TaCN 등이 포함될 수 있다.
상기 제1 리세스(152) 내부에만 상기 가열 전극막이 남아있도록 상기 가열 전극막을 식각하여 가열 전극(154a)을 형성한다. 상기 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
도 8을 참조하면, 상기 개구부(150) 측벽에 노출되는 상기 제1 버퍼막(104)의 일부를 등방성 식각하여 제2 리세스(156)를 형성한다. 상기 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
도 9를 참조하면, 상기 제2 리세스(156) 내부를 채우면서 상기 개구부(150)의 측벽 및 저면 및 최상부 캡핑막 상에 제1 도전막을 형성한다. 상기 제1 도전막은 텅스텐을 포함할 수 있다.
상기 제2 리세스(156) 내부에만 상기 제1 도전막이 남아있도록 상기 제1 도전막을 식각하여 제1 도전 패턴(158a)을 형성한다. 상기 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
따라서, 상기 개구부(150)의 측벽에는 캡핑막(102a), 제1 도전 패턴(158a), 선택막(106a), 가열 전극(154a), 가변 저항막(110a) 및 상부 전극막(112a)과 상부 캡핑막(202a)이 노출될 수 있다.
도 10을 참조하면, 상기 개구부(150)에 의해 노출되는 캡핑막(102a), 제1 도전 패턴(158a), 선택막(106a), 가열 전극(154a), 가변 저항막(110a) 및 상부 전극막(112a)과 상부 캡핑막(202a)의 표면을 산화시켜, 상기 개구부(150)의 측벽 상에 산화막(160, 160a)을 형성한다. 상기 산화 공정은 플라즈마 산화 공정 또는 열산화 공정을 포함할 수 있다.
상기 산화 공정에 의하면, 상기 캡핑막(102a), 선택막(106a), 가변 저항막(154a), 가열 전극(154a) 및 상부 전극막(112a)과 상부 캡핑막(202a)의 측벽 상에는 절연성을 갖는 제1 산화막(160)이 형성될 수 있다. 또한, 상기 제1 도전 패턴(158a)의 측벽 상에는 도전성을 갖는 제2 산화막(160a)이 형성될 수 있다.
상기 산화 공정에서, 상기 기판(100) 표면상에도 산화막이 형성될 수 있다. 그러므로, 상기 산화 공정을 수행한 이 후에, 상기 기판(100) 표면 상에 형성된 산화막을 선택적으로 제거할 수 있다.
도 11을 참조하면, 상기 제1 및 제2 산화막들(160, 160a), 기판(100) 및 상부 캡핑막(202a) 상에 상기 개구부(150) 내부를 완전하게 채우는 도전막을 형성한다. 이 후, 상기 상부 캡핑막(202a)의 상부면이 노출되도록 상기 도전막을 평탄화함으로써, 상기 제1 및 제2 산화막들(160, 160a) 및 기판(100) 상에 상기 개구부(150) 내부를 완전하게 채우는 콘택 플러그(164)를 형성한다.
상기 도전막은 금속 물질을 포함할 수 있다. 상기 도전막은 예를들어, 텅스텐, 알루미늄, 구리 등을 포함할 수 있다. 상기 도전막을 평탄화하는 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
도 12 및 도 13은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다.
도 12 및 도 13을 참조하면, 상기 가변 저항 메모리 소자는 기판(100) 표면 상에, 캡핑막(102a), 선택막(106a), 버퍼막(108a), 가변 저항막(110a) 및 상부 전극막(112a)이 순차적으로 적층되는 셀 구조물들(11a, 21a, 31a)이 구비될 수 있다. 상기 셀 구조물(11a, 21a, 31a)은 복수개가 구비되어 기판(100) 표면에 대해 수직한 제1 방향으로 반복하여 적층될 수 있다. 최상부 셀 구조물(31a) 상에는 상부 캡핑막(202a)이 구비될 수 있다.
상기 캡핑막(102a)은 예를들어, 실리콘 질화물을 포함할 수 있다. 상기 선택막(106a)은 OTS 물질을 포함할 수 있다.
상기 버퍼막(108a)은 상기 캡핑막(102a)과 높은 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예를들어, 상기 버퍼막(108a)은 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 상기 버퍼막(108a)은 폴리실리콘, 실리콘 탄화물, 실리콘 탄산 질화물 등을 포함할 수 있다.
상기 가변 저항막(110a) 및 상부 전극막(112a)은 각각 도 1 내지 3을 참조로 설명한 가변 저항막(110a) 및 상부 전극막(112a)과 동일한 물질을 포함할 수 있다.
상기 상부 캡핑막(202a)과 상기 셀 구조물들(11a, 21a, 31a)을 관통하여 상기 기판(100)을 노출하는 개구부들(150)이 구비될 수 있다. 상기 개구부들(150)은 서로 이격되면서 규칙적으로 배열될 수 있다.
상기 개구부(150) 및 이와 인접하는 버퍼막(108a) 측벽 사이에는 제1 리세스가 구비되고, 상기 개구부(150) 및 이와 인접하는 가변 저항막(110a) 측벽 사이에는 제2 리세스가 구비되고, 상기 개구부(150) 및 이와 인접하는 상기 상부 전극막(112a) 사이에는 제3 리세스가 구비될 수 있다.
상기 제1 리세스는 측방으로 제1 폭을 갖고, 상기 제2 리세스는 측방으로 상기 제1 폭보다 좁은 제2 폭을 가질 수 있다. 따라서, 상기 제1 리세스 내에서 상기 가변 저항막(110a)의 저면, 버퍼막(108a)의 측벽 및 상기 선택막(106a)의 상부면이 노출될 수 있다. 또한, 상기 제3 리세스는 측방으로 상기 제2 폭과 동일하거나 더 좁은 제3 폭을 가질 수 있다.
상기 제1 리세스 내에서, 적어도 상기 버퍼막(108a)의 측벽, 상기 가변 저항막(110a)의 저면 및 선택막(106a)의 상부면을 따라 컨포멀하게 가열 전극(180a)이 구비될 수 있다. 따라서, 상기 가열 전극(180a)은 상기 선택막(106a) 및 가변 저항막(110a) 사이에 개재되어 상기 선택막(106a) 및 가변 저항막(110a)을 서로 연결시킬 수 있다. 그러나, 상기 가열 전극(180a)은 상기 상부 전극막(112a)과는 접촉되지 않을 수 있다.
상기 가열 전극(180a)은 도 1 내지 3을 참조로 설명한 가열 전극과 동일한 물질을 포함할 수 있다.
상기 가열 전극(180a) 상에, 상기 제1, 제2 및 제3 리세스들 내부를 채우는 절연 패턴(184)이 구비될 수 있다. 상기 절연 패턴(184)은 예를들어, 실리콘 산화물을 포함할 수 있다. 즉, 상기 개구부(150)의 측벽에는 상기 캡핑막(102a), 선택막(106a) 및 절연 패턴(184)이 노출될 수 있다.
따라서, 상기 캡핑막(102a), 선택막(106a), 버퍼막(108a), 가변 저항막(180a) 및 상부 전극막(112a)이 순차적으로 적층되고, 상기 가열 전극(180a)을 포함하는 제1 구조물이 제공될 수 있다.
상기 캡핑막(102a), 선택막(106a), 절연 패턴(184) 및 기판(100) 상에는 상기 개구부(150) 내부를 완전하게 채우는 콘택 플러그(186)가 구비될 수 있다. 상기 콘택 플러그(186)는 금속 물질을 포함할 수 있다. 상기 콘택 플러그(186)는 예를들어, 텅스텐, 알루미늄, 구리 등을 포함할 수 있다.
상기 콘택 플러그(186)는 상기 선택막(106a)의 측벽과 직접 접촉할 수 있다. 그러나, 상기 가열 전극(180a), 가변 저항막(110a) 및 상부 전극막(112a)의 측벽과 상기 콘택 플러그(186) 사이에는 상기 절연 패턴(184)이 구비되므로, 상기 가열 전극(180a), 가변 저항막(110a) 및 상부 전극막(112a)과 상기 콘택 플러그(186)는 전기적으로 절연될 수 있다.
상기 가열 전극(180a)은 상기 콘택 플러그(186)와 절연되면서 상기 콘택 플러그(186)를 둘러싸는 링 형상을 가질 수 있다. 즉, 상기 가열 전극(180a)을 통해 상기 콘택 플러그(186)와 인접하는 가변 저항막(110a)에 선택적으로 열이 가해질 수 있다. 따라서, 상기 가변 저항막(110a)은 국부적으로 상전이되어 저항이 변화될 수 있다.
상기 가변 저항 메모리 소자의 동작을 간단하게 설명하면, 먼저, 동작시키고자 하는 층의 셀 구조물(11a, 21a, 31a)에 포함되는 선택막(106a) 및 콘택 플러그(186)를 선택한다. 상기 선택된 콘택 플러그(186)를 통해 전기적 신호가 인가되면, 상기 선택된 콘택 플러그(186)와 접하는 셀 구조물에 포함되는 상기 선택막(106a)을 통해 전류가 흐르게 된다. 그러므로, 상기 선택막(106a) 상에 형성된 가열 패턴(180a)으로 전류가 흐르면서 상기 가열 패턴(180a)과 접촉된 부위의 가변 저항막(110a)의 일부분이 히팅된다. 이에 따라, 상기 가변 저항막(110a) 상에 형성되는 상부 전극막(112a)을 통해 전류가 흐를 수 있다.
이와같이, 상기 콘택 플러그(186) 주변에 형성되는 각 층의 셀 구조물에는 각각 메모리 셀들이 형성될 수 있다. 따라서, 복층으로 메모리 셀들이 적층되는 고집적화된 메모리 소자가 제공될 수 있다.
도 14 내지 도 19는 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 17은 도 12 및 도 13을 참조로 설명한 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들이다.
도 14를 참조하면, 기판(100) 상에 예비 캡핑막(102), 예비 선택막(106), 예비 버퍼막(108), 예비 가변 저항막(110) 및 예비 상부 전극막(112)이 순차적으로 형성하여 예비 구조물(11)을 형성한다. 계속하여, 상기 예비 상부 전극막(112) 상에, 계속하여 상기 예비 캡핑막(102), 예비 선택막(106), 예비 버퍼막(108), 예비 가변 저항막(110) 및 예비 상부 전극막(112)을 순차적으로 적층된 예비 구조물(21, 31)을 반복하여 형성할 수 있다. 최상부의 예비 상부 전극막(112) 상에는 예비 상부 캡핑막(202)이 형성될 수 있다.
상기 예비 캡핑막(102), 예비 선택막(106), 예비 버퍼막(108), 예비 가변 저항막(110), 예비 상부 전극막(112) 및 예비 상부캡핑막(202)은 도 4를 참조로 설명한 예비 캡핑막, 예비 선택막, 예비 버퍼막, 예비 가변 저항막, 예비 상부 전극막 및 예비 상부캡핑막과 각각 동일한 물질을 포함할 수 있다.
도 15를 참조하면, 상기 예비 상부캡핑막(202) 및 적층된 상기 예비 구조물들(11, 21, 31)을 이방성 식각하여, 상기 예비 상부캡핑막(202) 및 상기 적층된 상기 예비 구조물들(11, 21, 31)을 관통하여 상기 기판(100) 표면을 노출하는 개구부들(150)을 형성한다. 상기 식각 공정은 건식 식각 공정을 포함할 수 있다.
상기 개구부(150)의 측벽에 노출되는 상기 예비 버퍼막(108) 및 예비 가변 저항막(110)을 선택적으로 등방성 식각하여, 상기 예비 버퍼막(108)이 식각된 부위에 제1 리세스(170)를 형성하고, 상기 예비 가변 저항막(110)이 식각된 부위에 제2 리세스(172)를 형성한다. 예시적인 실시예에 있어서, 상기 등방성 식각 공정에서, 상기 예비 버퍼막(108)은 상기 예비 가변 저항막(110)보다 더 빠르게 식각될 수 있다. 일부 실시예에서, 상기 제1 리세스(170) 및 제2 리세스(172)는 서로 다른 등방성 식각 공정을 통해 각각 형성될 수 있다. 따라서, 상기 제1 리세스(170)는 측방으로의 제1 폭을 갖고, 상기 제2 리세스(172)는 측방으로 상기 제1 폭보다 좁은 제2 폭을 가질 수 있다. 상기 예비 버퍼막(108) 및 예비 가변 저항막(110)을 선택적으로 식각하는 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
상기 개구부(150), 제1 및 제2 리세스들(170, 172)이 포함됨으로서, 상기 예비 캡핑막(102), 예비 선택막(106), 예비 버퍼막(108), 예비 가변 저항막(110) 및 예비 상부 전극막(112)은 각각 캡핑막(102a), 선택막(106a), 버퍼막(108a), 가변 저항막(110a) 및 상부 전극막(112a)으로 형성될 수 있다. 상기 제1 리세스(170) 내부에서 상기 선택막(106a)의 상부면, 버퍼막의 측벽 및 가변 저항막(110a)의 저면이 노출될 수 있다. 상기 제2 리세스(172) 내부에서 상기 가변 저항막(110a)의 측벽 및 상부 전극막(112a)의 저면이 노출될 수 있다.
도 16을 참조하면, 상기 개구부(150), 제1 및 제2 리세스들(170, 172)의 측벽, 기판(100) 및 상부 캡핑막(202a) 상에 가열 전극막(180)을 형성한다. 상기 가열 전극막(180)은 도 7을 참조로 설명한 것과 동일한 물질을 사용하여 형성할 수 있다.
예시적인 실시예에서, 상기 가열 전극막(180)은 상기 제1 및 제2 리세스들(170, 172) 표면을 따라 컨포멀하게 형성될 수 있다. 일부 실시예에서, 상기 가열 전극막(180)은 상기 제1 리세스(170) 내부를 채울 수도 있다.
상기 제1 및 제2 리세스들(170, 172) 내부를 채우면서, 상기 가열 전극막(180) 상에 절연막을 형성한다. 상기 절연막은 예를들어, 실리콘 산화물을 화학 기상 증착법 또는 원자층 적층법을 통해 형성할 수 있다.
상기 제1 및 제2 리세스들(170, 172) 내부에만 상기 절연막이 남아있도록 상기 절연막을 식각하여 제1 절연 패턴(182)을 형성한다. 상기 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
도 17을 참조하면, 상기 개구부(150) 측벽 및 기판 상에 노출되는 상기 가열 전극막(180)을 제거하여 가열 전극(180a)을 형성한다. 상기 가열 전극막(180)을 일부 제거하는 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
상기 가열 전극(180a)은 적어도 상기 제1 리세스(170) 내에 위치하는 상기 버퍼막(108a)의 측벽, 상기 가변 저항막(110a)의 저면 및 선택막(106a)의 상부면을 따라 형성될 수 있다. 예시적인 실시예에서, 상기 가변 저항막(110a)의 하부 측벽 상에도 상기 가열 전극(180a)이 형성될 수도 있다.
한편, 상기 가열 전극막(180)을 제거하는 공정에서, 상기 개구부(150)에 의해 노출되는 상부 전극막(112a)이 일부 식각될 수 있다. 따라서, 상기 상부 전극막(112a)의 식각된 부위에 제3 리세스(174)가 형성될 수 있다. 예시적인 실시예에서, 상기 제3 리세스(174)는 측방으로 상기 제2 폭과 동일하거나 더 좁은 제3 폭을 가질 수 있다.
도 18을 참조하면, 상기 제3 리세스(174) 내부를 채우면서, 상기 개구부(150)의 측벽, 기판(100) 및 상부 캡핑막(202a) 상에 절연막을 형성한다. 상기 제1, 제2 및 제3 리세스들(170, 172, 174) 내부에만 상기 절연막이 남도록 상기 절연막을 식각하여 제2 절연 패턴을 형성한다. 상기 제2 절연 패턴은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 제1 및 제2 절연 패턴은 병합되어 하나의 절연 패턴(184)으로 제공될 수 있다. 상기 절연막의 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
따라서, 상기 개구부(150)의 측벽에는 상기 캡핑막(102a), 선택막(106a) 및 절연 패턴(184)이 노출될 수 있다. 또한, 상기 가열 전극(180a), 가변 저항막(110a) 및 상부 전극막(112a)의 측벽은 상기 절연 패턴(184)에 의해 덮혀 있을 수 있다.
도 19를 참조하면, 상기 캡핑막(102a), 선택막(106a) 및 절연 패턴(184), 기판(100) 및 상부 캡핑막(202a) 상에 상기 개구부(150) 내부를 완전하게 채우는 도전막을 형성한다. 이 후, 상기 상부 캡핑막(202a)의 상부면이 노출되도록 상기 도전막을 평탄화함으로써, 상기 개구부(150) 내부를 완전하게 채우는 콘택 플러그(186)를 형성한다.
상기 콘택 플러그(186)는 상기 선택막(106a)과 직접 접촉될 수 있다. 또한, 상기 콘택 플러그(186)는 상기 가열 전극(180a), 가변 저항막(110a) 및 상부 전극막(112a)과 전기적으로 절연될 수 있다.
도 20 및 도 21은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도들이다. 도 22는 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 평면도이다.
도 20 및 도 21을 참조하면, 상기 가변 저항 메모리 소자는 기판(100) 표면 상에, 캡핑막(102a), 하부 전극막(130a), 채널막(132a), 버퍼막(134a), 가변 저항막(110a) 및 상부 전극막(112a)이 순차적으로 적층되는 셀 구조물(12a, 22a, 32a)이 구비될 수 있다. 상기 셀 구조물(12a, 22a, 32a)은 복수개가 구비되어 기판 표면에 대해 수직한 제1 방향으로 반복하여 적층될 수 있으며, 적층되는 셀 구조물(12a, 22a, 32a)의 수는 한정되지 않을 수 있다.
상기 캡핑막(102a)은 예를들어, 실리콘 질화물을 포함할 수 있다.
상기 하부 전극막(130a)은 금속 질화물 또는 금속 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 전극막(130a)은 티타늄 질화물(TiNx), 티타늄 실리콘 질화물(TiSiNx), 텅스텐 질화물(WNx), 텅스텐 실리콘 질화물(WSiNx), 탄탈륨 질화물(TaNx), 탄탈륨 실리콘 질화물(TaSiNx), 지르코늄 질화물(ZrNx), 지르코늄 실리콘 질화물(ZrSiNx), 티타늄 알루미늄 질화물 등을 포함할 수 있다.
상기 채널막(132a)은 예를들어, 폴리실리콘을 포함할 수 있다.
상기 버퍼막(134a)은 상기 캡핑막(102a) 및 채널막(132a)과 높은 식각 선택성을 갖는 절연 물질을 포함할 수 있다. 예를들어, 상기 버퍼막(134a)은 실리콘 산화물을 포함하고, 상기 버퍼막(134a)은 실리콘 탄화물, 실리콘 탄산 질화물 등을 포함할 수 있다.
상기 가변 저항막(110a) 및 상부 전극막(112a)은 각각 도 1 내지 3을 참조로 설명한 가변 저항막 및 상부 전극막과 동일한 물질을 포함할 수 있다.
상기 셀 구조물(12a, 22a, 32a)을 관통하여 상기 기판(100)을 노출하는 개구부들(150)이 구비될 수 있다. 상기 개구부(150)는 서로 이격되면서 규칙적으로 배열될 수 있다.
상기 개구부(150) 및 이와 인접하는 버퍼막(134a) 측벽 사이에는 제1 리세스가 구비될 수 있다. 상기 제1 리세스를 채우면서 상기 버퍼막(134a) 측벽 상에 가열 전극(250)이 구비될 수 있다. 상기 가열 전극(250)은 상기 채널막(132a) 및 가변 저항막(110a) 사이에 개재되어 상기 채널막(132a) 및 가변 저항막(110a)을 서로 연결시킬 수 있다. 상기 가열 전극(250)은 도 1 내지 3을 참조로 설명한 가열 전극(250)과 동일한 물질을 포함할 수 있다.
상기 개구부(150)의 측벽 상에는 게이트 절연막(350)이 구비될 수 있다. 즉, 상기 게이트 절연막(350)은 상기 개구부(150)에 의해 노출되는 캡핑막(102a), 하부 전극막(130a), 채널막(132a), 가열 전극(250), 가변 저항막(110a) 및 상부 전극막(112a)과 접촉할 수 있다. 예시적인 실시예에서, 상기 게이트 절연막(350)은 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 상기 게이트 절연막(350)은 실리콘 산화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다.
상기 게이트 절연막(350) 상에는 상기 개구부(150)를 완전하게 채우는 게이트 전극(360)이 구비될 수 있다. 상기 게이트 전극(360)은 필러 형상을 가질 수 있다.
상기 채널막(132a)을 관통하여 상기 게이트 전극(360)이 구비되므로, 상기 각 층에는 채널막(132a), 게이트 절연막(350) 및 게이트 전극(360)으로 구성되는 트랜지스터가 제공될 수 있다. 상기 게이트 전극(360)은 각 층에 형성되는 트랜지스터의 공통의 게이트로 제공될 수 있다. 상기 게이트 전극(360)은 금속 물질을 포함할 수 있다. 상기 게이트 전극(360)은 예를들어, 텅스텐, 알루미늄, 구리 등을 포함할 수 있다.
상기 각 층의 하부 전극막(130a) 및 상부 전극막(112a)에는 각각 배선들이 연결될 수 있다. 따라서, 상기 각 층의 하부 전극막 및 상부 전극막에는 전기적 신호가 각각 독립적으로 인가될 수 있다.
예시적인 실시예에서, 상기 하부 전극막(130a)의 일 단부는 계단 형상을 가질 수 있으며, 상기 계단 형상을 갖는 일단부의 상부면에 콘택 플러그들(362) 및 도전 패턴들(도시안됨)이 각각 형성될 수 있다. 또한, 상기 상부 전극막(112a)의 일 단부는 계단 형상을 가질 수 있으며, 상기 계단 형상을 갖는 일단부의 상부면에 콘택 플러그들(362) 및 도전 패턴들이 각각 형성될 수 있다.
상기 가변 저항 메모리 소자의 동작을 간단하게 설명하면, 먼저, 동작시키고자 하는 셀 구조물들(12a, 22a, 32a)에 포함되는 게이트 전극(360)에 전기적 신호를 인가하여 상기 셀 구조물들(12a, 22a, 32a)에 포함되는 트랜지스터를 턴 온 시킨다. 상기 동작시키고자하는 셀 구조물에 포함되는 하부 전극막(130a)에 전기적 신호를 인가하면, 상기 턴 온된 트랜지스터를 통해 가열 전극(250)으로 전류가 흐른다. 따라서, 상기 가열 패턴(250)은 상기 가변 저항막(110a)의 일부분을 히팅한다. 이에 따라, 상기 가변 저항막(110a) 상에 형성되는 상부 전극막(112a)을 통해 전류가 흐를 수 있다.
이와같이, 상기 게이트 전극 주변에 형성되는 각 층의 셀 구조물에는 각각 메모리 셀들이 형성될 수 있다. 따라서, 복층으로 메모리 셀들이 적층되는 고집적화된 메모리 소자가 제공될 수 있다.
도 23 및 도 24는 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 23 내지 도 24는 도 20 내지 22를 참조로 설명한 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들이다.
도 23을 참조하면, 기판(100) 상에 예비 캡핑막(102), 예비 하부 전극막(130), 예비 채널막(132), 예비 버퍼막(134), 가변 저항막(110) 및 예비 상부 전극막(112)이 순차적으로 형성하여 예비 구조물(12)을 형성한다. 계속하여, 상기 예비 상부 전극막(112) 상에, 상기 예비 캡핑막(102), 예비 하부 전극막(130), 예비 채널막(132), 예비 버퍼막(134) 및 예비 상부 전극막(112)을 순차적으로 적층된 예비 구조물(22, 32)을 반복하여 형성할 수 있다. 최상부의 예비 상부 전극막(112) 상에는 예비 상부캡핑막(202)이 형성될 수 있다.
상기 예비 캡핑막(102), 가변 저항막(110) 및 예비 상부 전극막(112)은 도 4를 참조로 설명한 예비 캡핑막, 가변 저항막, 예비 상부 전극막과 각각 동일한 물질을 포함할 수 있다. 상기 예비 하부 전극막(130), 예비 버퍼막(134) 및 예비 채널막(132)은 도 20 내지 22를 참조로 설명한 하부 전극막, 버퍼막 및 채널막과 동일한 물질을 포함할 수 있다.
도 24를 참조하면, 적층된 상기 예비 구조물들(12, 22, 32)을 이방성 식각하여 상기 적층된 상기 예비 구조물들(12, 22, 32)을 관통하여 상기 기판(100) 표면을 노출하는 개구부들(150)을 형성한다. 상기 식각 공정은 건식 식각 공정을 포함할 수 있다.
상기 개구부(150)의 측벽에 노출되는 상기 예비 버퍼막(134)을 등방성을 식각하여, 상기 예비 버퍼막(134)이 식각된 부위에 제1 리세스를 형성한다. 상기 예비 버퍼막(134)을 등방성 식각하는 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
따라서, 상기 기판(100) 표면 상에, 캡핑막(102a), 하부 전극막(130a), 채널막(132a), 버퍼막(134a), 가변 저항막(110a) 및 상부 전극막(112a)이 순차적으로 적층되는 셀 구조물이 형성될 수 있다.
상기 개구부(150) 및 제1 리세스의 측벽, 기판(100) 및 상부 캡핑막(202a) 상에 가열 전극막을 형성한다. 상기 가열 전극막은 도 7을 참조로 설명한 것과 동일한 물질을 사용하여 형성할 수 있다.
상기 제1 리세스 내부에만 상기 가열 전극막이 남아있도록 상기 가열 전극막을 식각하여 가열 전극(250)을 형성한다. 상기 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
다시, 도 20 내지 도 22를 참조하면, 상기 개구부(150) 측벽 및 상부 캡핑막(202a) 상에 게이트 절연막(350)을 형성한다. 상기 게이트 절연막(350) 상에 상기 개구부(150) 내부를 채우는 게이트 전극막을 형성한다. 상기 상부 캡핑막(202a)의 표면이 노출되도록 상기 게이트 전극막을 평탄화하여 게이트 전극(360)을 형성한다. 상기 평탄화 공정은 화학 기계적 연마 또는 에치백 공정을 포함할 수 있다.
도 25는 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도이다.
도 25를 참조하면, 상기 가변 저항 메모리 소자는 기판(100) 표면 상에, 캡핑막(402a), 하부 전극막(404a), 제1 절연막(408a) 및 가변 저항막(410a)이 순차적으로 적층되는 셀 구조물(13a)이 구비될 수 있다. 상기 셀 구조물(13a)은 복수개가 구비되어 기판(100) 표면에 대해 수직한 제1 방향으로 반복하여 적층될 수 있으며, 적층되는 셀 구조물(13a, 23a, 33a)의 수는 한정되지 않을 수 있다. 최상부 셀 구조물 상에는 상부 캡핑막(202a)이 구비될 수 있다.
상기 캡핑막(402a) 및 가변 저항막(410a)은 도 1 내지 3을 참조로 설명한 캡핑막 및 가변 저항막과 동일한 물질을 포함할 수 있다. 상기 하부 전극막(404a)은 도 20 내지 22를 참조로 설명한 하부 전극막과 동일한 물질을 포함할 수 있다.
상기 상부 캡핑막(202a) 및 셀 구조물들(13a, 23a, 33a)을 관통하여 상기 기판(100)을 노출하는 개구부들(150)이 구비될 수 있다. 상기 개구부(150) 및 이와 인접하는 제1 절연막(408a) 측벽 사이에는 제1 리세스가 구비된다. 상기 제1 리세스 내에는 가열 전극(406a)이 구비될 수 있다. 상기 가열 전극(406a)은 상기 개구부(150)와 이격되면서 상기 개구부(150)를 둘러싸는 형상을 가질 수 있다.
상기 개구부(150)와 인접하는 상기 가열 전극(406a) 및 하부 전극막(404a) 측벽 사이에는 제2 리세스가 구비될 수 있다. 상기 제2 리세스 내에는 절연 패턴(420)이 구비될 수 있다. 상기 절연 패턴(420)은 상기 가열 전극(406a) 및 하부 전극막(404a) 측벽 상에 형성될 수 있다. 상기 제1 절연막(408a) 및 절연 패턴(420)은 예를들어, 실리콘 산화물을 포함할 수 있다.
상기 개구부(150) 측벽 상에는 선택 패턴(450)이 구비될 수 있다. 상기 선택 패턴(450)은 실린더 형상을 가질 수 있다. 상기 선택 패턴(450)은 도 1 내지 3을 참조로 설명한 선택막과 동일한 물질을 포함할 수 있다.
상기 선택 패턴(450) 상에 상기 개구부 내부를 완전하게 채우는 콘택 플러그(452)가 구비될 수 있다. 상기 콘택 플러그(452)는 상부 전극으로 제공될 수 있다.
상기 가변 저항 메모리 소자의 동작을 간단하게 설명하면, 먼저, 동작시키고자 하는 셀 구조물에 포함되는 하부 전극막(404a)에 전기적 신호를 인가한다. 또한, 하부 전극막(404a)을 통해 가열 전극(406a)으로 전류가 흐른다. 따라서, 상기 가열 패턴(406a)은 상기 가변 저항막(410a)의 일부분을 히팅한다. 이에 따라, 상기 가변 저항막(410a)을 통해 전류가 흐를 수 있다. 상기 선택 패턴(450)이 선택되고, 상기 선택 패턴(450) 및 콘택 플러그(452)를 통해 전류가 흐를 수 있다.
도 26 및 도 27은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 26 및 도 27은 도 25를 참조로 설명한 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들이다.
도 26을 참조하면, 기판(100) 상에 예비 캡핑막, 예비 하부 전극막, 예비 제1 절연막 및 예비 가변 저항막을 순차적으로 형성하여 예비 구조물을 형성한다. 계속하여, 상기 예비 가변 저항막 상에, 상기 예비 캡핑막, 예비 하부 전극막, 예비 제1 절연막, 예비 가변 저항막이 순차적으로 적층된 예비 구조물을 반복하여 형성할 수 있다. 최상부의 예비 가변 저항막 상에는 예비 상부캡핑막이 형성될 수 있다.
상기 예비 상부캡핑막 및 적층된 예비 구조물들을 이방성 식각하여 상기 적층된 상기 예비 상부캡핑막 및 예비 구조물들을 관통하여 상기 기판(100) 표면을 노출하는 개구부들(150)을 형성한다.
상기 개구부(150)의 측벽에 노출되는 예비 제1 절연막 및 예비 하부 전극막을 선택적으로 등방성 식각하여, 상기 예비 제1 절연막이 식각된 부위에 제1 리세스(190)를 형성하고, 예비 하부 전극막이 식각된 부위에 제2 리세스(192)를 형성한다. 예시적인 실시예에서, 상기 등방성 식각 공정에서, 상기 예비 제1 절연막은 상기 예비 하부 전극막보다 더 빠르게 식각될 수 있다. 일부 실시예에서, 상기 제1 리세스(190) 및 제2 리세스(192)는 서로 다른 등방성 식각 공정을 통해 각각 형성될 수 있다.
따라서, 상기 제1 리세스(190)는 측방으로의 제1 폭을 갖고, 상기 제2 리세스(192)는 측방으로 상기 제1 폭보다 좁은 제2 폭을 가질 수 있다. 상기 예비 제1 절연막 및 예비 하부 전극막을 선택적으로 식각하는 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
상기 개구부(150), 제1 및 제2 리세스들(190, 192)이 포함됨으로서, 예비 캡핑막, 예비 하부 전극막, 예비 제1 절연막 및 예비 가변 저항막은 각각 상기 캡핑막(402a), 하부 전극막(404a), 제1 절연막(408a) 및 가변 저항막(410a)으로 형성될 수 있다.
도 27을 참조하면, 상기 개구부(150), 제1 및 제2 리세스들(190, 192)의 측벽, 기판(100) 및 상부 캡핑막(202a) 상에 가열 전극막을 형성한다. 상기 가열 전극막은 도 7을 참조로 설명한 것과 동일한 물질을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 가열 전극막은 상기 제1 리세스(190) 내부를 부분적으로 채울 수 있다.
상기 제1 리세스(190) 내부에만 상기 가열 전극막이 남도록 상기 가열 전극막을 식각하여 가열 전극(406a)을 형성한다.
상기 개구부(150) 측벽, 제2 리세스(192) 및 가열 전극(406a)의 측벽, 기판(100) 및 상부 캡핑막(202a) 상에 절연막을 형성한다. 상기 절연막은 예를들어, 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 절연막은 상기 제2 리세스(192) 내부를 채울 수도 있다.
상기 제2 리세스(192) 내부에만 상기 절연막이 남도록 상기 절연막을 식각하여 절연 패턴(420)을 형성한다. 상기 절연 패턴(420)은 상기 하부 전극막 및 가열 전극 측벽을 덮을 수 있다.
다시, 도 25를 참조하면, 상기 개구부(150) 측벽, 기판(100) 및 상부 캡핑막(202a) 상에 선택막을 형성한다. 상기 선택막을 이방성 식각하여 상기 개구부 측벽 상에 선택 패턴(450)을 형성한다.
상기 선택 패턴 상에 상기 개구부 내부를 완전하게 채우는 콘택 플러그(452)를 형성한다.
도 28은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도이다.
도 28을 참조하면, 상기 가변 저항 메모리 소자는 기판(100) 표면 상에, 절연막(422a) 및 하부 전극막(424a)이 순차적으로 적층되는 셀 구조물(14a)이 구비될 수 있다. 상기 셀 구조물(14a)은 복수개가 구비되어 기판(100) 표면에 대해 수직한 제1 방향으로 반복하여 적층될 수 있다. 최상부 구조물 상에는 상부 절연막(203a)이 구비될 수 있다.
상기 절연막(422a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 최상부 절연막(203a) 및 셀 구조물들(14a, 24a, 34a)을 관통하여 상기 기판(100)을 노출하는 개구부들(150)이 구비될 수 있다. 상기 개구부(150) 및 이와 인접하는 하부 전극막(424a) 측벽 사이에는 제1 리세스가 구비된다. 상기 제1 리세스 내에는 가열 전극(426a) 및 가변 저항 패턴(428a)이 측방으로 적층될 수 있다. 따라서, 상기 가열 전극(426a) 및 가변 저항 패턴(428a)은 상기 개구부(150)를 둘러싸는 형상을 가질 수 있다. 상기 가열 전극(426a)은 상기 하부 전극막(424a)과 접촉되고, 상기 가변 저항 패턴(428a)은 개구부(150)에 의해 노출될 수 있다.
상기 개구부(150) 측벽 상에 선택 패턴(450)이 구비될 수 있다. 상기 선택 패턴(450)은 실린더 형상을 가질 수 있다.
상기 선택 패턴(450) 상에 상기 개구부(150) 내부를 완전하게 채우는 콘택 플러그(452)가 구비될 수 있다. 상기 콘택 플러그(452)는 상부 전극으로 제공될 수 있다.
상기 가변 저항 메모리 소자의 동작을 간단하게 설명하면, 먼저, 동작시키고자 하는 셀 구조물에 포함되는 하부 전극막(424a)에 전기적 신호를 인가한다. 또한, 하부 전극막(424a)을 통해 가열 패턴(426a)으로 전류가 흐른다. 따라서, 상기 가열 패턴(426a)은 상기 가변 저항 패턴(428a)을 히팅 한다. 이에 따라, 상기 가변 저항 패턴(428a)을 통해 전류가 흐를 수 있다. 상기 선택 패턴(450)이 선택되고, 상기 선택 패턴(450) 및 콘택 플러그(452)를 통해 전류가 흐를 수 있다.
도 29 및 도 30은 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 예를 들면, 도 29 및 도 30은 도 28을 참조로 설명한 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들이다.
도 29를 참조하면, 기판(100) 상에 예비 절연막 및 예비 하부 전극막을 순차적으로 적층하여 예비 구조물을 형성한다. 계속하여, 상기 예비 하부 전극막 상에 상기 예비 절연막 및 예비 하부 전극막이 순차적으로 적층된 예비 구조물을 반복하여 형성할 수 있다. 최상부의 예비 하부 전극막 상에는 예비 상부 절연막이 형성될 수 있다. 상기 예비 상부 절연막 및 적층된 상기 예비 구조물들을 이방성 식각하여 상기 적층된 상기 예비 구조물들을 관통하여 상기 기판(100) 표면을 노출하는 개구부들(150)을 형성한다.
상기 개구부(150)의 측벽에 노출되는 예비 하부 전극막을 선택적으로 등방성 식각하여, 리세스(194)를 형성한다.
따라서, 절연막(422a) 및 하부 전극막(424a)을 순차적으로 적층된 셀 구조물들(14a, 24a, 34a)이 형성될 수 있다.
도 30을 참조하면, 상기 개구부(150) 및 리세스(194)의 측벽, 기판(100) 및 상부 절연막(203a) 상에 가열 전극막을 형성한다. 상기 가열 전극막은 도 7을 참조로 설명한 것과 동일한 물질을 사용하여 형성할 수 있다. 예시적인 실시예에서, 상기 가열 전극막은 상기 리세스(194)의 적어도 일부를 채울 수 있다.
상기 가열 전극막을 일부 식각하여 상기 리세스(194) 내부를 부분적으로 채우는 가열 전극(426a)을 형성한다.
상기 개구부(150) 측벽, 가열 전극(426a), 기판(100) 및 최상부 절연막(203a) 상에 상기 리세스(194) 내부를 채우는 가변 저항막을 형성한다. 상기 리세스(194) 내부에만 상기 가변 저항막이 남도록 상기 가변 저항막을 일부 식각하여 상기 가열 전극(426a) 상에 가변 저항 패턴(428a)을 형성한다.
다시, 도 28을 참조하면, 상기 개구부(150) 측벽, 기판(100) 및 상부 절연막(203a) 상에 선택막을 형성한다. 상기 선택막을 이방성 식각하여 상기 개구부(150) 측벽 상에 선택 패턴(450)을 형성한다.
상기 선택 패턴(450) 상에 상기 개구부(150) 내부를 완전하게 채우는 콘택 플러그(452)를 형성한다.
도 31은 예시적인 실시예들에 따른 가변 저항 메모리 소자를 나타내는 단면도이다.
도 31을 참조하면, 상기 가변 저항 메모리 소자는 기판(100) 표면 상에, 절연막(422a), 하부 전극막(430), 가열 전극막(432)이 순차적으로 적층되는 구조물(15a)이 구비될 수 있다. 상기 구조물(15a)은 복수개가 구비되어 기판(100) 표면에 대해 수직한 제1 방향으로 반복하여 적층될 수 있으며, 적층되는 구조물들(15a, 25a, 35a)의 수는 한정되지 않을 수 있다. 최상부 구조물 상에는 상부 절연막(203a)이 구비될 수 있다.
상기 절연막(422a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 상부 절연막(203a) 및 구조물들(15a, 25a, 35a)을 관통하여 상기 기판(100)을 노출하는 개구부들(150)이 구비될 수 있다.
상기 개구부(150) 및 이와 인접하는 하부 전극막(430) 사이 부위에는 제1 리세스가 구비된다. 상기 개구부(150) 및 이와 인접하는 상기 가열 전극막(432) 사이에는 제2 리세스가 구비된다.
상기 제1 리세스 내에 구비되고, 상기 하부 전극막(430) 측벽과 접촉하는 절연 패턴(434)이 구비될 수 있다. 상기 제2 리세스 내부를 채우고, 상기 절연 패턴(434) 및 상기 가열 전극막(432) 측벽 상에는 가변 저항 패턴(436)이 구비될 수 있다. 따라서, 상기 가변 저항 패턴(436)은 상기 개구부(150)를 둘러싸는 형상을 가질 수 있다. 상기 가변 저항 패턴(436)은 개구부(150)에 의해 노출될 수 있다.
상기 개구부(150) 측벽 상에 선택 패턴(450)이 구비될 수 있다. 상기 선택 패턴(450)은 실린더 형상을 가질 수 있다.
상기 선택 패턴(450) 상에 상기 개구부(150) 내부를 완전하게 채우는 콘택 플러그(452)가 구비될 수 있다. 상기 콘택 플러그(452)는 상부 전극으로 제공될 수 있다.
상기 가변 저항 메모리 소자의 동작은 도 28을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 32는 예시적인 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 단면도이다. 예를 들면, 도 32는 도 31을 참조로 설명한 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 32를 참조하면, 기판(100) 상에 예비 절연막, 예비 하부 전극막 및 예비 가열 전극막을 순차적으로 적층하여 예비 구조물을 형성한다. 계속하여, 상기 예비 가열 전극막 상에 상기 예비 절연막, 예비 하부 전극막 및 예비 가열 전극막이 순차적으로 적층된 예비 구조물을 반복하여 형성할 수 있다. 최상부의 예비 하부 전극막 상에는 최상부 절연막(203a)이 형성될 수 있다. 적층된 상기 예비 구조물들을 이방성 식각하여 상기 적층된 상기 예비 구조물들을 관통하여 상기 기판(100) 표면을 노출하는 개구부들(150)을 형성한다.
상기 개구부(150)의 측벽에 노출되는 예비 하부 전극막 및 가열 전극막을 선택적으로 등방성 식각하여, 제1 및 제2 리세스를 각각 형성한다.
따라서, 절연막(422a), 하부 전극막(430) 및 가열 전극막(432)이 순차적으로 적층된 구조물들(15a, 25a, 35a)이 형성될 수 있다.
상기 개구부(150), 제1 및 제2 리세스의 측벽, 기판(100) 및 최상부 절연막(203a) 상에 절연막을 형성한다. 상기 절연막을 부분적으로 제거하여 상기 하부 전극막의 측벽 상에 상기 제1 리세스 내부를 부분적으로 채우는 절연 패턴(434)을 형성한다.
다시, 도 31을 참조하면, 상기 개구부(150) 측벽, 절연막(422a), 절연 패턴(434), 가열 전극막(432), 기판(100) 및 상부 절연막(203a) 상에 상기 제2 리세스 내부를 채우는 가변 저항막을 형성한다. 상기 가변 저항막을 부분적으로 제거하여, 상기 가열 전극막 및 절연 패턴 측벽 상에 상기 제2 리세스 내부를 채우는 가변 저항 패턴(436)을 형성한다.
상기 개구부(150) 측벽, 기판(100) 및 상부 절연막(203a) 상에 선택막을 형성한다. 상기 선택막을 이방성 식각하여 상기 개구부(150) 측벽 상에 선택 패턴(450)을 형성한다.
상기 선택 패턴(450) 상에 상기 개구부(150) 내부를 완전하게 채우는 콘택 플러그(452)를 형성한다.
이와같이, 복층으로 적층된 고집적도를 갖는 가변 저항 메모리 소자f를 형성할 수 있다. 이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102a : 캡핑막
104a : 제1 버퍼막 106a : 선택막
108a : 제2 버퍼막 110a : 가변 저항막
112a : 상부 전극막 154a, 180, 250 : 가열 전극
158 : 제1 도전 패턴 164, 286 : 콘택 플러그

Claims (10)

  1. 기판 상에, 순차적으로 적층된 캡핑막, 선택막, 버퍼막, 가변 저항막 및 상부 전극막을 포함하는 셀 구조물이 구비되고, 상기 셀 구조물이 수직 방향으로 반복 적층되어 복수의 셀 구조물들을 포함하는 구조물;
    상기 구조물을 관통하는 개구부 내부에 구비되고, 상기 버퍼막, 가변 저항막 및 상부 전극막과 전기적으로 절연되고, 상기 복수의 셀 구조물들 내에 포함된 각 선택막들과 전기적으로 연결되는 전극 구조물; 및
    상기 전극 구조물과 절연되고, 상기 복수의 셀 구조물들 내의 상기 가변 저항막 및 선택막 사이에 구비되고, 상기 가변 저항막으로 열을 가하기 위한 가열 전극을 포함하고,
    상기 셀 구조물에서 상기 선택막 및 가변 저항막 사이에 상기 버퍼막이 형성되고,
    상기 캡핑막은 절연 물질을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 선택막 및 가변 저항막은 칼코겐 화합물을 포함하는 반도체 소자.
  3. 제1항에 있어서, 상기 가열 전극은 상기 가변 저항막의 일부 표면과 직접 접촉하는 반도체 소자.
  4. 제1항에 있어서, 상기 가열 전극은 상기 버퍼막 측벽 상에 구비되고, 상기 가변 저항막 및 선택막 사이의 리세스 내부에 구비되는 반도체 소자.
  5. 제1항에 있어서, 상기 전극 구조물 및 상기 개구부의 측벽에 노출되는 상기 가변 저항막, 상부 전극막 및 가열 전극 사이에는 절연 패턴이 구비되는 반도체 소자.
  6. 제5항에 있어서, 상기 절연 패턴은 상기 가변 저항막, 상부 전극막 및 가열 전극이 각각 산화되어 형성된 산화물을 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 가열 전극은 상기 전극 구조물과 이격되면서 상기 전극 구조물을 둘러싸는 링 형상을 갖는 반도체 소자.
  8. 제1항에 있어서, 상기 캡핑막 상에 하부 전극막을 더 포함하고, 상기 선택막은 실리콘을 포함하고, 상기 전극 구조물 및 상기 개구부의 측벽에 노출되는 상기 하부 전극막, 선택막, 가변 저항막, 상부 전극막 및 가열 전극 사이에는 게이트 절연 패턴이 구비되는 반도체 소자.
  9. 기판 상에, 적층된 캡핑막, 하부 전극막, 절연막 및 가변 저항막을 포함하는 셀 구조물이 구비되고, 상기 셀 구조물이 수직 방향으로 반복 적층되어 복수의 셀 구조물들을 포함하는 구조물;
    상기 구조물을 관통하는 개구부 측벽 상에 구비되는 선택 패턴;
    상기 선택 패턴 상에, 상기 개구부 내부를 채우는 전극 구조물; 및
    상기 복수의 셀 구조물들 내의 상기 가변 저항막과 각각 접촉하고, 상기 가변 저항막으로 열을 가하기 위한 복수개의 가열 전극을 포함하고,
    상기 가열 전극은 전극 구조물을 둘러싸는 링 형상을 가지고,
    상기 복수의 셀 구조물에 포함되는 가변 저항막들은 상기 선택 패턴과 직접 접촉하는 반도체 소자.
  10. 제9항에 있어서, 상기 선택 패턴은 실린더 형상을 갖는 반도체 소자.
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