CN107123734B - 可变电阻存储器件 - Google Patents

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Abstract

一种可变电阻存储器件包括：选择图案；中间电极，接触选择图案的第一表面；可变电阻图案，相对于选择图案在中间电极的相反侧；以及第一电极，接触选择图案的第二表面并包括n型半导体材料，选择图案的第二表面与其第一表面相反。

Description

可变电阻存储器件
技术领域
实施方式涉及一种可变电阻存储器件。
背景技术
近来，已经开发了具有可变电阻特性的存储器件。例如，已经开发了相变随机存取存储器(PRAM)器件、电阻随机存取存储器(ReRAM)器件、磁随机存取存储器(MRAM)器件。
在以上存储器件中，包括选择元件和可变电阻元件的存储单元可以形成在下电极和上电极之间或者在下导电线和上导电线之间。当存储单元设置成阵列时，可以提高每个存储单元的操作可靠性。
发明内容
实施方式可以通过提供一种可变电阻存储器件来实现，该可变电阻存储器件包括：选择图案；中间电极，接触选择图案的第一表面；可变电阻图案，相对于选择图案在中间电极的相反侧；以及第一电极，接触选择图案的第二表面并包括n型半导体材料，选择图案的第二表面与其第一表面相反。
实施方式可以通过提供一种可变电阻存储器件来实现，该可变电阻存储器件包括：选择图案，包括双向阈值开关(OTS)材料；中间电极，接触选择图案的第一表面；可变电阻图案，相对于选择图案在中间电极的相反侧；以及第一电极，接触选择图案的第二表面并包括具有大于约4eV的功函数的导电材料，选择图案的第二表面与其第一表面相反。
实施方式可以通过提供一种可变电阻存储器件来实现，该可变电阻存储器件包括：基板；第一导电线，在所述基板上沿着第一方向彼此相邻，每个第一导电线在与第一方向交叉的第二方向上延伸，并且第一方向和第二方向平行于基板的上表面；第二导电线，沿着第二方向彼此相邻并在第一导电线上方，每个第二导电线在第一方向上延伸；以及多个第一存储单元，在第一导电线和第二导电线之间，第一存储单元在第一导电线和第二导电线的在基本上垂直于基板的上表面的垂直方向上的相应交叠区域中，每个第一存储单元包括：选择图案，该选择图案包括双向阈值开关(OTS)材料；中间电极，接触选择图案的第一表面；可变电阻图案，关于中间电极而与选择图案相反；以及第一电极，接触选择图案的第二表面并包括n型半导体材料或具有大于约4eV的功函数的导电材料，选择图案的第二表面与其第一表面相反。
实施方式可以通过提供一种可变电阻存储器件来实现，该可变电阻存储器件包括：基板；第一导电线，在基板上沿着第一方向彼此相邻，每个第一导电线在与第一方向交叉的第二方向上延伸，并且第一方向和第二方向平行于基板的上表面；第二导电线，在第一导电线上方沿着第二方向彼此相邻，每个第二导电线在第一方向上延伸；以及多个第一存储单元，在第一导电线和第二导电线之间，存储单元在第一导电线和第二导电线的在基本上垂直于基板的上表面的垂直方向上的相应交叠区域中，并且每个存储单元包括：选择图案，该选择图案包括双向阈值开关(OTS)材料；中间电极，接触选择图案的第一表面；可变电阻图案，相对于选择图案在中间电极的相反侧；以及势垒图案，与选择图案的第二表面接触，选择图案的第二表面与其第一表面相反，并且势垒图案和选择图案形成PN结或肖特基势垒。
实施方式可以通过提供一种可变电阻存储器件来实现，该可变电阻存储器件包括：选择图案；可变电阻图案；中间电极，在选择图案和可变电阻图案之间；外层，在所述选择图案上，使得选择图案在外层和中间电极之间，外层接触选择图案的表面，其中可变电阻存储器件包括在外层和选择图案之间的界面处的PN结或肖特基势垒。
附图说明
通过参照附图详细描述示范性实施方式，各特征对于本领域技术人员将变得明显，附图中：
图1和图2示出根据示例实施方式的可变电阻存储单元的截面图；
图3和图4示出根据示例实施方式的可变电阻存储单元的截面图；
图5示出曲线图，示出根据示例实施方式的可变电阻存储单元中的截止电流的减小；
图6至图8示出根据示例实施方式的可变电阻存储器件的平面图和截面图；
图9至图12示出根据示例实施方式的制造可变电阻存储器件(例如图6至图8所示的可变电阻存储器件)的方法中的阶段的截面图；
图13和图14示出根据示例实施方式的可变电阻存储器件的截面图；
图15和图16示出根据示例实施方式的可变电阻存储器件的截面图；
图17至图23示出根据示例实施方式的制造可变电阻存储器件(例如图15和图16所示的可变电阻存储器件)的方法中的阶段的截面图；
图24和图25示出截面图，示出根据示例实施方式的可变电阻存储器件的截面图；
图26和图27示出根据示例实施方式的可变电阻存储器件的截面图；
图28至图37示出根据示例实施方式的制造可变电阻存储器件(例如图26和27的可变电阻存储器件)的方法中的阶段的截面图；
图38和图39示出根据示例实施方式的可变电阻存储器件的截面图；
图40A和40B至46A和46B示出根据示例实施方式的制造可变电阻存储器件(例如图38至39所示的可变电阻存储器件)的方法中的阶段的截面图；
图47和图48示出根据示例实施方式的可变电阻存储器件的截面图；
图49至图53A和53B示出根据示例实施方式的制造可变电阻存储器件(例如图47和图48所示的可变电阻存储器件)的方法中的阶段的截面图；
图54示出根据示例实施方式的可变电阻存储器件的截面图；以及
图55至图60示出根据示例实施方式的制造可变电阻存储器件的方法中的阶段的截面图。
具体实施方式
图1和图2示出根据示例实施方式的可变电阻存储单元的截面图。
如图1所示，可变电阻存储单元可以包括例如顺序地堆叠的下电极100、选择图案110、中间电极120、可变电阻图案130和上电极140。在一实施方式中，可以省略上电极140。
下电极100可以接触选择图案110的下表面。例如，下电极100可以用作用于将电流传输到选择图案110的介质图案。
在示例实施方式中，下电极100可以包括n型半导体材料。在一实施中，下电极100可以包括掺杂有n型杂质(例如磷、砷等)的硅、锗或硅锗。下电极100可以包括掺杂有n型杂质的III-V族半导体化合物，例如InP、GaP、GaAs、GaSb等。如这里所用的，术语“或”不是排他术语，使得“A或B”将包括A、B或A和B。
在示例实施方式中，下电极100可以包括n型硫族化物材料。随着其锗和/或硅的含量增加，n型硫族化物材料可以具有增加的n型性质。例如，n型硫族化物材料可以具有等于或大于约70wt％的锗和/或硅的含量。
在示例实施方式中，下电极100可以包括具有等于或大于目标功函数的功函数的导电材料。
在示例实施方式中，目标功函数可以被设定为约4eV。例如，目标功函数可以被设定为4eV，其是用于公共电极的金属钛或钛氮化物的功函数，并且下电极100可以包括具有大于目标功函数的功函数的导电材料。
例如，下电极100可以包括金属钨、钨氮化物、金属钽或钽氮化物，其可以具有约4.8eV的功函数。
在示例实施方式中，目标功函数可以被设定为约5eV。在这种情况下，下电极100可以包括无定形碳(约5eV功函数)、钴(约5eV功函数)、镍(约5.2eV功函数)或钌(约5.8eV功函数)。这些可以被单独使用或以其组合使用。
在示例实施方式中，下电极100可以包括无定形碳或钌。
在示例实施方式中，下电极100可以包括用碳掺杂的导电材料从而具有增大的功函数。在这种情况下，下电极100可以包括钛碳氮化物、钛硅碳氮化物等。
选择图案110可以接触下电极100的上表面或内表面。选择图案110可以包括在下电极100和中间电极120之间处于非晶状态、具有变化电阻的材料。例如，相对高的电阻状态(例如关断状态)和相对低的电阻状态(例如导通状态)可以在选择图案110中可逆地重复。
在示例实施方式中，选择图案110可以包括双向阈值开关(OTS)材料。在示例实施方式中，选择图案110可以包括砷，并且还可以包括硅、锗、锑、碲、硒、铟和锡中的至少两种。在示例实施方式中，选择图案110可以包括硒，并且还可以包括砷、硅、锗、锑、碲、铟和锡中的至少两种。
在示例实施方式中，选择图案110可以包括例如AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiInP、AsTeGeSi、As2Te3Ge、As2Se3Ge、As25(Te90Ge10)75、Te40As35Si18Ge6.75In0.25、Te28As34.5Ge15.5S22、Te39As36Si17Ge7P、As10Te21S2Ge15Se50Sb2、Si5Te34As28Ge11S21Se1、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、GexSe1-x等。在示例实施方式中，选择图案110还可以包括掺杂剂，例如碳、硼、氧、氮、硫或磷。
选择图案110可以具有p型半导体性质。例如，随着例如碲、硒、砷、硫等的含量增加，选择图案110可以具有增强的p型性质。
在示例实施方式中，当下电极100包括n型半导体材料时，PN结可以通过选择图案110和下电极100形成。
在示例实施方式中，当下电极100包括具有等于或大于目标功函数(例如4eV)的功函数的导电材料时，肖特基势垒可以形成在选择图案110和下电极100之间。
由于通过下电极100的PN结和肖特基势垒，可变电阻存储单元的截止电流可以减小，而不改变选择图案110的化学、机械或电特性，例如热稳定性、阈值电压等。
中间电极120可以形成在选择图案110和可变电阻图案130之间。例如，中间电极120可以用作可向可变电阻图案130提供焦耳热的加热电极。
在实施方案中，中间电极120可以包括金属氮化物或金属硅氮化物，例如钛氮化物、钛硅氮化物、钨氮化物、钨硅氮化物、钽氮化物、钽硅氮化物、锆氮化物、锆硅氮化物等。
在示例实施方式中，中间电极120可以包括碳、含碳的金属或含碳的金属氮化物。例如，中间电极120可以包括碳、碳氮化物、钛碳氮化物或钽碳氮化物。
可变电阻图案130可以包括其相可以由于从中间电极120传递的焦耳热引起的温度差而改变的材料，因此可变电阻图案130的相可以由于温度差而改变。可变电阻图案130的电阻可以通过可变电阻图案130的相变而改变，因此可变电阻图案130或可变电阻存储单元可以从设定状态转变为复位状态，反之亦然。在这种情况下，可变电阻存储单元可以用在相变随机存取存储器(PRAM)器件中。
在示例实施方式中，可变电阻图案130可以包括含有锗、锑或碲的硫族化物材料。在示例实施方式中，可变电阻图案130可以包括具有交替堆叠的锗-碲层和锑-碲层的超晶格。在示例实施方式中，可变电阻图案130可以包括锗-锑-碲(GST)、铟-锑-碲(IST)或铋-锑-碲(BST)。
在示例实施方式中，可变电阻图案130可以包括其电阻可通过磁场或自旋转移扭矩(STT)改变的材料。在这种情况下，可变电阻存储单元可以用在磁随机存取存储器(MRAM)器件中。
在实施中，可变电阻图案130可以包括铁磁材料，例如铁(Fe)、镍(Ni)、钴(Co)、镝(Dy)、钆(Gd)等。在示例实施方式中，可变电阻图案130可以包括基于钙钛矿的材料或过渡金属氧化物。在这种情况下，可变电阻存储单元可以用于电阻随机存取存储器(ReRAM)器件中。
钙钛矿基材料可以包括例如STO(SrTiO3)、BTO(BaTiO3)、PCMO(Pr1-XCaXMnO3)等。过渡金属氧化物可以包括钛氧化物(TiOx)、锆氧化物(ZrOx)、铝氧化物(AlOx)、铪氧化物(HfOx)、钽氧化物(TaOx)、铌氧化物(NbOx)、钴氧化物(CoOx)、钨氧化物(WOx)、镧氧化物(LaOx)或锌氧化物(ZnOx)。这些可以被单独使用或组合地使用。
上电极140可以形成在可变电阻图案130上，并可以包括金属或金属氮化物，例如钛或钛氮化物。
参照图2，可变电阻存储单元可以具有与图1的结构相反的结构。例如，选择图案110a可以设置在可变电阻图案130a上。中间电极120可以形成在可变电阻图案130a和选择图案110a之间。
上电极140a可以形成在选择图案110a上。上电极140a可以包括n型半导体材料或具有等于或大于目标功函数(例如约4eV)的功函数(以下称为高功函数)的导电材料，上电极140a和选择图案110a可以形成PN结或肖特基势垒。
下电极100a可以接触可变电阻图案130a的下表面或外表面，并可以包括金属或金属氮化物，例如钛或钛氮化物。在示例实施方式中，可以省略下电极100a。
图3和图4示出根据示例实施方式的可变电阻存储单元的截面图。
如图3所示，可变电阻存储单元可以包括顺序堆叠的下电极100a、势垒图案(barrier pattern)105、选择图案110、中间电极120、可变电阻图案130和上电极140。
下电极100a和上电极140可以包括金属或金属氮化物，例如金属钛或钛氮化物。势垒图案105可以在下电极100a和选择图案110之间，并可以包括与选择图案110一起形成PN结或肖特基势垒的材料。
在示例实施方式中，势垒图案105可以包括n型半导体材料或高功函数导电材料。
参照图4，可变电阻存储单元可以具有与图3的结构相反的结构。例如，选择图案110a可以设置在可变电阻图案130a上方。中间电极120可以形成在可变电阻图案130a和选择图案110a之间。
势垒图案125可以在选择图案110a和上电极140之间。势垒图案125可以包括n型半导体材料或高功函数导电材料，并可以与选择图案110a一起形成PN结或肖特基势垒。
图5示出曲线图，示出根据示例实施方式的可变电阻存储单元中的截止电流的减小。
参照图5，当施加电压时，电流可以从下电极BE朝向包括OTS材料的选择图案流动。当电压接近阈值电压Vth时，电流可以急剧增加，并且截止电流可以在接近阈值电压之前产生。
如参照图1至图4所示的，接触选择图案的电极可以包括n型半导体材料或高功函数导电材料，因此可以形成PN结或肖特基势垒。因此，如图5所示，可以减小截止电流。
截止电流可以不通过改变选择图案的成分或性质而是通过改变接触选择图案的电极的成分来减小。因此，在保持可变电阻存储单元的操作特性或耐久性的同时可以防止或减少截止电流对可变电阻存储单元的干扰或妨碍。
图6至图8示出根据示例实施方式的可变电阻存储器件的平面图和截面图。图6是平面图，图7是沿着第一方向截取的截面图，图8是沿着第二方向截取的截面图。
例如，图6至图8示出具有交叉点单元阵列的可变电阻存储器件，其中存储单元形成在导电线在平面图中彼此交叉或交叠的相应区域中。
在下文，基本上平行于基板的上表面并彼此交叉的两个方向可以分别被定义为第一方向和第二方向。在示例实施方式中，第一方向和第二方向可以以直角彼此交叉，从而基本上彼此垂直。
参照图6至图8，可变电阻存储器件可以包括在基板200上在垂直方向(例如，与由第一方向和第二方向形成的平面正交)上彼此间隔开的第一导电线215和第二导电线285。存储单元290可以设置在第一导电线215和第二导电线285在垂直方向上彼此交叠的每个区域处，例如在第一导电线和第二导电线的交叠区域中。
在示例实施方式中，第一导电线215可以用作可变电阻存储器件的字线，第二导电线285可以用作可变电阻存储器件的位线。在实施中，第一导电线215可以用作可变电阻存储器件的位线，第二导电线285可以用作可变电阻存储器件的字线。
基板200可以包括半导体材料例如硅、锗、硅锗等或III-V族半导体化合物例如InP、GaP、GaAs、GaSb等。在一些实施方式中，基板200可以是绝缘体上硅(SOI)基板或绝缘体上锗(GOI)基板。
包括例如晶体管、接触插塞、布线等的外围电路可以形成在基板200上，并可以至少部分地被基板200上的下绝缘层覆盖。
第一导电线215可以设置在基板200上。例如，第一导电线215可以形成在下绝缘层上，并可以电连接到外围电路。
第一导电线215可以在第二方向上延伸，并且多个第一导电线215可以形成为在第一方向上或沿着第一方向彼此相邻或彼此间隔开。
第二导电线285可以设置在第一导电线215上或上方，并在垂直方向上与第一导电线215间隔开。第二导电线285可以在第一方向上延伸，多个第二导电线285可以在第二方向上彼此相邻或彼此间隔开。
第一导电线215和第二导电线285可以包括金属，例如钨、铜、铝、钛、钽等。
存储单元290可以形成在第一导电线215和第二导电线285之间，例如在第一导电线215和第二导电线285在垂直方向上彼此交叠的每个区域处。因此，多个存储单元290可以形成在第一方向和第二方向的每个上，以限定交叉点单元阵列。
例如，设置在第一方向上的多个存储单元290可以限定存储单元行。另外，设置在第二方向上的多个存储单元290可以限定存储单元列。
在示例实施方式中，存储单元290可以包括顺序堆叠的下电极225、选择图案235、中间电极245、可变电阻图案255和上电极265。在示例实施方式中，可以省略上电极265。
下电极225可以包括n型半导体材料，如参照图1所示。例如，下电极225可以包括掺杂有n型杂质的硅、锗或硅锗。下电极225可以包括掺杂有n型杂质的III-V族半导体化合物。
在示例实施方式中，下电极225可以包括n型硫族化物材料。
在一些示例实施方式中，下电极225可以包括高功函数导电材料。在示例实施方式中，下电极225可以包括具有大于约4eV、或等于或大于约5eV的功函数的导电材料。
在示例实施方式中，下电极225可以包括无定形碳或钌。在示例实施方式中，下电极225可以包括用碳掺杂的钛氮化物例如TiCN，或用碳掺杂的钛硅氮化物例如TiCSiN。
选择图案235可以包括OTS材料。中间电极245或可变电阻图案255可以包括与参照图1所示的那些材料基本上相同的材料。上电极265可以包括例如钛或钛氮化物。
在示例实施方式中，可变电阻图案255可以包括相变材料，例如GST、IST、BST等。
第一绝缘图案270可以在第一方向上在相邻的存储单元列之间。例如，第一绝缘图案270可以在第一存储单元列之间在第二方向上延伸。第一绝缘图案270可以包括例如硅氧化物。
第二绝缘图案275可以在第二方向上在相邻的存储单元行之间和相邻的第二导电线285之间。在示例实施方式中，第二绝缘图案275可以在第一方向上延伸。第二绝缘图案275可以包括例如硅氧化物。
第一绝缘图案270和第二绝缘图案275可以彼此合并。存储单元290的侧壁可以被第一绝缘图案270和第二绝缘图案275围绕，以彼此分开或彼此绝缘。
在具有交叉点单元阵列结构的可变电阻存储器件中，如果包括OTS材料的选择图案235的截止电流过度增加，则存储单元290的操作可能被截止电流干扰。
根据示例实施方式，下电极225可以包括可与选择图案235一起形成PN结或肖特基势垒的材料，因此可以减小截止电流。因此，可以增强存储单元290的操作可靠性，并可以增大交叉点单元阵列结构的单元密度。
在示例实施方式中，如参照图3所示的，势垒图案可以在选择图案235和下电极225之间。在这种情况下，下电极225可以包括钛或钛氮化物，并且势垒图案可以包括n型半导体材料或高功函数导电材料。
图9至图12示出根据示例实施方式的制造可变电阻存储器件(例如图6至图8中示出的可变电阻存储器件)的方法中的阶段的截面图。
具体地，图9、图10和图11A是沿着第一方向截取的截面图，图11B和图12是沿着第二方向截取的截面图。
参照图9，第一导电层210、下电极层220、选择材料层230、中间电极层240、可变电阻材料层250和上电极层260可以顺序地形成在基板200上。
基板200可以包括半导体材料例如硅、锗、硅锗等、或III-V族半导体化合物例如InP、GaP、GaAs、GaSb等。在一些实施方式中，基板200可以是SOI基板或GOI基板。
在示例实施方式中，包括例如晶体管、接触插塞、布线等的外围电路可以形成在基板200上，并可以至少部分地被基板200上的下绝缘层覆盖。
第一导电层210可以由金属例如钨、铜、铝、钛、钽等形成。上电极层260可以由金属或金属氮化物形成，例如金属钛或钛氮化物。中间电极层240可以由具有比上电极层260和/或第一导电层210的电阻大的电阻的金属、金属氮化物或金属硅氮化物形成。中间层240可以由碳、含碳的金属或含碳的金属氮化物形成，例如碳、碳氮化物、钛碳氮化物或钽碳氮化物。
选择材料层230可以由上述OTS材料形成。可变电阻材料层250可以由相变材料(例如GST、IST、BST等)形成。在示例实施方式中，可变电阻材料层250可以由铁磁材料形成。在示例实施方式中，可变电阻材料层250可以由钙钛矿基材料或过渡金属氧化物形成。
在示例实施方式中，下电极层220可以由n型半导体材料或高功函数导电材料形成。
第一导电层210、下电极层220、选择材料层230、中间电极层240、可变电阻材料层250和上电极层260可以通过例如物理气相沉积(PVD)工艺、溅射工艺、原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺等形成。
参照图10，上电极层260、可变电阻材料层250、中间电极层240、选择材料层230、下电极层220和第一导电层210可以被部分地蚀刻。
在示例实施方式中，第一掩模可以形成在上电极层260上以在第二方向上延伸。可以使用第一掩模作为蚀刻掩模来进行蚀刻工艺，直到第一导电层210被分成多个第一导电线215。
通过蚀刻工艺，上电极层260、可变电阻材料层250、中间电极层240、选择材料层230和下部电极层220的每个可以被转变为在第二方向上延伸的线图案。
第一开口266可以形成在包括顺序堆叠的第一导电线215和线图案的结构之间以在第二方向上延伸。
参照图11A和11B，第一绝缘图案270可以填充第一开口266，第二导电层280可以形成在第一绝缘图案270和上电极层260上。
例如，第一绝缘层可以形成在基板200和上电极层260上以充分地填充第一开口266。第一绝缘层可以被平坦化直到上电极层260的上表面可以被暴露以形成第一绝缘图案270。
第一绝缘层可以通过CVD工艺或ALD工艺由例如硅氧化物形成。第二导电层280可以由与第一导电层210基本上相同的金属形成。
参照图12，可以沿着第一方向蚀刻第二导电层280以形成第二导电线285。
例如，第二掩模可以形成在第二导电层280上以在第一方向上延伸。可以使用第二掩模作为蚀刻掩模来部分地蚀刻第二导电层280，以形成第二导电线285。
上电极层260、可变电阻材料层250、中间电极层240、选择材料层230和下电极层220可以被顺序地蚀刻，直到第一导电线215的上表面可以被暴露。通过蚀刻工艺，第一绝缘图案270可以被部分地蚀刻，以形成在第一方向上延伸的第二开口267。
通过蚀刻工艺，包括顺序堆叠的下电极225、选择图案235、中间电极245、可变电阻图案255和上电极265的存储单元290可以形成在第一导电线215和第二导电线285在垂直方向上彼此交叠的每个区域处。
第二绝缘层可以形成在第一导电线215和第二导电线285上以充分地填充第二开口267。第二绝缘层可以被平坦化直到第二导电线285的上表面可以被暴露，以形成填充第二开口267的第二绝缘图案275。
第二绝缘层可以由与第一绝缘层的材料基本上相同的材料形成，例如硅氧化物。第一绝缘图案270和第二绝缘图案275可以彼此合并，例如可以是一体式绝缘图案。
图13和图14示出根据示例实施方式的可变电阻存储器件的截面图。例如，图13示出可变电阻存储器件沿着第一方向截取的截面图，图14示出可变电阻存储器件沿着第二方向截取的截面图。
可变电阻存储器件可以包括与参照图6至图8所示的元件基本上相同或相似的元件。为了简洁起见，下面可以省略其详细描述。
参照图13和图14，存储单元290a可以具有与图6至图8的结构相反的结构。在示例实施方式中，在存储单元290a中，选择图案可以设置在可变电阻图案上方。
例如，存储单元290a可以包括顺序地堆叠在第一导电线215上的下电极225a、可变电阻图案255a、中间电极245、选择图案235a和上电极265a。
下电极225a可以包括金属或金属氮化物，例如金属钛或钛氮化物。上电极265a可以包括n型半导体材料或高功函数导电材料。
因此，PN结或肖特基势垒可以形成在选择图案235a和上电极265a之间，并且可以减小选择图案235a或存储单元290a中的截止电流。
在示例实施方式中，可以省略下电极225a。在示例实施方式中，如参照图4所示，势垒图案可以在选择图案235a和上电极265a之间。在这种情况下，上电极265a可以包括金属钛或钛氮化物，并且势垒图案可以包括n型半导体材料或高功函数导电材料。
图15和图16示出根据示例实施方式的可变电阻存储器件的截面图。例如，图15示出可变电阻存储器件沿着第一方向截取的截面图，图16示出可变电阻存储器件沿着第二方向截取的截面图。
可变电阻存储器件可以包括与参照图6至8所示的元件基本上相同或相似的元件。为了简洁起见，下面可以省略其详细描述。
参照图15和图16，第一导电线215和第二导电线287可以在垂直方向上彼此间隔开并彼此交叉。
存储单元290b可以设置在第一导电线215和第二导电线287在垂直方向上彼此交叠的每个区域处。
存储单元290b可以包括顺序地堆叠在第一导电线215和第二导电线287之间的下电极225、选择图案235、中间电极245、可变电阻图案254和上电极262。
如参照图6至图8所示的，下电极225可以包括n型半导体材料或高功函数导电材料，可以与选择图案235一起形成PN结或肖特基势垒。
在示例实施方式中，在平面图中，可变电阻图案254可以具有比中间电极245或选择图案235的宽度或面积小的宽度或面积。例如，中间电极245的外边缘的至少一部分可以不接触可变电阻图案254。
间隔物249可以形成在可变电阻图案254的侧壁上。例如，间隔物249可以围绕可变电阻图案254的侧壁。间隔物249可以包括例如硅氮化物、硅氮氧化物等。
如上所述，可变电阻图案254的宽度或面积可以通过间隔物249减小。因此，可以增强从中间电极245到可变电阻图案254的热传递的效率。
上电极262可以覆盖间隔物249和可变电阻图案254的上表面或外表面。
存储单元290b和第一导电线215可以通过第一绝缘层252彼此分开和绝缘。第二导电线287可以通过第二绝缘层289彼此分开和绝缘。第一绝缘层252和第二绝缘层289可以包括例如硅氧化物。
在示例实施方式中，如参照图3所示的，势垒图案可以在选择图案235和下电极225之间。在这种情况下，下电极225可以包括金属钛或钛氮化物，势垒图案可以包括n型半导体材料或高功函数导电材料。
图17至图23示出根据示例实施方式的制造可变电阻存储器件(例如图15和图16所示的可变电阻存储器件)的方法中的阶段的截面图。
例如，图17至图23是沿第一方向截取的截面图。
这里可以省略与参照图9至图12示出的那些基本上相同或相似的工艺的描述。
参照图17，第一导电层210、下电极层220、选择材料层230、中间电极层240和牺牲层242可以顺序地形成在基板200上。
牺牲层242可以通过CVD工艺、ALD工艺或PVD工艺由氮化物例如硅氮化物形成。
参照图18，牺牲层242、中间电极层240、选择材料层230、下电极层220和第一导电层210可以被部分蚀刻以形成顺序地堆叠在基板200上的第一导电线215、下电极225、选择图案235、中间电极245和牺牲图案244。
例如，牺牲层242、中间电极层240、选择材料层230、下电极层220和第一导电层210可以沿第二方向被蚀刻。因此，第一导电线215可以由第一导电层210形成，并且牺牲层242、中间电极层240、选择材料层230和下电极层220的每个可以被转变为在第二方向上延伸的线图案。第一填充绝缘层可以形成在第一导电线215之间以及在线图案之间。
线图案和第一填充绝缘层可以沿着第一方向被蚀刻。因此，包括顺序堆叠的下电极225、选择图案235、中间电极245和牺牲图案244的柱结构可以形成在第一导电线215上。
第二填充绝缘层可以填充柱结构之间的空间。第二填充绝缘层可以在第二方向上延伸。第一填充绝缘层和第二填充绝缘层可以彼此合并以限定第一绝缘层252。
如图19所示，牺牲图案244可以从第一柱结构去除，并且第一孔246可以形成以暴露中间电极245的上表面或外表面。例如，第一牺牲图案244可以通过使用相对于氮化物具有蚀刻选择性的蚀刻溶液(例如磷酸或硝酸)的湿法蚀刻工艺而去除。
间隔物层248可以共形地形成在中间电极245的暴露的上表面、第一孔246的侧壁和第一绝缘层252的上表面上。例如，间隔物层248可以通过ALD工艺由例如硅氮化物、硅氮氧化物等形成。
参照图20，间隔物层248可以通过各向异性蚀刻工艺被部分地蚀刻以形成间隔物249。
在示例实施方式中，可以去除间隔物层248在中间电极245和第一绝缘层252的上表面上的部分。因此，间隔物249可以形成在第一孔246的侧壁上。
参照图21，可变电阻材料层250a可以形成在中间电极245和第一绝缘层252上以充分填充第一孔246。
如图22所示，可变电阻材料层250a可以被平坦化直到第一绝缘层152的上表面通过例如CMP工艺暴露。
间隔物249和可变电阻材料层250a的在第一孔246的上部分或开口部分处的部分可以通过回蚀刻工艺去除。因此，可以形成其侧壁被间隔物249覆盖的可变电阻图案254。另外，第二孔246a可以由第一孔246的上部分或开口部分限定。
参照图23，上电极262可以形成在第二孔246a中以覆盖间隔物249的上表面和可变电阻图案254的上表面。
在示例实施方式中，上电极层可以形成在间隔物249、可变电阻图案254和第一绝缘层252上以充分地填充第二孔246a，并可以被平坦化直到第一绝缘层252的上表面通过CMP工艺暴露，使得上电极262可以形成为填充第二孔246a。
如上所述，通过间隔物249具有减小的宽度和/或面积的可变电阻图案254可以通过镶嵌工艺形成。上电极262可以通过第二孔246a被自对准。
顺序地堆叠在第一导电线215上的下电极225、选择图案235、中间电极245、可变电阻图案254和上电极262可以限定存储单元290b。
再次参照图15和图16，第二导电层可以形成在第一绝缘层152和上电极262上，并可以沿着第一方向被蚀刻以在多个上电极262上形成多个第二导电线287，每个第二导电线287在第一方向上延伸。第二绝缘层289可以形成在第一绝缘层252上以填充第二导电线287之间的空间。
图24和25示出根据示例实施方式的可变电阻存储器件的截面图。例如，图24是可变电阻存储器件沿着第一方向截取的截面图，图25是可变电阻存储器件沿着第二方向截取的截面图。
可变电阻存储器件可以包括与参照图15和16所示的可变电阻存储器件的元件基本上相同或相似的元件。因此，相同的附图标记表示相同的元件，并且为了简洁起见，下面可以省略其详细描述。
参照图24和图25，包括在存储单元290c中的选择图案237可以通过镶嵌工艺形成。
例如，下绝缘层207和第一导电线215a可以形成在基板200上，并且下电极层和牺牲层(未示出)可以顺序地形成在下绝缘层207和第一导电线215a上。下电极层可以由n型半导体材料或高功函数导电材料形成。
下电极层和牺牲层可以沿着第一方向和第二方向被蚀刻，如参照图18所示的，以形成包括下电极227和牺牲图案的柱结构。第一绝缘层252a可以形成为围绕柱结构的侧壁。
可以去除牺牲图案以形成暴露下电极227的上表面的第一孔251a。第一间隔物249a可以通过与参照19和图20示出的那些基本上相同或相似的工艺形成在第一孔251a的侧壁上。
可以形成选择材料层以填充第一孔251a，并且选择材料层的上部分可以通过CMP工艺和回蚀刻工艺去除以形成选择图案237。通过回蚀刻工艺，第一间隔物249a可以被部分地蚀刻，并且选择图案237的侧壁可以被第一间隔物249a围绕。
中间电极247可以形成在选择图案237b和第一间隔物249a上以填充第一孔251a的上部分。
通过镶嵌工艺，选择图案237可以被第一间隔物249a围绕，并且选择图案237的面积可以在平面图中小于中间电极247的面积。例如，选择图案237的宽度可以在侧截面图中小于中间电极247的宽度。
第二绝缘层252b可以形成在第一绝缘层252a上以覆盖中间电极247。第二绝缘层252b可以被部分蚀刻以形成暴露中间电极247的上表面的第二孔251b。
可变电阻图案254可以形成在第二孔251b中。在示例实施方式中，可变电阻图案254可以通过与参照图19至图22所示的工艺基本上相同或相似的工艺形成。
例如，第二间隔物249b可以形成在第二孔251b的侧壁上，可变电阻图案254的侧壁可以被第二间隔物249b围绕。上电极262可以形成在可变电阻图案254和第二间隔物249b上以填充第二孔251b的上部分。
图26和27示出根据示例实施方式的可变电阻存储器件的截面图。例如，图26是可变电阻存储器件沿着第一方向截取的截面图，图27是沿着第二方向截取的截面图。
可变电阻存储器件可以包括与参照图6至图8或图15和16所示的可变电阻存储器件的元件基本上相同或相似的元件。因此，为了简洁起见，下面可以省略对共同元件的详细描述。
参照图26和图27，第一导电线315和第二导电线394可以在垂直方向上彼此间隔开并可以彼此交叉。第一导电线315可以在第二方向上延伸，多个第一导电线315可以在第一方向上彼此间隔开。第二导电线394可以在第一方向上延伸，多个第二导电线394可以在第二方向上彼此间隔开。
存储单元390可以形成在第一导电线315和第二导电线394在垂直方向上彼此交叠的每个区域处，以形成交叉点单元阵列。
存储单元390可以具有与图15和图16中所示的可变电阻存储器件的存储单元290b的结构相反的结构。在存储单元390中，选择图案可以在可变电阻图案上面。
例如，存储单元390可以包括顺序地堆叠在第一导电线315上的下电极325、可变电阻图案350、中间电极360、选择图案375和上电极385。
下电极325可以包括金属或金属氮化物，例如金属钛或钛氮化物。上电极385可以包括n型半导体材料或高功函数导电材料。
因此，PN结或肖特基势垒可以形成在上电极385和选择图案375之间，从而可以减小选择图案375或存储单元390中的截止电流。
在示例实施方式中，可以省略下电极325。在示例实施方式中，如参照图4所示的，势垒图案可以在选择图案375和上电极385之间。在这种情况下，上电极可以包括金属钛或钛氮化物，并且势垒图案可以包括n型半导体材料或高功函数导电材料。
在示例实施方式中，可变电阻图案350可以具有与图15和图16的形状基本上相同或相似的形状。可变电阻图案350可以由于间隔物347而具有减小的宽度和/或面积。
存储单元390、第一导电线315和第二导电线394可以通过第一至第三绝缘层340、384和387而彼此分开或绝缘。
图28至图37示出根据示例实施方式的制造可变电阻存储器件(例如图26和27的可变电阻存储器件)的方法中的阶段的截面图。
例如，图28至图35是可变电阻存储器件沿着第一方向截取的截面图，图36和图37是沿第二方向截取的截面图。
该方法可以包括与参照图9至图12或图17至图23所示的那些工艺基本上相同或相似的工艺，为了简洁起见，下面可以省略其详细描述。
参照图28，第一导电层310、第一下电极层320和牺牲层330可以顺序地形成在基板300上。在示例实施方式中，下电极层320可以由金属或金属氮化物形成，例如金属钛或钛氮化物。
参照图29，可以进行与参照图18所示的那些工艺基本上相同或相似的工艺。因此，可以形成每个在第二方向上延伸的第一导电线315，并可以形成每个包括下电极325和牺牲图案335的多个柱结构。可以形成第一绝缘层340以围绕柱结构的侧壁和第一导电线315的侧壁。
参照图30，牺牲图案335可以使用蚀刻溶液(例如磷酸)从柱结构去除，并且第一孔337可以形成以暴露下电极325的上表面。
参照图31，可以进行与参照图19和20所示的工艺基本上相同或类似的工艺以在第一孔337的侧壁上形成第一间隔物347。
参照图32，可以进行与参照图21和图22所示的那些工艺基本上相同或类似的工艺，以形成可变电阻图案350来填充第一孔337的下部。
参照图33，可以进行与参照图23所示的工艺基本上相同或类似的工艺，以形成填充第一孔337的剩余部分并覆盖可变电阻图案350和间隔物347的上表面的中间电极360。
如上所述，可变电阻图案350可以通过镶嵌工艺形成为具有通过间隔物347减小的宽度和/或面积。中间电极360可以与第一孔337自对准。
参照图34，选择材料层370和上电极层380可以顺序地形成在绝缘层340和中间电极360上。
在示例实施方式中，上电极层380可以由n型半导体材料或高功函数导电材料形成。
如图35所示，上电极层380和选择材料层370的每个可以沿着第二方向蚀刻以形成线图案。第二绝缘层384可以形成在线图案之间的第一绝缘层340上以在第二方向上延伸。
第二导电层392可以形成在第二绝缘层384和上电极层380上。
参照图36，第二导电层392可以沿着第一方向蚀刻以形成多个第二导电线394。上电极层380和选择材料层370可以沿着第一方向被蚀刻以分别形成上电极385和选择图案375。
因此，包括顺序堆叠的下电极325、可变电阻图案350、中间电极360、选择图案375和上电极385的存储单元390可以形成在第一导电线315和第二导电线394在垂直方向上彼此交叠的每个区域处。
参照图37，第三绝缘层387可以形成在第一绝缘层340上在相邻的存储单元390之间并在相邻的第二导电线394之间，以在第一方向上延伸。第三绝缘层387可以与第二绝缘层384交叉并与第二绝缘层384合并。
图38和39示出根据示例实施方式的可变电阻存储器件的截面图。例如，图38是可变电阻存储器件沿着第一方向截取的截面图，图39是沿着第二方向截取的截面图。
可变电阻存储器件可以包括与参照图6至图8或图13和图14所示的可变电阻存储器件的元件基本上相同或相似的元件。因此，为了简洁起见，下面可以省略对共同元件的详细描述。
参照图38和39，如参照图6至图8所示的，第一导电线410和第二导电线494可以在垂直方向上彼此间隔开并可以彼此交叉。第一导电线410可以在第一方向上延伸，多个第一导电线410可以在第二方向上彼此间隔开。第二导电线494可以在第二方向上延伸，多个第二导电线494可以在第一方向上彼此间隔开。第一导电线410可以通过第一绝缘图案405彼此绝缘。第二导电线494可以通过第二绝缘图案496彼此绝缘。
存储单元490可以形成在第一导电线410和第二导电线494在垂直方向上彼此交叠的每个区域处。在示例实施方式中，存储单元490可以具有与图6至图8所示的可变电阻存储器件的存储单元290的结构相反的结构。在存储单元490中，选择图案可以在可变电阻图案上面，例如从基板到选择图案的距离可以大于从基板到可变电阻图案的距离。
存储单元490可以包括顺序地堆叠在第一导电线410上的下电极437、可变电阻图案455、中间电极465、选择图案475和上电极485。
在示例实施方式中，上电极485可以包括n型半导体材料或高功函数导电材料。因此，PN结或肖特基势垒可以形成在上电极485和选择图案475之间，从而可以减小选择图案475或存储单元490中的截止电流。
在示例实施方式中，如参照图4所示的，势垒图案可以在选择图案475和上电极485之间。在这种情况下，上电极485可以包括金属钛或钛氮化物，并且势垒图案可以包括n型半导体材料或高功函数导电材料。
在示例实施方式中，下电极437可以具有弯曲形状。例如，下电极437可以包括水平部分和垂直部分。下电极437的垂直部分可以部分地接触可变电阻图案455的下表面或面向基板的表面。下电极437的水平部分可以具有接触第一导电线410的上表面的片形状(tile)或平坦形状。
下电极437可以具有弯曲形状，使得下电极437和可变电阻图案455之间的接触面积可以减小。因此，可以提高加热的效率。
下电极437可以被掩埋在下绝缘层415中。如图38所示，一对下电极437可以以填充绝缘图案447为中心而彼此对称。间隔物445可以在下电极437和填充绝缘图案447之间且在可变电阻图案455下面。
第一绝缘层492a和第二绝缘层492b可以在填充绝缘图案447和第一绝缘图案405上，并且存储单元490可以通过第一绝缘层492a和第二绝缘层492b彼此分开或绝缘。
下绝缘层415、填充绝缘图案447、第一绝缘层492a和第二绝缘层492b以及第一绝缘图案405和第二绝缘图案496可以包括例如硅氧化物。间隔物445可以包括例如硅氮化物或硅氮氧化物。
图40A和40B至46A和46B示出根据示例实施方式的制造可变电阻存储器件(例如图38至39所示的可变电阻存储器件)的方法中的阶段的截面图。
例如，图40A、41-44、45A和46A是沿着第一方向截取的截面图，图40B、45B和46B是沿着第二方向截取的截面图。
参照图40A和40B，第一导电线410和第一绝缘图案405可以形成在基板400上，下绝缘层415可以形成在第一导电线410和第一绝缘图案405上。
在示例实施方式中，第一导电层可以形成在基板400上，并可以沿着第一方向被蚀刻以形成多个第一导电线410。第一绝缘图案405可以填充第一导电线410之间的空间。
下绝缘层415可以被蚀刻以形成开口420。开口420可以在第二方向上延伸，并可以暴露第一导电线410和第一绝缘图案405的上表面。
参照图41，下电极层430可以共形地形成在第一导电线410和第一绝缘图案405的暴露的上表面、开口420的侧壁和下绝缘层415的上表面上。下电极层430可以通过ALD工艺或溅射工艺由金属或金属氮化物(例如金属钛或钛氮化物)形成。
参照图42，间隔物层440可以形成在下电极层430上以部分地填充开口420。
例如，间隔物层440可以通过CVD工艺或ALD工艺由例如硅氧化物或硅氮氧化物形成。
参照图43，间隔物层440和下电极层430可以被部分地去除以分别形成间隔物445和初始下电极435。
在示例实施方式中，间隔物层440和下电极层430可以被平坦化，直到下绝缘层415的上表面可以通过CMP工艺暴露。间隔物层440和下电极层430的在开口420的底部上的部分可以被去除。
因此，具有弯曲形状的初始下电极435可以形成为在第二方向上延伸，并且间隔物445可以形成在初始下电极435上。
在示例实施方式中，一对初始下电极435和一对间隔物445可以在开口420附近彼此面对。
参照图44，填充绝缘图案447可以由例如硅氧化物形成以填充开口420。例如，填充绝缘层可以形成在下绝缘层415上以填充开口420，并可以通过CMP工艺被平坦化直到可以暴露间隔物445或初始下电极435的上表面。
参照图45A和45B，可变电阻材料层450、中间电极层460、选择材料层470和上电极层480可以顺序形成在下绝缘层415、间隔物445和填充绝缘图案447上。
在示例实施方式中，上电极层480可以由n型半导体材料或高功函数导电材料形成。
参照图46A和图46B，可以沿着第一方向和第二方向顺序地蚀刻上电极层480、选择材料层470、中间电极层460、可变电阻材料层450和初始下电极435。
可以执行沿着第二方向的蚀刻工艺，直到填充绝缘图案447的上表面可以暴露。通过沿着第二方向的蚀刻工艺，下绝缘层415和填充绝缘图案447的上部分可以被部分地蚀刻。
在沿着第二方向的蚀刻工艺之后，第一绝缘层492a可以形成在下绝缘层415和填充绝缘图案447上。
可以执行沿着第一方向的蚀刻工艺，直到暴露第一绝缘图案405的上表面。在沿着第一方向的蚀刻工艺之后，第二绝缘层492b可以形成在第一绝缘图案405上。第一绝缘层492a和第二绝缘层492b可以彼此合并。
通过蚀刻工艺，初始下电极435可以通过以存储单元为单元沿着第二方向分开以形成下电极437。可变电阻图案455、中间电极465、选择图案475和上电极485可以顺序地堆叠在下电极437上。
因此，可以形成包括顺序堆叠的下电极437、可变电阻图案455、中间电极465、选择图案475和上电极485的存储单元490。
再次参照图38和图39，可以在第一方向上形成多个第二导电线494(每个在多个上电极485上沿第二方向延伸)。第二绝缘图案496可以由例如硅氧化物形成在第一绝缘层492a上以填充第二导电线494之间的空间。
图47和48示出根据示例实施方式的可变电阻存储器件的截面图。例如，图47是沿着第一方向截取的截面图，图48是沿着第二方向截取的截面图。
可变电阻存储器件可以包括与图6至图8的元件基本上相同或相似的元件，因此这里可以省略其详细描述。
图47和图48示出具有交叉点单元阵列的堆叠结构的可变电阻存储器件，其中存储单元设置在导电线在第三方向上彼此交叠的相应区域处。图47和图48示出可变电阻存储器件可以具有其中存储单元以两个层级堆叠的堆叠结构。在一实施方式中，可变电阻存储器件可以具有其中存储单元以多于两个层级堆叠的堆叠结构。
参照图47和图48，可变电阻存储器件可以包括在垂直方向上彼此间隔开的第一导电线515、第二导电线605和第三导电线675。第一存储单元580可以设置在第一导电线515和第二导电线605在垂直方向上彼此交叠的每个区域处，并且第二存储单元690可以设置在第二导电线605和第三导电线675在垂直方向上彼此交叠的每个区域处。
在示例实施方式中，第一导电线515和第三导电线675可以用作可变电阻存储器件的字线，第二导电线605可以用作可变电阻存储器件的位线。在一实施中，第一导电线515和第三导电线675可以用作可变电阻存储器件的位线，第二导电线605可以用作可变电阻存储器件的字线。
第一导电线515可以在基板500上沿第二方向延伸，并且多个第一导电线515可以在第一方向上彼此间隔开。
第二导电线605可以设置在第一导电线515上方并在垂直方向上与第一导电线515间隔开。第二导电线605可以在第一方向上延伸，多个第二导电线605可以在第二方向上彼此间隔开。
第三导电线675可以设置在第二导电线605上方，并在垂直方向上与第二导电线605间隔开。第三导电线675可以在第二方向上延伸，多个第三导电线675可以在第一方向上彼此间隔开。
第一存储单元580可以形成在第一导电线515和第二导电线605之间，具体地，在第一导电线515和第二导电线605在垂直方向上彼此交叠的每个区域处。因此，多个第一存储单元580可以形成在第一方向和第二方向的每个上以限定第一交叉点单元阵列。
例如，沿第一方向设置的多个第一存储单元580可以限定第一存储单元行。另外，沿第二方向设置的多个第一存储单元580可以限定第一存储单元列。
在示例实施方式中，第一存储单元580可以包括顺序地堆叠在第一导电线515上的第一下电极525、第一选择图案535、第一中间电极545、第一可变电阻图案555和第一上电极565。在示例实施方式中，可以不形成而是省略第一上电极565。
第一下电极525可以包括n型半导体材料或高功函数导电材料，并可以与第一选择图案535一起形成PN结或肖特基势垒。
第一绝缘图案570可以在第一方向上形成在相邻的第一存储单元列之间。例如，第一绝缘图案570可以在第二方向上在第一存储单元列之间延伸。
包括多个第二存储单元690的第二交叉点单元阵列可以形成在第一交叉点单元阵列上方。在示例实施方式中，多个第二存储单元690可以形成在第二导电线605和第三导电线675在垂直方向上彼此交叠的相应区域处。
例如，沿第一方向设置的多个第二存储单元690可以限定第二存储单元行。另外，沿第二方向设置的多个第二存储单元690可以限定第二存储单元列。
在示例实施方式中，第二存储单元690可以包括顺序地堆叠在第二导电线605上的第二下电极615、第二选择图案625、第二中间电极635、第二可变电阻图案645和第二上电极655。在示例实施方式中，可以省略第二上电极655。
第二下电极615可以包括n型半导体材料或高功函数导电材料，并可以与第二选择图案625一起形成PN结或肖特基势垒。
如图47所示，第三绝缘图案695可以在第一方向上形成在相邻的第二存储单元列之间。例如，第三绝缘图案695可以在第二方向上在第一存储单元列之间延伸。
在示例实施方式中，如图47和图48所示，第一存储单元行之一和第二存储单元行之一可以共用第二导电线605之一。共用第二导电线605的第一和第二存储单元行可以限定存储单元行。
第二绝缘图案660可以形成在相邻的存储单元行之间。在示例实施方式中，第二绝缘图案660可以穿过第一和第二交叉点单元阵列，并可以在第一方向上延伸。第二绝缘图案660可以穿过第二导电线605。
第二绝缘图案660可以与第一绝缘图案570和第三绝缘图案695合并。第一存储单元580的侧壁可以被第一绝缘图案570和第二绝缘图案660围绕，并且第二存储单元690的侧壁可以被第二绝缘图案660和第三绝缘图案695围绕。
图47和48示出交叉点单元阵列的堆叠结构，每个交叉点单元阵列可以包括与参照图1或图6至图8所示的存储单元基本上相同或相似的存储单元。然而，存储单元也可以与参照图2至图4、图13和图14、图15和图16、图24和图25、图26和27或图38和39所示的存储单元基本上相同或相似。
图49至图53A和53B示出根据示例实施方式的制造可变电阻存储器件(例如图47和图48所示的可变电阻存储器件)的方法中的阶段的截面图。
例如，图49至图51和53A是沿着第一方向截取的截面图，图52和图53B是沿着第二方向截取的截面图。
参照图49，第一导电层510、第一下电极层520、第一选择材料层530、第一中间电极层540、第一可变电阻材料层550和第一上电极层560可以顺序地形成在基板500上。
在示例实施方式中，第一下电极层520可以由n型半导体材料或高功函数导电材料形成。
参照图50，可以顺序地蚀刻第一上电极层560、第一可变电阻材料层550、第一中间电极层540、第一选择材料层530、第一下电极层520和第一导电层510。
通过蚀刻工艺，第一上电极层560、第一可变电阻材料层550、第一中间电极层540、第一选择材料层530和第一下电极层520的每个可以被转变为在第二方向上延伸的线图案。此外，每个在第二方向上延伸的多个第一导电线515可以在第一方向上由第一导电层510形成。
参照图51，第一绝缘图案570可以填充第一导电线515之间和线图案之间的空间。第二导电层600、第二下电极层610、第二选择材料层620、第二中间电极层630、第二可变电阻材料层640和第二上电极层650可以顺序形成在第一绝缘图案570上。
在示例实施方式中，第二下电极层610可以由n型半导体材料或高功函数导电材料形成。
参照图52，第二上电极层650、第二可变电阻材料层640、第二中间电极层630、第二选择材料层620和第二下电极层610、第二导电层600、第一上电极层560、第一可变电阻材料层550、第一中间电极层540、第一选择材料层530和第一下电极层520可以在第一方向上被顺序地蚀刻。
可以执行蚀刻工艺，直到暴露第一导电线515的上表面。在示例实施方式中，通过蚀刻工艺，第一导电线515的上部分也可以被蚀刻。
作为蚀刻工艺的结果，每个在第一方向上延伸的多个第二导电线605可以在第二方向上由第二导电线600形成。
作为蚀刻工艺的结果，包括顺序堆叠的第一下电极525、第一选择图案535、第一中间电极545、第一可变电阻图案555和第一上电极565的第一存储单元580可以形成在第一导电线515和第二导电线605在垂直方向上彼此交叠的每个区域处。
作为蚀刻工艺的结果，第二下电极层610、第二选择材料层620、第二中间电极层630、第二可变电阻材料层640和第二上电极层650的每个可以转变为在第二导电线605上沿第一方向延伸的线图案。
参照图53A和53B，第二绝缘图案660可以填充第一存储单元580之间、第二导电线605之间以及线图案之间的空间。第二绝缘图案660可以在第一方向上延伸。第二绝缘图案660可以与第一绝缘图案570交叉，并可以与第一绝缘图案570合并。
第三导电层670可以形成在第二上电极层650和第二绝缘图案660上。
再次参照图47和图48，第三导电层670、第二上电极层650、第二可变电阻材料层640、第二中间电极层630、第二选择材料层620和第二下电极层610可以沿着第二方向被顺序地蚀刻。
可以执行蚀刻工艺直到暴露第二导电线605的上表面。
通过蚀刻工艺，每个在第二方向上延伸的多条第三导电线675可以在第一方向上由第三导电层670形成。此外，包括顺序堆叠的第二下电极615、第二选择图案625、第二中间电极635、第二可变电阻图案645和第二上电极655的第二存储单元690可以形成在第二导电线605和第三导电线675在垂直方向上彼此交叠的每个区域处。
可以形成第三绝缘图案695以填充第二存储单元690之间以及第三导电线675之间的空间。第三绝缘图案695可以在第二方向上延伸。第三绝缘图案695可以与第二绝缘图案660交叉，并可以与第二绝缘图案660合并。
图54示出根据示例实施方式的可变电阻存储器件的截面图。
图54示出具有外围上单元(COP)结构的可变电阻存储器件，其中外围电路和存储单元被顺序堆叠。
如图54所示，外围电路区域可以通过基板100上的栅结构40、第一至第三绝缘夹层60、70和80、第一至第三接触插塞65、75和85以及第一布线67和第二布线77来限定。如图47和图48所示的包括第一导电线515、第二导电线605、第三导电线675、第一存储单元580和第二存储单元690的交叉点单元阵列可以堆叠在外围电路区域上。
隔离层502可以形成在基板500上，因此有源区和场区可以限定在基板500中。
栅结构40可以包括顺序堆叠的栅绝缘图案10、栅电极20和栅掩模30。
栅绝缘图案10可以包括例如硅氧化物、金属氧化物等，栅电极20可以包括例如掺杂的多晶硅、金属、金属硅化物、金属氮化物等，栅掩模30可以包括例如硅氮化物。在示例实施方式中，栅间隔物50可以进一步形成在栅结构40的侧壁上。
杂质区505可以形成在与栅结构40相邻的基板500的上部分处。杂质区505可以包括n型杂质，例如磷、砷等。在这种情况下，栅结构40和杂质区505可以限定NMOS晶体管，并且图54所示的基板500的部分可以用作NMOS区域。
在示例实施方式中，基板500还可以包括PMOS区域，其中可以形成包括栅结构和掺杂有p型杂质的杂质区的PMOS晶体管。在这种情况下，可变电阻存储器件可以包括互补金属氧化物半导体(CMOS)晶体管。
在示例实施方式中，栅结构40可以是其一部分可被掩埋在基板500中的掩埋栅结构。在这种情况下，可以去除基板500的上部分以形成凹陷，并且栅绝缘图案和栅电极可以形成在凹陷中。
第一绝缘夹层60可以覆盖基板500上的栅结构40、栅间隔物50和杂质区505，并且第一接触插塞65可以延伸穿过第一绝缘夹层60以接触杂质区505。第一布线67可以形成在第一绝缘夹层60上，并可以电连接到第一接触插塞65。
第二绝缘夹层70可以形成在第一绝缘夹层60上，并且第二接触插塞75可以延伸穿过第二绝缘夹层70以接触第一布线67。第二布线77可以形成在第二绝缘夹层70上，并可以电连接到第二接触插塞75。在示例实施方式中，第二布线77的一部分可以延伸到PMOS区域，并可以电连接到PMOS晶体管的杂质区。
第三绝缘夹层80可以形成在第二绝缘夹层70上，并可以覆盖第二布线77。第三接触插塞85可以延伸穿过第三绝缘夹层80以接触第二布线77。
第一至第三绝缘夹层60、70和80可以包括硅氧化物。第一至第三接触插塞65、75和85以及第一布线67和第二布线77可以包括金属例如钨、铝、铜、钛等和/或金属氮化物。
交叉点单元阵列可以形成在第三绝缘夹层80上。例如，第一导电线515可以电连接到第三接触插塞85。
图54示出外围电路区域中的在相应的两个层级中的第一布线67和第二布线77。例如，布线可以形成在单个层级中，或者更多的布线可以在外围电路区域中形成在多于两个层级中。
图55至图60示出根据示例实施方式的制造可变电阻存储器件的方法中的阶段的截面图。
参照图55，杂质可以注入到基板700的上部分中以形成杂质区，并且隔离图案705可以形成在基板700上以限定有源区和场区。杂质区可以被隔离图案705分开以形成多个第一导电线702。
隔离图案705可以通过浅沟槽隔离(STI)工艺形成。例如，沟槽707可以形成在基板700上，隔离层可以形成在基板700上以填充沟槽707，并可以被平坦化直到基板700的上表面被暴露。隔离层可以由绝缘材料(例如，硅氧化物)形成。
在示例实施方式中，沟槽707可以形成为在第一方向上延伸，并且多个沟槽707可以在第二方向上形成。因此，每个在第一方向上延伸的第一导电线702和隔离图案705可以在第二方向上形成。
在示例实施方式中，在通过STI工艺形成隔离图案705之后，可以通过离子注入工艺形成第一导电线702。
参照图56，第一绝缘夹层710可以形成在第一导电线702和隔离图案705上，并可以被部分蚀刻以形成第一开口715。
例如，第一开口715可以暴露第一导电线702的上表面，并且多个第一开口715可以在第二方向上形成以限定第一开口列。
参照图57，可以形成下电极720以填充第一开口715的下部分。
在示例实施方式中，下电极720可以通过使用第一导电线702的暴露的上表面作为籽晶的选择性外延生长(SEG)工艺形成。在SEG工艺期间，也可以注入n型杂质。因此，下电极720可以包括n型半导体材料。
参照图58，可以形成选择图案730和中间电极740以填充第一开口715的剩余部分。
在示例实施方式中，选择材料层可以在下电极720上由OTS材料形成以填充第一开口715。可以通过CMP工艺和回蚀刻工艺部分地去除选择材料层，以形成部分地填充第一开口715的选择图案730。
中间电极层可以形成在选择图案730上以填充第一开口715，并可以通过CMP工艺被平坦化以形成覆盖选择图案730的上表面的中间电极740。
参照图59，第二绝缘夹层750可以形成在第一绝缘夹层710上以覆盖中间电极740，并可以被部分地去除以形成第二开口755。
在示例实施方式中，中间电极740的上表面可以被第二开口755暴露。第二开口755的布局可以与第一开口715的布局基本上相同或相似。
与参照图19至图23所示的工艺基本上相同或相似的工艺可以被执行。
因此，间隔物760可以形成在第二开口755的侧壁上，并且可以形成可变电阻图案765。可变电阻图案765的侧壁可以被间隔物760围绕。上电极770可以形成在第二开口755的上部分中以覆盖间隔物760和可变电阻图案765的上表面。
参照图60，第三绝缘夹层780可以形成在第二绝缘夹层750上以覆盖上电极770，导电接触插塞785可以穿过第三绝缘夹层780形成以接触上电极770。第二导电线790可以形成在第三绝缘夹层780上以在第二方向上延伸并电连接到导电接触插塞785。
在示例实施方式中，可以不形成而是省略导电接触插塞785，并且第二导电线790可以直接接触上电极770。
在根据示例实施方式的可变电阻存储器件中，截止电流可以通过改变接触选择图案的电极的成分来减小，并且存储单元的操作可靠性和特性分布可以被增强。因此，可变电阻存储器件可以有效地应用于PRAM器件、ReRAM器件、MRAM器件等。
实施方式可以提供具有提高的操作可靠性的可变电阻存储器件。
在根据示例实施方式的可变电阻存储器件中，接触包括硫族化物材料的选择图案的电极可以包括n型半导体材料或高功函数导电材料。因此，PN结或肖特基势垒可以形成在选择图案和电极之间，并且可以减小存储单元中的截止电流。因此，可以防止或减少由截止电流引起的相邻存储单元之间的干扰或妨碍。
这里已经公开了示例实施方式，尽管采用了特定的术语，但是它们仅以一般和描述性的意义来使用和解释，而不是为了限制的目的。在一些情况下，如在提交本申请时对于本领域普通技术人员将是显然的，结合特定实施方式描述的特征、特性和/或元件可以被单独地使用，或与结合其它实施方式描述的特征、特性和/或元件结合地使用，除非另外明确地指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种改变，而没有脱离本发明的精神和范围，本发明的精神和范围在权利要求书中阐述。
于2016年2月25日在韩国知识产权局提交且名称为“Variable ResistanceMemory Devices(可变电阻存储器件)”的第10-2016-0022507号韩国专利申请通过引用整体地结合于此。

Claims (17)

1.一种可变电阻存储器件，包括：
选择图案；
中间电极，接触所述选择图案的第一表面；
可变电阻图案，相对于所述选择图案在所述中间电极的相反侧；和
第一电极，接触所述选择图案的第二表面并包括n型半导体材料，所述选择图案的第二表面与其第一表面相反，
其中所述可变电阻存储器件包括在所述第一电极与所述选择图案之间的界面处由所述第一电极和所述选择图案一起形成的PN结，以及
其中所述第一电极包括n型硫族化物材料，
其中所述选择图案包括具有变化电阻的材料。
2.根据权利要求1所述的可变电阻存储器件，其中所述选择图案包括双向阈值开关(OTS)材料。
3.根据权利要求2所述的可变电阻存储器件，其中所述选择图案包括硅、锗、锑、碲、硒、铟和锡中的至少两种和砷。
4.根据权利要求2所述的可变电阻存储器件，其中所述选择图案包括砷、硅、锗、锑、碲、铟和锡中的至少两种和硒。
5.根据权利要求1所述的可变电阻存储器件，其中所述可变电阻图案包括锗-锑-碲(GST)、具有锗-碲和锑-碲的超晶格、铟-锑-碲(IST)或铋-锑-碲(BST)。
6.根据权利要求1所述的可变电阻存储器件，其中所述中间电极包括碳或碳氮化物。
7.根据权利要求1所述的可变电阻存储器件，还包括相对于所述中间电极在所述可变电阻图案的相反侧的第二电极。
8.根据权利要求7所述的可变电阻存储器件，其中所述第二电极包括金属钛或钛氮化物。
9.根据权利要求1所述的可变电阻存储器件，其中所述可变电阻图案和所述选择图案中的至少一个在平面图中具有小于所述中间电极的面积的面积。
10.根据权利要求9所述的可变电阻存储器件，还包括覆盖所述可变电阻图案和所述选择图案中的至少一个的侧壁的间隔物。
11.根据权利要求1所述的可变电阻存储器件，还包括：
基板；
第一导电线，在所述基板上沿着第一方向彼此相邻，每个所述第一导电线在与所述第一方向交叉的第二方向上延伸，并且所述第一方向和所述第二方向平行于所述基板的上表面；和
第二导电线，沿着所述第二方向彼此相邻并在所述第一导电线上方，每个所述第二导电线在所述第一方向上延伸，
其中多个第一存储单元形成在所述第一导电线和所述第二导电线之间，所述第一存储单元在所述第一导电线和所述第二导电线的在基本上垂直于所述基板的所述上表面的垂直方向上的相应交叠区域中，每个所述第一存储单元包括所述第一电极、所述选择图案、所述中间电极和所述可变电阻图案。
12.根据权利要求11所述的可变电阻存储器件，还包括沿着所述第一方向彼此相邻并在所述第二导电线上方的第三导电线，每个所述第三导电线在所述第二方向上延伸，
其中多个第二存储单元形成在所述第二导电线和所述第三导电线之间，所述第二存储单元在所述第二导电线和所述第三导电线在所述垂直方向上的相应交叠区域中。
13.一种可变电阻存储器件，包括：
基板；
第一导电线，在所述基板上沿着第一方向彼此相邻，每个所述第一导电线在与所述第一方向交叉的第二方向上延伸，并且所述第一方向和所述第二方向平行于所述基板的上表面；
第二导电线，沿着所述第二方向彼此相邻并在所述第一导电线上方，每个所述第二导电线在所述第一方向上延伸；以及
多个第一存储单元，在所述第一导电线和所述第二导电线之间，所述第一存储单元在所述第一导电线和所述第二导电线的在基本上垂直于所述基板的所述上表面的垂直方向上的相应交叠区域中，并且每个所述第一存储单元包括：
选择图案，包括双向阈值开关(OTS)材料；
中间电极，接触所述选择图案的第一表面；
可变电阻图案，关于所述中间电极与所述选择图案相反；和
第一电极，接触所述选择图案的第二表面并包括n型半导体材料，所述选择图案的所述第二表面与其第一表面相反，
其中所述第一存储单元包括在所述第一电极与所述选择图案之间的界面处由所述第一电极和所述选择图案一起形成的PN结，以及
其中所述第一电极包括n型硫族化物材料。
14.根据权利要求13所述的可变电阻存储器件，其中所述第一电极接触所述第一导电线的上表面。
15.一种可变电阻存储器件，包括：
选择图案；
可变电阻图案；
中间电极，在所述选择图案和所述可变电阻图案之间；
外层，在所述选择图案上使得所述选择图案在所述外层和所述中间电极之间，所述外层接触所述选择图案的表面，
其中所述可变电阻存储器件包括在所述外层和所述选择图案之间的界面处的PN结，
其中所述外层包括n型硫族化物材料，
其中所述选择图案包括具有变化电阻的材料。
16.根据权利要求15所述的可变电阻存储器件，其中所述外层是与所述选择图案形成势垒的势垒图案。
17.根据权利要求15所述的可变电阻存储器件，其中所述选择图案包括双向阈值开关(OTS)材料。
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