CN103137861A - 存储器件、存储器阵列及其制造方法 - Google Patents

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Abstract

本申请公开了一种存储器件、存储器阵列及其制造方法，其中，该存储器件包括：由n型半导体材料组成的下电极层；位于下电极层上的阻变材料层；以及位于阻变材料层上的由金属材料组成的上电极层。该存储器件是自整流的可变电阻，可应用于交差阵列存储电路结构，并且适于按比例尺寸缩小，从而可以提高存储器的存储密度。

Description

存储器件、存储器阵列及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，更具体地涉及存储器件、存储器阵列及其制造方法。
背景技术
半导体存储器发展的重要方向是提高存储密度以及降低功耗。新型阻变存储器利用可变电阻器作为存储器件，具有高速度(＜1ns)、低操作电压(＜1V)，高存储密度、易于集成等优点。而且，阻变存储器可以在未供电状态下保持数据一定时间。因此，阻变存储器可以作为非易失性存储，并且是下一代存储器的强有力竞争者。
阻变存储器利用某些氧化物材料的阻变特性(以下称为“阻变材料”)。阻变材料一般是金属氧化物，包括选自HfO2、NiO、TiO2、ZrO2、ZnO、WO3、Ta2O5、A12O3、MoOx、CeOx、La2O3及其任意组合构成的组中的一种材料。阻变材料可以表现出多个稳定的电阻状态。由高阻态到低阻态的转变称为置位操作(SET)，由低阻态到高阻态的转变称为复位操作(RESET)。
可以按照单极或双极方式对阻变材料进行操作。前者在器件两端施加单一极性的电压，利用施加电压大小不同控制阻变材料的电阻值在高低阻态之间转换，例如NiO，TiO2，WO3等；而后者是利用施加相反极性的电压控制阻变材料电阻值的转换，例如HfO2，ZrO2，ZnO，Ta2O5等。
阻变存储器的存储单元可以包括一个可变电阻和一个晶体管(1T1R结构)，或一个可变电阻和一个二极管(1D1R结构)。参见图6，在1D1R结构的存储器中，每一个可变电阻R1、R2、R3、R4和相应的一个二极管D1、D2、D3、D4串联连接，形成存储单元，并且进一步连接在位线和字线之间，形成存储器阵列。可变电阻R1、R2、R3、R4通常具有金属-绝缘体-金属结构(MIM结构)，即在两层金属电极之间夹有阻变材料层。
尽管在图6中未示出，阻变存储器还包括用于选择性地向位线施加电压的列驱动器以及用于选择性地向字线施加电压的行驱动器，使得可以访问存储器阵列中的一个存储单元。
在1D1R结构的存储器中，二极管的作用是在访问一个存储单元时相邻的存储单元对所访问的一个存储单元产生旁路串扰。然而，在存储单元尺寸缩小时，可变电阻的低阻态工作电流受器件面积影响很小，而二极管工作电流与器件面积成正比。当存储单元尺寸缩小到一定程度时，二极管就无法提供足够的驱动电流以确保可变电阻能够正常转变。
在设计二极管时的一个困难是保证二极管提供足够的电流驱动能力。例如，可以采用高迁移率的新半导体材料或增加二极管的器件面积，以提供足够的驱动电流。然而，新半导体材料增加工艺的复杂程度，并且，如果二极管的器件面积增加，则妨碍存储单元的尺寸缩小。
在设计二极管时的另一个困难是保证工艺的兼容性。常规的阻变存储器及相应的二极管制造工艺较为复杂，并且使用Pt、Au等与CMOS工艺兼容性差的材料。
发明内容
本发明的目的是提供一种与CMOS工艺兼容并且减小尺寸的存储器件。
根据本发明的一方面，提供一种存储器件，包括：由n型半导体材料组成的下电极层；位于下电极层上的阻变材料层；以及位于阻变材料层上的由金属材料组成的上电极层。
根据本发明的另一方面，提供一种存储器阵列，包括相互交叉的多条位线和多条字线，以及多个上述的存储器件，所述多个存储器件中的每一个位于每一条位线和每一条字线的交叉点处，并且所述存储器件的下电极层与位线相连接，上电极层与字线相连接。
根据本发明的又一方面，提供一种制造存储器件的方法，包括：在半导体层中掺入n型掺杂剂，以形成下电极层；在下电极层上淀积阻变材料，以形成阻变材料层；以及在阻变材料层上淀积金属材料，以形成上电极层。
该存储器件是自整流的可变电阻，因而不用单独设计附加的二极管就可直接应用于交叉阵列存储结构。而且，存储器件的正常工作不再受附加二极管电流的限制，具有很好的按比例缩小能力。本发明的存储器件可以密度集成。
该方法可以在所有拥有高K/金属栅工艺的CMOS工业平台或生产线上进行大规模生产，制造工艺方便易行，与CMOS工艺兼容。所有的制造过程利用CMOS的前端工艺即可完成，生产成本低，适用于高密度集成存储器和大规模生产。
附图说明
图1示出了根据本发明的实施例的存储器件的结构示意图。
图2示出了根据本发明的实施例的存储器件的电阻变化过程的电流-电压关系曲线。
图3示出了根据本发明的实施例的存储器件处于低阻态时的正向和负向电流-电压关系曲线。
图4示出了根据本发明的实施例的存储器阵列的结构示意图。
图5示出了根据本发明的实施例的存储器阵列的操作示意图。
图6示出了常规的存储器阵列的操作示意图。
具体实施方式
图1示出了根据本发明的实施例的存储器件的结构示意图。该存储器件10是包括依次堆叠的下电极层11、阻变材料层12和上电极层13的堆叠结构，其中下电极层11由n型半导体材料组成。
在一个实例中，下电极层11由重掺杂的n+硅组成，阻变材料层12由氧化铪组成，上电极层13由镍组成。
可以按照与常规CMO工艺兼容的工艺制造根据本发明的存储器件。
针对上述实例的存储器件，制造方法例如包括以下的步骤。
在硅衬底或硅层中注入As、P等，以形成由n型硅组成的下电极层11。
然后，例如通过原子层淀积(ALD)在下电极层11上淀积氧化铪，形成厚度约为5-20nm的阻变材料层12。
然后，例如通过物理气相淀积(PVD)在阻变材料层12上淀积金属镍，形成厚度约为10-100nm的上电极层13。
然后，在惰性气体(例如氮气)的保护下进行退火，以激活下电极层11中的掺杂剂，以及在阻变材料层12和上电极层13之间形成自然的界面氧化层(在图1中未示出)。退火温度例如是400-450℃，退火时间例如是30秒至30分钟。
上述存储器件10的制造方法与现有的CMOS工艺中用于制造高K/金属栅的工艺非常相似，其中，存储器件10中的界面氧化层类似于高K电介质。采用的淀积工艺、退火工艺、掺杂工艺以及进一步的图案化工艺可以与常规的CMOS工艺中已知的那些工艺相同，从而，本发明的用于制造存储器件的方法与常规的CMOS工艺完全兼容。
图2示出了根据本发明的实施例的存储器件的电阻变化过程的电流-电压关系曲线。该存储器件10表现出单极阻变特性。在正向施加2.5V左右的电压可以使器件从高阻态转变为低阻态(SET)；在正向施加1V左右的电压可以使器件从低阻态转变为高阻态(RESET)。在负向施加电压时，无论该存储器件10初始处于高阻态还是低阻态，电阻变化的曲线大致相同，即在相同电压下的电阻值大致相等。在负向施加电压时未发生电阻态的台阶变化。
在本文中，正向电压是指上电极层13的电位高于下电极层11的电位，即在金属电极层和半导体电极层之间施加正电压，而负向电压指上电极层13的电位低于下电极层11的电位，即在金属电极层和半导体电极层之间施加负电压。
本发明人提出以下机制来解释该存储器件10的工作原理。由于界面反应，在上电极层(例如，镍)13与阻变材料层(例如，氧化铪)12之间会形成自然的界面氧化层(例如，氧化镍)。在存储器件10工作时，电流从上电极层13穿过界面氧化层和阻变材料层12，到达下电极层11。该界面氧化层在合适的外加偏压和电流下释放氧离子，释放的氧离子会与阻变材料层12中形成的细丝导电通路中部分氧空位复合，引起可变电阻由低阻向高阻态的转变。因而，界面氧化层可以辅助复位操作。应当注意，该机制仅仅是为了便于理解本发明，并非用于限制本发明的范围。
优选地，可以对界面氧化层进行掺杂而引入一些缺陷以改善阻变特性。例如，在位于下方的阻变材料层12中通过原位生长、扩散、或注入等工艺方法掺入Al，La等三价金属离子等，从而间接地在界面氧化层中引入缺陷，进而提高电阻值和转变电压的一致性。
图3示出了根据本发明的实施例的存储器件10处于低阻态时的正向和负向电流-电压关系曲线。当存储器件10初始处于低阻态时，在一定的电压范围内(例如，图3所示的电压范围是-0.65V至+0.65V)，可以看到正负向电流有明显的差异。因而，该存储器件10表现出类似二极管的整流特性。
对图3的实验数据进行拟合的结果表明，存储器件10在低阻态的电流传输符合肖特基电流机制，该器件自身形成的肖特基势垒高度约0.5eV。在负向电压下，输运载流子需要跨越这个势垒，这就导致了存储器件的负向电流很小。由于这种肖特基势垒只存在于局部，因此其可驱动的电流几乎不受器件面积的影响，即使器件尺寸缩小到纳米量级，这种器件也能提供足够的电流使可变电阻正常工作。因此，存储器件10在器件尺寸缩小时也能够提供足够的驱动电流。
本发明的存储器件10表现出单极阻变特性和自整流特性，从而利用三层结构就实现了可变电阻和二极管的串联配置的作用，无需附加的二极管就可以作为存储器阵列的存储单元。
图4示出了根据本发明的实施例的存储器阵列的结构示意图。存储器阵列100包括相互交叉的多条位线101和多条字线102，以及位于每一条位线101和每一条字线102的交叉点处的存储器件10。存储器件10包括依次堆叠的下电极层11、阻变材料层12和上电极层13，并且下电极层11与位线101相连接，上电极层13与字线102相连接。
图5示出了根据本发明的实施例的存储器阵列的操作示意图。存储器阵列100中可能产生的旁路串扰是指在访问一个存储单元(即一个选择的可变电阻)时相邻的存储单元对所访问的一个存储单元产生干扰。如图5所示，在访问可变电阻R1时，在位线1和字线1上施加电压。然而，邻近的可变电阻R2、R3和R4也在位线1和字线1之间构成了并联旁路(其路径如图中的箭头(1)至(5)所示)。
在访问可变电阻R1时，应当截断并联旁路(包括邻近的可变电阻R2、R3和R4)的电流路径。
在图6所示的常规的1D1R结构的存储器中，每一个存储单元包括附加的二极管D1、D2、D3和D4。对于将要访问的可变电阻R1，二极管D1正向导通，对于并联旁路，在箭头(1)至(5)所示的路径上D2和D4是正偏置的，而D3是负偏置的。结果，在访问可变电阻R1时，由于二极管D3的反向限流作用，并联旁路没有导通或仅有很小的电流流过。利用附加的二极管D1、D2、D3和D4可以有效地避免并联旁路串扰的问题。
然而，在图5所示的根据本发明的1D1R结构的存储中，每一个存储单元包括自整流的可变电阻R1、R2、R3和R4，因而不需要附加的二极管。对于将要访问的可变电阻R1，该可变电阻R1正偏置，从而可以对其进行读写操作导通，对于并联旁路，在箭头(1)至(5)所示的路径上R2和R4是正偏置的，而R3是负偏置的。结果，在访问可变电阻R1时，由于可变电阻R3的反向限流作用，并联旁路没有导通或仅有很小的电流流过，从而可以有效地避免并联旁路串扰的问题。
以上描述只是为了示例说明和描述本发明，而非意图穷举和限制本发明。因此，本发明不局限于所描述的实施例。对于本领域的技术人员明显可知的变型或更改，均在本发明的保护范围之内。

Claims (10)

1.一种存储器件，包括：
由n型半导体材料组成的下电极层；
位于下电极层上的阻变材料层；以及
位于阻变材料层上的由金属材料组成的上电极层。
2.根据权利要求1所述的存储器件，其中所述n型半导体材料是重掺杂的n+硅。
3.根据权利要求1所述的存储器件，其中所述阻变材料层由选自HfO2、NiO、TiO2、ZrO2、ZnO、WO3、Ta2O5、Al2O3、MoOx、CeOx、La2O3及其任意组合构成的组中的一种材料构成。
4.根据权利要求1所述的存储器件，还包括位于上电极层和阻变材料层之间的界面氧化层。
5.根据权利要求1所述的存储器件，所述存储器件具有单极阻变特性和自整流特性。
6.一种存储器阵列，包括相互交叉的多条位线和多条字线，以及多个根据权利要求1至5中任一项所述的存储器件，所述多个存储器件中的每一个位于每一条位线和每一条字线的交叉点处，并且所述存储器件的下电极层与位线相连接，上电极层与字线相连接。
7.根据权利要求6所述的存储器阵列，其中在访问选定的存储器件时，在与该选定的存储器件相对应的字线和位线之间施加正电压。
8.一种制造存储器件的方法，包括：
在半导体层中掺入n型掺杂剂，以形成下电极层；
在下电极层上淀积阻变材料，以形成阻变材料层；以及
在阻变材料层上淀积金属材料，以形成上电极层。
9.根据权利要求8所述的方法，在形成阻变材料层和上电极层的步骤之间还包括在阻变材料层中掺入三价金属离子。
10.根据权利要求8所述的方法，在形成上电极层之后还包括在惰性气体的保护下进行退火。
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