KR20210012079A - 정보 저장 물질 패턴을 포함하는 반도체 소자 - Google Patents

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신재욱
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Abstract

정보 저장 물질 패턴을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 제1 도전성 구조물상기 제1 도전성 구조물 상의 제2 도전성 구조물; 및 상기 제1 도전성 구조물과 상기 제2 도전성 구조물 사이의 제1 메모리 셀 구조물을 포함하되, 상기 제1 메모리 셀 구조물은 상기 제1 도전성 구조물 상의 스위칭 물질 패턴, 상기 스위칭 물질 패턴 상의 정보 저장 물질 패턴, 상기 정보 저장 물질 패턴 상의 상부 도전성 패턴을 포함하고, 상기 정보 저장 물질 패턴의 하부 영역의 폭의 최대값은 상기 스위칭 물질 패턴의 최소폭보다 작고, 상기 상부 도전성 패턴의 최대폭은 상기 정보 저장 물질 패턴의 상부 영역의 폭보다 작다.

Description

정보 저장 물질 패턴을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING DATA STORAGE MATERIAL PATTERN}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 정보 저장 물질 패턴을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
메모리 소자 등과 같은 반도체 소자의 고성능화 및 저전력화 추세에 따라 PRAM, RRAM 등과 같은 차세대 메모리 소자들이 개발되고 있다. 이러한 차세대 메모리 소자들은 전류 또는 전압에 따라 저항 값이 변화할 수 있으며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지할 수 있는 정보 저장 물질을 이용하여 형성하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 정보 저장 물질 패턴을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 정보 저장 물질 패턴을 포함하는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 제1 도전성 구조물; 상기 제1 도전성 구조물 상의 제2 도전성 구조물; 및 상기 제1 도전성 구조물과 상기 제2 도전성 구조물 사이의 제1 메모리 셀 구조물을 포함하되, 상기 제1 메모리 셀 구조물은 상기 제1 도전성 구조물 상의 스위칭 물질 패턴, 상기 스위칭 물질 패턴 상의 정보 저장 물질 패턴, 상기 정보 저장 물질 패턴 상의 상부 도전성 패턴을 포함하고, 상기 정보 저장 물질 패턴의 하부 영역의 폭의 최대값은 상기 스위칭 물질 패턴의 최소폭보다 작고, 상기 상부 도전성 패턴의 최대폭은 상기 정보 저장 물질 패턴의 상부 영역의 폭보다 작다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에서, 제1 방향으로 연장되는 제1 도전성 라인들; 상기 제1 도전성 라인들 상에서, 상기 제1 방향에 수직한 제2 방향으로 연장되는 제2 도전성 라인들; 및 상기 제1 도전성 라인들과 상기 제2 도전성 라인들 사이의 메모리 셀 영역들을 포함하되, 상기 메모리 셀 영역들은 제1 메모리 셀 영역, 상기 제1 메모리 셀 영역과 인접하는 제2 메모리 셀 영역을 포함하고, 상기 제1 메모리 셀 영역은 제1 정보 저장 물질 패턴, 상기 제1 정보 저장 물질 패턴 상의 제1 상부 전극 패턴, 상기 제1 상부 전극 패턴 상의 제1 상부 도전성 패턴을 포함하고, 상기 제 2 메모리 셀 영역은 제2 정보 저장 물질 패턴, 상기 제2 정보 저장 물질 패턴 상의 제2 상부 전극 패턴, 상기 제2 상부 전극 패턴 상의 제2 상부 도전성 패턴을 포함하고, 상기 제1 정보 저장 물질 패턴의 상부 영역과 상기 제2 정보 저장 물질 패턴의 상부 영역 사이의 제1 거리는 상기 제1 상부 도전성 패턴과 상기 제2 상부 도전성 패턴 사이의 제2 거리의 최소값보다 작다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 제1 도전성 구조물; 상기 제1 도전성 구조물 상의 제2 도전성 구조물; 상기 제1 도전성 구조물과 상기 제2 도전성 구조물 사이의 제1 메모리 셀 구조물; 상기 제2 도전성 구조물 상의 제3 도전성 구조물; 및 상기 제2 도전성 구조물과 상기 제3 도전성 구조물 사이의 제2 메모리 셀 구조물을 포함한다. 상기 제1및 제2 메모리 셀 구조물은 각각 스위칭 구조물, 상기 스위칭 구조물 상의 정보 저장 구조물, 상기 정보 저장 구조물 상의 상부 도전성 패턴을 포함하고, 상기 스위칭 구조물은 상기 기판 상의 하부 도전성 패턴, 상기 하부 도전성 패턴 상의 스위칭 물질 패턴, 상기 스위칭 물질 패턴 상의 중간 도전성 패턴을 포함하고, 상기 정보 저장 구조물은 상기 중간 도전성 패턴 상의 하부 전극 패턴, 상기 하부 전극 패턴 상의 정보 저장 물질 패턴, 상기 정보 저장 물질 패턴 상의 상부 전극 패턴을 포함하고, 상기 정보 저장 물질 패턴의 하부 영역의 폭의 최대값은 상기 스위칭 물질 패턴의 최소폭보다 작고, 상기 상부 전극 패턴의 최대폭 및 상기 상부 도전성 패턴의 최대폭은 상기 정보 저장 물질 패턴의 상부 영역의 폭보다 작은 반도체 소자.
일 실시예에 따르면, 정보 저장 물질 패턴의 상부에서 식각 후 스페이서를 형성하는 단계를 적어도 하나 포함함으로써, 반도체 소자 패턴의 리닝(leaning)불량을 방지할 수 있다.
일 실시예에 따르면, 식각 공정시 잔존하는 금속들을 제거하는 스페이서들이 형성되므로, 잔존하는 금속들로 인한 반도체 소자의 손상을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 2b 내지 도 2e는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도의 일부 확대도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 3b 내지 도 3e는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도의 일부 확대도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 4b 내지 도 4e는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도의 일부 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 단면도이다.
도 8 내지 도 26은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도이다.
우선, 도 1 내지 도 2c를 참조하여 본 발명의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1은 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도이다.
도 1을 참조하면, 제1 도전성 구조물(12)과 상기 제1 도전성 구조물(12) 상의 제2 도전성 구조물(72)이 배치될 수 있다. 상기 제1 도전성 구조물(12)과 상기 제2 도전성 구조물(72)이 교차하는 것으로 도시된 영역에서, 상기 제1 도전성 구조물(12)과 상기 제2 도전성 구조물(72)의 사이에 메모리 셀 구조물(MC1, MC2)이 배치될 수 있다. 상기 메모리 셀 구조물(MC1, MC2)은 평면적 관점에서 바라보았을 때, 예를 들어, 정사각형 또는 직사각형 등과 같은 사각형 모양, 또는 원 모양 등의 여러 패턴들을 포함할 수 있다.
일 예에서, 상기 메모리 셀 구조물(MC1, MC2)은 스위칭 물질 패턴(26) 및 정보 저장 물질 패턴(36)을 포함할 수 있다. 상기 스위칭 물질 패턴(26) 및 상기 정보 저장 물질 패턴(36)의 각각은 정사각형 모양을 가질 수 있다. 상기 정보 저장 물질 패턴(36)은 상기 스위칭 물질 패턴(26)의 상면 중심부 상에 배치될 수 있다.
도 2a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 절단선 I-I'을 따라 자른 단면 및 절단선 II-II'을 따라 자른 단면을 나타낸 단면도이며, 도 2b 및 도 2c는 도 2a의 'A'영역을 확대하여 도시한 확대도들이다.
도 1 및 도 2a를 참조하면, 베이스구조물(3)이 제공될 수 있다. 상기 베이스 구조물(3)은 반도체 기판(6) 및 상기 반도체 기판(6) 상의 회로 영역(9)을 포함할 수 있다. 상기 반도체 기판(6)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 기판일 수 있다. 상기 회로 영역(9)은 메모리 셀들의 구동에 필요한 회로가 위치하는 영역일 수 있다.
일 실시예에서, 상기 베이스 구조물(3)상에 상기 제1 도전성 구조물(12)이 복수개가 평행하게 배치될 수 있다. 상기 제1 도전성 구조물(12)은 제1 방향(X)으로 연장되는 라인 모양일 수 있으며, 제2 방향(Y)에서 서로 이격되어 나란히 배치될 수 있다. 상기 제2 도전성 구조물(72)은 제2 방향(Y)으로 연장되는 라인 모양일 수 있으며, 상기 제1 방향(X)에서 서로 이격되어 평행하게 배치될 수 있다. 상기 제3 도전성 구조물(112)은 제1 방향(X)으로 연장되는 라인 모양일 수 있으며, 상기 제2 방향(Y)으로 서로 이격되어 나란히 배치될 수 있다. 상기 제1 방향(X) 및 상기 제2 방향(Y)은 서로 수직할 수 있으며, 상기 반도체 기판(6)의 상면(6s)과 평행할 수 있다.
일 실시예에서, 상기 제1 도전성 구조물(12) 및 상기 제2 도전성 구조물(72) 중 어느 하나는 워드라인일 수 있고, 다른 하나는 비트라인 일 수 있다. 상기 제2 도전성 구조물(72)이 비트라인인 경우, 상기 제3 도전성 구조물(112)은 워드라인일 수 있다.
일 실시예에서, 상기 제1 도전성 구조물(12), 상기 제2 도전성 구조물(72), 및 상기 제3 도전성 구조물(112) 각각은 제1 도전성 라인들, 제2 도전성 라인들, 제3 도전성 라인들로 지칭될 수 있다.
상기 제1 도전성 구조물(12)의 측면들 상에 갭필 절연 패턴(20)이 배치될 수 있다. 상기 갭필 절연 패턴(20)은 상기 제1 도전성 구조물(12) 사이에 배치될 수 있으며, 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 갭필 절연 패턴(20)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 도전성 구조물(12)과 상기 제2 도전성 구조물(72) 사이 및 상기 제2 도전성 구조물(72)과 상기 제3 도전성 구조물(112) 사이에, 메모리 셀 구조물들(MC1, MC2)이 배치될 수 있다.
일 실시예에서, 상기 메모리 셀 구조물들(MC1, MC2)은 상기 제1 도전성 구조물(12)과 상기 제2 도전성 구조물(72) 사이의 제1 메모리 셀 구조물(MC1), 상기 제2 도전성 구조물(72)과 상기 제3 도전성 구조물(112) 사이의 제2 메모리 셀 구조물(MC2)을 포함할 수 있다. 메모리 셀 구조물들(MC1, MC2)은 제3 방향(Z)으로 2단 적층된 구조를 포함할 수 있다. 상기 제3 방향(Z)은 상기 제1 및 제2 방향(X, Y)과 수직할 수 있으며, 상기 기판(6)의 상면(6s)에 수직할 수 있다. 우선, 메모리 셀 구조물들(MC1, MC2)을 이루는 기본 단위에 대해 설명한 후, 상기 메모리 셀 구조물들(MC1, MC2)의 2단 적층된 구조에 대해 설명하기로 한다.
도 2a 내지 도 2c를 참조하면, 상기 제1 메모리 셀 구조물(MC1)은 상기 제1 도전성 구조물(12) 상의 스위칭 구조물(22), 상기 스위칭 구조물(22) 상의 정보 저장 구조물(32), 상기 정보 저장 구조물(32) 상의 상부 도전성 패턴(44)을 포함할 수 있다. 상기 제2 메모리 셀 구조물(MC2)은 상기 제2 도전성 구조물(72) 상의 스위칭 구조물(22), 상기 스위칭 구조물(22) 상의 정보 저장 구조물(32), 상기 정보 저장 구조물(32) 상의 상부 도전성 패턴(44)을 포함할 수 있다.
상기 스위칭 구조물(22)은 상기 제1 도전성 구조물(12) 상의 하부 도전성 패턴(24), 상기 하부 도전성 패턴(24) 상의 상기 스위칭 물질 패턴(26), 상기 스위칭 물질 패턴(26) 상의 중간 도전성 패턴(28)을 포함할 수 있다. 상기 하부 도전성 패턴(24)은 상기 제1 도전성 구조물(12)과 상기 스위칭 물질 패턴(26) 사이에 배치될 수 있다. 상기 스위칭 물질 패턴(26)은 상기 하부 도전성 패턴(24)과 상기 중간 도전성 패턴(28) 사이에 배치될 수 있다. 상기 중간 도전성 패턴(28)은 상기 스위칭 물질 패턴(26)과 상기 정보 저장 구조물(32) 사이에 배치될 수 있다.
상기 정보 저장 구조물(32)은 상기 중간 도전성 패턴(28) 상의 하부 전극 패턴(34), 상기 하부 전극 패턴(34) 상의 상기 정보 저장 물질 패턴(36), 상기 정보 저장 물질 패턴(36) 상의 상부 전극 패턴(38)을 포함할 수 있다. 상기 하부 전극 패턴(34)은 상기 중간 도전성 패턴(28)과 상기 정보 저장 물질 패턴(36) 사이에 배치될 수 있다. 상기 정보 저장 물질 패턴(36)은 상기 하부 전극 패턴(34)과 상기 상부 전극 패턴(38) 사이에 배치될 수 있다. 상기 상부 전극 패턴(38)은 상기 정보 저장 물질 패턴(36)과 상기 상부 도전성 패턴(44) 사이에 배치될 수 있다.
일 실시예에서, 상기 정보 저장 물질 패턴(36)은 상기 하부 전극 패턴(34)의 상면 중심부 상에 배치될 수 있다.
일 실시예에서, 상기 상부 전극 패턴(38)은 상기 정보 저장 물질 패턴(36)의 상면 중심부 상에 배치될 수 있다.
상기 제1 메모리 셀 구조물들(MC1)의 측면 상에 위치하고, 상기 제1 도전성 구조물(12)과 상기 제2 도전성 구조물(72) 사이를 채우는 제1 절연 패턴(70) 및 상기 제2 메모리 셀 구조물들(MC2)의 측면 상에 위치하고, 상기 제2 도전성 구조물(72)과 상기 제3 도전성 구조물(112) 사이를 채우는 제2 절연 패턴(71)이 배치될 수 있다. 상기 제1 절연 패턴(70)은 상기 제1 메모리 셀 구조물들(MC1)의 측면들을 둘러쌀 수 있다. 상기 제2 절연 패턴(70)은 상기 제2 메모리 셀 구조물들(MC2)의 측면들을 둘러쌀 수 있다. 상기 제1 및 제2 절연 패턴(70, 71)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
일 실시예에서, 상기 스위칭 구조물(22)은 오보닉 임계 스위칭 소자(ovonic threshold switching device)를 구성할 수 있다. 일 실시예에서, 상기 스위칭 물질 패턴(26)은 반도체 소자의 동작 시에 비결정질 상을 유지할 수 있는 칼코게나이드 계열의 오버닉 임계 스위치 물질로 형성될 수 있다. 예를 들어, 상기 스위칭 물질 패턴(26)은 As 원소, S 원소, Se 원소, Te 원소 또는 Ge 원소 중 적어도 2개 이상의 원소들을 포함하는 합금 물질(alloy material) 또는 이들 합금 물질에 비결정 상을 보다 높은 온도에서 유지시킬 수 있는 추가 원소(e.g, Si 원소 또는 N 원소 등)를 포함할 수 있다. 또는, 상기 스위칭 물질 패턴(26)은 Te, As, Ge 및 Si을 포함하는 합금 물질, Ge, Te 및 Pb를 포함하는 합금 물질, Ge, Se 및 Te를 포함하는 합금 물질, Al, As 및 Te를 포함하는 합금 물질, Se, As, Ge 및 Si을 포함하는 합금 물질, Se, As, Ge 및 C을 포함하는 합금 물질, Se, Te, Ge 및 Si을 포함하는 합금 물질, Ge, Sb, Te 및 Se를 포함하는 합금 물질, Ge, Bi, Te 및 Se를 포함하는 합금 물질, Ge, As, Sb 및 Se를 포함하는 합금 물질, Ge, As, Bi 및 Te를 포함하는 합금 물질, 또는 Ge, As, Bi 및 Se를 포함하는 합금 물질 중 어느 하나의 합금 물질로 형성될 수 있다.
상기 하부 도전성 패턴(24), 상기 중간 도전성 패턴(28), 및 상기 상부 도전성 패턴(44)은 탄소 층 또는 탄소를 포함하는 물질 층을 포함할 수 있다. 일 예에서, 탄소를 포함하는 물질 층은 텅스텐(W)등과 같은 금속 원소와 탄소(C)를 포함하는 물질 층일 수 있다. 다른 예에서, 탄소를 포함하는 물질 층은 텅스텐(W)이외에 타이타늄(Ti), 탄탈럼(Ta), 루테늄(Ru) 등과 같은 다른 금속 원소를 포함하는 물질 층일 수 있다. 또 다른 예에서, 탄소를 포함하는 물질 층은 탄소(C)와 금속 원소 외에, 질소(N) 또는 보론(B) 등과 같은 원소를 더 포함하는 물질 층일 수 있다.
일 실시예에서, 상기 정보 저장 물질 패턴(36)은 인가되는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비결정상에서 비저항이 낮은 결정상으로 또는 결정상에서 비결정상으로 상변화가 가능한 칼코게나이드계 상변화 메모리 물질로 형성될 수 있다. 예를 들어, 상기 정보 저장 물질 패턴(36)은 Ge, Sb, 및/또는 Te를 포함하는 칼코게나이드(chalcogenide) 물질 등과 같은 상변화 메모리 물질일 수 있다. 또는, 상기 정보 저장 물질 패턴(36)은 Te 또는 Se 중 적어도 하나의 원소와, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 또는 In 중 적어도 하나의 원소를 포함하는 상변화 메모리 물질일 수도 있다. 다른 예에서, 상기 정보 저장 물질 패턴(36)은 상변화 메모리 물질 대신에 다른 방식으로 정보를 저장할 수 있는 정보 저장 물질로 대체되어 형성될 수도 있다.
상기 하부 전극 패턴(34) 및 상기 상부 전극 패턴(38)은 텅스텐 등과 같은 도전성 물질로 형성될 수 있다. 상기 하부 전극 패턴(34) 및 상기 상부 전극 패턴(38)은 W, TiN, TiAlN, TaN, WN, MoN, TiSiN, TiCN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoAlN, TaSiN, TaAlN, TiON, TiAlON, WON, TaON 또는 이들의 조합을 포함하는 도전성 물질로 형성될 수 있다.
일 실시예에서, 상기 메모리 셀 구조물들(MC1, MC2)은 메모리 셀 영역들로 지칭될 수 있으며, 서로 인접하는 제1 메모리 셀 영역 및 제2 메모리 셀 영역을 포함할 수 있다. 상기 메모리 셀 영역들은 서로 인접하는 상기 제1 메모리 셀 영역 및 상기 제2 메모리 셀 영역 사이의 거리 관계를 설명하기 위한 것이며, 상기 메모리 셀 구조물들(MC1, MC2)과 동일하게 지칭될 수 있다.
상기 제1 메모리 셀 영역은 제1 스위칭 물질 패턴, 상기 제1 스위칭 물질 패턴 상의 제1 정보 저장 물질 패턴, 상기 제1 정보 저장 물질 패턴 상의 제1 상부 전극 패턴, 상기 제1 상부 전극 패턴 상의 제1 상부 도전성 패턴을 포함할 수 있다.
상기 제2 메모리 셀 영역은 제2 스위칭 물질 패턴, 상기 제2 스위칭 물질 패턴 상의 제2 정보 저장 물질 패턴, 상기 제2 정보 저장 물질 패턴 상의 제2 상부 전극 패턴, 상기 제2 상부 전극 패턴 상의 제2 상부 도전성 패턴을 포함할 수 있다.
일 실시예에서, 상기 제1 정보 저장 물질 패턴의 상부 영역과 상기 제2 정보 저장 물질 패턴의 상부 영역의 서로 마주하는 각각의 측면들 사이는 제1 거리(D1a)로 이격될 수 있다.
일 실시예에서, 상기 제 1 상부 도전성 패턴과 상기 제2 상부 도전성 패턴의 서로 마주하는 각각의 측면들 사이는 제2 거리(D2a)로 이격될 수 있다.
일 실시예에서, 상기 제1 상부 전극 패턴과 상기 제2 상부 전극 패턴의 서로 마주하는 각각의 측면들 사이는 제3 거리(D3a)로 이격될 수 있다.
일 실시예에서, 상기 제1 거리(D1a)는 상기 제2 거리(D2a)의 최소값보다 작을 수 있으며, 상기 제3 거리(D3a)의 최대값은 상기 제2 거리(D2a)의 최소값과 실질적으로 같을 수 있다.
상기 제1 내지 제3 거리(D1a, D2a, D3a)에 대한 설명은, 상기 제1 및 제2 방향(X, Y)에서 모두 적용될 수 있다.
상기 제1 내지 제3 거리(D1a, D2a, D3a)는 예시적인 변형 실시예들에 따라 다양하게 변경될 수 있다.
도 2c에 도시한 일 실시예에서는, 상기 하부 도전성 패턴(24), 상기 스위칭 물질 패턴(26), 상기 중간 도전성 패턴(28), 상기 하부 전극 패턴(34), 상기 정보 저장 물질 패턴(36), 상기 상부 전극 패턴(38), 상기 상부 도전성 패턴(44) 각각이 종횡비에 따라 상부의 폭이 하부의 폭보다 좁아지는 경사진 측면을 가질 수 있다. 다만, 반드시 이와 같은 형태로 한정되는 것은 아니다.
또한 도 2c에 도시한 일 실시예에서는, 상기 정보 저장 물질 패턴(36)이 상기 정보 저장 물질 패턴(36)과 상기 상부 전극 패턴(38)의 계면에 인접한 상부 영역과, 상기 정보 저장 물질 패턴(36)과 상기 하부 전극 패턴(34)의 계면에 인접한 하부 영역, 및 상기 상부 영역 및 상기 하부 영역 사이의 중간 영역을 포함할 수 있다. 상기 정보 저장 물질 패턴(36)은 상기 상부 영역의 폭 및 상기 하부 영역의 폭이 상기 중간 영역의 폭보다 큰 형상을 가질 수 있다. 예를 들어, 상기 정보 저장 물질 패턴(36)은 측면으로부터 내측으로 일부 리세스 되어 상기 중간 영역이 내측으로 오목한 형상을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 2b 및 도 2c를 참조하면, 상기 스위칭 물질 패턴(26), 하부 도전성 패턴(24), 중간 도전성 패턴(28), 및 상기 하부 전극 패턴(34)의 각 측면들은 서로 공면을 이룰 수 있다.
일 실시예에서, 상기 스위칭 물질 패턴(26)의 폭은 제1 폭(W1)으로 지칭될 수 있다.
일 실시예에서, 상기 정보 저장 물질 패턴(36)은 상기 상부 영역에서 제2 상부 영역의 폭(W2a)을 가질 수 있으며, 상기 하부 영역에서 제2 하부 영역의 폭(Wb2)을 가질 수 있다. 상기 제2 하부 영역의 폭(Wb2)의 최대값은 상기 제1 폭(W1)의 최소값보다 작을 수 있다.
일 실시예에서, 상기 상부 전극 패턴(38)은 제3 폭(W3)을 가질 수 있으며, 상기 제3 폭(W3)의 최대값은 상기 제2 상부 영역의 폭(W2a)보다 작을 수 있다.
일 실시예에서, 상기 상부 도전성 패턴(44)은 제4 폭(W4)를 가질 수 있으며, 상기 제4 폭(W4)의 최대값은 상기 제2 상부 영역의 폭(W2a)보다 작고, 상기 제3 폭(W3)의 최소값과 실질적으로 같을 수 있다.
상기 제1 내지 제4 폭(W1~W4)에 대한 설명은, 상기 제1 및 제2 방향(X, Y)에서 모두 적용될 수 있다.
상기 제1 내지 제4 폭(W1~W4)을 조절함으로써, 메모리 셀 구조물들의 리닝(Leaning)불량을 방지하여 반도체 소자의 내구성 및 신뢰성을 향상시킬 수 있다. 상기 정보 저장 물질 패턴(36)의 상부에 위치하는 층까지 식각하고 식각된 층들의 측면에 보호 스페이서를 형성할 수 있다. 상기 보호 스페이서의 폭을 조절함으로써, 상기 정보 저장 물질 패턴(36)의 제2 상부 영역 및 하부 영역의 폭(W2a, W2b)을 조절할 수 있다. 상기 보호 스페이서를 형성함으로써, 텅스텐(W)을 포함하는 도전성 물질의 잔여물과 정보 저장 물질의 잔여물을 상기 보호 스페이서에 증착시킬 수 있고, 세정 공정시 상기 보호 스페이서와 함께 상기 정보 저장 물질의 잔여물을 효과적으로 제거할 수 있다. 이에 따라, 식각 및 세정 공정시 발생할 수 있는 상기 메모리 셀 구조물들(MC1, MC2)의 손상을 방지할 수 있다.
일 실시예에서, 상기 제2 방향(Y)에서 상기 제1 메모리 셀 구조물들(MC1) 및 상기 제1 절연 패턴(70) 사이에 제1 스페이서 구조물들이 배치될 수 있다. 상기 제1 방향(X)에서 상기 제1 메모리 셀 구조물들(MC1) 및 상기 제1 절연 패턴(70) 사이에제2 스페이서 구조물들이 배치될 수 있다. 상기 제1 및 제2 스페이서 구조물들은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
도 2a 및 2b에 도시된 것과 같이, 제1 스페이서 구조물들(63a)은 상기 메모리 셀 구조물들(MC1, MC2)과 인접하는 제1 스페이서(65a) 및 상기 제1 절연 패턴(70)과 인접하는 제2 스페이서(67a)를 포함할 수 있다.
일 실시예에서, 상기 제1 스페이서(65a)는 상기 중간 도전성 패턴(34)로부터 상기 제3방향(Z)으로 연장되고, 상기 정보 저장 물질 패턴(36)의 제1 측면(36S_1) 상, 상기 상부 전극 패턴(38)의 제1 측면(38S_1) 상, 상기 상부 도전성 패턴(44)의 제1 측면(44S_1) 상에 위치할 수 있다. 상기 제1 스페이서(65a)는 실질적으로 균일한 두께로 형성되어 제1 스페이서 폭(WS1)을 가질 수 있다.
일 실시예에서, 상기 상부 전극 패턴(38)의 제1 측면(38S_1)과 상기 상부 도전성 패턴(44)의 제1 측면(44S_1)은 공면을 이룰 수 있다.
일 실시예에서, 상기 제1 스페이서(65a)는 상기 정보 저장 물질 패턴(36)의 상면 가장자리부를 덮을 수 있다. 상기 제1 스페이서(65a)는 상기 정보 저장 물질 패턴(36)의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
도 2b에 도시된 것과 같이, 상기 제1 스페이서(65a)에 의해 덮이는 상기 정보 저장 물질 패턴(36)의 상면 양측 가장자리부의 폭의 합은, 상기 제2 상부 영역의 폭(W2a)과 상기 제3 폭(W3)의 차이와 실질적으로 동일할 수 있다.
일 실시예에서, 상기 제2 스페이서(67a)는 상기 제1 도전성 구조물(12)로부터 상기 제3 방향(Z)으로 연장되고, 상기 제1 스페이서(65a)의 외측면 상, 및 상기 스위칭 구조물(22)의 제1 측면(22S_1) 상에 위치할 수 있다. 상기 제2 스페이서(67a)는 실질적으로 균일한 두께로 형성되어 제2 스페이서 폭(WS2)을 가질 수 있다.
상기 제2 스페이서(67a)는 상기 정보 저장 물질 패턴(36)의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
상기 제2 스페이서(67a)는 상기 제1 도전성 구조물(12)의 상면 가장자리부를 덮을 수 있다.
도 2b에 도시된 것과 같이, 상기 제2 스페이서(67a)에 의해 덮이는 상기 제1 도전성 구조물(12)의 상면 양측 가장자리부의 폭의 합은, 상기 제1 도전성 라인(12)의 폭과 상기 제1 폭(W1)의 차이와 실질적으로 동일할 수 있다. 상기 제1 도전성 라인(12)의 폭과 상기 제1 폭(W1)의 차이는, 상기 제2 스페이서 폭(WS2)의 2배와 실질적으로 동일할 수 있다.
일 실시예에서, 제2 스페이서 구조물들(63b)은 상기 메모리 셀 구조물들(MC1, MC2)과 인접하는 제3 스페이서(65b) 및 상기 제2 절연 패턴(71)과 인접하는 제4 스페이서(67b)를 포함할 수 있다.
일 실시예에서, 상기 제3 스페이서(65b)는 상기 중간 도전성 패턴(34)으로부터 상기 제3방향(Z)으로 연장되고, 상기 정보 저장 물질 패턴(36)의 제2 측면(36S_2) 상, 상기 상부 전극 패턴(38)의 제2 측면(38S_2) 상, 상기 상부 도전성 패턴(44)의 제2 측면(44S_2) 상에 위치할 수 있다. 상기 제3 스페이서(65b)는 실질적으로 균일한 두께로 형성되어 제1 스페이서 폭(WS1)을 가질 수 있다.
일 실시예에서, 상기 상부 전극 패턴(38)의 제2 측면(38S_2)과 상기 상부 도전성 패턴(44)의 제2 측면(44S_2)은 공면을 이룰 수 있다.
일 실시예에서, 상기 제3 스페이서(65b)는 상기 정보 저장 물질 패턴(36)의 상면 가장자리부를 덮을 수 있다. 상기 제3 스페이서(65b)는 상기 정보 저장 물질 패턴(36)의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
상기 제3 스페이서(65b)는 상기 하부 전극 패턴(34)의 상면 가장자리부를 덮을 수 있다.
상기 제4 스페이서(67b)는 상기 제1 도전성 구조물(12)로부터 상기 제 3방향(Z)으로 연장되고, 상기 제3 스페이서(65b)의 외측면 상, 및 상기 스위칭 구조물(22)의 제2 측면(22S_2) 상에 위치할 수 있다. 상기 제4 스페이서(67b)는 실질적으로 균일한 두께로 형성되어 제2 스페이서 폭(WS2)을 가질 수 있다.
상기 제4 스페이서(67b)는 상기 정보 저장 물질 패턴(36)의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
상기 제4 스페이서(67b)는 상기 제1 도전성 구조물(12)의 상면 가장자리부를 덮을 수 있다.
일 실시예에서, 상기 제2 스페이서 구조물들(63b)은 상기 제1 스페이서 구조물들(63a)보다 더 연장되는 부분을 포함할 수 있다. 따라서, 상기 제2 스페이서 구조물들(63b)의 상기 제3 방향(Z)에서의 높이는 상기 제1 스페이서 구조물들(63a)의 상기 제3 방향(Z)에서의 높이보다 클 수 있다. 즉, 상기 제3 방향(Z)에서 상기 제3 스페이서(65b)는 상기 제1 스페이서(65a)보다 더 연장되어 상기 제2 도전성 라인(72)의 측면과 접촉할 수 있으며, 상기 제 4 스페이서(67b)는 상기 제2 스페이서(67b)보다 더 연장되어 상기 제2 도전성 라인(72)의 측면 상에 배치될 수 있다.
일 실시예에서, 상기 제1 스페이서 폭(WS1) 및 상기 제2 스페이서 폭(WS2)은, 도면에 도시된 것에 한정되지 않고, 다양하게 변경될 수 있다.
일 실시예에서, 상기 제1 스페이서(65a) 및 상기 제3 스페이서(65b)는 제 1 영역으로 지칭될 수 있으며, 상기 제2 스페이서(67a) 및 상기 제4 스페이서(67b)는 제 2 영역으로 지칭될 수 있다.
도 2d 및 도 2e는 변형 실시예로서 보호 스페이서를 더 포함하는 반도체 소자를 나타낸 단면도의 일부 확대도이다. 도 2d는 도 2a의 'A'영역에 대응하는 영역을 도시하며, 도 2e는 도 2a의 'A-1'영역에 대응하는 영역을 도시한다.
도 2d를 참조하면, 제1 스페이서 구조물들(163a)은 상기 제1 메모리 셀 구조물들(MC1)과 인접하는 제1 스페이서(165a) 및 상기 제1 절연 패턴(70)과 인접하는 제2 스페이서(167a), 및 상기 제1 스페이서(165a)와 상기 제1 메모리 셀 구조물들(MC1) 사이에 위치하는 제1 보호 스페이서(161a)를 포함할 수 있다.
상기 제1 보호 스페이서(161a)는 상기 정보 저장 물질 패턴(36)으로부터 상기 제3 방향(Z)으로 연장되고, 상기 상부 전극 패턴(38)의 제1 측면(38S_1) 상, 상기 상부 도전성 패턴(44)의 제1 측면(44S_1) 상에 위치할 수 있다.
상기 제1 스페이서(165a)는 상기 제1 보호 스페이서(161a)의 외측면 상 및 상기 정보 저장 물질 패턴(36)의 제1 측면(36S_1) 상에 위치할 수 있다. 상기 제1 보호 스페이서(161a)는 상기 제1 스페이서(165a)와 상기 상부 도전성 패턴(44) 사이에 위치할 수 있다. 상기 제1 스페이서(165a)는 상기 정보 저장 물질 패턴(36)의 제1 측면(36S_1)과 직접 접촉할 수 있다. 상기 제1 스페이서(165a)는 상기 하부 전극 패턴(34)의 상면 가장자리부를 덮을 수 있다.
상기 제2 스페이서(167a)는 상기 제1 도전성 구조물(12)로부터 상기 제3 방향(Z)으로 연장되고, 상기 제1 스페이서(165a)의 외측면 상, 및 상기 스위칭 구조물(22)의 제1 측면(22S_1) 상에 위치할 수 있다. 상기 제2 스페이서(167a)는 상기 제1 도전성 구조물(12)의 상면 가장자리부를 덮을 수 있다.
도 2e를 참조하면, 제2 스페이서 구조물들(163b)은 상기 제1 메모리 셀 구조물들(MC1)과 인접하는 제3 스페이서(165b) 및 상기 제1 절연 패턴(70)과 인접하는 제4 스페이서(167b), 및 상기 제3 스페이서(165b)와 상기 제1 메모리 셀 구조물들(MC1) 사이에 위치하는 제2 보호 스페이서(161b)를 포함할 수 있다.
상기 제2 보호 스페이서(161b)는 상기 정보 저장 물질 패턴(36)으로부터 상기 제3 방향(Z)으로 연장되고, 상기 상부 전극 패턴(38)의 제2 측면(38S_2) 상, 상기 상부 도전성 패턴(44)의 제2 측면(44S_2) 상에 위치할 수 있다.
상기 제3 스페이서(165b)는 상기 제2 보호 스페이서(161b)의 외측면 상 및 상기 정보 저장 물질 패턴(36)의 제2 측면(36S_2) 상에 위치할 수 있다. 상기 제2 보호 스페이서(161b)는 상기 제3 스페이서(165b)와 상기 상부 도전성 패턴(44) 사이에 위치할 수 있다. 상기 제3 스페이서(165b)는 상기 정보 저장 물질 패턴(36)의 제2 측면(36S_2)과 직접 접촉할 수 있다. 상기 제3 스페이서(165b)는 상기 하부 전극 패턴(34)의 상면 가장자리부를 덮을 수 있다.
상기 제4 스페이서(167b)는 상기 제1 도전성 구조물(12)로부터 상기 제3 방향(Z)으로 연장되고, 상기 제3 스페이서(165b)의 외측면 상, 및 상기 스위칭 구조물(22)의 제2 측면(22S_2) 상에 위치할 수 있다. 상기 제4 스페이서(167b)는 상기 제1 도전성 구조물(12)의 상면 가장자리부를 덮을 수 있다.
상기 제1 및 제2 보호 스페이서(161a, 161b)는 보호 스페이서로 지칭될 수 있다.
다음으로, 도 2a를 참조하여 상기 메모리 셀 구조물들(MC1, MC2)이 상기 제3 방향(Z)으로 2단 적층된 구조에 대해 설명하기로 한다. 상기 제2 메모리 셀 구조물(MC2)은 상기 제1 메모리 셀 구조물(MC1)을, 평면에서, 90도 회전한 구조일 수 있다. 따라서, 도 2a에서, I-I'선으로 나타낸 영역에서의 상기 제2 메모리 셀 구조물(MC2)은 II-II'선으로 나타낸 영역에서의 상기 제1 메모리 셀 구조물(MC1)과 실질적으로 동일한 구조일 수 있고, II-II'선으로 나타낸 영역에서의 상기 제2 메모리 셀 구조물(MC2)은 I-I'선으로 나타낸 영역에서의 상기 제1 메모리 셀 구조물(MC1)과 실질적으로 동일한 구조일 수 있다.
다음으로, 본 발명의 다양한 변형 실시예들에 대하여 도 3a 내지 도 7을 각각 참조하여 설명하기로 한다. 본 발명의 일 실시예에 따른 반도체 소자의 다양한 변형 예들을 설명함에 있어서, 도 2a 내지 도 2e를 참조하여 설명한 본 발명의 일 실시예에 따른 반도체 소자에서 변형된 부분만을 설명하기로 한다. 따라서, 이하에서 별도의 설명이 없더라도 도 2a 내지 도 2e를 참조하여 설명한 내용으로부터 이해될 수 있다.
도 3a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 절단선 I-I'을 따라 자른 단면 및 절단선 II-II'을 따라 자른 단면을 나타낸 단면도이며, 도 3b 및 도 3c는 도 3a의 'B'영역을 확대하여 도시한 확대도들이다.
도 3a를 참조하면, 제3 거리(D3b)의 최대값은 상기 제2 거리(D2a)의 최소값보다 작을 수 있으며, 상기 제3 거리(D3b)의 최소값은 상기 제1 거리(D1a)와 실질적으로 같을 수 있다.
상기 제3 거리(D3b)에 대한 설명은, 상기 제1 및 제2 방향(X, Y)에서 모두 적용될 수 있다.
도 3b에 도시된 것과 같이, 제1 스페이서(65c)는 상기 상부 전극 패턴(38a)의 상면 가장자리부를 덮을 수 있다. 상기 제1 스페이서(65c)는 상기 상부 전극 패턴(38a)의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
도 3b에 도시된 것과 같이, 상기 제1 스페이서(65c)에 의해 덮이는 상기 상부 전극 패턴(38a)의 상면 양측 가장자리부의 폭의 합은, 상기 제3 폭(W3a)과 상기 제4 폭(W4)의 차이와 실질적으로 동일할 수 있다.
제2 스페이서(67c)는 상기 상부 전극 패턴(38)의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
상기 제1 스페이서(65c) 및 상기 제 2 스페이서(67c)에 대한 설명은, 제3 스페이서(65d) 및 제4 스페이서(67d)에 동일하게 적용될 수 있다.
도 3b 및 도 3c를 참조하면, 상부 전극 패턴(38a)은 제3 폭(W3a)을 가질 수 있으며, 상기 제3 폭(W3a)의 최소값은 상기 제2 상부 영역의 폭(W2a)과 실질적으로 같을 수 있다. 상기 제3 폭(W3a)의 최소값은 상기 제 4폭(W4)의 최대값보다 클 수 있다..
상기 제3 폭(W3a)에 대한 설명은, 상기 제1 및 제2 방향(X, Y)에서 모두 적용될 수 있다.
일 실시예에서, 상기 상부 전극 패턴(38a)의 제1 측면(38aS_1)과 상기 정보 저장 물질 패턴(36)의 제1 측면(36S_1)은 공면을 이룰 수 있다. 상기 상부 전극 패턴(38a)의 제1 측면(38aS_1)과 상기 정보 저장 물질 패턴(36)의 제1 측면(36S_1)은 자기정렬될 수 있다.
도 3d 및 도 3e는 변형 실시예로서 보호 스페이서를 더 포함하는 반도체 소자를 나타낸 단면도의 일부 확대도이다. 도 3d는 도 3a의 'B'영역에 대응하는 영역을 도시하며, 도 3e는 도 3a의 'B-1'영역에 대응하는 영역을 도시한다.
도 3d 및 도 3e를 참조하면, 제1 스페이서 구조물들(163c)은 상기 제1 메모리 셀 구조물들(MC1)과 인접하는 제1 스페이서(165c) 및 상기 제1 절연 패턴(70)과 인접하는 제2 스페이서(167c), 및 상기 제1 스페이서(165c)와 상기 제1 메모리 셀 구조물들(MC1) 사이에 위치하는 제1 보호 스페이서(161c)를 포함할 수 있다.
상기 제1 보호 스페이서(161c)는 상기 상부 전극 패턴(38a)으로부터 상기 제3 방향(Z)으로 연장되고, 상기 상부 도전성 패턴(44)의 제1 측면(44S_1) 상에 위치할 수 있다.
상기 제1 스페이서(165c)는 상기 제1 보호 스페이서(161c)의 외측면 상 및 상기 정보 저장 물질 패턴(36)의 제1 측면(36S_1) 상에 위치할 수 있다. 상기 제1 보호 스페이서(161c)는 상기 제1 스페이서(165c)와 상기 상부 도전성 패턴(44) 사이에 위치할 수 있다. 상기 제1 스페이서(165c)는 상기 하부 전극 패턴(34)의 상면 가장자리부를 덮을 수 있다.
상기 제2 스페이서(167c)는 상기 제1 도전성 구조물(12)로부터 상기 제3 방향(Z)으로 연장되고, 상기 제1 스페이서(165c)의 외측면 상, 및 상기 스위칭 구조물(22)의 제1 측면(22S_1) 상에 위치할 수 있다. 상기 제2 스페이서(167c)는 상기 제1 도전성 구조물(12)의 상면 가장자리부를 덮을 수 있다.
상기 제1 스페이서(165c), 상기 제 2 스페이서(167c), 및 상기 제1 보호 스페이서(161c)에 대한 설명은, 제3 스페이서(165d), 제4 스페이서(167d), 및 제2 보호 스페이서(161d)에 동일하게 적용될 수 있다.
도 4a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 절단선 I-I'을 따라 자른 단면 및 절단선 II-II'을 따라 자른 단면을 나타낸 단면도이며, 도 4b 및 도 4c는 도 4a의 'C'영역을 확대하여 도시한 확대도들이다.
도 4a를 참조하면, 제2 거리(D2b)의 최소값은 상기 제1 거리(D1a)보다 클 수 있다.
일 실시예에서, 제3 거리(D3c)의 최소값은 상기 제1 거리(D1a)보다 클 수 있으며, 상기 제3 거리(D3c)의 최대값은 상기 제2 거리(D2b)의 최소값보다 작을 수 있다.
상기 제2 거리(D2b) 및 상기 제3 거리(D3c)에 대한 설명은, 상기 제1 및 제2 방향(X, Y)에서 모두 적용될 수 있다.
도 4b에 도시된 것과 같이, 제1 스페이서(65e)는 상기 정보 저장 물질 패턴(36)의 상면 가장자리부 및 상기 상부 전극 패턴(38b)의 상면 가장자리부를 덮을 수 있다. 상기 제1 스페이서(65e)는 상기 정보 저장 물질 패턴(36)의 상면 끝단 및 상기 상부 전극 패턴(38b)의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
도 4b에 도시된 것과 같이, 상기 정보 저장 물질 패턴(36)의 상면 양측 가장자리부 및 상기 상부 전극 패턴(38b)의 상면 양측 가장자리부의 폭의 합은, 상기 제2 상부 영역의 폭(W2a)과 상기 제4 폭(W4a)의 차이와 실질적으로 동일할 수 있다.
제2 스페이서(67e)는 상기 정보 저장 물질 패턴(36)의 상면 끝단 및 상기 상부 전극 패턴(38b)의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
상기 제1 스페이서(65e) 및 상기 제 2 스페이서(67e)에 대한 설명은, 제3 스페이서(65f) 및 제4 스페이서(67f)에 동일하게 적용될 수 있다.
도 4b 및 도 4c를 참조하면, 상부 전극 패턴(38b)은 제3 폭(W3b)를 가질 수 있으며, 상기 제3 폭(W3b)의 최대값은 상기 제2 상부 영역의 폭(W2a)의 폭보다 작을 수 있다.
일 실시예에서, 상부 도전성 패턴(44a)은 제4 폭(W4a)을 가질 수 있으며, 상기 제4 폭(W4a)의 최대값은 상기 제3 폭(W3b)의 최소값보다 작을 수 있다. 상기 제3 폭(W3b)의 최대값은 상기 제2 상부 영역의 폭(W2a)보다 작을 수 있다.
상기 제3 폭(W3b) 및 상기 제4 폭(W4a)에 대한 설명은, 상기 제1 및 제2 방향(X, Y)에서 모두 적용될 수 있다.
일 실시예에서, 상기 상부 도전성 패턴(44a)의 제1 측면(44aS_1), 상기 상부 전극 패턴(38b)의 제1 측면(38bS_1)과 상기 정보 저장 물질(36)의 제1 측면(36S_1)의 각각은 공면을 이루지 않을 수 있다.
도 4d 및 도 4e는 변형 실시예로서 보호 스페이서들을 더 포함하는 반도체 소자를 나타낸 단면도의 일부 확대도이다.
도 4d 및 도 4e를 참조하면, 제1 스페이서 구조물들(163e)은 상기 제1 메모리 셀 구조물들(MC1)과 인접하는 제1 스페이서(165e) 및 상기 제1 절연 패턴(70)과 인접하는 제2 스페이서(167e), 및 상기 제1 스페이서(165e)와 상기 제1 메모리 셀 구조물들(MC1) 사이에 위치하는 제1 내측 보호 스페이서(161e)와 제1 외측 보호 스페이서(161ee)를 포함할 수 있다.
상기 제1 내측 보호 스페이서(161e)는 상기 상부 전극 패턴(38b)으로부터 상기 제3 방향(Z)으로 연장되고, 상기 상부 도전성 패턴(44a)의 제1 측면(44aS_1) 상에 위치할 수 있다.
상기 제1 외측 보호 스페이서(161ee)는 상기 정보 저장 물질 패턴(36)으로부터 상기 제3 방향(Z)으로 연장되고, 상기 상부 도전성 패턴(44a)의 제1 측면(44aS_1) 상 및 상기 상부 전극 패턴(38b)의 제1 측면(38bS_1) 상에 위치할 수 있다.
상기 제1 내측 보호 스페이서(161e)는 상기 제1 외측 보호 스페이서(161ee)와 상기 상부 도전성 패턴(44a) 사이에 위치할 수 있다. 상기 제1 외측 보호 스페이서(161ee)는 상기 제1 내측 보호 스페이서(161e)와 상기 제1 스페이서(165e) 사이에 위치할 수 있다. 상기 상부 도전성 패턴(44a)의 상기 제1 측면(44aS_1)은 상기 제1 내측 보호 스페이서(161e)와 직접 접촉할 수 있다. 상기 상부 전극 패턴(38b)의 상기 제1 측면(38bS_1)은 상기 제1 외측 보호 스페이서(161ee)와 직접 접촉할 수 있다.
상기 제1 스페이서(165e)는 상기 제1 외측 보호 스페이서(161ee)의 외측면 상 및 상기 정보 저장 물질 패턴(36)의 제1 측면(36S_1) 상에 위치할 수 있다. 상기 제1 스페이서(165e)는 상기 하부 전극 패턴(34)의 상면 가장자리부를 덮을 수 있다.
상기 제2 스페이서(167e)는 상기 제1 도전성 구조물(12)로부터 상기 제3 방향(Z)으로 연장되고, 상기 제1 스페이서(165e)의 외측면 상, 및 상기 스위칭 구조물(22)의 제1 측면(22S_1) 상에 위치할 수 있다. 상기 제2 스페이서(167c)는 상기 제1 도전성 구조물(12)의 상면 가장자리부를 덮을 수 있다.
상기 제1 스페이서(165e), 상기 제 2 스페이서(167e), 상기 제1 내측 보호 스페이서(161e), 및 상기 제1 외측 보호 스페이서(161ee)에 대한 설명은, 제3 스페이서(165f), 제4 스페이서(167f), 제2 내측 보호 스페이서(161f), 제2 외측 보호 스페이서(161ff)에 동일하게 적용될 수 있다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 1의 절단선 I-I'을 따라 자른 단면 및 절단선 II-II'을 따라 자른 단면에 대응하는 영역을 나타낸 단면도들이다.
도 2a 및 도 5를 참조하면, 도 5에 도시된 I-I'선으로 나타낸 영역에서의 상기 제2 메모리 셀 구조물(MC2) 및 II-II'선으로 나타낸 영역에서의 상기 제1 메모리 셀 구조물(MC1)은 도 2a의 대응되는 메모리 셀 구조물들과 다른 구조일 수 있다.
일 실시예에서, 정보 저장 구조물(232)의 상기 제1 방향(X)의 폭은 상기 정보 저장 구조물(232)의 제2 방향(Y)의 폭 보다 클 수 있다. 예를 들어, 상기 정보 저장 구조물(232)은 정보 저장 물질 패턴(236)을 포함할 수 있고, 상기 정보 저장 물질 패턴(236)의 제1 방향(X)의 폭은 상기 정보 저장 물질 패턴(236)의 제2 방향(Y)의 폭 보다 클 수 있다.
일 실시예에서, 서로 인접하는 상기 정보 저장 물질 패턴들(236)의 상부 영역 사이의 제2 방향(Y)에서 제1 거리(D1a)는 제1 방향(X)에서 제1 거리(D1a')보다 클 수 있다.
일 실시예에서, 서로 인접하는 상부 도전성 패턴들(244) 사이의 제2 방향(Y)에서 제2 거리(D2a)는 제1 방향(X)에서 제2 거리(D2a')보다 클 수 있다.
일 실시예에서 서로 인접하는 상부 전극 패턴들(238) 사이의 제2 방향(Y)에서 제3 거리(D3a)는 제1 방향(X)에서 제3 거리(D3a')보다 클 수 있다.
일 실시예에서, 상기 제1 거리(D1a')는 상기 제2 거리(D2a')의 최소값보다 작을 수 있으며, 상기 제3 거리(D3a')의 최대값은 상기 제2 거리(D2a')의 최소값과 실질적으로 같을 수 있다.
도 3a 및 도 6를 참조하면, 도 6에 도시된 I-I'선으로 나타낸 영역에서의 상기 제2 메모리 셀 구조물(MC2) 및 II-II'선으로 나타낸 영역에서의 상기 제1 메모리 셀 구조물(MC1)은 도 3a의 대응되는 메모리 셀 구조물들과 다른 구조일 수 있다.
일 실시예에서, 정보 저장 구조물(232)의 상기 제1 방향(X)의 폭은 상기 정보 저장 구조물(232)의 제2 방향(Y)의 폭 보다 클 수 있다. 예를 들어, 상기 정보 저장 구조물(232)은 정보 저장 물질 패턴(236)을 포함할 수 있고, 상기 정보 저장 물질 패턴(236)의 제1 방향(X)의 폭은 상기 정보 저장 물질 패턴(236)의 제2 방향(Y)의 폭 보다 클 수 있다.
일 실시예에서, 서로 인접하는 상기 정보 저장 물질 패턴들(236) 사이의 제2 방향(Y)에서 제1 거리(D1a)는 제1 방향(X)에서 제1 거리(D1a')보다 클 수 있다.
일 실시예에서, 서로 인접하는 상부 도전성 패턴들(244) 사이의 제2 방향(Y)에서 제2 거리(D2a)는 제1 방향(X)에서 제2 거리(D2a')보다 클 수 있다.
일 실시예에서 서로 인접하는 상부 전극 패턴들(238) 사이의 제2 방향(Y)에서 제3 거리(D3b)는 제1 방향(X)에서 제3 거리(D3b')보다 클 수 있다.
일 실시예에서, 상기 제3 거리(D3b')의 최대값은 상기 제2 거리(D2a')의 최소값보다 클 수 있으며, 상기 제3 거리(D3b')의 최소값은 상기 제1 거리(D1a')와 실질적으로 같을 수 있다.
도 4a 및 도 7를 참조하면, 도 7에 도시된 I-I'선으로 나타낸 영역에서의 상기 제2 메모리 셀 구조물(MC2) 및 II-II'선으로 나타낸 영역에서의 상기 제1 메모리 셀 구조물(MC1)은 도 4a의 대응되는 메모리 셀 구조물들과 다른 구조일 수 있다.
일 실시예에서, 정보 저장 구조물(232)의 상기 제1 방향(X)의 폭은 상기 정보 저장 구조물(232)의 제2 방향(Y)의 폭 보다 클 수 있다. 예를 들어, 상기 정보 저장 구조물(232)은 정보 저장 물질 패턴(236)을 포함할 수 있고, 상기 정보 저장 물질 패턴(236)의 제1 방향(X)의 폭은 상기 정보 저장 물질 패턴(236)의 제2 방향(Y)의 폭 보다 클 수 있다.
일 실시예에서, 서로 인접하는 상기 정보 저장 물질 패턴들(236) 사이의 제2 방향(Y)에서 제1 거리(D1a)는 제1 방향(X)에서 제1 거리(D1a')보다 클 수 있다.
일 실시예에서, 서로 인접하는 상부 도전성 패턴들(244) 사이의 제2 방향(Y)에서 제2 거리(D2b)는 제1 방향(X)에서 제2 거리(D2b')보다 클 수 있다.
일 실시예에서 서로 인접하는 상부 전극 패턴들(238) 사이의 제2 방향(Y)에서 제3 거리(D3c)는 제1 방향(X)에서 제3 거리(D3c')보다 클 수 있다.
일 실시예에서, 제2 거리(D2b')의 최소값은 상기 제1 거리(D1a')보다 클 수 있다.
일 실시예에서, 제3 거리(D3c')의 최소값은 상기 제1 거리(D1a')보다 클 수 있으며, 상기 제3 거리(D3c')의 최대값은 상기 제2 거리(D2b')의 최소값보다 작을 수 있다
이상, 도 1 내지 도 7 를 참조하여 상술한 반도체 소자의 상기 메모리 셀 구조물들(MC1, MC2)을 이루는 상기 스위칭 구조물(22), 상기 정보 저장 구조물(32), 상기 상부 도전성 패턴(44) 각각은 종횡비에 따라 상부의 폭이 하부의 폭보다 좁아지는 경사진 측면을 가질 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도1, 및 도 8 내지 도 26을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 설명하기로 한다. 도 8 내지 도 27 은 도 1의 I-I'선을 따라 취해진 영역 및 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
우선, 상기 제1 방향(X)에서 셀 스택(cell stack)의 식각 공정에 대해 설명하기로 한다.
도 1 및 도 8을 참조하면, 베이스 구조물(3)은 반도체 기판(6) 및 상기 반도체 기판(6) 상의 하부 회로 영역(9)을 포함할 수 있다. 상기 하부 회로 영역(9)은 주변 회로 영역일 수 있다. 상기 베이스 구조물(3) 상에 제1 방향(X)으로 연장되는 제1 도전성 구조물(12)을 형성할 수 있다. 상기 제1 도전성 구조물(12)의 측면들 상에 갭필 절연 패턴(20)을 형성할 수 있다. 상기 갭필 절연 패턴(20)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 도전성 구조물(12) 및 상기 갭필 절연 패턴(20) 상에서, 상기 기판의 상면(6s)에 평행하고, 제1 및 제2 방향(X, Y)으로 연장되는 복수개의 층들이 형성될 수 있다. 상기 복수개의 층들은 차례로 형성된 하부 도전성 층(124), 스위칭 물질 층(126), 중간 도전성 층(128), 하부 전극 층(134), 정보 저장 물질 층(136), 상부 전극 층(138), 상부 도전성 층(144)을 포함할 수 있다.
상기 상부 도전성 층(144)의 상면에 상기 제1 방향(X)으로 연장되는 라인 모양을 갖는 제1 마스크 패턴들(51)이 형성될 수 있다. 상기 제1 마스크 패턴들(51)은 차례로 적층된 폴리 실리콘층(55) 및 실리콘 옥사이드층(59)을 포함할 수 있다.
도 1 및 도 9를 참조하면, 식각 공정을 이용하여 상기 상부 도전성 층(144) 및 상기 상부 전극 층(138)의 일부 영역을 제거할 수 있다. 상기 식각 공정으로 제거되지 않은 영역은 상부 도전성 라인(144') 및 상부 전극 라인(138')으로 잔존할 수 있다. 상기 상부 도전성 라인(144') 및 상부 전극 라인(138')은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 정보 저장 물질 층(136) 상의 상기 상부 전극 층(138)의 일부 영역이 제거됨으로써, 상기 정보 저장 물질 층(136)의 상면 일부가 노출될 수 있다.
도 10을 참조하면, 상기 상부 도전성 라인(144')의 측면, 상기 상부 전극 라인(138')의 측면, 및 상기 제1 마스크 패턴들(51)의 측면을 덮는 제1 보호 스페이서(161a)가 형성될 수 있다. 제1 보호 스페이서(161a)는 정보 저장 물질 층(136)의 상면 일부로부터 상기 제3 방향(Z)으로 연장될 수 있다. 상기 제1 보호 스페이서(161a)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 보호 스페이서(161a)는 원자층 증착(Atomic Layer Deposition, ALD)을 이용하여 형성될 수 있다. 대략 0°C 이상 대략 250°C 이하의 온도에서 상기 원자층 증착 방법으로 상기 제1 보호 스페이서(161a)가 형성될 수 있다. 상기 제1 보호 스페이서(161a)의 폭은 변형 실시예에서 다양하게 변경될 수 있다.
상기 제1 보호 스페이서(161a)가 형성되기 전, 산계 또는 알칼리계 세정이 이루어질 수 있다.
도 11 및 도 12를 참조하면, 식각 공정을 이용하여 상기 정보 저장 물질 층(136)의 일부 영역을 제거할 수 있다. 식각 공정으로 제거되지 않은 영역은 정보 저장 물질 라인(136')으로 잔존할 수 있다. 상기 정보 저장 물질 라인(136')은 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 정보 저장 물질 층(136)의 일부 영역이 제거됨으로써, 상기 하부 전극 층(134)의 상면 일부가 노출될 수 있다.
상기 상부 전극 라인(144')의 측면이 상기 제1 보호 스페이서(161a)에 의해 덮인 단계에서 식각 공정이 이루어지므로, 상기 상부 전극 라인(144')의 하부에 위치하는 상기 정보 저장 물질 라인(136')은 상기 상부 전극 라인(144') 보다 폭이 클 수 있다. 예를 들어, 상기 정보 저장 물질 라인(136')의 폭은 상기 상부 전극 라인(144')의 폭보다 제1 보호 스페이서의 폭(WP1)만큼 클 수 있다.
상기 정보 저장 물질 층(136)이 식각 공정을 통해 제거되는 단계에서, 정보 저장 물질의 잔여물이 상기 제1 보호 스페이서(161a)의 외측면에 증착될 수 있다. 이후 세정 공정시, 상기 제 1보호 스페이서(161a)가 제거되면서, 상기 정보 저장 물질의 잔여물도 제거될 수 있다. 따라서, 상기 정보 저장 물질의 잔여물이 상기 하부 전극 층(134), 상기 상부 전극 라인(136'), 및 상기 상부 도전성 라인(144')에 잔존하게 되어 이후 세정 공정시 발생할 수 있는 패턴 손상을 방지할 수 있다. 상기 세정 공정은 산계(pH0 ~ pH4) 또는 알칼리계(pH6 ~ pH11)의 조건에서 이루어질 수 있다. 다른 실시예에서, 상기 제1 보호 스페이서(161a)가 제거되지 않을 수 있다. 이에 따라 상기 제1 보호 스페이서(161a)는 외측면에 상기 정보 저장 물질의 잔여물이 증착된 상태에서, 상기 상부 도전성 라인(144')의 측면, 상기 상부 전극 라인(138')의 측면에 잔존할 수 있다. 그러나 이에 한정되는 것은 아니며, 상기 제1 보호 스페이서(161a)의 외측면에 증착된 상기 정보 저장 물질의 잔여물은 세정 공정을 통해 제거될 수 있다.
도 1 및 도 13을 참조하면, 상기 중간 도전성 층(134)로부터 상기 제3방향(Z)으로 연장되고, 제1 방향(X)으로 연장되는 제1 스페이서(65a)가 형성될 수 있다. 상기 제1 스페이서(65a)는 상기 정보 저장 물질 라인(136')의 측면 상, 상기 상부 전극 라인(138')의 측면 상, 상기 상부 도전성 라인(144')의 측면 상에 배치될 수 있다.
상기 제1 스페이서(65a)은 상기 정보 저장 물질 라인(136')의 상면 가장자리부를 덮을 수 있다. 상기 제1 스페이서(65a)은 상기 정보 저장 물질 라인(136')의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
상기 제1 스페이서(65a)는 실질적으로 균일한 두께로 형성될 수 있다. 상기 제1 스페이서(65a)는 원자층 증착(Atomic Layer Deposition, ALD)을 이용하여 형성될 수 있다. 상기 제1 스페이서(65a)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
도 1 및 도 14를 참조하면, 식각 공정을 이용하여 상기 하부 전극 층(134), 상기 중간 도전성 층(128), 상기 스위칭 물질 층(126), 및 상기 하부 도전성 층(124)의 일부 영역을 제거할 수 있다. 식각 공정으로 제거되지 않은 영역은 하부 전극 라인(134'), 중간 도전성 라인(128'), 스위칭 물질 라인(126'), 및 하부 도전성 라인(124')으로 잔존할 수 있다.
상기 하부 전극 라인(134'), 상기 중간 도전성 라인(128'), 상기 스위칭 물질 라인(126'), 및 상기 하부 도전성 라인(124')은 상기 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 하부 전극 라인(134'), 상기 중간 도전성 라인(128'), 상기 스위칭 물질 라인(126'), 및 상기 하부 도전성 라인(124')의 일부 영역이 제거됨으로써, 상기 제1 도전성 구조물(12)의 상면 가장자리부 및 상기 갭필 절연 패턴(20)의 상면이 노출될 수 있다.
도 1 및 도 15를 참조하면, 상기 제1 도전성 구조물(12)의 상면 가장자리부로부터 상기 제3방향(Z)으로 연장되는 제2 스페이서(67a)가 형성될 수 있다. 상기 제2 스페이서(67a)은 상기 하부 도전성 라인(124')의 측면 상, 상기 스위칭 물질 라인(126')의 측면 상, 상기 중간 도전성 라인(128')의 측면 상, 및 상기 하부 전극 라인(134')의 측면 상에 배치될 수 있다. 상기 제2 스페이서(67a)는 상기 제1 스페이서(65a)의 외측면 상에 배치될 수 있다.
상기 제2 스페이서(67a)는 상기 정보 저장 물질 라인(136')의 상부 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
상기 제2 스페이서(67a)는 실질적으로 균일한 두께로 형성될 수 있다. 상기 제2 스페이서(67a)는 원자층 증착(Atomic Layer Deposition, ALD)을 이용하여 형성될 수 있다. 상기 제2 스페이서(67a)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
도 16을 참조하면, 상기 갭필 절연 패턴(20)으로부터 상기 제3 방향(Z)으로 연장되는 제1 절연 패턴(70)이 형성될 수 있다. 상기 제1 절연 패턴(70)은 상기 제2 스페이서(67a)의 외측면과 접촉할 수 있다. 상기 제1 절연 패턴(70)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
도 17을 참조하면, 상기 제1 마스크 패턴들(51), 상기 제1 스페이서(65a)의 상부, 상기 제2 스페이서(67a)의 상부, 및 상기 제1 절연 패턴(70)의 상부가 제거될 수 있다. 상기 상부 도전성 라인(144')의 상면이 노출될 수 있다.
도 18을 참조하면, 상기 상부 도전성 라인(144')의 노출된 상면 및 상기 제1 절연 패턴(70)의 상면을 덮는 제2 예비 도전성 층(72')이 형성될 수 있다. 상기 제2 예비 도전성 층(72')은 상기 기판의 상면(6s)에 평행하고, 제1 및 제2 방향(X, Y)으로 연장될 수 있다.
도 8 내지 도 18을 참조하면, 식각 공정 및 스페이서 형성 단계를 변경하여 변형 실시예의 구조를 형성할 수 있다.
변형 실시예에서, 식각 공정을 이용하여 상기 상부 도전성 층(144)의 일부 영역을 제거하고 보호 스페이서를 형성할 수 있다.
변형 실시예에서, 식각 공정을 이용하여 상기 상부 도전성 층(144)의 일부 영역을 제거한 후, 보호 스페이서를 형성하고, 세정 공정을 통해 상기 보호 스페이서를 제거한 다음, 상기 상부 전극 층(138)의 일부 영역을 제거하여 다른 보호 스페이서를 더 형성할 수 있다.
다음으로, 상기 제2 방향(Y)에서 셀 스택(cell stack)의 식각 공정에 대해 설명하기로 한다.
도1 및 도 19를 참조하면, 상기 제2 예비 도전성 층(72') 상면에 상기 제2 방향(Y)으로 연장되는 라인 모양을 갖는 제2 마스크 패턴들(151)이 형성될 수 있다. 상기 제2 마스크 패턴들(151)은 차례로 적층된 폴리 실리콘층(155) 및 실리콘 옥사이드층(159)을 포함할 수 있다.
도1 및 도 20을 참조하면, 식각 공정을 이용하여 상기 제2 예비 도전성 층(72'), 상기 상부 도전성 라인(144'), 및 상기 상부 전극 라인(138')의 일부 영역을 제거할 수 있다. 이에 따라, 제2 도전성 구조물(72), 상부 도전성 패턴(44), 상부 전극 패턴(38)이 형성될 수 있다. 상기 식각 공정을 통해 상기 정보 저장 물질 라인(136')의 상면 일부가 노출될 수 있다.
도 21을 참조하면, 상기 상부 도전성 패턴(44)의 측면, 상기 상부 전극 패턴(38)의 측면, 및 상기 제2 마스크 패턴들(151)의 측면을 덮는 제2 보호 스페이서(161b)가 형성될 수 있다. 상기 제2 보호 스페이서(161b)는 상기 정보 저장 물질 라인(136')의 상면 일부로부터 상기 제3 방향(Z)으로 연장될 수 있다. 상기 제2 보호 스페이서(161b)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제2 보호 스페이서(161b)는 원자층 증착(Atomic Layer Deposition, ALD)을 이용하여 형성될 수 있다. 대략 0°C 이상 대략 250°C 이하의 온도에서 상기 원자층 증착 방법으로 상기 제2 보호 스페이서(161b)가 형성될 수 있다. 상기 제2 보호 스페이서(161b)의 폭은 변형 실시예에서 다양하게 변경될 수 있다.
상기 제2 보호 스페이서(161b)가 형성되기 전, 산계 또는 알칼리계 세정이 이루어질 수 있다.
도 22 및 도 23을 참조하면, 식각 공정을 이용하여 상기 정보 저장 물질 라인(136')의 일부 영역을 제거할 수 있다. 이에 따라, 라인 모양을 갖는 상기 정보 저장 물질 라인(136')의 일부 영역이 제거됨으로써, 정보 저장 물질 패턴(36)이 형성될 수 있다. 상기 식각 공정을 통해 상기 하부 전극 라인(134')의 상면 일부가 노출될 수 있다.
상기 상부 전극 패턴(44)의 측면이 상기 제2 보호 스페이서(161b)에 의해 덮인 단계에서 식각 공정이 이루어지므로, 상기 상부 전극 패턴(44)의 하부에 위치하는 상기 정보 저장 물질 패턴(36)은 상기 상부 전극 패턴(44) 보다 폭이 클 수 있다. 예를 들어, 상기 정보 저장 물질 패턴(36)의 폭은 상기 상부 전극 패턴(44)의 폭보다 상기 제2 보호 스페이서의 폭(WP2)만큼 클 수 있다.
상기 정보 저장 물질 라인(136')이 식각 공정을 통해 제거되는 단계에서, 정보 저장 물질의 잔여물이 상기 제2 보호 스페이서(161b)의 외측면에 증착될 수 있다. 이후 세정 공정시, 상기 제2 보호 스페이서(161b)가 제거되면서, 상기 정보 저장 물질의 잔여물도 효과적으로 제거될 수 있다. 따라서, 상기 정보 저장 물질의 잔여물이 상기 하부 전극 라인(134'), 상기 상부 전극 패턴(36), 및 상기 상부 도전성 패턴(44)에 잔존하게 되어 이후 세정 공정시 발생할 수 있는 패턴 손상을 방지할 수 있다.
다른 실시예에서, 상기 제2 보호 스페이서(161b)가 제거되지 않을 수 있다. 이에 따라 상기 제2 보호 스페이서(161b)는 외측면에 상기 정보 저장 물질의 잔여물이 증착된 상태에서, 상기 상부 도전성 패턴(44)의 측면, 상기 상부 전극 패턴(38)의 측면에 잔존할 수 있다. 그러나 이에 한정되는 것은 아니며, 상기 제2 보호 스페이서(161b)의 외측면에 증착된 상기 정보 저장 물질의 잔여물은 세정 공정을 통해 제거될 수 있다.
도 24를 참조하면, 상기 중간 도전성 라인(134')로부터 상기 제3방향(Z)으로 연장되고, 제1 방향(X)으로 연장되는 제3 스페이서(65b)가 형성될 수 있다. 상기 제3 스페이서(65b)는 상기 정보 저장 물질 패턴(36)의 측면 상, 상기 상부 전극 패턴(38)의 측면 상, 상기 상부 도전성 패턴(44)의 측면 상에 배치될 수 있다. 상기 제3 스페이서(65b)는 상기 제3 방향(Z)에서 상기 제1 스페이서(65a)보다 더 연장된 부분을 포함하여, 상기 제2 도전성 구조물(72)의 측면 상에 배치될 수 있다.
상기 제3 스페이서(65b)는 상기 정보 저장 물질 패턴(36)의 상면 가장자리부를 덮을 수 있다. 상기 제3 스페이서(65b)은 상기 정보 저장 물질 패턴(36)의 상면 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
상기 제3 스페이서(65b)은 실질적으로 균일한 두께로 형성되어 제1 스페이서 폭(WS1)을 가질 수 있다. 상기 제3 스페이서(65b)는 원자층 증착(Atomic Layer Deposition, ALD)을 이용하여 형성될 수 있다. 상기 제3 스페이서(65b)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
식각 공정을 이용하여 상기 하부 전극 라인(134'), 상기 중간 도전성 라인(128'), 상기 스위칭 물질 라인(126'), 및 상기 하부 도전성 라인(124')의 일부 영역을 제거할 수 있다. 이에 따라, 상기 하부 전극 패턴(34), 상기 중간 도전성 패턴(28), 상기 스위칭 물질 패턴(26), 및 상기 하부 도전성 패턴(24)이 형성될 수 있다.
상기 식각 공정을 통해 상기 제1 도전성 구조물(12)의 상면 및 상기 갭필 절연 패턴(20)의 상면이 노출될 수 있다.
도 25를 참조하면, 상기 제1 도전성 구조물(12)의 상면으로부터 상기 제3방향(Z)으로 연장되는 제4 스페이서(67b)가 형성될 수 있다. 상기 제4 스페이서(67b)은 상기 하부 도전성 패턴(24)의 측면 상, 상기 스위칭 물질 패턴(26)의 측면 상, 상기 중간 도전성 패턴(28)의 측면 상, 및 상기 하부 전극 패턴(34)의 측면 상에 배치될 수 있다. 상기 제4 스페이서(67b)는 상기 제3 스페이서(65b)의 외측면 상에 배치될 수 있다. 상기 제4 스페이서(67b)는 상기 제3 방향(Z)에서 상기 제2 스페이서(67a)보다 더 연장된 부분을 포함하여, 상기 제2 도전성 구조물(72)의 측면 상에 배치될 수 있다.
상기 제4 스페이서(67b)은 상기 정보 저장 물질 패턴(36)의 상부 끝단을 둘러싸도록 굴곡진 형상을 포함할 수 있다.
상기 제4 스페이서(67b)는 실질적으로 균일한 두께로 형성될 수 있다. 상기 제4 스페이서(67b)는 원자층 증착(Atomic Layer Deposition, ALD)을 이용하여 형성될 수 있다. 상기 제4 스페이서(67b)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 제1 도전성 구조물(12)로부터 상기 제3 방향(Z)으로 연장되는 제1 절연 패턴(70)이 형성될 수 있다. 상기 제1 절연 패턴(70)은 상기 제4 스페이서(67b)의 외측면과 접촉할 수 있다. 상기 제1 절연 패턴(70)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
도 26을 참조하면, 상기 제2 마스크 패턴들(151), 상기 제3 스페이서(65b)의 상부, 상기 제4 스페이서(67b)의 상부, 및 상기 제1 절연 패턴(70)의 상부가 제거될 수 있다. 상기 제1 절연 패턴(70)의 상면이 노출될 수 있다.
도 19 내지 도 26을 참조하면, 식각 공정 및 스페이서 형성 단계를 변경하여 변형 실시예의 구조를 형성할 수 있다.
변형 실시예에서, 식각 공정을 이용하여 상기 제2 예비 도전성 층(72') 및 상기 상부 도전성 라인(144')의 일부 영역을 제거하고, 보호 스페이서를 형성한 다음, 식각 공정을 이용하여 상기 상부 전극 라인(138') 및 상기 정보 저장 물질 라인(136')의 일부 영역을 제거할 수 있다. 이에 따라, 도 3a 및 3b의 변형 실시예를 제공할 수 있다.
변형 실시예에서, 식각 공정을 이용하여 상기 제2 예비 도전성 층(72') 및 상기 상부 도전성 라인(144')의 일부 영역을 제거한 후, 보호 스페이서를 형성하고, 세정 공정을 통해 상기 보호 스페이서를 제거한 다음, 상기 상부 전극 라인(138')의 일부 영역을 제거하여 다른 보호 스페이서를 더 형성할 수 있다. 이에 따라, 도 4a 및 도 4b의 변형 실시예를 제공할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 베이스 구조물 6 : 기판
9 : 회로 영역 12 : 제1 도전성 구조물
20 : 갭필 절연 패턴 24 : 하부 도전성 패턴
26: 스위칭 물질 패턴 28 : 중간 도전성 패턴
34 : 하부 전극 패턴 36 : 정보 저장 물질 패턴
38 : 상부 전극 패턴 44 : 상부 도전성 패턴
63a, 63c, 63e : 제1 스페이서 구조물 63b, 63d, 63f : 제 2 스페이서 구조물
65a, 65c, 65e : 제1 스페이서 65b, 65d, 65f : 제3 스페이서
67a, 67c, 67e : 제2 스페이서 67b, 67d, 67f : 제4 스페이서
70 : 제1 절연 패턴 71 : 제2 절연 패턴
72 : 제2 도전성 구조물 112 : 제3 도전성 구조물
124 : 하부 도전성 층 124' : 하부 도전성 라인
126 : 스위칭 물질 층 126' : 스위칭 물질 라인
128 : 중간 도전성 층 128' : 중간 도전성 라인
134 : 하부 전극 층 134' : 하부 전극 라인
136 : 정보 저장 물질 층 136' : 정보 저장 물질 라인
138 : 상부 전극 층 138' : 상부 전극 라인
144 : 상부 도전성 층 144' : 상부 도전성 라인
161a : 제1 보호 스페이서 161b : 제2 보호 스페이서
161e : 제1 내측 보호 스페이서 161ee : 제1 외측 보호 스페이서

Claims (10)

  1. 반도체 기판 상의 제1 도전성 구조물;
    상기 제1 도전성 구조물 상의 제2 도전성 구조물; 및
    상기 제1 도전성 구조물과 상기 제2 도전성 구조물 사이의 제1 메모리 셀 구조물을 포함하되,
    상기 제1 메모리 셀 구조물은 상기 제1 도전성 구조물 상의 스위칭 물질 패턴, 상기 스위칭 물질 패턴 상의 정보 저장 물질 패턴, 상기 정보 저장 물질 패턴 상의 상부 도전성 패턴을 포함하고,
    상기 정보 저장 물질 패턴의 하부 영역의 폭의 최대값은 상기 스위칭 물질 패턴의 최소폭보다 작고,
    상기 상부 도전성 패턴의 최대폭은 상기 정보 저장 물질 패턴의 상부 영역의 폭보다 작은 반도체 소자.
  2. 제1 항에 있어서,
    상기 정보 저장 물질 패턴 상의 하부 전극 패턴; 및
    상기 정보 저장 물질 패턴과 상기 상부 도전성 패턴 사이의 상부 전극 패턴을 더 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 상부 전극 패턴의 최소폭은 상기 상부 도전성 패턴의 최대폭과 실질적으로 같은 반도체 소자.
  4. 제 2항에 있어서,
    상기 상부 전극 패턴의 최소폭은 상기 상부 도전성 패턴의 최대폭보다 크고, 상기 상부 전극 패턴의 최대폭은 상기 정보 저장 물질 패턴의 상부 영역의 폭과 실질적으로 같은 반도체 소자.
  5. 제2항에 있어서,
    상기 상부 도전성 패턴의 최대폭은 상기 상부 전극 패턴의 최소폭보다 작고, 상기 상부 전극 패턴의 최대폭은 상기 정보 저장 물질 패턴의 상부 영역의 폭보다 작은 반도체 소자.
  6. 제1 항에 있어서,
    상기 상부 도전성 패턴의 측면 상 및 상기 정보 저장 물질 패턴의 측면 상에 위치하며, 상기 정보 저장 물질 패턴의 상면의 가장자리부를 덮는 제1 스페이서; 및
    상기 제1 스페이서의 외측면 상 및 상기 스위칭 물질 패턴의 측면 상의 제2 스페이서를 더 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 스페이서와 상기 상부 도전성 패턴 사이에 위치하는 보호 스페이서를 더 포함하고,
    상기 정보 저장 물질 패턴의 측면은 상기 제1 스페이서와 직접 접촉하는 반도체 소자.
  8. 제 1항에 있어서,
    상기 제2 도전성 구조물 상의 제3 도전성 구조물; 및
    상기 제2 도전성 구조물과 상기 제3 도전성 구조물 사이의 제2 메모리 셀 구조물을 더 포함하는 반도체 소자.
  9. 반도체 기판 상의 제1 도전성 구조물;
    상기 제1 도전성 구조물 상의 제2 도전성 구조물;
    상기 제1 도전성 구조물과 상기 제2 도전성 구조물 사이의 제1 메모리 셀 구조물;
    상기 제2 도전성 구조물 상의 제3 도전성 구조물; 및
    상기 제2 도전성 구조물과 상기 제3 도전성 구조물 사이의 제2 메모리 셀 구조물을 포함하되,
    상기 제1및 제2 메모리 셀 구조물은 각각 스위칭 구조물, 상기 스위칭 구조물 상의 정보 저장 구조물, 상기 정보 저장 구조물 상의 상부 도전성 패턴을 포함하고,
    상기 스위칭 구조물은 상기 기판 상의 하부 도전성 패턴, 상기 하부 도전성 패턴 상의 스위칭 물질 패턴, 상기 스위칭 물질 패턴 상의 중간 도전성 패턴을 포함하고,
    상기 정보 저장 구조물은 상기 중간 도전성 패턴 상의 하부 전극 패턴, 상기 하부 전극 패턴 상의 정보 저장 물질 패턴, 상기 정보 저장 물질 패턴 상의 상부 전극 패턴을 포함하고,
    상기 정보 저장 물질 패턴의 하부 영역의 폭의 최대값은 상기 스위칭 물질 패턴의 최소폭보다 작고,
    상기 상부 전극 패턴의 최대폭 및 상기 상부 도전성 패턴의 최대폭은 상기 정보 저장 물질 패턴의 상부 영역의 폭보다 작은 반도체 소자.
  10. 제9 항에 있어서,
    상기 정보 저장 물질 패턴의 측면과 상면 가장자리부 및 상기 상부 도전성 패턴의 측면을 덮는 제1 스페이서; 및
    상기 제1 스페이서의 외측면 및 상기 스위칭 구조물의 측면을 덮는 제2 스페이서를 더 포함하는 반도체 소자.
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