JP2011071302A - 不揮発性記憶装置の製造方法および不揮発性記憶装置 - Google Patents
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Abstract
【課題】素子特性に優れた不揮発性記憶装置を得ること。
【解決手段】基材上に設けられた金属層103上に、ポリシリコンからなる整流素子層105、シリサイド層106、ナイトライド層からなる第1の電極層107、抵抗変化層108、第2の電極層109をこの順で含む積層膜を形成する工程と、前記第2の電極層109から前記整流素子層105までを異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記積層膜パターンの側壁部を洗浄液を用いて洗浄する工程とを備え、前記洗浄を行う前に、異方性エッチングされた前記シリサイド層106の側壁を後退させ、前記積層膜上に洗浄液に対して耐性を有する保護膜113を、後退させた前記シリサイド層106の側壁部を被覆する条件で形成し、前記シリサイド層106の側壁部に前記保護膜113を残して前記保護膜113を除去する。
【選択図】図1−2
【解決手段】基材上に設けられた金属層103上に、ポリシリコンからなる整流素子層105、シリサイド層106、ナイトライド層からなる第1の電極層107、抵抗変化層108、第2の電極層109をこの順で含む積層膜を形成する工程と、前記第2の電極層109から前記整流素子層105までを異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記積層膜パターンの側壁部を洗浄液を用いて洗浄する工程とを備え、前記洗浄を行う前に、異方性エッチングされた前記シリサイド層106の側壁を後退させ、前記積層膜上に洗浄液に対して耐性を有する保護膜113を、後退させた前記シリサイド層106の側壁部を被覆する条件で形成し、前記シリサイド層106の側壁部に前記保護膜113を残して前記保護膜113を除去する。
【選択図】図1−2
Description
本発明は、不揮発性記憶装置の製造方法および不揮発性記憶装置に関する。
NAND型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、USB(Universal Serial Bus)メモリ、シリコンオーディオなどに広く用いられており、急速な微細化によるビットあたりの製造コストの削減によってさらに市場の拡大を続けている。しかしながら、NAND型フラッシュメモリは、しきい値変動によって情報を記録するトランジスタ動作を利用しており、今後のさらなるスケーリングに対してトランジスタ特性の高均一化、高信頼性化、高速動作化および高集積化に限界があると言われており、新しい不揮発性メモリが求められている。
このような要求に応える不揮発性メモリとして、相変化メモリ(PCM:Phase-Change Memory)素子や抵抗変化型メモリ(ReRAM:Resistive Random Access Memory)素子が挙げられる。これらの相変化メモリ素子や抵抗変化型メモリ素子は、抵抗材料の可変抵抗状態を利用して動作するために、書き込み/消去にトランジスタ動作が不要であり、また、抵抗材料のサイズを微細化するほど素子特性が改善するという特徴を有する。
抵抗変化型メモリにおいては、第1の方向に並行して延在する複数のワード線と、第2の方向に並行して延在する複数のビット線との交差部に、抵抗変化素子がアレイ状に配列して構成される。また、抵抗変化型メモリにおいては、従来のNAND型フラッシュメモリとは異なり、電流量でセンシングを行うため、ワード線からビット線に向けて電流の向きを規制するための整流素子(ダイオード)が、各メモリセルの抵抗変化素子に直列に設けられる。
ところで、抵抗変化型メモリ素子では、整流素子(ダイオード)がポリシリコンにより形成され、抵抗変化素子の整流素子(ダイオード)側の電極は金属窒化物により構成される場合がある(例えば、特許文献1参照)。この場合には、ポリシリコンと金属窒化物との密着性が不十分であったり、整流素子(ダイオード)のポリシリコンの表面に窒化膜が形成されることにより素子が高抵抗化するといった問題が生じる虞があった。
本発明は、素子特性に優れた不揮発性記憶装置の製造方法および不揮発性記憶装置を提供することを目的とする。
本願発明の一態様によれば、基材上に設けられた金属層上に、ポリシリコンからなる整流素子層、シリサイド層、ナイトライド層からなる第1の電極層、抵抗変化層、第2の電極層をこの順で含む積層膜を形成する工程と、前記第2の電極層から前記整流素子層までを異方性エッチングして所定の形状の積層膜パターンを形成する工程と、前記積層膜パターンの側壁部を洗浄液を用いて洗浄する工程とを備えた不揮発性記憶装置の製造方法であって、前記洗浄を行う前に、異方性エッチングされた前記シリサイド層の側壁を後退させ、前記積層膜上に洗浄液に対して耐性を有する保護膜を、後退させた前記シリサイド層の側壁部を被覆する条件で形成し、前記シリサイド層の側壁部に前記保護膜を残して前記保護膜を除去すること、を特徴とする不揮発性記憶装置の製造方法が提供される。
また、本願発明の一態様によれば、第1の方向に延在する第1の配線と、前記第1の配線とは異なる高さに形成され、第2の方向に延在する第2の配線と、前記第1の配線と第2の配線とが交差する位置に前記第1の配線と前記第2の配線との間に狭持される、抵抗変化層の上下を電極で挟んだ不揮発性記憶素子とポリシリコンからなる整流素子とを含む柱状形状の不揮発性メモリセルと、を備え、前記不揮発性記憶素子は、前記整流素子側の前記電極がナイトライド層からなり、前記整流素子は、ポリシリコンからなり、前記整流素子側の前記電極と前記整流素子との間に、側壁部がフッ酸を含有する薬液に対して耐性を有する保護膜で被覆されたシリサイド層を有すること、を特徴とする不揮発性記憶装置が提供される。
本発明によれば、素子特性に優れた不揮発性記憶装置が得られるという効果を奏する。
以下に、本発明にかかる不揮発性記憶装置の製造方法および不揮発性記憶装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。各図面間においても同様である。
(第1の実施の形態)
図1−1〜図1−2は、第1の実施の形態にかかる不揮発性記憶装置の構成を模式的に示す図であり、図1−1の(a)は、不揮発性記憶装置の斜視図であり、(b)は、(a)のA−A断面図であり、図1−2の(a)は、図1−1(a)のB−B断面図であり、(b)は、メモリセルの構成を模式的に示す断面図である。なお、これらの図において、ワード線の延在方向をX方向とし、ビット線の延在方向をY方向としている。
図1−1〜図1−2は、第1の実施の形態にかかる不揮発性記憶装置の構成を模式的に示す図であり、図1−1の(a)は、不揮発性記憶装置の斜視図であり、(b)は、(a)のA−A断面図であり、図1−2の(a)は、図1−1(a)のB−B断面図であり、(b)は、メモリセルの構成を模式的に示す断面図である。なお、これらの図において、ワード線の延在方向をX方向とし、ビット線の延在方向をY方向としている。
図1−1〜図1−2(a)に示されるように、この不揮発性記憶装置は、X方向に並行して延在する複数のワード線WL11,WL12,・・・と、ワード線WL11,WL12,・・・とは異なる高さにおいてY方向に並行して延在する複数のビット線BL11,BL12,・・・とが、互いに交差して配設され、これらの各交差部に不揮発性記憶素子である抵抗変化素子10と整流素子(ダイオード)20とが直列に接続された抵抗変化型メモリセル(以下、単にメモリセルともいう)MCが配置される。ここでは、この2次元的に配置された抵抗変化型メモリセルMCが、高さ方向に隣接するメモリセルMCのワード線WLまたはビット線BLを共有しながら、高さ方向に複数積み重なった構成を有する。
たとえば、図1−1と図1−2(a)で、最下層のX方向に延在するワード線WL11,WL12,WL13と、その上層においてY方向に延在するビット線BL11,BL12,BL13との間の各交差位置には、第1のメモリ層として、整流素子20−1と抵抗変化素子10−1とが直列に接続したメモリセルMCが配置されている。また、ビット線BL11,BL12,BL13と、その上層においてX方向に延在するワード線WL21,WL22,WL23との間の各交差位置には、第2のメモリ層として、整流素子20−2と抵抗変化素子10−2とが直列に接続したメモリセルMCが配置されている。ここで、ワード線WL21,WL22,WL23のXY面内における位置は、下層のワード線WL11,WL12,WL13のXY面内における位置とほぼ一致している。このように、ビット線BL11,BL12,BL13は、第1のメモリ層と第2のメモリ層のビット線として共用されている。
さらに、ワード線WL21,WL22,WL23と、その上層においてY方向に延在するビット線BL21,BL22,BL23との間の各交差位置には、第3のメモリ層として、整流素子20−3と抵抗変化素子10−3とが直列に接続したメモリセルMCが配置されている。ここで、ビット線BL21,BL22,BL23のXY面内における位置は、下層のビット線BL11,BL12,BL13のXY面内における位置とほぼ一致している。このように、ワード線WL21,WL22,WL23は、第2のメモリ層と第3のメモリ層のワード線として共用されている。
同様に、ビット線BL21,BL22,BL23と、その上層においてX方向に延在するワード線WL31,WL32,WL33との間の各交差位置には、第4のメモリ層として、整流素子20−4と抵抗変化素子10−4とが直列に接続したメモリセルMCが配置されている。ここで、ワード線WL31,WL32,WL33のXY面内における位置は、下層のワード線WL21,WL22,WL23(WL11,WL12,WL13)のXY面内における位置とほぼ一致している。また、ビット線BL21,BL22,BL23は、第3のメモリ層と第4のメモリ層のビット線として共用されている。
このようにして、X方向に延在するワード線WLとY方向に延在するビット線BLとが互いに交互に高さ方向に積層され、これらの配線の交差位置にメモリセルMCを形成することによって、3次元的に積層された不揮発性記憶装置が形成される。
つぎに、図1−2(b)を参照して、メモリセルMCの詳細な構造について説明する。抵抗変化素子10は、複数の抵抗状態(たとえば高抵抗状態と低抵抗状態)を切り換えることができる抵抗変化材料からなる抵抗変化層12の上下を上部電極11,下部電極13で挟んだMIM(Metal-Insulator-Metal)構造を有する。
抵抗変化材料として、両端に印加された電圧によって、その抵抗状態が変わる物質を用いることができ、たとえばTiドープNiOx,C,NbOx,CrドープSrTiO3-x,PrxCayMnOz,ZrOx,NiOx,ZnOx,TiOx,TiOxNy,CuOx,GdOx,CuTex,HfOx,ZnMnxOyおよびZnFexOyからなる群から選択される少なくとも一つを含む材料を用いることができる。また、両端に印加された電圧で発生するジュール熱によって、その抵抗状態が変わるカルコゲナイド系のGST(GeSbxTey),NドープGST,OドープGST,GeSb,InGexTeyなどを用いることもできる。
また、MIM構造の電極材料として、上記抵抗変化材料やヒータ材料と反応して可変抵抗性を損なわない材料が用いられる。このような材料として、たとえば、チタン(Ti)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)などの金属の窒化物(ナイトライド)を用いることが可能である。
整流素子20は、図示しないp型シリコン層/i型シリコン層/n型シリコン層が積層されたpin構造を有するpinダイオードである。
また、抵抗変化素子10と整流素子20との間には、バッファ層30としてチタンシリサイド(TiSi)層が形成されている。このバッファ層30を設けることにより、下部電極13の金属窒化物と整流素子20のポリシリコンとの密着性の向上を図り、また整流素子20のポリシリコンの表面に窒化膜が形成されることにより抵抗変化素子10と整流素子20との間が高抵抗化することが防止されている。
また、バッファ層30の外周は、カーボン系膜やシリコン系膜からなる保護層31に覆われている。なお、バッファ層30は、抵抗変化素子10および整流素子20の外周よりも内側に後退した形状とされており、その後退した部分に保護層31が配置されている。
この保護層31は、製造工程中でのフッ酸を含有する薬液(例えばDHF)などを用いた洗浄工程において、バッファ層30をこれらの薬液から保護する。バッファ層30のチタンシリサイド(TiSi)層は、特にフッ酸を含有する薬液のような酸性の薬液に対して耐性が無い。このため、保護層31が外周に設けられていないと、チタンシリサイド(TiSi)層は、洗浄工程においてエッチングされて後退し、抵抗変化素子が倒壊や変形する虞があった。
また、ワード線WLと整流素子20との間には、バリアメタル32として例えば窒化チタン(TiN)層が設けられている。また、ビット線BLと抵抗変化素子10との間には、これらを接続する接続配線33が形成されている。
このように構成された第1の実施の形態にかかる不揮発性記憶装置は、抵抗変化素子10と整流素子20との間にバッファ層30としてチタンシリサイド(TiSi)層が形成されている。このバッファ層30を設けることにより、下部電極13の金属窒化物と整流素子20のポリシリコンとの密着性の向上が図られ、また、整流素子20のポリシリコンの表面に窒化膜が形成されることにより抵抗変化素子10と整流素子20との間が高抵抗化することが防止されている。したがって、この不揮発性記憶装置によれば、素子特性に優れた高品質な不揮発性記憶装置が実現されている。
つぎに、不揮発性記憶装置の製造方法について説明する。第1の実施の形態では、整流素子と抵抗変化素子とを、ビット線とワード線のエッチングとは異なる工程でエッチングして不揮発性記憶装置を製造する場合について説明する。図2−1〜図2−6は、第1の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの断面図は、図1−1(a)のA−A断面に対応する図である。また、ここでは、メモリセルMCが、窒化チタン膜/GST(Ge2Sb2Te5)膜/窒化チタン膜のMIM構造を有する抵抗変化素子と、バッファ層および保護層と、ポリシリコン層が積層されたpin構造を有するpinダイオードからなる整流素子と、を積層した構造を有する場合を例に挙げる。
まず、図2−1(a)に示されるように、図示しないシリコン基板などの半導体基板上に、層間絶縁膜101を形成し、公知のリソグラフィ技術と反応性イオンエッチング技術(以下、RIE(Reactive Ion Etching)法という)によって、ワード線の鋳型となる例えば深さ100nmのX方向に延在した複数の配線用溝を形成する。この配線用溝の底面と側面を覆うように層間絶縁膜101上に、バリアメタル膜となる例えば厚さ10nmの窒化チタン膜102をスパッタリング法によって形成する。さらに、窒化チタン膜102上に、窒化チタン膜102が形成された配線用溝内を埋め込むようにCVD(Chemical Vapor Deposition)法によってタングステン膜103を形成する。その後、CMP法によって、配線用溝間の領域で層間絶縁膜101が露出するまでタングステン膜103と窒化チタン膜102を研磨するとともに平坦化する。これによって、層間絶縁膜101内にワード線(タングステン膜103)が形成される。なお、ワード線の基となるタングステン膜103は、積層されたメモリの最下層のワード線となるタングステン膜103である必要はない。
ついで、図2−1(b)に示されるように、ワード線(タングステン膜103)を形成した層間絶縁膜101上に、整流素子およびMIM構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜104をスパッタリング法で例えば10nmの厚さで形成する。つぎに、pin構造の整流素子として機能するポリシリコン膜105をLPCVD法で例えば30nmの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド(TiSi)膜106をプラズマCVD法で例えば10nmの厚さで形成する。
つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜107、抵抗変化層となるGST膜108、抵抗変化素子の上部電極として機能する窒化チタン膜109を、それぞれスパッタリング法で例えば10nmの厚さで形成する。つぎに、窒化チタン膜109上に、ビット線と抵抗変化素子とを接続する接続配線として機能するタングステン膜110をCVD法によって例えば30nmの厚さで形成する。
さらに、タングステン膜110上に、ハードマスク膜として例えばシリコン酸化膜(SiO2)111を、CVD法を用いて例えば30nmの厚さで形成する。このシリコン酸化膜(SiO2)111は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜(SiO2)111上に、公知のリソグラフィ技術により柱形状のレジストパターン112を形成する。レジストパターン112は、Y方向においてワード線(タングステン膜103)上に位置するように、且つX方向において所定の間隔をおいて形成される。
ついで、図2−2(c)に示されるように、レジストパターン112をマスクにしてシリコン酸化膜(SiO2)111からチタンシリサイド(TiSi)膜106までRIE法によって柱状に加工して柱状構造部を形成する。各層は、その材質に適したガス条件により加工され、チタンシリサイド(TiSi)膜106の加工は、例えば塩素とアルゴンとの混合ガス(Cl2/Ar)を用いて行われる。
この際、RIEのエッチングガスとして、ハロゲン系ガスに酸素と窒素との混合ガス(O2/N2)などを添加したガスを用いることで、マスクの下方の柱状構造部の側壁に反応生成物が堆積し、柱状構造部の側壁部を順テーパー形状とすることができる。すなわち、レジストパターン112から窒化チタン膜107までの側壁部を、該レジストパターン112から窒化チタン膜107に向かって幅広となる傾斜形状とすることができる。また、RIE中にマスクをスリミングすることで、マスクの下方の柱状構造部の肩部(マスク外周部の下部)が削れて柱状構造部の側壁部を順テーパー形状とすることができる。この場合は、RIEを途中停止して、マスクをスリミングするステップを別途設けても良い。
ついで、レジストパターン112の除去後、図2−2(d)に示されるようにチタンシリサイド(TiSi)膜106の側壁部をRIEにより異方性加工して後退(スリミング)させる。チタンシリサイド(TiSi)膜106の加工は、図2−2(c)に示した柱状加工の後に、CF4,CHF3,NF3,SF6などのフッ素系ガスを用いたRIEを実施することで、チタンシリサイド(TiSi)膜106の側壁のみを加工して後退させることができる。また、図2−2(c)に示した柱状加工の際に、塩素とアルゴンとの混合ガス(Cl2/Ar)にCF4,CHF3,NF3,SF6などのフッ素系ガスを添加したガスを用いたRIEを実施することで、チタンシリサイド(TiSi)膜106の側壁のみを加工して後退させることができる。
ここで、後退させた後のチタンシリサイド(TiSi)膜106の幅は、少なくとも上部の窒化チタン膜107の幅の60%程度の幅とする。これにより、チタンシリサイド(TiSi)膜106の後退中または後退後において、チタンシリサイド(TiSi)膜106の上部の柱状構造部の倒壊を防止することができる。
ついで、図2−3(e)に示されるように、後述する洗浄工程においてチタンシリサイド(TiSi)膜106を保護する保護膜を半導体基板上に形成する。すなわち、後述する洗浄工程における洗浄液に対して耐性を有する膜を半導体基板上に形成する。
この保護膜の形成方法としては、例えば次のような2種類の方法がある。1つ目の方法は、チタンシリサイド(TiSi)膜106の後退加工の後にRIE装置のチャンバーから半導体基板を取り出して保護膜を形成する方法である。2つ目の方法は、チタンシリサイド(TiSi)膜106の後退加工の後にRIE装置のチャンバーから半導体基板を取り出さずに、そのチャンバー内において保護膜を形成する方法である。
1つ目の方法の場合は、例えば保護膜としてシリコン酸化膜(SiO2)やシリコン窒化膜(SiN)を、CVD法やALD(Atomic Layer Deposition)法などにより半導体基板上に成膜する。また、2つ目の方法の場合は、RIE装置のチャンバー内で、CH4,CO,CH3Fなどのガスを用いてカーボン系膜を、またSiCl4,SiH4などのガスを用いてシリコン系膜を堆積させて形成する。
本実施の形態では、保護膜としてシリコン窒化膜(SiN)113を、CVD法やALD法などにより半導体基板上に成膜する。シリコン窒化膜(SiN)113は、後退したチタンシリサイド(TiSi)膜106の側壁を被覆する条件で行われる。また、シリコン窒化膜(SiN)113は、コンフォーマルな膜となることが好ましく、CVD法やALD法などの方法が好適である。
ついで、図2−3(f)に示されるように、窒化チタン膜107が庇状となっている部分、すなわち窒化チタン膜107がチタンシリサイド(TiSi)膜106から突出している部分の下部にシリコン窒化膜(SiN)113を残して、余分なシリコン窒化膜(SiN)113をRIEによりエッチングバックして除去する。ここで、シリコン酸化膜(SiO2)111からチタンシリサイド(TiSi)膜106までの柱状構造部は、側壁に順テーパーを有する形状となっているため、余分なシリコン窒化膜(SiN)113をRIEにより確実に除去することができ、短時間で寸法精度に優れた加工を行うことが可能である。不要な保護膜が残存すると、目標とする寸法との寸法差が生じ、仕上がり寸法が太くなる。しかし、柱状構造部の側壁に順テーパーを有することにより、柱状構造部の側壁上の余分なシリコン窒化膜(SiN)113を削り易くして加工精度を向上させることができ、余分なシリコン窒化膜(SiN)113を確実に除去することができる。
なお、柱状構造部が側壁に順テーパーを有していない場合でも加工条件および加工時間を綿密に制御すれば余分なシリコン窒化膜(SiN)113を除去することは可能である。しかし、この場合は作業の負荷が多くなるため、柱状構造部の側壁に順テーパーを形成しておくことが好ましい。
ついで、図2−4(g)に示されるように、シリコン酸化膜(SiO2)111をマスクにしてポリシリコン膜105および窒化チタン膜104をRIE法によって柱状に加工して柱状構造部を形成する。各層は、その材質に適したガス条件により加工される。これによって、ワード線(タングステン膜103)上に所定の間隔をおいて、窒化チタン膜107、GST膜108、窒化チタン膜109からなる抵抗変化素子と、ポリシリコン膜105からなる整流素子と、がチタンシリサイド(TiSi)膜106およびシリコン窒化膜(SiN)113を介して積層された1層目のメモリセルが形成される。
その後、洗浄用の薬液としてフッ酸を含有する薬液(例えばDHF)などを用いて洗浄を行い、柱状構造部のタングステン膜110から窒化チタン膜104の側壁に付着している反応生成物を除去する。ここで、チタンシリサイド(TiSi)膜106は、フッ酸を含有する薬液に対して耐性が無い。しかし、該チタンシリサイド(TiSi)膜106の側壁には保護膜としてシリコン窒化膜(SiN)113が設けられているため、この洗浄工程においてフッ酸を含有する薬液によりチタンシリサイド(TiSi)膜106がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。
ついで、図2−4(h)に示されるように、プラズマCVD法、LPCVD法または塗布法などの成膜法によって、柱状に加工したメモリセル間を埋め込むとともに、タングステン膜110の上面よりも厚く形成されるように、層間絶縁膜114を形成する。その後、CMP法によって、タングステン膜110をストッパとして、シリコン酸化膜(SiO2)111を除去するとともに層間絶縁膜114の上面を平坦化する。
ついで、図2−5(i)に示されるように、平坦化した層間絶縁膜114とタングステン膜110上に、プラズマCVD法、LPCVD法または塗布法などの成膜法によって、層間絶縁膜115を形成する。その後、公知のリソグラフィ技術とRIE法によって、ビット線の鋳型となる例えば深さ100nmの、Y方向に延在した複数の配線用溝を層間絶縁膜115に形成する。この配線用溝は、Y方向に隣接するメモリセル間を結ぶように、また層間絶縁膜115を貫通するように、層間絶縁膜115に形成される。
ついで、配線用溝の底面と側面を覆うように層間絶縁膜115上に、バリアメタル膜となる例えば厚さ10nmの窒化チタン膜116をスパッタリング法によって形成する。さらに、窒化チタン膜116上に、窒化チタン膜116が形成された配線用溝内を埋め込むようにCVD法によってタングステン膜117を形成する。その後、CMP法によって、配線用溝間の領域で層間絶縁膜115が露出するまでタングステン膜117と窒化チタン膜116を研磨するとともに平坦化する。これによって、層間絶縁膜115内にY方向に延在するビット線(タングステン膜117)が形成される。
ついで、図2−1(b)に示した工程と同様にして、ビット線(タングステン膜117)を形成した層間絶縁膜115上に、整流素子およびMIM構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜124をスパッタリング法で例えば10nmの厚さで形成する。つぎに、pin構造の整流素子として機能するポリシリコン膜125をLPCVD法で例えば30nmの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド(TiSi)膜126をプラズマCVD法で例えば10nmの厚さで形成する。つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜127、抵抗変化層となるGST膜128、抵抗変化素子の上部電極として機能する窒化チタン膜129を、それぞれスパッタリング法で例えば10nmの厚さで形成する。つぎに、窒化チタン膜129上に、ワード線と抵抗変化素子とを接続する接続配線として機能するタングステン膜130をCVD法によって例えば30nmの厚さで形成する。
また、図2−1(b)に示した工程と同様にして、タングステン膜130上に、ハードマスク膜として例えばシリコン酸化膜(SiO2)を、CVD法を用いて例えば30nmの厚さで形成する。このシリコン酸化膜(SiO2)は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜(SiO2)上に、公知のリソグラフィ技術により柱形状のレジストパターンを形成する。レジストパターンは、X方向においてビット線(タングステン膜117)上に位置するように、且つY方向において所定の間隔をおいて形成される。
その後、図2−2(c)〜図2−4(g)に示した工程と同様にして、層間絶縁膜115上の積層膜の加工を行う。これによって、層間絶縁膜115内のビット線(タングステン膜117)上に所定の間隔をおいて、窒化チタン膜127、GST膜128、窒化チタン膜129からなる抵抗変化素子と、ポリシリコン膜125からなる整流素子と、がチタンシリサイド(TiSi)膜126およびシリコン窒化膜(SiN)133を介して積層された2層目のメモリセルが形成される。
ついで、プラズマCVD法、LPCVD法または塗布法などの成膜法によって、積層膜が形成された半導体基板上の全面に層間絶縁膜134を形成する。具体的には、柱状に加工した2層目のメモリセル間を埋め込むとともに、タングステン膜130の上面よりも厚く形成されるように、層間絶縁膜134を形成する。その後、図2−5(j)に示されるように、CMP法によって、タングステン膜130をストッパとして、ハードマスク膜としてのシリコン酸化膜(SiO2)を除去するとともに層間絶縁膜134の上面を平坦化する。
ついで、平坦化した層間絶縁膜134とタングステン膜130上に、プラズマCVD法、LPCVD法または塗布法などの成膜法によって、層間絶縁膜141を形成する。その後、公知のリソグラフィ技術とRIE法によって、ワード線の鋳型となる例えば深さ100nmの、X方向に延在した複数の配線用溝を層間絶縁膜141に形成する。この配線用溝は、X方向に隣接するメモリセル間を結ぶように、また層間絶縁膜141を貫通するように、層間絶縁膜141に形成される。
ついで、配線用溝の底面と側面を覆うように層間絶縁膜141上に、バリアメタル膜となる例えば厚さ10nmの窒化チタン膜142をスパッタリング法によって形成する。さらに、窒化チタン膜142上に、配線用溝内を埋め込むようにCVD法によってタングステン膜143を形成する。その後、CMP法によって、配線用溝間の領域で層間絶縁膜141が露出するまでタングステン膜143と窒化チタン膜142を研磨するとともに平坦化する。これによって、図2−6(k)に示されるように、層間絶縁膜141内にワード線(タングステン膜143)が形成される。
以上の処理工程によって、高さ方向にメモリセルが2層積層された構造の不揮発性記憶装置が形成される。なお、さらに多層のメモリセルが積層された構造の不揮発性記憶装置を形成する場合には、上記した手順を繰り返し実行すればよい。
この第1の実施の形態によれば、抵抗変化素子10と整流素子20との間にバッファ層30としてチタンシリサイド(TiSi)層を形成する。このバッファ層30を設けることにより、下部電極13の金属窒化物と整流素子20のポリシリコンとの密着性の向上が図られ、また、整流素子20のポリシリコンの表面に窒化膜が形成されることにより抵抗変化素子10と整流素子20との間が高抵抗化することが防止される。したがって、この第1の実施の形態によれば、素子特性に優れた高品質な不揮発性記憶装置が得られる。
さらに、この第1の実施の形態によれば、チタンシリサイド(TiSi)膜106、126の側壁には保護膜としてシリコン窒化膜(SiN)113、133が設けられる。これにより、抵抗変化素子と整流素子とがバッファ層であるチタンシリサイド(TiSi)膜106、126を介して積層された柱状構造部を有するメモリセルの形成後におけるフッ酸を含有する薬液(例えばDHF)を用いた洗浄において、チタンシリサイド(TiSi)膜106、126がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。また、メモリセルの形成後にアンモニアと過酸化水素を含有する薬液や、コリンと過酸化水素を含有する薬液といったアルカリ性の薬液を用いた洗浄を行う場合であっても、同様にチタンシリサイド(TiSi)膜106、126を保護することができる。
したがって、この第1の実施の形態によれば、バッファ層を設けることで、ポリシリコンからなる整流素子と、抵抗変化素子の金属窒化物からなる整流素子側の電極と、の間におけるポリシリコンと金属窒化物との密着性の問題や、整流素子の高抵抗化の問題の発生が防止された素子特性に優れた高品質な不揮発性記憶装置が得られる。
(第2の実施の形態)
第1の実施の形態では、整流素子と抵抗変化素子とを、ビット線とワード線のエッチングとは異なる工程でエッチングして不揮発性記憶装置を製造する場合について説明したが、第2の実施の形態では、ビット線とワード線のエッチング時に、整流素子と抵抗変化素子も同時にエッチングする場合について説明する。図3−1〜図3−9は、第2の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、(a)は、図1−1(a)のA−A断面に対応する図であり、(b)は、図1−1(a)のB−B断面に対応する図である。また、ここでは、メモリセルMCが、窒化チタン膜/GST(Ge2Sb2Te5)膜/窒化チタン膜のMIM構造を有する抵抗変化素子と、バッファ層および保護層と、ポリシリコン層が積層されたpin構造を有するpinダイオードからなる整流素子と、を積層した構造を有する場合を例に挙げる。
第1の実施の形態では、整流素子と抵抗変化素子とを、ビット線とワード線のエッチングとは異なる工程でエッチングして不揮発性記憶装置を製造する場合について説明したが、第2の実施の形態では、ビット線とワード線のエッチング時に、整流素子と抵抗変化素子も同時にエッチングする場合について説明する。図3−1〜図3−9は、第2の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、(a)は、図1−1(a)のA−A断面に対応する図であり、(b)は、図1−1(a)のB−B断面に対応する図である。また、ここでは、メモリセルMCが、窒化チタン膜/GST(Ge2Sb2Te5)膜/窒化チタン膜のMIM構造を有する抵抗変化素子と、バッファ層および保護層と、ポリシリコン層が積層されたpin構造を有するpinダイオードからなる整流素子と、を積層した構造を有する場合を例に挙げる。
まず、図3−1に示されるように、図示しないシリコン基板などの半導体基板上に、抵抗変化型メモリのワード線となるタングステン膜201を、例えば70nmの厚さでスパッタリング法やCVD法などの成膜法によって形成する。なお、ここで、ワード線の基となるタングステン膜201は、積層されたメモリの最下層のワード線となるタングステン膜201である必要はない。
ついで、タングステン膜201上に、整流素子およびMIM構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜202をスパッタリング法で例えば10nmの厚さで形成する。つぎに、pin構造の整流素子として機能するポリシリコン膜203をLPCVD法で例えば30nmの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド(TiSi)膜204をプラズマCVD法で例えば10nmの厚さで形成する。
つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜205、抵抗変化層となるGST膜206、抵抗変化素子の上部電極として機能する窒化チタン膜207を、それぞれスパッタリング法で例えば10nmの厚さで形成する。つぎに、窒化チタン膜207上に、ビット線と抵抗変化素子とを接続する接続配線として機能するタングステン膜208をCVD法によって例えば30nmの厚さで形成する。
さらに、タングステン膜208上に、ハードマスク膜として例えばシリコン酸化膜(SiO2)251を、CVD法を用いて例えば30nmの厚さで形成する。このシリコン酸化膜(SiO2)251は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜(SiO2)251上に、公知のリソグラフィ技術によりX方向に延在するライン状のレジストパターン252を形成する。レジストパターン252は、Y方向において所定の間隔をおいて形成される。
その後、RIE法によって、シリコン酸化膜(SiO2)251からタングステン膜201までの積層膜をX方向に延在するライン状に加工する。ここでは、第1の実施の形態における図2−2(c)〜図2−4(g)を用いて説明した工程と同様の工程により加工を行う。すなわち、タングステン膜208からチタンシリサイド(TiSi)膜204までを一括加工し、さらにチタンシリサイド(TiSi)膜204の側壁を後退させる。そして、保護膜としてシリコン窒化膜(SiN)209を形成した後、ポリシリコン膜203からタングステン膜201を一括加工する。各層は、その材質に適したガス条件により加工される。
ここでは、レジストパターン252としてX方向に延在するライン状のパターンを形成しているため、各層は図3−2に示されるようにY方向においてワード線の形成位置上に位置するように、所定の間隔をおいて加工される。そして、タングステン膜201は、X方向に延在するワード線となる。
その後、洗浄用の薬液としてフッ酸を含有する薬液(DHF)を用いて洗浄を行い、ライン状のタングステン膜208からタングステン膜201の側壁に付着している反応生成物を除去し、またシリコン酸化膜(SiO2)251を除去する。ここで、チタンシリサイド(TiSi)膜204は、フッ酸を含有する薬液に対して耐性が無い。しかし、該チタンシリサイド(TiSi)膜204の側壁には保護膜としてシリコン窒化膜(SiN)209が設けられているため、この洗浄工程においてフッ酸を含有する薬液によりチタンシリサイド(TiSi)膜204がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。
ついで、図3−3に示されるように、プラズマCVD法、LPCVD法または塗布法などの成膜法によって、半導体基板上の全面に層間絶縁膜210を形成する。具体的には、ライン状に加工した積層膜間を埋め込むとともに、タングステン膜208の上面よりも厚く形成されるように、層間絶縁膜210を形成する。その後、CMP法によって、タングステン膜208をストッパとして、層間絶縁膜210の上面を平坦化する。
その後、図3−4に示されるように、タングステン膜208と層間絶縁膜210上に、スパッタリング法やCVD法によって、ビット線となるタングステン膜211を、70nmの厚さで形成する。
さらに、このタングステン膜211上に、整流素子およびMIM構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜212をスパッタリング法で例えば10nmの厚さで形成する。つぎに、pin構造の整流素子として機能するポリシリコン膜213をLPCVD法で例えば30nmの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド(TiSi)膜214をプラズマCVD法で例えば10nmの厚さで形成する。
つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜215、抵抗変化層となるGST膜216、抵抗変化素子の上部電極として機能する窒化チタン膜217を、それぞれスパッタリング法で例えば10nmの厚さで形成する。つぎに、窒化チタン膜217上に、ワード線と抵抗変化素子とを接続する接続配線として機能するタングステン膜218をCVD法によって例えば30nmの厚さで形成する。
さらに、タングステン膜218上に、ハードマスク膜として例えばシリコン酸化膜(SiO2)253を、CVD法を用いて例えば30nmの厚さで形成する。このシリコン酸化膜(SiO2)253は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜(SiO2)253上に、公知のリソグラフィ技術によりY方向に延在するライン状のレジストパターン254を形成する。レジストパターン254は、X方向において所定の間隔をおいて形成される。
その後、RIE法によって、シリコン酸化膜(SiO2)253から窒化チタン膜202までの積層膜をワード線であるタングステン膜201の延在方向(X方向)と交差するY方向にライン状に加工する。ここでは、第1の実施の形態における図2−2(c)〜図2−4(g)を用いて説明した工程と同様の工程により加工を行う。例えば、シリコン酸化膜(SiO2)253からチタンシリサイド(TiSi)膜204までを一括加工し、さらにチタンシリサイド(TiSi)膜214およびチタンシリサイド(TiSi)膜204の側壁を後退させる。そして、後退させたチタンシリサイド(TiSi)膜214およびチタンシリサイド(TiSi)膜204の側壁に保護膜としてシリコン窒化膜(SiN)219を形成した後、ポリシリコン膜203および窒化チタン膜202を一括加工する。各層は、その材質に適したガス条件により加工される。
上記においては、シリコン窒化膜(SiN)219をチタンシリサイド(TiSi)膜214およびチタンシリサイド(TiSi)膜204の側壁に同時に形成したが、シリコン窒化膜(SiN)219はチタンシリサイド(TiSi)膜214とチタンシリサイド(TiSi)膜204との側壁に別々の工程で形成することも可能である。この場合は、例えばシリコン酸化膜(SiO2)253からチタンシリサイド(TiSi)膜214までを一括加工し、チタンシリサイド(TiSi)膜214の側壁を後退させる。そして、後退させたチタンシリサイド(TiSi)膜214の側壁に保護膜としてシリコン窒化膜(SiN)219を形成する。つぎに、ポリシリコン膜213からチタンシリサイド(TiSi)膜204までを一括加工し、チタンシリサイド(TiSi)膜204の側壁を後退させる。そして、後退させたチタンシリサイド(TiSi)膜204の側壁に保護膜としてシリコン窒化膜(SiN)219を形成する。その後、ポリシリコン膜203および窒化チタン膜202を一括加工する。また、上記においては、シリコン窒化膜(SiN)219をチタンシリサイド(TiSi)膜214およびチタンシリサイド(TiSi)膜204の側壁に形成したが、チタンシリサイド(TiSi)膜214の側壁のみにシリコン窒化膜(SiN)219を形成する形態とすることも可能である。
これによって、図3−5に示されるようにタングステン膜211はY方向に延在するビット線となる。また、ワード線となるタングステン膜201とビット線となるタングステン膜211との間の積層膜は、ワード線(タングステン膜201)のY方向の幅と、ビット線(タングステン膜211)のX方向の幅で規定される柱状構造に加工される。その結果、ワード線(タングステン膜201)とビット線(タングステン膜211)との交差位置に、pinダイオードからなる整流素子と、MIM構造の抵抗変化素子とが積層された1層目のメモリセルが形成される。
その後、洗浄用の薬液としてフッ酸を含有する薬液(DHF)を用いて洗浄を行い、タングステン膜218から窒化チタン膜202の側壁に付着している反応生成物を除去し、またシリコン酸化膜(SiO2)253を除去する。ここで、チタンシリサイド(TiSi)膜214およびチタンシリサイド(TiSi)膜204は、フッ酸を含有する薬液に対して耐性が無い。しかし、該チタンシリサイド(TiSi)膜214およびチタンシリサイド(TiSi)膜204の側壁には保護膜としてシリコン窒化膜(SiN)219が設けられているため、この洗浄工程においてフッ酸を含有する薬液によりチタンシリサイド(TiSi)膜214およびチタンシリサイド(TiSi)膜204がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。
ついで、図3−6に示されるように、プラズマCVD法、LPCVD法または塗布法などの成膜法によって、ライン状に加工した積層膜間を埋め込むとともに、タングステン膜218の上面よりも厚く形成されるように、層間絶縁膜220を形成する。その後、CMP法によって、タングステン膜218をストッパとして、層間絶縁膜220の上面を平坦化する。
ついで、図3−7に示されるように、タングステン膜218と層間絶縁膜220上に、抵抗変化型メモリの2層目のワード線となるタングステン膜221を、スパッタリング法などの方法によって70nmの厚さで形成する。
ついで、タングステン膜221上に、整流素子およびMIM構造の抵抗変化素子となる積層膜を形成する。すなわち、バリアメタルとして機能する窒化チタン膜222をスパッタリング法で例えば10nmの厚さで形成する。つぎに、pin構造の整流素子として機能するポリシリコン膜223をLPCVD法で例えば30nmの厚さで積層形成する。つぎに、バッファ層として機能するチタンシリサイド(TiSi)膜224をプラズマCVD法で例えば10nmの厚さで形成する。
つぎに、抵抗変化素子の下部電極として機能する窒化チタン膜225、抵抗変化層となるGST膜226、抵抗変化素子の上部電極として機能する窒化チタン膜227を、それぞれスパッタリング法で例えば10nmの厚さで形成する。つぎに、窒化チタン膜227上に、ビット線と抵抗変化素子とを接続する接続配線として機能するタングステン膜228をCVD法によって例えば30nmの厚さで形成する。
さらに、タングステン膜228上に、ハードマスク膜として例えばシリコン酸化膜(SiO2)255を、CVD法を用いて例えば30nmの厚さで形成する。このシリコン酸化膜(SiO2)255は、後の整流素子形成のエッチング処理時のマスクとして機能する。さらに、シリコン酸化膜(SiO2)255上に、公知のリソグラフィ技術によりX方向に延在するライン状のレジストパターン256を形成する。レジストパターン256は、Y方向において所定の間隔をおいて形成される。
その後、RIE法によって、シリコン酸化膜(SiO2)255から窒化チタン膜212までの積層膜をX方向に延在するライン状に加工する。ここでは、第1の実施の形態における図2−2(c)〜図2−4(g)を用いて説明した工程と同様の工程により加工を行う。例えば、シリコン酸化膜(SiO2)255からチタンシリサイド(TiSi)膜214までを一括加工し、さらにチタンシリサイド(TiSi)膜224およびチタンシリサイド(TiSi)膜214の側壁を後退させる。そして、後退させたチタンシリサイド(TiSi)膜224およびチタンシリサイド(TiSi)膜214の側壁に保護膜としてシリコン窒化膜(SiN)229を形成した後、ポリシリコン膜213およびタングステン膜212を一括加工する。各層は、その材質に適したガス条件により加工される。
上記においては、シリコン窒化膜(SiN)229をチタンシリサイド(TiSi)膜224およびチタンシリサイド(TiSi)膜214の側壁に同時に形成したが、シリコン窒化膜(SiN)229はチタンシリサイド(TiSi)膜224とチタンシリサイド(TiSi)膜214との側壁に別々の工程で形成することも可能である。また、上記においては、シリコン窒化膜(SiN)229をチタンシリサイド(TiSi)膜224およびチタンシリサイド(TiSi)膜214の側壁に形成したが、チタンシリサイド(TiSi)膜224の側壁のみにシリコン窒化膜(SiN)229を形成する形態とすることも可能である。
これによって、図3−8に示されるように、タングステン膜221は、X方向に延在するワード線となる。また、ビット線となるタングステン膜211とワード線となるタングステン膜221との間の積層膜は、ビット線(タングステン膜211)のX方向の幅と、ワード線(タングステン膜221)のY方向の幅で規定される柱状構造に加工される。その結果、ビット線(タングステン膜211)とワード線(タングステン膜221)との交差位置に、整流素子と、MIM構造の抵抗変化素子とが積層された2層目のメモリセルが形成される。
その後、洗浄用の薬液としてフッ酸を含有する薬液(DHF)を用いて洗浄を行い、ライン状のタングステン膜228から窒化チタン膜212の側壁に付着している反応生成物を除去し、またシリコン酸化膜(SiO2)255を除去する。ここで、チタンシリサイド(TiSi)膜224およびチタンシリサイド(TiSi)膜214は、フッ酸を含有する薬液に対して耐性が無い。しかし、該チタンシリサイド(TiSi)膜224およびチタンシリサイド(TiSi)膜214の側壁には保護膜としてシリコン窒化膜(SiN)229が設けられているため、この洗浄工程においてフッ酸を含有する薬液によりチタンシリサイド(TiSi)膜224およびチタンシリサイド(TiSi)膜214がエッチングされて後退し、抵抗変化素子が倒壊や変形することが防止されている。
ついで、図3−9に示されるように、PECVD法、LPCVD法または塗布法などの成膜法によって、ライン状に加工した積層膜間を埋め込むとともに、タングステン膜228の上面よりも厚く形成されるように、層間絶縁膜230を形成する。その後、CMP法によって、タングステン膜228をストッパとして、層間絶縁膜230の上面を平坦化する。
その後、図3−4〜図3−9に示した処理と同様の処理を繰り返すことによって、3次元的にメモリセルが積層された構造の不揮発性記憶装置を得ることができる。なお、最上層のメモリ層を形成する場合には、たとえば図3−7において、ワード線となるタングステン膜221を形成した後に、リソグラフィ技術とRIE法によって、タングステン膜221から窒化チタン膜212までの積層膜を、X方向のライン状に一括加工する。そして、加工を行った積層体間に層間絶縁膜230を埋め込み、タングステン膜221をストッパ膜としてCMP処理することによって、最上層のワード線が形成される。以上によって、ワード線とビット線との間に柱状構造のメモリ層が挟持された不揮発性記憶装置が得られる。
この第2の実施の形態によっても、第1の実施の形態と同様の効果を得ることができる。すなわち、第2の実施の形態によれば、バッファ層を設けることで、ポリシリコンからなる整流素子と、抵抗変化素子の金属窒化物からなる整流素子側の電極と、の間におけるポリシリコンと金属窒化物との密着性の問題や、整流素子の高抵抗化の問題の発生が防止された素子特性に優れた高品質な不揮発性記憶装置が得られる。
10 抵抗変化素子、11 上部電極、12 抵抗変化層、13 下部電極、20 整流素子、30 バッファ層、31 保護層、32 バリアメタル、33 接続配線、101,141 層間絶縁膜、102,116,142 窒化チタン膜、103,117,143 タングステン膜、104,124 窒化チタン膜、105,125 ポリシリコン膜、106,126 チタンシリサイド(TiSi)膜、107,127 窒化チタン膜、108,128 GST膜、109,129 窒化チタン膜、110,130 タングステン膜、112 レジストパターン、113、133 シリコン窒化膜、114,134 層間絶縁膜、115 層間絶縁膜、201,211,221 タングステン膜、202,212,222 窒化チタン膜、203,213,223 ポリシリコン膜、204,214,224 チタンシリサイド(TiSi)膜、205,215,225 窒化チタン膜、206,216,226 GST膜、207,217,227 窒化チタン膜、208,218,228 タングステン膜、209,219,229 シリコン窒化膜、210,220,230 層間絶縁膜、251,253,255 シリコン酸化膜、252,254,256 レジストパターン。
Claims (5)
- 基材上に設けられた金属層上に、ポリシリコンからなる整流素子層、シリサイド層、ナイトライド層からなる第1の電極層、抵抗変化層、第2の電極層をこの順で含む積層膜を形成する工程と、
前記第2の電極層から前記整流素子層までを異方性エッチングして所定の形状の積層膜パターンを形成する工程と、
前記積層膜パターンの側壁部を洗浄液を用いて洗浄する工程とを備えた不揮発性記憶装置の製造方法であって、
前記洗浄を行う前に、異方性エッチングされた前記シリサイド層の側壁を後退させ、前記積層膜上に洗浄液に対して耐性を有する保護膜を、後退させた前記シリサイド層の側壁部を被覆する条件で形成し、前記シリサイド層の側壁部に前記保護膜を残して前記保護膜を除去すること、
を特徴とする不揮発性記憶装置の製造方法。 - 前記積層膜における前記第2の電極層から前記シリサイド層までを異方性エッチングした後、前記シリサイド層の側壁を後退させ、前記保護膜を後退させた前記シリサイド層の側壁部を被覆する条件で形成し、前記シリサイド層の側壁部に前記保護膜を残して前記保護膜を除去し、次いで、前記積層膜における前記整流素子層を異方性エッチングすること、
を特徴とする請求項1に記載の不揮発性記憶装置の製造方法。 - 前記第2の電極層から前記シリサイド層までを異方性エッチングする際、前記第2の電極層から前記ナイトライド層までの側壁部を、前記第2の電極層から前記ナイトライド層に向かって幅広となる傾斜形状とすること、
を特徴とする請求項2に記載の不揮発性記憶装置の製造方法。 - 前記洗浄液として、フッ酸を含有する薬液を用いること、
を特徴とする請求項1に記載の不揮発性記憶装置の製造方法。 - 第1の方向に延在する第1の配線と、
前記第1の配線とは異なる高さに形成され、第2の方向に延在する第2の配線と、
前記第1の配線と第2の配線とが交差する位置に前記第1の配線と前記第2の配線との間に狭持される、抵抗変化層の上下を電極で挟んだ不揮発性記憶素子とポリシリコンからなる整流素子とを含む柱状形状の不揮発性メモリセルと、
を備え、
前記不揮発性記憶素子は、前記整流素子側の前記電極がナイトライド層からなり、
前記整流素子は、ポリシリコンからなり、
前記整流素子側の前記電極と前記整流素子との間に、側壁部がフッ酸を含有する薬液に対して耐性を有する保護膜で被覆されたシリサイド層を有すること、
を特徴とする不揮発性記憶装置。
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JP2009220900A JP2011071302A (ja) | 2009-09-25 | 2009-09-25 | 不揮発性記憶装置の製造方法および不揮発性記憶装置 |
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2009
- 2009-09-25 JP JP2009220900A patent/JP2011071302A/ja active Pending
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