JP2010225872A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】可変抵抗素子をエッチングすることなく、残渣を除去できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】ワード線WL上に、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、金属酸化物からなる可変抵抗膜24、上部電極膜25を堆積させる。次に、上部電極膜25、可変抵抗膜24、下部電極膜23をドライエッチングして選択的に除去する。このとき、金属系の残渣が発生する。次に、APMを用いて金属系の残渣を除去する。次に、下部電極膜23、可変抵抗膜24及び上部電極膜25の端面を覆う保護膜26を形成する。次に、ポリシリコン膜22及びバリアメタル膜21をドライエッチングして選択的に除去する。このとき、シリコン系の残渣が発生する。次に、DHFを用いてシリコン系の残渣を除去する。このとき、保護膜26が可変抵抗膜24をDHFから保護する。
【選択図】図2
【解決手段】ワード線WL上に、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、金属酸化物からなる可変抵抗膜24、上部電極膜25を堆積させる。次に、上部電極膜25、可変抵抗膜24、下部電極膜23をドライエッチングして選択的に除去する。このとき、金属系の残渣が発生する。次に、APMを用いて金属系の残渣を除去する。次に、下部電極膜23、可変抵抗膜24及び上部電極膜25の端面を覆う保護膜26を形成する。次に、ポリシリコン膜22及びバリアメタル膜21をドライエッチングして選択的に除去する。このとき、シリコン系の残渣が発生する。次に、DHFを用いてシリコン系の残渣を除去する。このとき、保護膜26が可変抵抗膜24をDHFから保護する。
【選択図】図2
Description
本発明は、半導体装置及びその製造方法に関し、特に、金属含有膜及びシリコン含有膜をエッチングして製造する半導体装置及びその製造方法に関する。
近年、印加される電圧等により抵抗率が大きく変化する金属酸化物系材料が発見され、これを用いた新しい不揮発性メモリ(ReRAM(Resistance Random Access Memory:抵抗変化型メモリ))のアイデアが提案されている。ReRAMを実際に製品化する際のデバイス構造としては、メモリセルの集積度を向上させるために、メモリセルを動作させる周辺回路の上に、複数本のワード線が相互に平行に設けられた配線層と、複数本のビット線が相互に平行に設けられた配線層とを交互に積層し、各ワード線と各ビット線との間にメモリセルを接続した3次元型クロスポイント構造が提案されている(例えば、特許文献1参照。)。
3次元型クロスポイント構造のReRAMにおいては、1本のワード線と1本のビット線を選択することによって、これらの間に接続された1つのメモリセルに選択的に電圧を印加し、そのメモリセルに設けられた可変抵抗素子の抵抗状態を制御して、データを書き込むことができる。そして、各メモリセルに一定の電圧を印加し、流れる電流量を測定することにより、可変抵抗素子の抵抗状態を検出し、書き込まれたデータを読み出すことができる。
この場合、書込動作においては、例えば、選択した1本のワード線に+5Vの電位を印加し、選択した1本のビット線に0Vの電位を印加することにより、これらの間に接続されたメモリセルに+5Vの電圧を印加する。このとき、選択したワード線と非選択のビット線との間のメモリセル、及び選択したビット線と非選択のワード線との間のメモリセルには電圧が印加されないように、非選択のワード線には選択ビット線と同じ0Vの電位を印加し、非選択のビット線には選択ワード線と同じ+5Vの電位を印加する。しかしながら、そうすると、非選択のワード線と非選択のビット線との間に接続されたメモリセルには、−5Vの電圧が印加されてしまう。
そこで、各メモリセルに、ワード線からビット線に向かう方向を順方向とするダイオード等の非オーミック素子を設ける。これにより、選択したメモリセルにおいては、ダイオードに順方向の電圧がかかり、可変抵抗素子に電圧が印加されるが、非選択のワード線と非選択のビット線との間に接続された非選択のメモリセルにおいては、ダイオードに逆方向の電圧が印加されるため、可変抵抗素子には電圧が印加されない。
しかしながら、このようなReRAMを実際に製造しようとすると、以下のような問題がある。上述の非オーミック素子は、例えばシリコンダイオードであり、例えば、pnダイオードである。一方、上述の可変抵抗素子は、特定の組成の金属酸化膜によって構成することができる。そして、これらのシリコンダイオード及び金属酸化膜は所定のパターンに加工される必要があり、この加工は通常、ドライエッチングによって行われる(例えば、特許文献2参照。)。
一般に、ある部材に対してドライエッチングを行うと残渣が発生するが、残渣をそのままにしておくと、その後のプロセスに支障をきたしたり、完成後のデバイス中に残渣が残留してデバイスの特性が劣化したりする可能性がある。このため、残渣はその都度除去しておくことが好ましい。しかしながら、ReRAMの製造プロセスにおいては、金属酸化膜のエッチングにより発生した残渣と、シリコンダイオードのエッチングにより発生した残渣とでは、その組成が異なり、除去するための最適な薬液が異なる。このため、シリコンダイオードのエッチングにより発生した残渣を除去するための薬液処理により、金属酸化膜がサイドエッチングされてしまうという問題が発生する。
金属酸化膜がサイドエッチングされると、ReRAMの特性が劣化し、著しい場合には金属酸化膜よりも上方の部分が脱落してしまい、ReRAMの製造自体が不可能となる。また、サイドエッチングを防止するために、残渣を除去せずに次工程に進むと、上述の如くReRAMの特性が劣化する。更に、特許文献2において提案されているように、エッチングを抑えるような薬液と金属酸化膜との組み合わせを選択することも考えられるが、そうすると、ReRAMの構成及び製造プロセスが大幅に制約されてしまう。
本発明の目的は、可変抵抗素子をエッチングすることなく、残渣を除去できる半導体装置の製造方法及び半導体装置を提供することである。
本発明の一態様によれば、電極上にシリコンを含有するシリコン含有膜を堆積させる工程と、前記シリコン含有膜上に金属を含有する金属含有膜を堆積させる工程と、前記金属含有膜をエッチングして選択的に除去する工程と、前記金属含有膜のエッチングにより発生した残渣を除去する工程と、前記金属含有膜の端面を覆う保護膜を形成する工程と、前記シリコン含有膜をエッチングして選択的に除去する工程と、前記シリコン含有膜のエッチングにより発生した残渣を除去する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
本発明の他の一態様によれば、電極と、前記電極上に設けられ、シリコンを含有するシリコン含有膜と、前記シリコン含有膜上に設けられ、金属を含有する金属含有膜と、前記金属含有膜の端面を覆う保護膜と、前記シリコン含有膜、前記金属含有膜及び前記保護膜を埋め込む絶縁材料と、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、可変抵抗素子をエッチングすることなく、残渣を除去できる半導体装置の製造方法及び半導体装置を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を例示する斜視図であり、
図2は、本実施形態に係る半導体装置における1つのメモリセルを例示する断面図である。
本実施形態に係る半導体装置は、ReRAM(抵抗変化型メモリ)である。
先ず、本発明の第1の実施形態について説明する。
図1は、本実施形態に係る半導体装置を例示する斜視図であり、
図2は、本実施形態に係る半導体装置における1つのメモリセルを例示する断面図である。
本実施形態に係る半導体装置は、ReRAM(抵抗変化型メモリ)である。
図1に示すように、本実施形態に係る半導体装置1においては、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、半導体装置1の駆動回路(図示せず)が形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部13が設けられている。
メモリセル部13においては、シリコン基板11の上面に平行な方向(以下、「ワード線方向」という)に延びる複数本のワード線WLからなるワード線配線層14と、シリコン基板11の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向(以下、「ビット線方向」という)に延びる複数本のビット線BLからなるビット線配線層15とが、絶縁層を介して交互に積層されている。ワード線WL及びビット線BLは電極として機能し、導電体、例えば金属、例えばタングステン(W)により形成されている。また、ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。
そして、各ワード線WLと各ビット線BLとの最近接部分には、シリコン基板11の上面に対して垂直な方向(以下、「上下方向」という)に延びるピラー16が設けられている。ワード線WL、ビット線BL及びピラー16は、絶縁材料17(図2参照)によって埋め込まれている。絶縁材料17は、例えば、シリコン酸化物(SiO2)により形成されている。
図2に示すように、ピラー16は、ワード線WLとビット線BLとの間に配置されており、ワード線WL又はビット線BLの直上域における少なくとも一部の領域に設けられている。ピラー16の形状は、例えば、略四角柱状である。各ピラー16においては、下層側、例えばワード線WL側から順に、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、可変抵抗膜24、上部電極膜25が設けられており、上部電極膜25がビット線BLに接している。
バリアメタル膜21は、ワード線WLを形成する金属、例えばタングステンの拡散を防止する膜であり、例えば、金属窒化物、例えば、チタン窒化物(TiN)又はタングステン窒化物(WN)により形成されている。ポリシリコン膜22においては、p型層及びn型層(図示せず)が上下方向に積層されており、非オーミック素子としてのpnダイオードを構成している。なお、ポリシリコン膜22はシリコンを含有するシリコン含有膜である。
下部電極膜23及び上部電極膜25は、導電性材料、例えば、金属又は金属窒化物により形成されており、例えば、チタン窒化物(TiN)により形成されている。可変抵抗膜24は、印加される電圧及びその変化の経緯によって抵抗値が2つの水準を持つ膜であり、例えば金属酸化物により形成されており、例えば、ニッケル酸化物により形成されている。下部電極膜23、可変抵抗膜24及び上部電極膜25によって可変抵抗素子が構成されている。なお、下部電極膜23、可変抵抗膜24及び上部電極膜25は、金属を含有する金属含有膜である。
そして、半導体装置1においては、ポリシリコン膜22の上部、下部電極膜23、可変抵抗膜24及び上部電極膜25の端面を覆うように、保護膜26が設けられている。なお、可変抵抗膜24等の「端面」とは、ピラー16の側面を構成する面であり、後述する半導体装置1の製造プロセスにおいて、ドライエッチングにより加工される加工面である。保護膜26は、例えば、シリコン酸化物(SiO2)又はシリコン窒化物(Si3N4)等の絶縁材料によって形成されており、膜厚は例えば10nm(ナノメートル)である。保護膜26の膜厚は、10nm程度以下であることが好ましい。なお、絶縁材料17は、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、可変抵抗膜24及び上部電極膜25の他に、保護膜26も埋め込んでおり、層間絶縁膜を形成している。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図3(a)及び(b)、図4(a)及び(b)、図5(a)及び(b)、図6(a)及び(b)は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
なお、図3〜図6においては、ワード線WLの下方に設けられたピラーは、図示を省略している。後述する他の工程断面図においても同様である。
図3(a)及び(b)、図4(a)及び(b)、図5(a)及び(b)、図6(a)及び(b)は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
なお、図3〜図6においては、ワード線WLの下方に設けられたピラーは、図示を省略している。後述する他の工程断面図においても同様である。
先ず、図1に示すように、シリコン基板11を用意する。そして、シリコン基板11の上層部分及び上面上に駆動回路(図示せず)を形成する。次に、シリコン基板11上に例えばシリコン酸化物を堆積させて、駆動回路を埋め込むように層間絶縁膜12を形成する。次に、層間絶縁膜12上にメモリセル部13を作製する。メモリセル部13は、ワード線配線層14又はビット線配線層15と、複数本のピラー16を含む絶縁層とを、交互に形成することにより作製する。
以下、ピラー16の形成方法について説明する。
先ず、図3(a)に示すように、ダマシン法により絶縁材料17内にワード線WLを形成し、ワード線WLの上面を露出させる。次に、メモリセル部13(図1参照)を形成する予定の領域の全域において、絶縁材料17及びワード線WLの上方に、例えばCVD(chemical vapor deposition:化学気相成長)法により、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、可変抵抗膜24及び上部電極膜25をこの順に堆積させる。次に、例えば、TEOS(tetra ethyl ortho silicate)を原料としたCVD法によってシリコン酸化物を堆積させて、上部電極膜25上にハードマスク31を成膜する。ハードマスク31の膜厚は、後述する上部電極膜25からバリアメタル膜21までの2回のエッチングの間に消失しないような膜厚とする。
先ず、図3(a)に示すように、ダマシン法により絶縁材料17内にワード線WLを形成し、ワード線WLの上面を露出させる。次に、メモリセル部13(図1参照)を形成する予定の領域の全域において、絶縁材料17及びワード線WLの上方に、例えばCVD(chemical vapor deposition:化学気相成長)法により、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、可変抵抗膜24及び上部電極膜25をこの順に堆積させる。次に、例えば、TEOS(tetra ethyl ortho silicate)を原料としたCVD法によってシリコン酸化物を堆積させて、上部電極膜25上にハードマスク31を成膜する。ハードマスク31の膜厚は、後述する上部電極膜25からバリアメタル膜21までの2回のエッチングの間に消失しないような膜厚とする。
次に、図3(b)に示すように、リソグラフィ法によりハードマスク31を加工し、ピラー16を形成する予定の領域のみに残留させる。例えば、上方から見て、正方形状のハードマスク31をマトリクス状に配列させる。
次に、図4(a)に示すように、ハードマスク31をマスクとしてドライエッチング、例えば、RIE(reactive ion etching:反応性イオンエッチング)を施す。これにより、上部電極膜25、可変抵抗膜24及び下部電極膜23を選択的に除去して、ピラー状に加工する。このドライエッチングはポリシリコン膜22に到達した時点で停止させるが、ポリシリコン膜22の上層部分を多少エッチングしても構わない。また、エッチングが終了した時点では、ハードマスク31はまだ残留している。このとき、エッチングにより残渣DMetalが発生し、加工面等に付着する。残渣DMetalは、上部電極膜25、可変抵抗膜24及び下部電極膜23を形成する元素が含まれる残渣であり、具体的には、金属又はその化合物、例えば金属酸化物が含まれる金属系の残渣である。
次に、図4(b)に示すように、ウェット洗浄処理を行い、残渣DMetalを除去する。このウェット洗浄の薬液には、残渣DMetalを溶解し、金属含有膜、すなわち、下部電極膜23、可変抵抗膜24及び上部電極膜25を実質的に溶解しない薬液を使用する。このような薬液には、アルカリ及び酸化剤を含有する薬液があり、例えば、アンモニアと過酸化水素水の混合液(APM)、コリンと過酸化水素水との混合液、市販の有機系の残渣剥離剤等が挙げられる。本実施形態においては、APMにより残渣DMetalを洗浄する。
次に、図5(a)に示すように、例えばALD(atomic layer deposition:原子層堆積)法により、例えばシリコン酸化物又はシリコン窒化物等の絶縁材料を、例えば10nm以下、例えば10nmの厚さに堆積させる。これにより、メモリセル部13を形成する予定の領域の全域に、保護膜26を形成する。保護膜26は、ポリシリコン膜22の上面上及びハードマスク31の上面上の他に、ピラー状に加工された下部電極膜23、可変抵抗膜24及び上部電極膜25の側面上にも形成される。なお、保護膜26の堆積方法はALD法には限定されず、カバレッジが良好な堆積方法であればよい。
次に、図5(b)に示すように、ハードマスク31をマスクとしてドライエッチング、例えば、RIEを施す。このドライエッチングは絶縁材料17及びワード線WLに到達した時点で停止させる。これにより、ポリシリコン膜22及びバリアメタル膜21を選択的に除去し、ピラー状に加工する。この結果、ピラー16が形成される。
なお、このドライエッチングが終了した時点では、ハードマスク31はまだ残留している。また、保護膜26のうち、ハードマスク31の上面上及びポリシリコン膜22の上面上に形成された部分は、ハードマスク31及びポリシリコン膜22の消失に伴って消失するが、下部電極膜23、可変抵抗膜24及び上部電極膜25の側面上に形成された部分は残留する。そして、このドライエッチングにより、残渣DSiが発生し、加工面等に付着する。残渣DSiは、ポリシリコン膜22を形成する元素が含まれる残渣であり、具体的には、シリコン又はその化合物、例えばシリコン酸化物を含むシリコン系の残渣である。
次に、図6(a)に示すように、ウェット洗浄処理を行い、残渣DSiを除去する。このウェット洗浄用の薬液には、残渣DSiを溶解し、ポリシリコン膜22を実質的に溶解しない薬液を使用する。また、この薬液に対して、保護膜26が耐性を持つことが必要である。すなわち、保護膜26は、この薬液に晒されてもほとんど溶解しないか、溶解するとしても、残渣DSiを除去するまでの間、消失せずに持ちこたえることが必要である。このような薬液には、酸を含有する薬液があり、例えば、DHF(diluted hydrofluoric acid:希フッ酸)、BHF(バッファードフッ酸)、有機溶剤とフッ酸との混合液等がある。本実施形態においては、DHFを用いて残渣DSiを洗浄する。
次に、図6(b)に示すように、ピラー16を絶縁材料17により埋め込み、上面を平坦化する。これにより、上部電極膜25上に残留していたハードマスク31も除去される。次に、ダマシン法により、ピラー16及び絶縁材料17の上方に、ビット線BLを形成する。
次に、図1に示すように、上述と同様な工程により、ビット線BL上にピラー16を形成する。以後、これらの工程を繰り返す。これにより、メモリセル部13が形成され、半導体装置1が製造される。
次に、本実施形態の作用効果について説明する。
本実施形態においては、図4(b)に示す工程において、金属系の残渣DMetalを除去する際に、洗浄液としてアルカリ及び酸化剤を含有する薬液、例えばAPMを使用している。APMは金属含有膜を実質的に溶解しない薬液であるため、この洗浄処理によって、下部電極膜23、可変抵抗膜24及び上部電極膜25が溶解されることがなく、これらの膜の端面がエッチングされることがない。
本実施形態においては、図4(b)に示す工程において、金属系の残渣DMetalを除去する際に、洗浄液としてアルカリ及び酸化剤を含有する薬液、例えばAPMを使用している。APMは金属含有膜を実質的に溶解しない薬液であるため、この洗浄処理によって、下部電極膜23、可変抵抗膜24及び上部電極膜25が溶解されることがなく、これらの膜の端面がエッチングされることがない。
また、本実施形態においては、図6(a)に示す工程において、シリコン系の残渣DSiを除去する際に、洗浄液として酸を含有する薬液、例えばDHF(希フッ酸)を使用している。DHFは、シリコンは溶解しないが金属を溶解するため、仮にDHFが可変抵抗膜24に直接接触すれば可変抵抗膜24の端面をエッチングしてしまう。
しかしながら、本実施形態においては、図5(a)に示すように、この洗浄処理に先立ち、可変抵抗膜24の端面を覆うように、DHFに対して耐性を持つ保護膜26を形成している。このため、可変抵抗膜24がDHFに晒されることがなく、DHFによってエッチングされることがない。同様に、下部電極膜23及び上部電極膜25もエッチングされることがない。このように、本実施形態によれば、可変抵抗膜24等をエッチングすることなく、残渣を除去することができる。
更に、本実施形態によれば、保護膜26を絶縁材料によって形成することにより、残渣を除去した後、保護膜26を除去する必要がなく、絶縁材料17に埋め込むことができる。これにより、半導体装置の製造工程を簡略化できる。なお、上述の如く、保護膜26の材料には、例えばシリコン酸化物及びシリコン窒化物が考えられる。シリコン酸化物にはある程度の薬液耐性があり、また、絶縁材料17と同じ材料なので、絶縁材料17内に埋め込んでもメモリセルの動作に影響を与えないという利点がある。シリコン酸化膜の薬液耐性は成膜方法を工夫することによって向上させることができ、例えば、熱処理により薬液耐性が向上する。一方、シリコン窒化物は一般に薬液耐性がシリコン酸化物よりも高い。
次に、本発明の第2の実施形態について説明する。
本実施形態は、前述の第1の実施形態と比較して、非オーミック素子及び可変抵抗素子を含む積層体が、その上の電極、すなわち、ワード線WL又はビット線BLの直下域全体にライン状に設けられている点が異なっている。このような構成とすることで、非オーミック素子及び可変抵抗素子を含む積層体を、その上方に配置された電極と同時に加工することができる。
本実施形態は、前述の第1の実施形態と比較して、非オーミック素子及び可変抵抗素子を含む積層体が、その上の電極、すなわち、ワード線WL又はビット線BLの直下域全体にライン状に設けられている点が異なっている。このような構成とすることで、非オーミック素子及び可変抵抗素子を含む積層体を、その上方に配置された電極と同時に加工することができる。
図7(a)及び(b)、図8(a)及び(b)、図9(a)及び(b)、図10(a)及び(b)は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
以下、本実施形態に係る半導体装置の製造方法を、前述の第1の実施形態との相違点を中心に説明する。
以下、本実施形態に係る半導体装置の製造方法を、前述の第1の実施形態との相違点を中心に説明する。
先ず、図7(a)に示すように、メモリセル部13(図1参照)を形成する予定の領域の全域において、絶縁材料17及びワード線WLの上方に、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、可変抵抗膜24及び上部電極膜25を堆積させた後、金属、例えばタングステンを堆積させて、金属膜36を成膜する。金属膜36は、後の工程において加工され、ビット線BLとなる膜である。そして、金属膜36上に、ハードマスク31を成膜する。ハードマスク31の膜厚は、後述する金属膜36からバリアメタル膜21までをエッチングする期間の大部分において消失しないような膜厚とする。
次に、図7(b)に示すように、リソグラフィ法によりハードマスク31を加工し、ビット線BLを形成する予定の領域のみに残留させる。例えば、上方から見て、ハードマスク31を、ビット線方向に延びるラインアンドスペース状に残留させる。
次に、図8(a)に示すように、ハードマスク31をマスクとし、ポリシリコン膜22をストッパとして、ドライエッチング、例えば、RIEを施す。これにより、金属膜36、上部電極膜25、可変抵抗膜24及び下部電極膜23を選択的に除去して、ライン状に加工する。この結果、金属膜36が加工されてビット線BLとなる。このエッチングが終了した時点では、ハードマスク31はまだ残留している。また、このエッチングにより、金属系の残渣DMetalが発生し、加工面等に付着する。
次に、図8(b)に示すように、ウェット洗浄処理を行い、残渣DMetalを除去する。前述の第1の実施形態と同様に、このウェット洗浄処理においては、残渣DMetalを溶解し、可変抵抗膜24を実質的に溶解しない薬液を使用し、例えばAPMを使用する。
次に、図9(a)に示すように、メモリセル部13を形成する予定の領域の全域に、保護膜26を形成する。
次に、図9(b)に示すように、ハードマスク31をマスクとしてドライエッチング、例えば、RIEを施す。これにより、ポリシリコン膜22及びバリアメタル膜21を選択的に除去し、ライン状に加工する。この結果、ビット線BLの直下域の全体に、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、可変抵抗膜24及び上部電極膜25がこの順に積層されたライン状の積層体37が形成される。このドライエッチングの途中でハードマスク31が消失し、その後はビット線BLがマスクとして機能する。なお、ハードマスク31は最後まで残留させてもよい。
次に、図9(b)に示すように、ハードマスク31をマスクとしてドライエッチング、例えば、RIEを施す。これにより、ポリシリコン膜22及びバリアメタル膜21を選択的に除去し、ライン状に加工する。この結果、ビット線BLの直下域の全体に、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、可変抵抗膜24及び上部電極膜25がこの順に積層されたライン状の積層体37が形成される。このドライエッチングの途中でハードマスク31が消失し、その後はビット線BLがマスクとして機能する。なお、ハードマスク31は最後まで残留させてもよい。
エッチング終了後においては、保護膜26のうち、ハードマスク31の上面上及びポリシリコン膜22の上面上に形成された部分は、ハードマスク31及びポリシリコン膜22の消失に伴って消失するが、下部電極膜23、可変抵抗膜24及び上部電極膜25の側面上に形成された部分は残留する。また、このエッチングにより、シリコン系の残渣DSiが発生し、加工面等に付着する。
次に、図10(a)に示すように、ウェット洗浄処理を行い、残渣DSiを除去する。このとき、前述の第1の実施形態と同様に、ウェット洗浄用の薬液には、残渣DSiを溶解し、ポリシリコン膜22を実質的に溶解しない薬液であって、保護膜26が耐性を持つ薬液、例えば、DHFを使用する。
次に、図10(b)に示すように、積層体37及びビット線BLを絶縁材料17により埋め込み、上面を平坦化する。次に、上述の工程と同様な工程により、ビット線BL上に積層体37を形成する。以後、この工程を繰り返す。これにより、メモリセル部13が形成され、本実施形態に係る半導体装置2が製造される。本実施形態における上記以外の構成及び製造方法は、前述の第1の実施形態と同様である。
次に、本実施形態の作用効果について説明する。
本実施形態においても、前述の第1の実施形態と同様に、シリコン系の残渣DSiを除去する前に、可変抵抗膜24の端面を覆う保護膜26を形成しているため、DHFにより可変抵抗膜24がエッチングされることがない。すなわち、本実施形態によっても、可変抵抗膜24をエッチングすることなく、残渣を除去することができる。
本実施形態においても、前述の第1の実施形態と同様に、シリコン系の残渣DSiを除去する前に、可変抵抗膜24の端面を覆う保護膜26を形成しているため、DHFにより可変抵抗膜24がエッチングされることがない。すなわち、本実施形態によっても、可変抵抗膜24をエッチングすることなく、残渣を除去することができる。
また、これに加えて、本実施形態においては、非オーミック素子及び可変抵抗素子を含む積層体37を配線の直下域全体にライン状に形成しているため、積層体37をその上方に配置された電極と同時に加工することができる。これにより、半導体装置2の製造工程を簡略化することができる。
次に、本第2の実施形態の変形例について説明する。
本変形例は、前述の第2の実施形態と比較して、ハードマスクを薄く形成しておき、ビット線を加工した後、1回目のエッチングの途中でハードマスクを消失させ、その後はビット線をマスクとしてエッチングを行う点が異なっている。
本変形例は、前述の第2の実施形態と比較して、ハードマスクを薄く形成しておき、ビット線を加工した後、1回目のエッチングの途中でハードマスクを消失させ、その後はビット線をマスクとしてエッチングを行う点が異なっている。
図11(a)及び(b)、図12(a)及び(b)、図13(a)及び(b)、図14(a)及び(b)は、本変形例に係る半導体装置の製造方法を例示する工程断面図である。
以下、本変形例に係る半導体装置の製造方法を、前述の第2の実施形態との相違点を中心に説明する。
以下、本変形例に係る半導体装置の製造方法を、前述の第2の実施形態との相違点を中心に説明する。
先ず、図11(a)に示すように、絶縁材料17及びワード線WLの上方に、バリアメタル膜21、ポリシリコン膜22、下部電極膜23、可変抵抗膜24、上部電極膜25及び金属膜36を堆積させた後、ハードマスク32を成膜する。ハードマスク32の膜厚は、少なくとも金属膜36をエッチングしてビット線BLを形成するまでは存在し、上部電極膜25から下部電極膜23までをエッチングする間に消失するような膜厚とする。
次に、図11(b)に示すように、リソグラフィ法によりハードマスク32を加工し、ビット線BLを形成する予定の領域のみに残留させる。
次に、図11(b)に示すように、リソグラフィ法によりハードマスク32を加工し、ビット線BLを形成する予定の領域のみに残留させる。
次に、図12(a)に示すように、ハードマスク32(図11参照)をマスクとしてドライエッチングを行い、金属膜36、上部電極膜25、可変抵抗膜24及び下部電極膜23を選択的に除去して、ライン状に加工する。このエッチングにおいては、金属膜36を加工した後、ハードマスク32が消失し、その後はビット線BLがマスクとして機能する。また、このエッチングにより、金属系の残渣DMetalが発生し、加工面等に付着する。
次に、図12(b)に示すように、例えばAPMを用いてウェット洗浄処理を行い、残渣DMetalを除去する。APMは金属酸化物を溶解しないため、このウェット処理により可変抵抗膜24がエッチングされることはない。
次に、図12(b)に示すように、例えばAPMを用いてウェット洗浄処理を行い、残渣DMetalを除去する。APMは金属酸化物を溶解しないため、このウェット処理により可変抵抗膜24がエッチングされることはない。
次に、図13(a)に示すように、メモリセル部13を形成する予定の領域の全域に、保護膜26を形成する。
次に、図13(b)に示すように、ビット線BLをマスクとしてドライエッチングを施し、ポリシリコン膜22及びバリアメタル膜21を選択的に除去し、ライン状に加工する。これにより、ビット線BLの直下域の全体に積層体37が形成される。このとき、積層体37の側面上のうち、下部電極層23、可変抵抗膜24及び上部電極膜25の端面上には保護膜26が残留する。また、このエッチングにより、シリコン系の残渣DSiが発生し、加工面等に付着する。
次に、図13(b)に示すように、ビット線BLをマスクとしてドライエッチングを施し、ポリシリコン膜22及びバリアメタル膜21を選択的に除去し、ライン状に加工する。これにより、ビット線BLの直下域の全体に積層体37が形成される。このとき、積層体37の側面上のうち、下部電極層23、可変抵抗膜24及び上部電極膜25の端面上には保護膜26が残留する。また、このエッチングにより、シリコン系の残渣DSiが発生し、加工面等に付着する。
次に、図14(a)に示すように、例えばDHFを用いてウェット洗浄処理を行い、残渣DSi(図13参照)を除去する。このとき、可変抵抗膜24の端面は保護膜26によって覆われているため、可変抵抗膜24がエッチングされることはない。
次に、図14(b)に示すように、積層体37及びビット線BLを絶縁材料17により埋め込み、上面を平坦化する。以上の工程を繰り返すことにより、メモリセル部13が形成され、本変形例に係る半導体装置2aが製造される。
次に、図14(b)に示すように、積層体37及びビット線BLを絶縁材料17により埋め込み、上面を平坦化する。以上の工程を繰り返すことにより、メモリセル部13が形成され、本変形例に係る半導体装置2aが製造される。
本変形例によれば、ハードマスク32を薄く形成することができるため、製造コストを低減することができる。本変形例における上記以外の構成、製造方法及び作用効果は、前述の第2の実施形態と同様である。
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこれらの実施形態及び変形例に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施形態においては、金属系の残渣を除去する際にはAPMを使用し、シリコン系の残渣を除去する際にはDHFを使用する例を示したが、本発明はこれに限定されず、前述の機能を発揮する薬液であればよい。また、シリコン系の残渣DSiを除去した後、保護膜26を部分的に除去してもよい。更に、前述の各実施形態においては、ピラー16の形状が略四角柱状である例を示したが、本発明はこれに限定されず、任意の形状とすることができる。例えば、ピラーの形状は円柱状であってもよい。更にまた、前述の各実施形態においては、半導体装置がReRAMである例を示したが、本発明はこれに限定されず、シリコン含有膜と金属含有膜をエッチングすることにより製造される半導体装置であれば、広く適用することができる。例えば、メタルゲート構造を持つ半導体装置にも適用することが可能である。
1、2、2a 半導体装置、11 シリコン基板、12 層間絶縁膜、13 メモリセル部、14 ワード線配線層、15 ビット線配線層、16 ピラー、17 絶縁材料、21 バリアメタル膜、22 ポリシリコン膜、23 下部電極膜、24 可変抵抗膜、25 上部電極膜、26 保護膜、31、32 ハードマスク、36 金属膜、37 積層体、BL ビット線、DMetal、DSi 残渣、WL ワード線
Claims (5)
- 電極上にシリコンを含有するシリコン含有膜を堆積させる工程と、
前記シリコン含有膜上に金属を含有する金属含有膜を堆積させる工程と、
前記金属含有膜をエッチングして選択的に除去する工程と、
前記金属含有膜のエッチングにより発生した残渣を除去する工程と、
前記金属含有膜の端面を覆う保護膜を形成する工程と、
前記シリコン含有膜をエッチングして選択的に除去する工程と、
前記シリコン含有膜のエッチングにより発生した残渣を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記シリコン含有膜のエッチングにより発生した残渣の除去は、第1の薬液を用いたウェット処理により行い、
前記保護膜は前記第1の薬液に対して耐性を持つように形成することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記金属含有膜のエッチングにより発生した残渣の除去は、第2の薬液を用いたウェット処理により行い、
前記第1の薬液には、前記シリコン含有膜のエッチングにより発生した残渣を溶解し、前記シリコン含有膜を溶解しない薬液を使用し、
前記第2の薬液には、前記金属含有膜のエッチングにより発生した残渣を溶解し、前記金属含有膜を溶解しない薬液を使用する
ことを特徴とする請求項2記載の半導体装置の製造方法。 - 前記シリコン含有膜のエッチングにより発生した残渣の除去は、酸を含有する薬液を用いたウェット処理により行い、
前記金属含有膜のエッチングにより発生した残渣の除去は、アルカリ及び酸化剤を含有する薬液を用いたウェット処理により行う
ことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置の製造方法。 - 電極と、
前記電極上に設けられ、シリコンを含有するシリコン含有膜と、
前記シリコン含有膜上に設けられ、金属を含有する金属含有膜と、
前記金属含有膜の端面を覆う保護膜と、
前記シリコン含有膜、前記金属含有膜及び前記保護膜を埋め込む絶縁材料と、
を備えたことを特徴とする半導体装置。
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Cited By (6)
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JP2012195530A (ja) * | 2011-03-18 | 2012-10-11 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
JP5236841B1 (ja) * | 2011-10-11 | 2013-07-17 | パナソニック株式会社 | 半導体記憶素子の製造方法 |
US8570786B2 (en) | 2011-07-07 | 2013-10-29 | Kabushiki Kaisha Toshiba | Memory device and fabricating method thereof |
KR101626225B1 (ko) * | 2014-07-16 | 2016-05-31 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Rram을 위한 보호 측벽 기술 |
KR20190035550A (ko) * | 2017-09-25 | 2019-04-03 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Rram 성능을 향상시키기 위한 리캡층 스킴 |
US11217748B2 (en) | 2019-07-23 | 2022-01-04 | Samsung Electronics Co., Ltd. | Semiconductor device including a data storage material pattern |
-
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- 2009-03-24 JP JP2009071760A patent/JP2010225872A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012195530A (ja) * | 2011-03-18 | 2012-10-11 | Toshiba Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
US8570786B2 (en) | 2011-07-07 | 2013-10-29 | Kabushiki Kaisha Toshiba | Memory device and fabricating method thereof |
US9209389B2 (en) | 2011-07-07 | 2015-12-08 | Kabushiki Kaisha Toshiba | Memory device and fabricating method thereof |
JP5236841B1 (ja) * | 2011-10-11 | 2013-07-17 | パナソニック株式会社 | 半導体記憶素子の製造方法 |
US9142775B2 (en) | 2011-10-11 | 2015-09-22 | Panasonic Intellectual Property Management Co., Ltd. | Method of manufacturing semiconductor memory device |
KR101626225B1 (ko) * | 2014-07-16 | 2016-05-31 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Rram을 위한 보호 측벽 기술 |
KR20190035550A (ko) * | 2017-09-25 | 2019-04-03 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Rram 성능을 향상시키기 위한 리캡층 스킴 |
KR102146761B1 (ko) | 2017-09-25 | 2020-08-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Rram 성능을 향상시키기 위한 리캡층 스킴 |
US11217748B2 (en) | 2019-07-23 | 2022-01-04 | Samsung Electronics Co., Ltd. | Semiconductor device including a data storage material pattern |
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