KR101626225B1 - Rram을 위한 보호 측벽 기술 - Google Patents

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Abstract

일부 실시예들은 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)에 관한 것이다. RRAM은 RRAM 하부 금속 전극, 그 RRAM 하부 금속 전극 위에 배치된 가변 저항 유전체층, 및 가변 저항 유전체층 위에 배치된 RRAM 상부 금속 전극을 포함한다. 캡핑층은 상기 RRAM 상부 금속 전극 위에 배치된다. 캡핑층의 하위 표면과 RRAM 상부 금속 전극의 상위 표면은 계면에서 만난다. 보호 측벽들은 RRAM 상부 금속 전극의 외부 측벽들에 인접한다. 보호 측벽들은 적어도 실질적으로 계면과 정렬되는 상위 표면들을 가지며, 이 계면에서 RRAM 상부 금속 전극의 상위 표면은 캡핑층의 하위 표면과 만난다.

Description

RRAM을 위한 보호 측벽 기술{PROTECTIVE SIDEWALL TECHNIQUES FOR RRAM}
본 발명은 RRAM을 위한 보호 측벽 기술에 관한 것이다.
현대의 집적 회로들에 있어서, MIM(metal-insulator-metal) 커패시터 구조들을 이용하는 것이 최근에 널리 퍼져 있다. MIM 커패시터 구조들은 일부 구현들에 있어서 용량성 소자로서 사용될 수 있으며, FEOL(front-end-of-line) 프로세싱이 완료된 이후에, BEOL(back-end-of-line) 프로세싱에서 형성된다. 즉, MIM 커패시터 구조는 능동 디바이스들이 형성되어 있는, 반도체 기판 위의 수평면에서 연장되는 금속 상호연결 층들 내에 또는 그 위에 형성된다.
그러나, MIM 커패시터 구조는 커패시터 애플리케이션들로 한정되지 않고, 또한 저항성 랜덤 액세스 메모리(resistive random access memory) 디바이스들을 위하여 이용된다. 이들 RRAM 디바이스들은 상부 RRAM 전극과 하부 RRAM 전극 사이에 배치되는 가변 저항 유전체층을 포함한다. 본 개시는 개선된 RRAM 디바이스뿐 만 아니라 이러한 디바이스들의 제조 및 동작 방법에 관한 것이다.
상기 개시 내용으로부터 알 수 있는 바와 같이, 본 개시의 일부 실시예들은, RRAM 상부 금속 전극들에 인접한 보호 측벽들에 관한 것이다. 이러한 측벽들은, RRAM 상부 금속 전극 측벽들로부터의 잔류물이 RRAM 셀의 가변 저항 유전체층을 손상시키는 것을 방지 또는 제한하도록 배리어 또는 버퍼로서 기능한다. 보호 측벽들은, RRAM 상부 금속 전극을 형성하는데 에칭을 이용할 때, RRAM 상부 금속 전극 자체의 손상을 방지하고 그리고 가변 저항 유전체층에 대응하여 쉽게 손상되는 것을 방지하도록 배리어 또는 버퍼로서 기능한다. 보호 측벽들은 RRAM 상부 금속 전극과는 상이한 재료로 구성될 수 있다. 예컨대, 일부 실시예들에서, RRAM 상부 금속 전극은 금속 성분을 포함하는 제1 재료로 구성되며, 보호 측벽들은 금속 성분 및 산화물 성분을 포함하는 제2 재료로 구성된다.
일부 실시예들은 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)에 관한 것이다. RRAM은 RRAM 하부 금속 전극, 및 그 RRAM 하부 금속 전극 위에 배치된 가변 저항 유전체층을 포함한다. RRAM 상부 금속 전극은 가변 저항 유전체층 위에 배치된다. 캡핑층은 상기 RRAM 상부 금속 전극 위에 배치된다. 캡핑층의 하위 표면과 RRAM 상부 금속 전극의 상위 표면은 계면에서 만난다. 보호 측벽들은 RRAM 상부 금속 전극의 외부 측벽들에 인접한다. 보호 측벽들은 적어도 실질적으로 계면과 정렬되는 상위 표면들을 가지며, 이 계면에서 RRAM 상부 금속 전극의 상위 표면은 캡핑층의 하위 표면과 만난다.
다른 실시예들은 방법에 관한 것이다. 방법에 있어서, RRAM 스택이 형성된다. RRAM 스택은 RRAM 하부 금속 전극층, 가변 저항 유전체층 및 RRAM 상부 금속 전극층을 포함한다. 마스크는 RRAM 상부 금속 전극층 위에서 패터닝된다. 에칭은 패터닝된 RRAM 상부 금속 전극을 형성하기 위하여 RRAM 상부 금속 전극 위에 마스크가 제자리에 위치한 상태로 그 마스크를 이용하여 수행된다. 패시베이션 프로세스는 RRAM 상부 금속 전극의 측벽들 상에 보호 측벽들을 형성하기 위하여 수행된다.
또 다른 실시예들은 RRAM 셀에 관한 것이다. RRAM 셀은 RRAM 하부 금속 전극 및 그 RRAM 하부 금속 전극 위에 배치된 가변 저항 유전체층을 포함한다. RRAM 상부 금속 전극은 가변 저항 유전체층 위에 배치된다. 보호 측벽들은 RRAM 상부 금속 전극의 외부 측벽들과 인접한다. 보호 측벽들은 RRAM 상부 금속 전극의 상위 표면과 적어도 실질적으로 정렬되는 상위 표면들을 가진다.
본 개시 내용의 양태들은 첨부 도면들과 함께 읽어볼 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 유의할 점은, 업계에서의 표준 관행에 따라, 다양한 특징들이 축척대로 그려져 있지 않다는 것이다. 사실, 다양한 특징부들의 치수들이 논의의 명확함을 위해 임의적으로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 RRAM 셀의 횡단면도를 나타낸다.
도 2는 일부 실시예에 따른 RRAM 셀의의 횡단면도를 나타낸다.
도 3은 일부 실시예에 따른 플로우 차트 포맷에서의 프로세스 흐름을 나타낸다.
도 4 내지 도 10은 일부 실시예에 따른 RRAM 셀을 제조하기 위한 실시예를 집합적으로 나타내는 일련의 횡단면도이다.
이하의 개시 내용은 발명의 상이한 특징들을 구현하는 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시 내용을 간략화하기 위해 구성요소들 및 배열들의 구체적인 예들이 이하에서 기술된다. 이들은, 물론, 단지 예들에 불과하고, 제한하기 위한 것이 아니다. 예를 들어, 이하의 설명에서 제2 특징부 상부에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하게 형성되는 실시예들을 포함할 수 있고, 또한 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 특징부와 제2 특징부 사이에 부가의 특징부들이 형성될 수 있는 실시예들을 포함할 수 있다. 그에 부가하여, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 결정하지는 않는다.
종래의 RRAM 셀들은 RRAM 상부 및 하부 전극을 포함하며, 이들은 유전체 층에 의해 분리된다. 정규 동작 동안에, 유전체층의 저항은, 상이한 미리 정해진(예를 들어, 이산적인(discrete)) 저항 레벨들 사이에서 RRAM 셀에 저장될 상이한 이산적인 데이터 상태들에 대응하도록 변경된다. 그러나, 종래의 RRAM 셀들은 본 개시에서 알 수도 있지만, 프리머쳐(premature) 전압 브레이크다운 또는 번 아웃으로 알려진 고장(failure)의 모드로 되는 경향이 있다. 이러한 고장 모드는, 종래의 RRAM 상부 전극들의 측벽들 상의 잔류물에 의해, 또는 RRAM 상부 전극들을 형성하는데 이용되는 에칭에 의해 야기되는 종래의 RRAM 상부 전극들의 측벽들에 대한 에칭 손상에 의해 야기될 수 있다. 더욱 상세하게는, 이러한 잔류물 또는 에칭 손상은, RRAM 상부 및 하부 전극 사이에 가변 저항 유전체층의 외부 에지들에서 쇼트(short)들 또는 좁은 수직 경로들을 야기시킨다. 그러므로, 만일 있다면, 이러한 쇼트들 또는 좁은 수직 경로들은 인가된 전압으로 하여금 RRAM 상부 및 하부 전극 전반에 걸쳐서(즉, 가변 저항 유전체층 내의 쇼트들 또는 좁은 경로들을 통해) 서지를 야기할 수 있고, RRAM 셀의 프리머쳐 전압 고장 또는 번 아웃을 야기한다. 또한, 이러한 잔류물 또는 에칭 손상은, 통상적으로 RRAM 셀들 사이의 작은 제조 변화로 인해 매우 작은 수의 RRAM 셀들에 대해서만 발생하기 때문에, 이러한 문제의 정확한 특성은, 본 개시 이전에는 이러한 문제를 완화시키는 것은 물론이고 이해하는 것도 어렵게 된다.
도 1은 일부 실시예들에 따른 RRAM 셀(100)의 일부 실시형태들을 나타내며, 이는 프리머쳐 전압 브레이크다운 및 번아웃 문제를 완화시킬 수 있다. RRAM 셀(100)은, 벌크 실리콘 기판과 같은 반도체 기판(102) 또는 그 위에 배치된 상호연결 구조물(104)을 가진 실리콘-온-인슐레이터(SOI) 위에 형성된다. 상호연결 구조물(104)은 교대하는 방식으로 서로에 대하여 위에 배치되는 일련의 도전성 층(106)들 및 절연층(108)들을 포함한다. 단일의 도전성 층(106) 및 절연층(108) 만이 도시되어 있지만, 임의의 수의 이러한 층들이 존재할 수 있다는 것을 알 수 있다. 상호연결 구조물(104)은 일반적으로 반도체 기판(102)의 활성 영역에 배치되는 디바이스들 사이에, 및/또는 하나 이상의 RRAM 셀(100)들 사이에, 및/또는 기판(102) 내의 능동 디바이스와 RRAM 셀 사이에 전기적 연결을 제공한다. 도전성 층(106)들은 금속 층들(예컨대, 금속 0, 금속 1, 이들은 구리, 텅스텐, 알루미늄, 납 또는 특히 이들의 합금으로 구성될 수 있음)로서 나타낼 수 있고, 절연층(108)들은 예컨대 로우-k 유전체 또는 SiO 2 층들로서 나타낼 수 있다. 비아 및/또는 콘택트(미도시)는 상이한 금속층들의 금속 라인들을 서로 연결하기 위하여 절연층(들)을 통하여 수직으로 연장될 수 있다.
상호연결 구조물(104) 위에 또는 그 내부에서, RRAM 셀(100)은 RRAM 하부 금속 전극(110), 가변 저항 유전체층(112), 및 RRAM 상부 금속 전극(114)을 포함한다. 보호 측벽(118a, 118b)들은 RRAM 상부 금속 전극 측벽(124a, 124b)에 인접하며, 프리머쳐 전압 브레이크다운 또는 번 아웃으로부터 RRAM 셀(100)을 보호하는 것을 도울 수 있다. 산소를 저장하도록 구성되는 캡핑층(116)은 상부 금속 전극(114) 위에 존재할 수 있으며, 가변 저항 유전체 층(112) 내의 저항 변화를 용이하게 하는 것을 도울 수 있다. 예컨대 SiO2 층과 같은 에칭 정지층(120) 및 예컨대 SiN 층과 같은 컨포멀 보호층(122)이 또한 일부 실시예들에서 존재할 수 있다.
보호 측벽(118a, 118b)은 RRAM 상부 금속 전극 측벽들(124a, 124b)로부터의 잔류물이 가변 저항 유전체층(112)을 손상시키는 것을 방지 또는 제한하도록 배리어 또는 버퍼로서 기능한다. 보호 측벽(118a, 118b)은 또한 에칭이 RRAM 상부 금속 전극(114)을 형성하는데 이용될 때, RRAM 상부 금속 전극(114) 자체의 손상을 방지하고, 가변 저항 유전체층(112)에 대응하여 쉽게 손상되는 것을 방지하도록 배리어 또는 버퍼로서 기능한다. 보호 측벽들(118a, 118b)은 RRAM 상부 금속 전극(114)과는 상이한 재료로 구성될 수도 있다. 예컨대, 일부 실시예들에서, RRAM 상부 금속 전극(114)은 금속 성분을 포함하는 제1 재료로 구성되고, 보호 측벽들(118a, 118b)은 금속 성분 및 산화물 성분을 포함하는 제2 재료로 구성된다.
일부 구현들에 있어서, RRAM 하부 금속 전극(110)은 하위 하부 금속 전극층(110a) 및 상위 하부 금속 전극층(110b)을 포함할 수 있으며, 이들은 상이한 재료로 구성된다. 일부 실시예들에 있어서, 하위 하부 금속 전극층(100a)은 대략 100 옹스트롬의 두께를 가진 TaN 층일 수 있고, 상위 하부 금속 전극층(110b)은 대략 50 옹스트롬의 두께를 가진 TiN 층을 구비할 수 있다. 하위 하부 금속 전극층(110a)은 플라즈마 기상 증착(PVD)에 의해 형성될 수 있지만 상위 하부 금속 전극층(110b)은 플라즈마 강화 원자층 증착(PEALD)에 의해 형성될 수 있다.
일부 실시예들에 있어서, 가변 저항 유전체층(112)은 하프늄 산화물(HfO2)이며, 이는 RRAM에 대한 동작가능한 메카니즘으로 여겨지는 “필라멘트들”의 형성에 매우 적합하다. 가변 저항 유전체층(112)은 RRAM 하부 금속 전극(110) 위에서 연속적으로 연장될 수 있다. 도시된 바와 같이, RRAM 상부 금속 전극(114)은 RRAM 하부 금속 전극(110)의 전체 보다 작게 그 전극(110) 위에 가로 놓이므로, 어느 측면으로는 RRAM 셀(100)에 “탑헷(top-hat)" 형상을 부여한다.
일부 실시예들에 있어서, RRAM 상부 금속 전극(114)은 금속 성분을 포함하는 제1 재료로 구성되며, 보호 측벽들(118a, 118b)은 금속 성분 및 산화물 성분을 포함하는 제2 재료로 구성된다. 예컨대, RRAM 상부 금속 전극(114)은 티타늄 질화물을 포함할 수 있고, 보호 측벽들(118a, 118b)은 티타늄 산질화물을 포함할 수 있다. 일부 실시예들에 있어서, RRAM 상부 금속 전극(114)은, 상이한 재료로 구성되는 하위 상부 금속 전극층(114a) 및 상위 상부 금속 전극층(114b)을 포함할 수 있다. 일부 실시예들에 있어서, 하위 상부 금속 전극층(114a)은 캡핑 Ti 층일 수 있고, 상위 상부 금속 전극층(114b)은 TiN 층, TaN 층, 또는 TiN 층 위의 TaN 층을 포함할 수 있다. 일부 실시예들에 있어서, RRAM 상부 금속 전극(114)은 대략 600 옹스트롬의 전체 두께 또는 “높이”를 가질 수 있고, 보호 측벽들(118a, 118b)은 각각 대략 50 옹스트롬 내지 대략 70 옹스트롬의 폭(ws)을 가질 수 있다.
캡핑층(116)은 산소를 위한 저수장으로서 기능하도록 구성되며, 이는 유전체 데이터 저장층(112) 내의 저항 변화를 용이하게 하는 것을 도울 수 있다. 일부 실시예들에 있어서, 캡핑층(116)의 하위 표면 및 RRAM 상부 금속 전극(114)의 상위 표면은 계면(126)에서 만나며, 이러한 계면은 평면, 오목면, 볼록면일 수 있다. 일부 실시예들에 있어서, 캡핑층(116)은 비교적 낮은 산소 농도를 가지는 금속 또는 금속 산화물을 구비할 수 있다. 예를 들어, 일부 실시예들에 있어서, 캡핑층(116)은 SiON 층을 구비하며, 대략 300 옹스트롬의 두께를 가질 수 있다. 일부 실시예들에 있어서, 보호 측벽들(118a, 118b)은 상위 표면(128a, 128b)을 가지며, 이러한 표면은 적어도 RRAM 상부 금속 전극(114)의 상위 표면과 실질적으로 정렬되며 및/또는 적어도 계면(126)과 실질적으로 정렬된다.
정규 동작 동안에, 가변 저항 유전체층(112)의 저항은, RRAM 셀(100) 내에 저장된 상이한 이산 데이터 상태들에 대응하도록, 미리 정해진 상이한 레벨들 사이에서 변경된다.　 인가된 전압에 따라서, 가변 저항 유전체층(112)은, 제1 데이터 상태(예컨대,‘0’)와 연관되는 고 저항 상태와 제2 데이터 상태(예컨대,‘1’)와 연관되는 저 저항 상태 사이의 가역적 변화를 겪을 수 있다. 예컨대, 가변 저항 유전체층(112)에 인가된 제1 전압은 가변 저항 유전체층(112) 전반에 걸친 형성을 위하여 도전성 필라멘트(예를 들어, 산소 부족(vacancy))를 유도하며, 이에 의해 제1 데이터 상태(예컨대,‘1’)에 대응하도록 가변 저항 유전체층(112)의 저항을 감소시킨다. 한편, 가변 저항 유전체층(112) 전반에 걸쳐 인가된 제2 전압은, 이러한 도전성 필라멘트들을 분리하고(예컨대, 도전성 필라멘트들에 다시 산소를 “충전(stuffing)”함으로써 분리), 이에 의해 제2 데이터 상태(예컨대,‘0’)에 대응하도록 가변 저항 유전체층(112)의 저항을 증가시킨다. 또한, 이러한 동작 동안에, 보호 측벽들(118a, 118b)은, 디바이스 신뢰성을 방해할 수 있는 제조 인공물(artefact)/결함을 종종 제한함으로써, RRAM 셀(100)의 프리머쳐 전압 고장 또는 번 아웃을 제한하는 것을 돕는다.
도 2는 RRAM 셀(200)의 횡단면도의 또 다른 예를 나타낸다. 이 도면에 도시된 것은 제한적인 것으로 해석되어야 하기 보다는 단지 비제한적인 예로서 제공된다. 도 1의 실시예와 같이, RRAM 셀(200)은 보호 측벽들(118, 118b)을 포함한다. 이들 보호 측벽들(118a, 118b)은 RRAM 상부 금속 전극(114)의 외부 측벽들에 인접하며, 캡핑층(116)의 하부 표면 아래에 놓이도록 배치된다. 보호 측벽들(118a, 118b)은, 상부 전극 측벽들로부터의 잔류물이 RRAM 상부 및 하부 금속 전극(110, 114) 사이의 가변 저항 유전체층(112)을 손상시키는 것을 방지 또는 제한하도록 배리어 또는 버퍼로서 기능한다. 보호 측벽들(118a, 118b)은, 또한 RRAM 상부 전극(114)을 형성하는데 에칭을 이용할 때, RRAM 상부 전극(116) 자체의 손상을 방지하고 그리고 가변 저항 유전체층(112)에 대응하여 쉽게 손상되는 것을 방지하기 위하여 배리어 또는 버퍼로서 기능한다.
도 2의 예에서, RRAM 상부 전극 측벽들은, 제조 동안에 층들의 적절한 형성을 보증하는 것을 돕기 위하여 비정규 각도로 앵글화(angle)된다. 예를 들어, 예시된 실시예에서, 60도 보다 더 크고 90도 보다 더 작은 예각 θ는 상부 전극 측벽과 가변 유전체층의 상부 표면 사이에 존재할 수 있다. 반도체 기판(116)은 벌크 실리콘 웨이퍼 또는 SOI 웨이퍼를 포함하는 임의의 타입의 반도체 재료를 구비할 수도 있다는 것을 알 수 있다. 기판은, 무엇보다도 기판 위에 형성되는 추가적인 절연층 또는 도전층을 가지거나 이를 가지지 않는, 바이너리(binary) 화합물 기판(예컨대, GaAs 웨이퍼) 또는 고차 화합물 기판일 수 있으며, 이는 예시된 층들로 제한되지 않는다.
도 3은 일부 실시예에 따른 RRAM 셀의 형성 방법을 나타낸다. 모든 예시된 단계들이 반드시 필요하지는 않으며, 다른 실시예들에서는, 이들 단계들의 일부가 생략될 수 있음을 이해해야 한다. 또한, 다른 실시예들에서, 여기서 예시되지 않는 추가적인 프로세스 단계들이 존재할 수도 있다. 또한 다른 실시예들에 있어서, 예시된 프로세싱 단계들의 순서는 재배치될 수 있다. 모든 이러한 실시예들은, 본 개시의 범위 내에 속하는 것으로서 고려된다.
단계 302에서, 금속간 프로세스는, 반도체 기판 위에, 다른 것 위에 하나가 형성되는 교대로 배치된 금속 및 절연층들과 같은 금속 상호연결부를 형성하는데 사용된다. 일부 실시예들에 있어서, 반도체 기판은 실리콘 기판이다. 그러나, 더욱 일반적인 용어인 반도체 기판은, 특히 벌크 반도체(예컨대, 실리콘) 웨이퍼, 바이너리 화합물 기판(예컨대, GaAs 웨이퍼), 터너리(teranary) 화합물 기판(예컨대, AlGaAs) 또는 고차 화합물 웨이퍼일 수 있다. 또한, 반도체 기판은 또한 특히 실리콘-온-인슐레이터(SOI), 부분적 SOI 기판 내의 산화물, 폴리실리콘, 비정질 실리콘과 같은 비반도체 재료 또는 유기 재료를 포함할 수 있다. 일부 실시예들에 있어서, 반도체 기판은 또한 적층되어 있거나 또는 다른 방법으로는 함께 부착된, 복수의 웨이퍼들 또는 다이들을 포함할 수 있다. 반도체 기판은 실리콘 잉곳으로부터 절단된 웨이퍼들 및/또는 임의의 다른 타입의 반도체/비반도체 및/또는 하부 기판 상에 형성되는 퇴적된 또는 성장된(예를 들어, 에피택셜 성장) 층들을 포함할 수 있다.
단계 304에서, RRAM 층들의 스택은, 금속 상호연결부 내에 또는 그 위에 형성된다. MIM 층들은 RRAM 하부 금속 전극층, 그 RRAM 하부 금속 전극층 위에 배치된 가변 유전체층, 및 상기 가변 유전체층 위에 배치된 RRAM 상부 금속 전극층을 포함한다.
단계 306에서, 캡핑층은 RRAM 스택 위에 형성된다.
단계 308에서, 캡핑층 및 RRAM 스택 위에 배치된 마스크를 패터닝한다.
단계 310에서, 에칭을 마스크가 제자리에 있는 상태로 수행하여, RRAM 상부 금속 전극을 패터닝한다.
단계 312에서, RRAM 상부 금속 전극의 외부 측벽들에 인접한 보호 측벽들을 형성하기 위하여 패터닝된 RRAM 상부 금속 전극에 패시베이션 프로세스를 인가한다.
단계 314에서, 예컨대 SiO2 층과 같은 컨포멀 에칭 정지층을, 패터닝된 RRAM 상부 금속 전극 위에 그리고 보호 측벽들 위에 형성한다.
단계 316에서, 예컨대 SiN 층과 같은 컨포멀 보호층을, 컨포멀 에칭 정지층 위에 형성한다.
이제 도 4 내지 도 10으로 되돌아가면, 일부 실시예들에 따른 RRAM 셀 제조 프로세스를 집합적으로 나타내는 일련의 횡단면도를 볼 수 있다.
도 4에서, RRAM 하부 금속 전극층(400)은 반도체 기판 위에 형성된다. 일부 실시예들에서, 반도체 기판은 벌크 실리콘 웨이퍼이다. 그러나, 반도체 기판은 또한 실리콘-온-인슐레이터(SOI) 웨이퍼일 수 있으며, 이는 처리 웨이퍼, 그 처리 웨이퍼 위의 BOX(buried oxide) 층, 및 BOX 층 위의 고품질의 실리콘 재료를 포함하는 실리콘-온-인슐레이터(SOI) 웨이퍼일 수 있다. 일부 실시예들에서, 기판은 특히 바이너리 화합물 기판(예를 들어, GaAs 웨이퍼), 터너리 화합물 기판(예를 들어, AlGaAs), 또는 고차 화합물 웨이퍼일 수 있다. 또한, 반도체 기판은 복수의 상이한 재료를 포함할 수 있고, 인, 비정질 실리콘, 또는 유기 재료를 포함할 수 있지만, 이들로 제한되지는 않는다. 일부 실시형태들에서, 반도체 기판은 또한 적층된 또는 다른 방법으로는 함께 부착된 복수의 웨이퍼들 또는 다이들을 포함할 수 있다. 반도체 기판은, 실리콘 잉곳으로부터 절단된 웨이퍼 및/또는 임의의 다른 타입의 반도체/비반도체 및/또는 하부 기판 상에 형성된 퇴적된 또는 성장된(예를 들어, 에피택셜 설장) 층들을 포함할 수 있다. 예를 들어, 상호연결 구조물(403)은 기판(402) 내의 디바이스들에 전기적 연결을 제공하기 위하여, 연속적인 절연 및 도전 층들을 형성하고, 이들을 패터닝함으로써 형성될 수 있다.
RRAM 하부 금속 전극층(440)은 일부 실시예들에서 대략 150 옹스트롬의 두께를 가질 수 있다. 일부 실시예들에 있어서, RRAM 하부 금속 전극층(400)은 하나의 도전층보다 더 많은 도전층으로 구성될 수 있다. 예컨대, 일부 실시예들에 있어서, RRAM 하부 금속 전극층(400)은 하위 TaN 층 및 상위 TiN 층을 포함할 수 있다. 하위 TaN 층은 PVD에 의해 형성될 수 있고, 대략 100 옹스트롬의 두께를 가질 수 있다. 상위 TiN 층은 PEALD에 의해 형성될 수 있고, 대략 50 옹스트롬의 두께를 가질 수 있다.
도 5에 있어서, 가변 저항 유전체층(500)은 RRAM 하부 금속 전극층(400) 위에 형성된다. 일부 실시예들에 있어서, 가변 저항 유전체층(500)은 하프늄 산화물(HfO2)로 구성된다.
도 6에서, RRAM 상부 금속 전극층(600)은 가변 저항 유전체층(500) 위에 형성된다. RRAM 상부 금속 전극층(600)은, 일부 실시예들에서, TiN을 포함할 수 있고, 대략 150 옹스트롬의 두께를 가질 수 있다. 일부 실시예들에 있어서, RRAM 상부 금속 전극층(600)은 하나의 도전층보다 더 많은 도전층으로 구성될 수 있다.　 예컨대, 일부 실시예들에 있어서, RRAM 상부 금속 전극층(600)은, 대략 100 옹스트롬의 두께를 가지는 하위 Ti 층, 및 대략 50 옹스트롬의 두께를 가지는 상위 TiN 층을 포함할 수 있다. 다른 실시예들에 있어서, RRAM 상부 금속 전극층(600)은, 대략 50 옹스트롬의 두께를 가지는 하위 Ti 층, 대략 50 옹스트롬의 두께를 가지는 중간 TiN 층, 및 대략 50 옹스트롬의 두께를 가지는 상위 TaN 층을 포함할 수 있다.
도 7에서, 캡핑층(700)은 RRAM 상부 금속 전극층(600) 위에 형성된다. 캡핑층(700)은, 일부 실시예들에 있어서, SiON을 구비할 수 있고, 대략 300 옹스트롬의 두께를 가질 수 있다.
도 8에 있어서, 상부 전극 마스크(미도시)는 캡핑층(700) 위에서 패터닝되고, 그 후 패터닝된 RRAM 상부 금속 전극(600’)과 그 위에 배치된 패터닝된 캡핑층(700’)을 형성하기 위하여 상부 전극 마스크가 제자리에 위치한 상태에서 그 마스크를 사용하여 에칭을 수행한다.
도 9에 있어서, 패시베이션 프로세스(900)은 패터닝된 RRAM 상부 금속 전극(660’) 및 패터닝된 캡핑층(700’) 상에서 수행된다. 명확하게 도시되어 있지는 않지만, 상부 전극 마스크는, 일부 예들에서 패시베이션 동안에 패터닝된 캡핑층 위에, 제자리에 위치한 상태로 남겨질 수 있지만, 다른 예들에서는, 마스크가 패시베이션 이전에 제거될 수 있다. 패시베이션 프로세스(900)는 외부 상부 전극 측벽들에 인접하게 보호 측벽들(902a, 902b)을 형성한다. 패시베이션 프로세스는, 가장 바깥쪽의 상부 전극 측벽들을 산화시키기 위한 O3 처리 또는 N2O 처리를 포함할 수 있으며, 이에 의해 보호 측벽들(902a, 902b)을 형성한다. 보호 측벽들(902a, 902b)은 각각 대략 5 옹스트롬 내지 70 옹스트롬의 폭을 가질 수 있고, 각각이 캡핑층(700’)의 하위 표면과 만나는 상위 표면을 가질 수 있다. 보호 측벽들(902a, 902b)은 또한 가변 저항 유전체층(500)의 상위 표면과 만나는 하위 표면을 가질 수 있다. 다른 실시예들에 있어서, 보호 측벽들(902a, 902b)은 상향 연장되어 캡핑층 측벽들 상에 적어도 부분적으로 영향을 주거나 또는 캡핑층 측벽들 위로 연장될 수 있거나 및/또는 적어도 부분적으로 가변 저항 유전체층으로 하향 연장될 수 있다. 또한, 산화의 성장 프로파일로 인해, 산화 프로세스에 의해 성장될 때, 보호 측벽들은, 캡핑층(116)의 외부 측벽 에지 아래로 연장되는 내부 측벽 표면들 뿐만 아니라 캡핑층(116)의 외부 에지를 넘어서 외부로 연장되는 외부 측벽 표면들을 가질 수 있다.
도 10에 있어서, 패시베이션 프로세스가 수행된 이후에, SiO2 층과 같은 에칭 정지층(100)은 구조물 위에 컨포멀하게 형성된다. 그 후, 예컨대 SiN 층과 같은 컨포멀 보호층(1002)은, 에칭 정지층(1000) 위에 형성된다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시예들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시예들과 동일한 목적을 달성 및/또는 동일한 이점을 달성하기 위한 기타의 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 이러한 등가의 구성은 본 개시의 사상과 범위로부터 벗어나지 않으며, 본 개시의 사상과 범위로부터 벗어나지 않고 다양한 변경, 대체, 및 변형을 가할 수 있는 있다는 것을 인식해야 한다.

Claims (10)

  1. 저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)에 있어서.
    RRAM 하부 금속 전극;
    상기 RRAM 하부 금속 전극 위에 배치된 가변 저항 유전체층;
    상기 가변 저항 유전체층 위에 배치된 RRAM 상부 금속 전극;
    상기 RRAM 상부 금속 전극 위에 배치된 캡핑층으로서, 상기 캡핑층의 하위 표면 및 상기 RRAM 상부 금속 전극의 상위 표면은 계면에서 만나는 것인 상기 캡핑층; 및
    상기 RRAM 상부 금속 전극의 외부 측벽들에 인접한 보호 측벽들로서, 적어도 상기 RRAM 상부 금속 전극의 상기 상위 표면이 상기 캡핑층의 상기 하위 표면과 만나는 상기 계면과 정렬되는 상위 표면들을 포함하는, 상기 보호 측벽들
    을 포함하고,
    상기 RRAM 상부 금속 전극은 금속 성분(component)을 포함하는 제1 재료로 제조되며, 상기 보호 측벽들은 상기 금속 성분 및 산화물 또는 질화물 성분을 포함하는 제2 재료로 제조되는 것인, 저항성 랜덤 액세스 메모리(RRAM).
  2. 삭제
  3. 제1항에 있어서,
    상기 RRAM 상부 금속 전극은,
    티타늄(Ti)을 포함하는 하위 RRAM 상부 금속 전극; 및
    상기 하위 RRAM 상부 금속 전극 위에 배치된 상위 RRAM 상부 금속 전극을 포함하며,
    상기 상위 RRAM 상부 금속 전극은 TiN 또는 TaN을 포함하는 것인, 저항성 랜덤 액세스 메모리(RRAM).
  4. 제1항에 있어서,
    상기 가변 저항 유전체층은 하프늄 산화물(HfO2)을 포함하는 것인, 저항성 랜덤 액세스 메모리(RRAM).
  5. 제1항에 있어서,
    상기 RRAM 하부 금속 전극은,
    탄탈륨 질화물(TaN)을 포함하는 하위 RRAM 하부 금속 전극; 및
    상기 하위 RRAM 하부 금속 전극 위에 배치되는 상위 RRAM 하부 금속 전극을 포함하며,
    상기 상위 RRAM 하부 금속 전극은 TiN을 포함하는 것인, 저항성 랜덤 액세스 메모리(RRAM).
  6. 제1항에 있어서,
    상기 가변 저항 유전체층은 상기 RRAM 하부 금속 전극 위에서 연속적으로 연장되며,
    상기 RRAM 상부 금속 전극은, 상기 RRAM 하부 금속 전극의 전체 보다 작게 상기 RRAM 하부 금속 전극 위에 가로 놓이는 것인, 저항성 랜덤 액세스 메모리(RRAM).
  7. 제1항에 있어서,
    상기 캡핑층은 SiN 또는 SiON 층을 구비하는 것인, 저항성 랜덤 액세스 메모리(RRAM).
  8. 제1항에 있어서,
    상기 캡핑층, 상기 보호 측벽들, 및 상기 RRAM 상부 금속 전극에 의해 커버되지 않는 상기 가변 저항 유전체층의 일부분들 위에 컨포멀하게 가로 놓이는 에칭 정지층을 더 포함하는 저항성 랜덤 액세스 메모리(RRAM).
  9. 방법에 있어서,
    RRAM 하부 금속 전극층, 가변 저항 유전체층, 및 RRAM 상부 금속 전극층을 포함하는 RRAM 스택을 형성하는 단계로서, 상기 RRAM 상부 금속 전극층은 금속 성분을 포함하는 제1 재료로 제조되는 것인, 상기 RRAM 스택 형성 단계;
    상기 RRAM 상부 금속 전극층 위의 마스크를 패터닝하는 단계;
    패터닝된 RRAM 상부 금속 전극을 형성하기 위하여 상기 RRAM 상부 금속 전극 층 위에 상기 마스크가 제자리에 위치한 상태에서 에칭을 수행하는 단계; 및
    상기 RRAM 상부 금속 전극의 측벽들 상에 보호 측벽들을 형성하기 위하여 패시베이션 프로세스를 적용하는 단계로서, 상기 보호 측벽들은 상기 금속 성분 및 산화물 또는 질화물 성분을 포함하는 제2 재료로 제조되는 것인, 상기 패시베이션 프로세스 적용 단계
    를 포함하는 방법.
  10. RRAM 셀에 있어서,
    RRAM 하부 금속 전극;
    상기 RRAM 하부 금속 전극 위에 배치된 가변 저항 유전체층;
    상기 가변 저항 유전체층 위에 배치된 RRAM 상부 금속 전극; 및
    상기 RRAM 상부 금속 전극의 외부 측벽들에 인접한 보호 측벽들로서, 적어도 상기 RRAM 상부 금속 전극의 상위 표면과 정렬되는 상위 표면들을 가지는, 상기 보호 측벽들
    을 포함하고,
    상기 RRAM 상부 금속 전극은 금속 성분을 포함하는 제1 재료로 제조되며, 상기 보호 측벽들은 상기 금속 성분 및 산화물 또는 질화물 성분을 포함하는 제2 재료로 제조되는 것인, RRAM 셀.
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