JP5810056B2 - 記憶装置 - Google Patents

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Description

本発明の実施形態は、記憶装置に関する。
次世代のフラッシュメモリとして、イオンメモリが提案されている。イオンメモリにおいては、絶縁膜中に金属イオンを拡散させ、単体として析出させることにより、絶縁膜中に金属フィラメントを形成し、低抵抗状態を実現する。また、金属フィラメントの少なくとも一部を消失させることにより、電流経路を遮断し、高抵抗状態を実現する。そして、低抵抗状態と高抵抗状態とを切り替えることにより、2値のデータを記憶している。
特開2007−311641号公報
本発明の目的は、信頼性が高い記憶装置を提供することである。
実施形態に係る記憶装置は、第1方向に延びる第1配線と、前記第1方向に対して交差した第2方向に延びる第2配線と、前記第1配線と前記第2配線との間に接続されたピラーと、を備える。前記ピラーは、前記第1配線に接続され、抵抗率が前記第1配線の抵抗率及び前記第2配線の抵抗率よりも高い第1高抵抗層と、前記第2配線に接続され、抵抗率が前記第1高抵抗層の抵抗率よりも高く、厚さが前記第1高抵抗層の厚さ以下である第2高抵抗層と、前記第1高抵抗層と前記第2高抵抗層との間に配置され、金属を含むイオン源層と、を有する。前記イオン源層と前記第2高抵抗層がメモリセルを構成し、前記メモリセルが高抵抗状態であるときに、前記第1高抵抗層内に拡散している前記金属の原子数は、前記第2高抵抗層内に拡散している前記金属の原子数よりも多い。
実施形態に係る記憶装置は、第1方向に延びる第1配線と、前記第1方向に対して交差した第2方向に延びる第2配線と、前記第1配線と前記第2配線との間に接続されたピラーと、を備える。前記ピラーは、前記第1配線に接続され、抵抗率が前記第1配線の抵抗率及び前記第2配線の抵抗率よりも高い第1高抵抗層と、前記第2配線に接続され、前記第1高抵抗層に接し、抵抗率が前記第1高抵抗層の抵抗率よりも高く、厚さが前記第1高抵抗層の厚さ以下であり、金属を含む第2高抵抗層と、を有する。前記第2高抵抗層は、前記金属が集中したイオン源層を有し、前記イオン源層は前記第1高抵抗層に接する。前記第2高抵抗層がメモリセルを構成し、前記メモリセルが高抵抗状態であるときに、前記第1高抵抗層内に拡散している前記金属の原子数は、前記第2高抵抗層おける前記イオン源層を除く部分内に拡散している前記金属の原子数よりも多い。
第1の実施形態に係る記憶装置を例示する斜視図である。 第1の実施形態に係る記憶装置のピラーを例示する断面図である。 (a)〜(d)は、第1の実施形態に係る記憶装置の動作を例示する模式的断面図であり、(a)は高抵抗状態を示し、(b)はセット動作の途中の状態を示し、(c)は低抵抗状態を示し、(d)はリセット動作の途中の状態を示す。 第2の実施形態に係る記憶装置のピラーを例示する断面図である。 (a)〜(c)は、第2の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 第3の実施形態に係る記憶装置のピラーを例示する断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第1の実施形態について説明する。
図1は、本実施形態に係る記憶装置を例示する斜視図であり、
図2は、本実施形態に係る記憶装置のピラーを例示する断面図である。
本実施形態に係る記憶装置は、イオンメモリである。
図1に示すように、本実施形態に係る記憶装置1においては、シリコン基板11が設けられており、シリコン基板11の上層部分及び上面上には、記憶装置1の駆動回路(図示せず)が形成されている。シリコン基板11上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜12が設けられており、層間絶縁膜12上にはメモリセル部13が設けられている。
メモリセル部13においては、シリコン基板11の上面に平行な一方向(以下、「ワード線方向」という)に延びる複数本のワード線WLを含むワード線配線層14と、シリコン基板11の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向(以下、「ビット線方向」という)に延びる複数本のビット線BLを含むビット線配線層15とが、交互に積層されている。ワード線WL同士、ビット線BL同士、ワード線WLとビット線BLとは、相互に接していない。ワード線WL及びビット線BLは、例えば、タングステン(W)により形成されている。
そして、各ワード線WLと各ビット線BLとの最近接点には、シリコン基板11の上面に対して垂直な方向(以下、「上下方向」という)に延びるピラー16が設けられている。ピラー16の形状は、例えば、円柱状、四角柱状又は角が丸められた略四角柱状である。ピラー16は、ワード線WLとビット線BLとの間に形成されており、1本のピラー16により、1つのメモリセルMCが構成されている。すなわち、記憶装置1は、ワード線WLとビット線BLとの最近接点毎にメモリセルMCが配置されたクロスポイント型の装置である。ワード線WL、ビット線BL及びピラー16の相互間は、層間絶縁膜17(図2参照)によって埋め込まれている。
次に、各ピラー16について説明する。
図2に示すように、ピラー16においては、ワード線WL側からビット線BL側に向かって、バリアメタル層21、シリコン酸化層22、銀層23、アモルファスシリコン層24及びバリアメタル層25がこの順に積層されている。バリアメタル層21及び25は、ワード線WL及びビット線BLの材料がピラー16内に拡散することを抑制する層であり、例えば、タングステン窒化物(WN)又はタンタル窒化物(TaN)によって形成されている。
アモルファスシリコン層24は、アモルファスシリコンによって形成されており、バリアメタル層25を介してビット線BLに接続されている。アモルファスシリコン層24の抵抗率は、ワード線WLの抵抗率、ビット線BLの抵抗率、バリアメタル層21の抵抗率及びバリアメタル層25の抵抗率よりも高い。また、アモルファスシリコン層24は、バリアメタル層21及び25よりも厚い。
シリコン酸化層22は、シリコン酸化物によって形成されており、バリアメタル層21を介してワード線WLに接続されている。シリコン酸化層22の抵抗率は、アモルファスシリコン層24の抵抗率よりも高い。また、シリコン酸化層22の厚さは、アモルファスシリコン層24の厚さ以下である。また、シリコン酸化層22は、バリアメタル層21及び25よりも厚い。
銀層23は銀(Ag)からなり、シリコン酸化層22とアモルファスシリコン層24との間に配置されており、シリコン酸化層22及びアモルファスシリコン層24に接している。銀層23は、シリコン酸化層22及びアモルファスシリコン層24よりも薄く、バリアメタル層21及び25よりも厚い。
次に、本実施形態に係る記憶装置の動作について説明する。
図3(a)〜(d)は、本実施形態に係る記憶装置の動作を例示する模式的断面図であり、(a)は高抵抗状態を示し、(b)はセット動作の途中の状態を示し、(c)は低抵抗状態を示し、(d)はリセット動作の途中の状態を示す。
なお、図3(a)〜(d)において、単体の銀原子(Ag)を模式的に白丸(○)で表し、銀イオン(Ag)は模式的に黒丸(●)で表す。
図3(a)に示すように、メモリセルMCが高抵抗状態にあるときは、シリコン酸化層22内及びアモルファスシリコン層24内に連続したフィラメントは形成されていない。このため、シリコン酸化層22及びアモルファスシリコン層24は、ほぼ絶縁層となっている。但し、アモルファスシリコンはシリコン酸化物よりも銀原子を拡散させやすいため、銀層23からアモルファスシリコン層24内に拡散している銀原子の数は、銀層23からシリコン酸化層22内に拡散している銀原子の数よりも多い。
図3(b)に示すように、セット動作、すなわち、メモリセルMCを高抵抗状態から低抵抗状態に移行させる動作を行う場合には、ピラー16に、ビット線BLが正極となり、ワード線WLが負極となるようなセット電圧を印加する。ピラー16全体に印加されたセット電圧は、シリコン酸化層22の電気抵抗値とアモルファスシリコン層24の電気抵抗値との比に応じて分割され、各層に印加される。このとき、シリコン酸化層22の厚さはアモルファスシリコン層24の厚さ以下であり、シリコン酸化層22の抵抗率はアモルファスシリコン層24の抵抗率よりも高いため、シリコン酸化層22には、アモルファスシリコン層24よりも高い電界が印加される。
また、シリコン酸化層22内には銀原子がほとんど拡散していないため、銀層23とシリコン酸化層22との界面における組成変化は急峻であり、電界はこの界面に集中的に印加される。この結果、銀層23におけるシリコン酸化層22との界面付近に位置する銀子(Ag)には強い電界が印加されるため、イオン化して銀イオン(Ag)となる。このようにして生成した銀イオンは、電界に反応して負極であるワード線WLに向かってシリコン酸化層22内を移動する。そして、シリコン酸化層22内において、ワード線WLから供給された電子(e)と結合して銀原子(Ag)に戻り、金属フィラメントFを形成する。
そして、図3(c)に示すように、シリコン酸化層22内に形成された金属フィラメントFがバリアメタル層21に到達すると、シリコン酸化層22が低抵抗状態となり、メモリセルMC全体が低抵抗状態となる。これにより、セット動作が完了する。このとき、アモルファスシリコン層24には、フィラメントFは形成されておらず、アモルファスシリコン層24は抵抗として機能する。これにより、メモリセルMCが低抵抗状態にあるときでも、メモリセルMCに流れる電流はアモルファスシリコン層24によって制限されるため、過大な電流が流れることがない。
図3(d)に示すように、リセット動作、すなわち、メモリセルMCを低抵抗状態から高抵抗状態に移行させる動作を行う場合には、ピラー16に、ビット線BLが負極となり、ワード線WLが正極となるようなリセット電圧を印加する。リセット動作の初期段階においては、シリコン酸化層22内にフィラメントFが形成されているため、ピラー16全体に印加されたリセット電圧の大部分は、アモルファスシリコン層24に印加される。しかし、フィラメントFを構成する銀原子の少なくとも一部がイオン化してフィラメントFから外れると、シリコン酸化層22は高抵抗状態となるため、リセット電圧はシリコン酸化層22とアモルファスシリコン層24との間で分割される。このとき、抵抗率が相対的に高いシリコン酸化層22には相対的に強い電界が印加される。従って、シリコン酸化層22内においてフィラメントFを構成している銀原子には強い電界が印加され、イオン化して銀層23に向かって移動する。この結果、フィラメントFの少なくとも一部が速やかに消失し、シリコン酸化層22の高抵抗状態が安定する。これにより、リセット動作が完了する。
一方、アモルファスシリコン層24内には、銀層23から多くの銀原子が拡散しているため、銀層23とアモルファスシリコン層24との界面の組成変化は急峻ではなく、この界面には電界が集中しにくい。このため、銀原子がイオン化しにくい。イオン化していない銀原子は、電界が印加されても移動しない。また、アモルファスシリコン層24には相対的に弱い電界しか印加されないため、アモルファスシリコン層24内においてイオン化した銀イオンにも弱い電界しか印加されず、アモルファスシリコン層24内を移動しにくい。このため、アモルファスシリコン層24内には、フィラメントが形成されにくい。更に、仮にフィラメントが形成されても、アモルファスシリコン層24の厚さはシリコン酸化層22の厚さ以上であるため、シリコン酸化層22内のフィラメントFの消失に要する時間内に、アモルファスシリコン層24内に形成されたフィラメントがバリアメタル層25に到達することはない。
このように、リセット動作の結果、シリコン酸化層22内においてはフィラメントが消失するが、アモルファスシリコン層24内においてはバリアメタル層25に到達するようなフィラメントが形成されない。これにより、図3(a)に示すように、メモリセルMCは全体として高抵抗状態となる。
次に、本実施形態の効果について説明する。
本実施形態においては、上述の如く、各ピラー16において、銀層23の両側にシリコン酸化層22及びアモルファスシリコン層24を設けることにより、セット動作及びリセット動作が可能となる。また、低抵抗状態においても、アモルファスシリコン層24が抵抗として機能するため、メモリセルMCに過大な電流が流れることがない。すなわち、アモルファスシリコン層24が電流量を制限するコンプライアンス層として機能するため、メモリセルMCが過大電流によって破壊されることがない。従って、本実施形態に係る記憶装置1は、信頼性が高い。
なお、メモリセル部13の外部に電流制限回路を設けることにより、各メモリセルMCに流れる電流を制限することも考えられる。しかしながら、このような外部の電流制限回路は、複数のメモリセルMCに流れる電流の全体を制限することはできるが、個々のメモリセルMCに流れる電流を個別に制限することはできない。例えば、各ワード線WLに電流制限回路を接続した場合には、このワード線WLに接続された複数個のメモリセルMCに流れる合計の電流量しか制御することができない。
これに対して、本実施形態によれば、個々のメモリセルMCに電流コンプライアンス層としてアモルファスシリコン層24を設けているため、個々のメモリセルMCに流れる電流量を直接制限することができる。これにより、メモリセルMCの破壊を確実に防止することができる。なお、本実施形態においても、アモルファスシリコン層24とは別に、メモリセル部13全体の電流量を制限する電流制限回路を設けてもよい。
また、本実施形態においては、図3(a)に示す高抵抗状態にあるピラー16に対して、セット電圧の逆電圧、すなわち、ワード線WLを正極としビット線BLを負極とするような電圧が印加されても、銀層23におけるアモルファスシリコン層24との界面付近及びアモルファスシリコン層24内に存在する銀子に対しては、弱い電界しか印加されないため、アモルファスシリコン層24内にバリアメタル層25に到達するようなフィラメントは形成されない。このため、ピラー16にダイオードを設けなくても、逆バイアスに起因する誤動作を防止することができる。この結果、ダイオードを設ける場合と比較して、ピラー16のアスペクト比を低くすることができ、高集積化に対して有利である。また、製造工程を簡略化することができる。
次に、第2の実施形態について説明する。
図4は、本実施形態に係る記憶装置のピラーを例示する断面図である。
図4に示すように、本実施形態に係る記憶装置2のピラー16aは、前述の第1の実施形態に係る記憶装置1のピラー16(図1参照)と比較して、銀層23(図1参照)が設けられておらず、その替わりに、シリコン酸化層22内に銀が含有されている点が異なっている。シリコン酸化層22の上層部、すなわち、アモルファスシリコン層24に接する部分には、銀集中層22aが形成されている。銀集中層22aは、シリコン酸化層22における他の部分よりも、銀の濃度が高い部分である。本実施形態によっても、銀集中層22aが銀層23と同様な役割を果たし、前述の第1の実施形態と同様な動作を実行することができる。
次に、本実施形態に係る記憶装置の製造方法について説明する。
図5(a)〜(c)は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
なお、図5(a)〜(c)において、単体の銀原子(Ag)を模式的に白丸(○)で表し、銀イオン(Ag)は模式的に黒丸(●)で表す。
先ず、図5(a)に示すように、ワード線配線層14上にバリアメタル層21を形成し、その上にシリコン酸化層22を形成した後、保護膜31を形成する。そして、この保護膜31越しに、シリコン酸化層22に対して銀をイオン注入する。
これにより、図5(b)に示すように、シリコン酸化層22の上層部分に、銀集中層22aを形成する。このとき、保護膜31が存在するため、シリコン酸化層22はイオン注入に起因する損傷を受けにくい。その後、保護膜31を除去する。これにより、シリコン酸化層22の上面が露出する。
次に、図5(c)に示すように、シリコン酸化層22上にアモルファスシリコンを堆積させて、アモルファスシリコン層24を形成する。次に、アモルファスシリコン層24上にバリアメタル層25を形成する。次に、ドライエッチングを施して、バリアメタル層25、アモルファスシリコン層24、シリコン酸化層22及びバリアメタル層21を選択的に除去して、ピラー16aを形成する。
本実施形態における上記以外の製造方法は、通常のクロスポイント構造の記憶装置の製造方法と同様である。
本実施形態においては、イオンメタルである銀がシリコン酸化層22内に含有されており、金属層としての銀層が存在しないため、記憶装置2の製造が容易である。例えば、ドライエッチングを施してピラー16aを形成する際には、シリコン酸化物に対する条件で加工を行うことができ、金属層としての銀層を扱う必要がない。また、アモルファスシリコン層24を形成する際に、金属層ではなく、シリコン酸化層22を下地としてアモルファスシリコンを堆積させることができるため、成膜が容易である。更に、金属層としての銀層が存在しないため、銀層が腐食することもない。一方、前述の第1の実施形態は、本実施形態と比較して、銀層23が設けられているため、銀層23とシリコン酸化層22との界面において銀原子がイオン化しやすく、メモリセルの動作安定性が高い。本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
次に、第3の実施形態について説明する。
図6は、本実施形態に係る記憶装置のピラーを例示する断面図である。
図6に示すように、本実施形態に係る記憶装置3は、前述の第2の実施形態に係る記憶装置2(図4参照)と比較して、ピラー16bにおいて、シリコン酸化層22に銀集中層22aが設けられておらず、銀はシリコン酸化層22全体に分散している点が異なっている。
本実施形態によれば、前述の第2の実施形態と比較して、銀集中層22aが存在しないため、記憶装置の製造がより一層容易である。これに対して、前述の第1及び第2の実施形態は、本実施形態と比較して、銀原子がイオン化しやすく、メモリセルの動作安定性が高い。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第2の実施形態と同様である。
なお、前述の各実施形態においては、イオンメタルとして銀を使用する例を示したが、これには限定されない。イオンメタルとしては、銀の他に、例えば、金(Au)、ニッケル(Ni)又はコバルト(Co)を用いることができる。
また、前述の各実施形態においては、イオンメタル層の両側に設ける一対の高抵抗層の材料として、シリコン酸化物及びアモルファスシリコンを使用する例を示したが、これには限定されない。高抵抗層の材料としては、例えば、アモルファスシリコンの他に、ポリシリコン、シリコン窒化物(SiN)、又は、シリコン窒化物に高融点金属を添加した材料であってもよい。シリコン窒化物に高融点金属を添加した材料としては、例えば、TaSiN、TiSiN、HfSiN、NbSiN、CrSiN、MoSiN、WSiN、CoSiN、NiSiNが挙げられる。これらの材料により、所望の抵抗率の高抵抗層を得ることができる。
更に、前述の第1の実施形態において、シリコン酸化層22と銀層23との間、及び、銀層23とアモルファスシリコン層24との間には、バッファ層を設けてもよい。バッファ層の材料としては、例えば、ハフニウム酸化物(HfO)、アルミニウム酸化物(Al)、シリコン(Si)及びポリシリコン(polySi)等が挙げられる。但し、バッファ層の材料の組成比は、上述の例には限定されない。また、前述の第2の実施形態においても、シリコン酸化層22とアモルファスシリコン層24との間に、同様なバッファ層を設けてもよい。
更にまた、前述の各実施形態において、シリコン酸化層(SiO層)22及びアモルファスシリコン層(a−Si層)24の替わりに、これらの層と他の層との積層膜を設けてもよい。積層膜に用いる層としては、ハフニウム酸化層(HfO層)、アルミニウム酸化層(Al層)、アモルファスシリコン層(a−Si層)及びポリシリコン層(polySi層)等が挙げられる。積層膜の組合せとしては、(HfO層/SiO層)、(Al層/SiO層)、(a−Si層/polySi層)、(a−Si層/SiO層)、(polySi層/SiO層)等が挙げられる。
以上説明した実施形態によれば、信頼性が高い記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
1、2、3:記憶装置、11:シリコン基板、12:層間絶縁膜、13:メモリセル部、14:ワード線配線層、15:ビット線配線層、16、16a、16b:ピラー、17:層間絶縁膜、21:バリアメタル層、22:シリコン酸化層、22a:銀集中層、23:銀層、24:アモルファスシリコン層、25:バリアメタル層、31:保護膜、BL:ビット線、F:フィラメント、MC:メモリセル、WL:ワード線

Claims (8)

  1. 第1方向に延びる第1配線と、
    前記第1方向に対して交差した第2方向に延びる第2配線と、
    前記第1配線と前記第2配線との間に接続され、前記第1方向及び前記第2方向の双方に対して交差した方向に延びるピラーと、
    を備え、
    前記ピラーは、
    前記第1配線に接続され、TaSiN、TiSiN、HfSiN、NbSiN、CrSiN、MoSiN、WSiN、CoSiN及びNiSiNからなる群より選択された1以上の材料で形成された金属添加シリコン窒化層と、
    前記第2配線に接続され、厚さが前記金属添加シリコン窒化層の厚さ以下であるシリコン酸化層と、
    前記金属添加シリコン窒化層と前記シリコン酸化層との間に配置され、金属を含む金属層と、
    を有し
    前記金属層と前記シリコン酸化層がメモリセルを構成し、前記メモリセルが高抵抗状態であるときに、前記金属添加シリコン窒化層内に拡散している前記金属の原子数は、前記シリコン酸化層内に拡散している前記金属の原子数よりも多い記憶装置。
  2. 第1方向に延びる第1配線と、
    前記第1方向に対して交差した第2方向に延びる第2配線と、
    前記第1配線と前記第2配線との間に接続されたピラーと、
    を備え、
    前記ピラーは、
    前記第1配線に接続され、抵抗率が前記第1配線の抵抗率及び前記第2配線の抵抗率よりも高い第1高抵抗層と、
    前記第2配線に接続され、抵抗率が前記第1高抵抗層の抵抗率よりも高く、厚さが前記第1高抵抗層の厚さ以下である第2高抵抗層と、
    前記第1高抵抗層と前記第2高抵抗層との間に配置され、金属を含むイオン源層と、
    を有し
    前記イオン源層と前記第2高抵抗層がメモリセルを構成し、前記メモリセルが高抵抗状態であるときに、前記第1高抵抗層内に拡散している前記金属の原子数は、前記第2高抵抗層内に拡散している前記金属の原子数よりも多い記憶装置。
  3. 第1方向に延びる第1配線と、
    前記第1方向に対して交差した第2方向に延びる第2配線と、
    前記第1配線と前記第2配線との間に接続されたピラーと、
    を備え、
    前記ピラーは、
    前記第1配線に接続され、抵抗率が前記第1配線の抵抗率及び前記第2配線の抵抗率よりも高い第1高抵抗層と、
    前記第2配線に接続され、前記第1高抵抗層に接し、抵抗率が前記第1高抵抗層の抵抗率よりも高く、厚さが前記第1高抵抗層の厚さ以下であり、金属を含む第2高抵抗層と、
    を有し、
    前記第2高抵抗層は、前記金属が集中したイオン源層を有し、
    前記イオン源層は前記第1高抵抗層に接し、
    記第2高抵抗層がメモリセルを構成し、前記メモリセルが高抵抗状態であるときに、前記第1高抵抗層内に拡散している前記金属の原子数は、前記第2高抵抗層における前記イオン源層を除く部分内に拡散している前記金属の原子数よりも多い記憶装置。
  4. 前記メモリセルが低抵抗状態であるときに、前記第2高抵抗層内には前記金属からなるフィラメントが形成され、前記第1高抵抗層内には前記金属からなるフィラメントが形成されない請求項2または3に記載の記憶装置。
  5. 前記ピラーは、
    前記第1配線と前記第1高抵抗層との間に配置され、前記第1配線及び前記第1高抵抗層に接し、抵抗率が前記第1高抵抗層の抵抗率よりも低く、前記第1高抵抗層よりも薄い第1バリアメタル層と、
    前記第2配線と前記第2高抵抗層との間に配置され、前記第2配線及び前記第2高抵抗層に接し、抵抗率が前記第2高抵抗層の抵抗率よりも低く、前記第2高抵抗層よりも薄い第2バリアメタル層と、
    をさらに有した請求項2〜4のいずれか1つに記載の記憶装置。
  6. 前記ピラーは、前記第1方向及び前記第2方向の双方に対して直交した方向に延びる請求項2〜5のいずれか1つに記載の記憶装置。
  7. 前記金属は、銀、金、ニッケル及びコバルトからなる群より選択された1以上の金属である請求項2〜6のいずれか1つに記載の記憶装置。
  8. 前記第1高抵抗層は、アモルファスシリコン、TaSiN、TiSiN、HfSiN、NbSiN、CrSiN、MoSiN、WSiN、CoSiN及びNiSiNからなる群より選択された1以上の材料によって形成されており、前記第2高抵抗層はシリコン酸化物によって形成されており、前記金属は銀である請求項2〜7のいずれか1つに記載の記憶装置。
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