JP6430306B2 - 不揮発性記憶装置 - Google Patents

Description

本発明の実施形態は、不揮発性記憶装置に関する。

不揮発性記憶装置として、クロスポイント型の抵抗変化型メモリがある。このような不揮発性記憶装置において、消費電力を低減することが望まれている。

IEEE Journal of Solid-State Circuits, vol.38, No.11, pp1920-1928

本発明の実施形態は、消費電力の低い不揮発性記憶装置を提供する。

本発明の実施形態によれば、第１導電層と第２導電層と第１絶縁層と第１シリコン含有層とを含む不揮発性記憶装置が提供される。前記第１導電層は、ニッケル及びコバルトよりなる群から選択された少なくとも１つを含む第１金属を含む。前記第２導電層は、タングステン、モリブデン、白金、窒化タングステン、窒化モリブデンおよび窒化チタンの少なくともいずれかを含む。前記第１絶縁層は、前記第１導電層と前記第２導電層との間に設けられ、ハフニウム酸化物、ジルコニウム酸化物およびチタン酸化物の少なくともいずれかを含む。前記第１シリコン含有層は、前記第１絶縁層と前記第２導電層との間に設けられシリコンを含む。前記第１シリコン含有層は、第１領域と、第２領域と、を含み、前記第２領域は、前記第１領域と前記第２導電層との間に位置する。前記第１領域における前記第１金属の濃度は、前記第２領域における前記第１金属の濃度よりも高い。前記第１絶縁層における前記第１金属の濃度は、前記第１領域における前記第１金属の前記濃度よりも低い。

第１の実施形態に係る不揮発性記憶装置を示す模式的断面図である。 実施形態に係る不揮発性記憶装置の動作を示す模式図である。 導電層の材料と不揮発性記憶装置の特性との関係を示すグラフ図である。 第２の実施形態に係る不揮発性記憶装置を示す模式的断面図である。 第３の実施形態に係る不揮発性記憶装置を示す模式的断面図である。 第４の実施形態に係る不揮発性記憶装置を示す模式的断面図である。 第５の実施形態に係る不揮発性記憶装置を示す模式的断面図である。 図８（ａ）〜図８（ｃ）は、第６の実施形態に係る不揮発性記憶装置を示す模式的斜視図である。 第６の実施形態に係る不揮発性記憶装置を示す模式的平面図である。

以下に、各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る不揮発性記憶装置を例示する模式的断面図である。
図１に示すように、本実施形態に係る不揮発性記憶装置１１０は、積層体１０を含む。積層体１０は、第１導電層１ａと、第１絶縁層２ａと、第１シリコン含有層３ａと、第２導電層４ａと、を含む。

以下の説明において、第２導電層４ａから第１導電層１ａへ向かう積層方向をＺ軸方向とする。Ｚ軸方向に対して直交する１つの方向をＸ軸方向とする。Ｘ軸方向とＺ軸方向とに直交する方向をＹ軸方向とする。

第１導電層１ａには、イオン化し易い金属が用いられる。例えば、第１導電層１ａは、シリコンとの化合物を形成可能な第１金属を含む。第１金属は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびチタン（Ｔｉ）よりなる群から選択された少なくとも１つを含む。

例えば、第１導電層１ａは、上記の第１金属とシリコンとの化合物（金属シリサイド）を含んでもよい。金属シリサイドは、純金属よりも化学的安定性が高く、構造平坦性にも優れ、デバイス集積化に向いているからである。金属シリサイドの組成比は、より金属リッチなものが望ましい。これにより、第１金属がイオン化しやすくなる。

第１絶縁層２ａは、第１導電層１ａと第２導電層４ａとの間に設けられる。第１絶縁層２ａは、第１導電層１ａと接しており、電気的に接続されている。例えば、第１絶縁層２ａは、絶縁性物質からなる。具体的には、第１絶縁層２ａは、ハフニウム酸化物、ジルコニウム酸化物およびチタン酸化物の少なくともいずれかを含む。

これらの金属酸化物中には、積層体１０に電気的な刺激を加えることによって、第１金属からなる伝導フィラメントを形成することができる。これらの金属酸化物は、その内部に形成された伝導フィラメントが、電気的刺激が消去されたときに熱的刺激によって自動的に分解され消失する、という特徴を有する。

第１シリコン含有層３ａは、第１絶縁層２ａと第２導電層４ａとの間に設けられる。第１シリコン含有層３ａは、第１絶縁層２ａと接しており、電気的に接続されている。第１シリコン含有層３ａは、少なくともその一部にシリコンを含む。例えば、第１シリコン含有層３ａは、シリコン、シリコン酸化物およびシリコン酸窒化物の少なくともいずれかを含む。

第１シリコン含有層３ａ中には、積層体１０に電気的な刺激を加えることによって、第１金属からなる伝導フィラメントを形成することができる。この伝導フィラメントは、電気的刺激が消去された後も、その構造を安定的に保つことができる。これは、第１金属を構成するＮｉ、Ｃｏ、Ｔｉなどの金属が、第１シリコン含有層３ａ中に含まれるＳｉ原子と共有結合を形成しやすいという性質による。Ｎｉ、Ｃｏ、Ｔｉなどの金属とＳｉが互いの持つ電子を供与しあって混成軌道を形成する。このため、熱的刺激によって破壊されにくい強固な伝導フィラメントが形成される。

第２導電層４ａは、第１シリコン含有層３ａと接しており、電気的に接続されている。第２導電層４ａは、第１金属よりもイオン化しにくく、化学的に不活性な導電材料からなる。例えば、第２導電層４ａに用いられる導電材料（第１材料）は、タングステン（Ｗ）、モリブデン（Ｍｏ）、白金（Ｐｔ）、窒化タングステン、窒化モリブデンおよび窒化チタンの少なくともいずれかを含む。これらの導電性材料を構成する金属原子は、電気的刺激によって容易にイオン化されない。

以下、実施形態に係る不揮発性記憶装置の動作について説明する。
不揮発性記憶装置１１０の積層体１０は、記憶デバイスの最小単位として利用される。この最小単位は、高抵抗状態および低抵抗状態の２つの記憶状態を有する。

図２は、実施形態に係る不揮発性記憶装置の動作を例示する模式図である。
図２の横軸は、積層体１０（第１導電層１ａと第２導電層４ａとの間）に印加される動作電圧Ｖｏｐを表す。第２の縦軸は、積層体１０を流れる動作電流Ｉｏｐを表す。積層体１０は、最初の状態では、高抵抗状態（図２の状態ＳＴＡ）にある。

まず、図２を参照して不揮発性記憶装置１１０における書き込み動作の例について説明する。
書き込み動作においては、第２導電層４ａに対して正の電圧Ｖ１（第１電圧）を第１導電層１ａに印加する。これにより、第１導電層１ａに含まれるＮｉなどの第１金属の原子がイオン化する。イオン化した原子は、積層体１０中に生じた電界によって、第１絶縁層２ａ中および第１シリコン含有層３ａ中へ輸送される。輸送されたイオンは、第１絶縁層２ａおよび第１シリコン含有層３ａのそれぞれの中で還元されて、伝導フィラメントを形成する（図２の状態ＳＴＢ）。例えば、第１絶縁層２ａ中に伝導フィラメントＦ２が形成され、第１シリコン含有層３ａ中に伝導フィラメントＦ３が形成される。これにより、積層体１０（第２導電層４ａと第１導電層１ａとの間）の電気抵抗は、高抵抗状態から低抵抗状態へと遷移する。

この電気的刺激（すなわち電圧Ｖ１）が消去されると、第１絶縁層２ａ中の第１金属（Ｎｉなど）からなる伝導フィラメントＦ２は、熱的刺激（例えば、有限の温度下で引き起こされる原子の振動）によって、例えば自動的に、分解される。一方、電気的刺激を消去しても、第１シリコン含有層３ａ中の第１金属からなる伝導フィラメントＦ３は、第１金属とＳｉとの強固な化学結合のために、熱によって分解されない。伝導フィラメントＦ３が形成された状態は、きわめて長い時間、保たれる。これが、不揮発性記憶装置１１０における低抵抗状態に当たる（図２の状態ＳＴＣ）。この電圧印加は、メモリ書き込み動作と呼ばれる。

この低抵抗状態は、後に示すように、不揮発性記憶装置の読み出し動作の際には低抵抗状態として検知される。一方、読み出し動作を行わない時は、積層体１０の抵抗は極めて高い。

低抵抗状態（状態ＳＴＣ）の不揮発性記憶装置において、第２導電層４ａに対して負の電圧を第１導電層１ａに印加したとき、第１シリコン含有層３ａ中に形成された伝導フィラメントＦ３の構造は、電圧の影響をほぼ受けない。このように、この不揮発性記憶装置１１０は、例えば、ワンタイムメモリとして利用することができる。ワンタイムメモリは、例えば、ユーザーが一度きりの情報書き込みを行い、その情報を書き換えることなく長期間維持する用途に用いられる。

次に、不揮発性記憶装置１１０における読み出し動作の例について説明する。

読み出し動作においては、積層体１０の記憶状態を外部回路に読み出すために、第２導電層４ａに対して正の電圧Ｖ２（第２電圧）を第１導電層１ａに印加する。電圧Ｖ２は、電圧Ｖ１よりも低い電圧である。このような電圧Ｖ２を印加すると、第１絶縁層２ａ中に、第１金属からなる伝導フィラメントＦ２２が形成される。そして、第２導電層４ａと第１導電層１ａとの間の電気抵抗が検出される。

積層体１０が高抵抗状態（状態ＳＴＡ）であったときは、電圧Ｖ２の印加によって、第１シリコン含有層３ａの高抵抗状態（図２の状態ＳＴＤ）が読み出される。
積層体１０が低抵抗状態（状態ＳＴＣ）であったときは、電圧Ｖ２の印加によって、第１シリコン含有層３ａの内部に形成されたＮｉなどからなるフィラメントＦ３が形成された低抵抗状態（図２の状態ＳＴＥ）が読み出される。
電圧Ｖ２が消去されると、第１絶縁層２ａ中のＮｉなどからなる伝導フィラメントＦ２２は熱的刺激によって消滅し、元々の記憶状態が維持される。

図１の不揮発性記憶装置１１０は、後述するクロスポイント型のメモリセルアレイ（図９）に利用することができる。クロスポイント型のメモリセルアレイでは、図１の積層体１０が一つのメモリセルに対応し、複数の積層体１０がアレイ状に配置される。ある１つの注目セルに書き込み動作や読み出し動作などを行うとき、注目セル以外のセルにかかる電圧の極性および絶対値を制御する。これにより、注目セル以外のセルの第１絶縁層２ａ中にＮｉなどからなる伝導フィラメントの発生を抑制することができる。従って、注目セル以外のセルに流れる電流（リーク）を小さくすることができる。

不揮発性記憶装置１１０は、Ｎｉなどの金属フィラメントの形成および消失をメモリ動作のメカニズムとしている。このため、従来法のアンチフューズ方式と比べても、著しく低い消費電力で駆動することができるようになる。

積層体１０は、２端子メモリであり、複数の積層体１０を立体的に積層することが可能である。これにより、不揮発性記憶装置の１チップ当たりのメモリ容量を極めて大きくすることができる。

第１導電層１ａの材料としては、Ｎｉ、ＣｏまたはＴｉが好適である。ワンタイムメモリにおいては、記憶状態を長時間保持することが求められる。先に述べたように、これらの材料と、第１シリコン含有層３ａに含まれるシリコンと、の化学結合力は、極めて強い。このため、これらの材料を用いることで、ある低抵抗状態を長時間保持することができる。

例えば、第１導電層１ａの材料として金（Ａｕ）を用いた場合でも、第１シリコン含有層３ａ中に伝導フィラメントを形成することは可能である。しかしながら、Ａｕは、シリコンと強固な化学結合を形成しない。このため、この伝導フィラメントは、容易に分解され、ワンタイムメモリとしての仕様を満たすことができない。

第１導電層１ａの材料としてＴｉを用いることによって、記憶状態をより長時間保持することができる。これは、ＴｉとＳｉとの化学結合が、ＮｉとＳｉとの化学結合、または、ＣｏとＳｉとの化学結合よりも安定なためである。

但し、第１導電層１ａにＴｉを用いた場合には、高抵抗状態（状態ＳＴＡ）から低抵抗状態（状態ＳＴＢ）へ遷移させる際の電圧（遷移電圧Ｖｓ）が、ＮｉまたはＣｏを用いた場合よりも高い。
図３は、導電層の材料と不揮発性記憶装置の特性との関係を例示するグラフ図である。図３は、各材料を第１導電層１ａに用いた場合における遷移電圧Ｖｓ（任意単位）を示している。

図３に示したように、Ｔｉを用いた場合の遷移電圧Ｖｓは、Ｎｉを用いた場合の遷移電圧Ｖｓよりも高い。また、Ｎｉを用いた場合の遷移電圧Ｖｓは、Ｃｏを用いた場合の遷移電圧Ｖｓよりも高い。これは、例えば、化学的により安定な構造を形成するためには、より大きな電気エネルギーが必要であるためと考えることができる。例えば、低抵抗状態の安定性と、低い動作電圧（遷移電圧）と、は、トレードオフの関係にある。製品において、安定性を重視するか、定動作電圧による低消費電力を重視するか、によって、第１導電層１ａに用いる材料を変更することができる。

第１絶縁層２ａの厚さは、１ナノメートル（ｎｍ）以上、１０ｎｍ以下であることが望ましい。第１絶縁層２ａの厚さが１ｎｍよりも薄いと、第１絶縁層２ａが不連続な膜となりデバイスが機能しなくなる場合がある。第１絶縁層２ａが１０ｎｍよりも厚いと、伝導フィラメントを形成するための電圧が高くなりすぎる場合がある。動作電圧の観点から、第１絶縁層２ａの厚さが５ｎｍ以下であることがより望ましい。

第１シリコン含有層３ａの厚さは、１ｎｍ以上、１０ｎｍ以下であることが望ましい。第１シリコン含有層３ａの厚さが１ｎｍよりも薄いと、第１シリコン含有層３ａが不連続な膜となりデバイスが機能しなくなることがある。第１シリコン含有層３ａの厚さが１０ｎｍよりも厚いと、伝導フィラメントを形成するための電圧が高くなりすぎる場合がある。動作電圧と保持特性の観点から、第１シリコン含有層３ａの厚さが３ｎｍ以下であることがより望ましい。このような厚さとすることで、より低い電圧でＮｉなどからなる伝導フィラメントが形成されるばかりでなく、構造的に安定なフィラメントを形成することができる。これにより、保持特性をより向上させることができる。

以上説明したように、実施形態においては、第１導電層１ａは、Ｎｉ、ＣｏおよびＴｉの少なくともいずれかを含む第１金属を含む。このような第１金属と、第１シリコン含有層３ａに含まれるＳｉと、の結合は、化学的に安定であるため、記憶状態を長時間保持することができる。さらに、第１シリコン含有層３ａとして用いられるＳｉ膜、Ｓｉ酸化膜およびＳｉ酸窒化膜は、その内部に伝導フィラメントが形成されていないときには、高い電気抵抗を有する。このため、オン状態における電気抵抗と、オフ状態における電気抵抗と、の比を大きくすることができる。

例えば、メモリセルにトランジスタを用いて、ワンタイムメモリを構成する方法も考えられる。しかしながら、このようなトランジスタを用いたワンタイムメモリでは、トランジスタが３端子素子であるがゆえ、１ビットあたりの専有面積が大きい。このため、１チップ当たりのメモリ容量を大きくすることには向いていない。これに対して、実施形態においては、積層体１０は、２端子のメモリセルであるため、１ビット当たりの専有面積を小さくすることができる。さらに、積層体１０を立体的に積層することが可能なため、１チップ当たりのメモリ容量を大きくすることができる。

例えば、クロスポイント型のワンタイムメモリとして絶縁膜の電気的短絡を利用することも考えられる。しかしながら、このようなメモリは、動作に大きな電力を要する。これに対して、実施形態においては、第１導電層１ａと第１シリコン含有層３ａとの間に第１絶縁層２ａが形成されている。読み出し動作の際に、注目セル以外では、この第１絶縁層２ａに伝導フィラメントが形成されない。これにより、リーク電流を抑制することができる。したがって、消費電力を低くすることができる。実施形態によれば、１チップ当たりのメモリ容量が大きく、消費電力の低いワンタイムメモリを提供することができる。

（第２の実施形態）
図４は、第２の実施形態に係る不揮発性記憶装置を例示する模式的断面図である。
図４に示すように、本実施形態に係る不揮発性記憶装置１１１は、積層体１１を含む。積層体１１は、上述の積層体１０に加え、第３導電層１ｂと、第２絶縁層２ｂと、第２シリコン含有層３ｂと、をさらに含む。

第３導電層１ｂには、第１導電層１ａと同様の材料および構成を適用することができる。

第２導電層４ａは、第１導電層１ａと第３導電層１ｂとの間に設けられる。第２絶縁層２ｂは、第２導電層４ａと第３導電層１ｂとの間に設けられる。第２絶縁層２ｂは、第３導電層１ｂと接しており、電気的に接続されている。第２絶縁層２ｂには、第１絶縁層２ａと同様の材料および構成を適用することができる。

第２シリコン含有層３ｂは、第２導電層４ａと第２絶縁層２ｂとの間に設けられる。第２シリコン含有層３ｂは、第２導電層４ａと第２絶縁層２ｂのそれぞれと接しており、電気的に接続されている。

第３導電層１ｂ、第２絶縁層２ｂ、第２シリコン含有層３ｂおよび第２導電層４ａは、積層体１０ａを形成する。積層体１０ａは、第１の実施形態において説明した積層体１０と同様にして、１つのメモリセルとして機能する。

このように、本実施形態は、複数のメモリセルが積層された不揮発性記憶装置である。本実施形態においても、第１の実施形態と同様にして消費電力を低減することができる。さらに、積層体１０と積層体１０ａとは、第２導電層４ａを共有している。これにより、高集積化が可能となる。第２導電層４ａを共有することで、構造が簡単になるため、工程を省略でき、生産性を向上させることも可能となる。

（第３の実施形態）
図５は、第３の実施形態に係る不揮発性記憶装置を例示する模式的断面図である。
図５に示すように、本実施形態に係る不揮発性記憶装置１１２は、積層体１２を含む。積層体１２は、上述の積層体１０に加え、第２絶縁層２ｂと、第２シリコン含有層３ｂと、第３導電層４ｂと、をさらに含む。

第３導電層４ｂには、第２導電層４ａと同様の材料および構成を適用することができる。

第１導電層１ａは、第２導電層４ａと第３導電層４ｂとの間に設けられる。第２シリコン含有層３ｂは、第１導電層１ａと第３導電層４ｂとの間に設けられる。第２シリコン含有層３ｂは、第３導電層４ｂと接しており、電気的に接続されている。第２シリコン含有層３ｂには、第１シリコン含有層３ａと同様の材料および構成を適用することができる。

第２絶縁層２ｂは、第１導電層１ａと第２シリコン含有層３ｂとの間に設けられる。第２絶縁層は、第１導電層１ａおよび第２シリコン含有層３ｂのそれぞれと、接しており、電気的に接続されている。第２絶縁層２ｂには、第１絶縁層２ａと同様の材料および構成を適用することができる。

第１導電層１ａ、第２絶縁層２ｂ、第２シリコン含有層３ｂおよび第３導電層４ｂは、積層体１０ｂを形成する。積層体１０ｂは、積層体１０と同様にして、１つのメモリセルとして機能する。

本実施形態においても、第１の実施形態と同様にして消費電力を低減することができる。さらに、積層体１０と積層体１０ｂとは、第１導電層１ａを共有している。これにより、高集積化や生産性の向上が可能となる。

（第４の実施形態）
図６は、第４の実施形態に係る不揮発性記憶装置を例示する模式的断面図である。
図６に示すように、本実施形態に係る不揮発性記憶装置１１３は、積層体１１に加えて、層間絶縁膜５ａと、積層体１１ａと、を含む。積層体１１と積層体１１ａとは、層間絶縁膜５ａを介して積層されている。積層体１１ａには、積層体１１と同様の材料および構成を適用することができる。

具体的には、積層体１１ａは、第４導電層１ｃと、第３絶縁層２ｃと、第３シリコン含有層３ｃと、第５導電層４ｅと、第４シリコン含有層３ｄと、第４絶縁層２ｄと、第６導電層１ｄと、を含む。

第３導電層１ｂは、第１導電層１ａと第４導電層１ｃとの間に設けられる。第３絶縁層２ｃは、第３導電層１ｂと第４導電層１ｃとの間に設けられる。第３シリコン含有層３ｃは、第３導電層１ｂと第３絶縁層２ｃとの間に設けられる。第５導電層４ｅは、第３導電層１ｂと第３シリコン含有層３ｃとの間に設けられる。第４シリコン含有層３ｄは、第３導電層１ｂと第５導電層４ｅとの間に設けられる。第４絶縁層２ｄは、第３導電層１ｂと第４シリコン含有層３ｄとの間に設けられる。第６導電層１ｄは、第３導電層１ｂと第４絶縁層２ｄとの間に設けられる。層間絶縁膜５ａは、第３導電層１ｂと第６導電層１ｄとの間に設けられる。

第４導電層１ｃと第６導電層１ｄとには、第１導電層１ａと同様の材料及び構成が適用できる。第３絶縁層２ｃと第４絶縁層２ｄとには、第１絶縁層２ａと同様の材料および構成が適用できる。第３シリコン含有層３ｃと第４シリコン含有層３ｄとには、第１シリコン含有層３ａと同様の材料および構成が適用できる。

層間絶縁膜５ａには、例えば、厚さが２０ｎｍ以上１００ｎｍ以下程度のシリコン酸化膜が用いられる。
第４導電層１ｃと第３絶縁層２ｃと第３シリコン含有層３ｃと第５導電層４ｅとは、積層体１０ｃを形成する。第６導電層１ｄと第４絶縁層２ｄと第４シリコン含有層３ｄと、第５導電層４ｅと、は、積層体１０ｄを形成する。積層体１０ｃおよび積層体１０ｄは、第５導電層４ｅを共有している。積層体１０ｃおよび積層体１０ｄは、積層体１０と同様に、それぞれメモリセルとして機能する。

このように、層間絶縁膜５ａを介して、複数のメモリセルを積層することにより、不揮発性記憶装置をより集積化することができる。

（第５の実施形態）
図７は、第５の実施形態に係る不揮発性記憶装置を例示する模式的断面図である。
図７に示すように、本実施形態に係る不揮発性記憶装置１１４は、積層体１２に加えて、層間絶縁膜５ａと、積層体１２ａと、含む。積層体１２と積層体１２ａとは、層間絶縁膜５ａを介して積層されている。積層体１２ａには、積層体１２と同様の材料および構成を適用することができる。

具体的には、積層体１２ａは、第４導電層４ｃと、第３シリコン含有層３ｃと、第３絶縁層２ｃと、第５導電層１ｅと、第４絶縁層２ｄと、第４シリコン含有層３ｄと、第６導電層４ｄと、を含む。

第３導電層４ｂは、第２導電層４ａと第４導電層４ｃとの間に設けられる。第３シリコン含有層３ｃは、第３導電層４ｂと第４導電層４ｃとの間に設けられる。第３絶縁層２ｃは、第３導電層４ｂと第３シリコン含有層３ｃとの間に設けられる。第５導電層１ｅは、第３導電層４ｂと第３絶縁層２ｃとの間に設けられる。第４絶縁層２ｄは、第３導電層４ｂと第５導電層１ｅとの間に設けられる。第４シリコン含有層３ｄは、第３導電層４ｂと第４絶縁層２ｄとの間に設けられる。第６導電層４ｄは、第３導電層４ｂと第４シリコン含有層３ｄとの間に設けられる。層間絶縁膜５ａは、第３導電層４ｂと第６導電層４ｄとの間に設けられる。

第４導電層４ｃと第６導電層４ｄとには、第２導電層４ａと同様の材料および構成が適用できる。第３シリコン含有層３ｃと第４シリコン含有層３ｄとには、第１シリコン含有層３ａと同様の材料および構成が適用できる。第３絶縁層２ｃと第４絶縁層２ｄとには、第１絶縁層２ａと同様の材料及び構成が適用できる。第５導電層１ｅには、第１導電層１ａと同様の材料および構成が適用できる。

第５導電層１ｅと第３絶縁層２ｃと第３シリコン含有層３ｃと第４導電層４ｃとは、積層体１０ｅを形成する。第５導電層１ｅと第４絶縁層２ｄと第４シリコン含有層３ｄと第６導電層４ｄとは、積層体１０ｆを形成する。積層体１０ｅおよび積層体１０ｆは、第５導電層１ｅを共有している。積層体１０ｅおよび積層体１０ｆは、積層体１０と同様に、それぞれメモリセルとして機能する。

このように、層間絶縁膜５ａを介して、複数のメモリセルを積層することにより、不揮発性記憶装置をより集積化することができる。

（第６の実施形態）
本実施形態に係る不揮発性記憶装置は、クロスポイント型のメモリである。本実施形態に係る不揮発性記憶装置には、第１の実施形態に関して説明した積層体１０及びその変形が用いられる。

図８（ａ）〜図８（ｃ）は、第６の実施形態に係る不揮発性記憶装置を例示する模式的斜視図である。
図８（ａ）に示すように、本実施形態に係る不揮発性記憶装置１１５は、配線層２１と配線層２２と積層体１０と、を含む。

積層体１０（少なくとも第１絶縁層２ａおよび第１シリコン含有層３ａ）は、配線層２１と配線層２２との間に設けられている。
積層体１０の第１導電層１ａは、配線層２１と電気的に接続されており、例えば接している。第１導電層１ａは、配線層２１の一部であってもよい。
積層体１０の第２導電層４ａは、配線層２２と電気的に接続されており、例えば接している。第２導電層４ａは、配線層２２の一部であってもよい。

配線層２１は、Ｚ軸方向と交差する第１方向（この例ではＸ軸方向）に延在している。さらに、配線層２２は、第１方向およびＺ軸方向と交差する第２方向(この例ではＹ軸方向）に延在している。配線層２１および配線層２２には、例えばタングステン（Ｗ）が用いられる。

積層体１０に書き込み動作を行う際には、配線層２２に対して正の電圧Ｖ１を配線層２１に印加する。これにより、第２導電層４ａに対して正の電圧Ｖ１が、第１導電層１ａに印加される。これにより、積層体１０は、高抵抗状態から低抵抗状態へと遷移する。

積層体１０の記憶状態を読み出す際には、配線層２２に対して正の電圧Ｖ２を配線層２１に印加する。これにより、第２導電層４ａに対して正の電圧Ｖ２が、第１導電層１ａに印加される。これにより、積層体１０の電気抵抗から記憶状態を検知することができる。

図８（ｂ）に示すように、本実施形態に係る不揮発性記憶装置１１６は、配線層３１と配線層３２と配線層３３と積層体１１とを含む。

積層体１０（少なくとも第１絶縁層２ａおよび第１シリコン含有層３ａ）は、配線層３１と配線層３２との間に設けられる。積層体１０ａ（少なくとも第２絶縁層２ｂおよび第２シリコン含有層３ｂ）は、配線層３２と配線層３３との間に設けられる。
第１導電層１ａは、配線層３１と電気的に接続されており、例えば接している。第１導電層１ａは、配線層３１の一部であってもよい。
第３導電層１ｂは、配線層３３と電気的に接続されており、例えば接している。第３導電層１ｂは、配線層３３の一部であってもよい。
第２導電層４ａは、配線層３２と電気的に接続されており、例えば接している。第２導電層４ａは、配線層３２の一部であってもよい。

配線層３１は、Ｚ軸方向と交差する第１方向（この例ではＹ軸方向）に延在している。配線層３２は、Ｚ軸方向および第１方向と交差する第２方向（この例ではＸ軸方向）に延在している。さらに、配線層３３は、Ｚ軸方向および第２方向と交差する第３方向（この例ではＹ軸方向）に延在している。配線層３１、配線層３２および配線層３３には、例えばタングステンが用いられる。

積層体１０に書き込み動作を行う際には、配線層３２に対して正の電圧Ｖ１を配線層３１に印加する。このとき、配線層３３の電位は、例えば配線層３２と同電位に設定される。積層体１０の記憶状態を読み出す際には、配線層３２に対して正の電圧Ｖ２を配線層３１に印加する。このとき、配線層３３の電位は、例えば配線層３２と同電位に設定される。

積層体１０ａに書き込み動作を行う際には、配線層３２に対して正の電圧Ｖ１を配線層３３に印加する。このとき、配線層３１の電位は、例えば配線層３２と同電位に設定される。積層体１０ａの記憶状態を読み出す際には、配線層３２に対して正の電圧Ｖ２を配線層３３に印加する。このとき、配線層３１の電位は、例えば配線層３２と同電位に設定される。

図８（ｃ）に示すように、本実施形態に係る不揮発性記憶装置１１７は、配線層４１と配線層４２と配線層４３と積層体１２とを含む。

積層体１０ｂ（少なくとも第２絶縁層２ｂおよび第２シリコン含有層３ｂ）は、配線層４１と配線層４２との間に設けられる。積層体１０（少なくとも第１絶縁層２ａおよび第１シリコン含有層３ａ）は、配線層４２と配線層４３との間に設けられている。
第３導電層４ｂは、配線層４１と電気的に接続されており、例えば接している。第３導電層４ｂは、配線層４１の一部であってもよい。
第１導電層１ａは、配線層４２と電気的に接続されており、例えば接している。第１導電層１ａは、配線層４２の一部であってもよい。
第２導電層４ａは、配線層４３と電気的に接続されており、例えば接している。第２導電層４ａは、配線層４３の一部であってもよい。

配線層４１は、Ｚ軸方向と交差する第１方向（この例ではＹ軸方向）に延在している。配線層４２は、Ｚ軸方向および第１方向と交差する第２方向（この例ではＸ軸方向）に延在している。さらに、配線層４３は、Ｚ軸方向および第２方向と交差する第３方向（この例ではＹ軸方向）に延在している。配線層４１、配線層４２および配線層４３には、例えばタングステンが用いられる。

積層体１０に書き込み動作を行う際には、配線層４３に対して正の電圧Ｖ１を配線層４２に印加する。このとき、配線層４１の電位は、例えば配線層４２と同電位に設定される。積層体１０の記憶状態を読み出す際には、配線層４３に対して正の電圧Ｖ２を配線層４２に印加する。このとき、配線層４１の電位は、例えば配線層４２と同電位に設定される。

積層体１０ｂに書き込み動作を行う際には、配線層４１に対して正の電圧Ｖ１を配線層４２に印加する。このとき、配線層４３の電位は、例えば配線層４２と同電位に設定される。積層体１０ｂの記憶状態を読み出す際には、配線層４１に対して正の電圧Ｖ２を配線層４２に印加する。このとき、配線層４３の電位は、例えば配線層４２と同電位に設定される。

図９は、第６の実施形態に係る不揮発性記憶装置を例示する模式的平面図である。
図９に示すように、不揮発性記憶装置１１８においては、複数の配線５１と、複数の配線５２と、が設けられる。複数の配線５１は、互いに平行である。複数の配線５２は、互いに平行である。配線５１の延在方向は、配線５２の延在方向と交差する。配線５１には、例えば、配線層２１が用いられる。配線５２には、例えば、配線層２２が用いられる。配線５１は、例えば、ワード線として用いられる。配線５２は、例えば、ビット線として用いられる。

複数の配線５１のそれぞれと、複数の配線５２のそれぞれと、の間の交差部に、複数の積層体１０のそれぞれが設けられる。配線５１及び配線５２は、制御部６０に接続される。配線５１及び配線５２により、複数の積層体１０のいずれかが選択状態とされ、所望の動作が行われる。不揮発性記憶装置１１８は、クロスポイント型抵抗変化メモリである。

さらに、図８（ｂ）や図８（ｃ）と同様にして、複数の積層体１０のそれぞれに、積層体１０ａや積層体１０ｂを積層してもよい。すなわち、実施形態は、３次元積層構造のクロスポイント型メモリに適用できる。これにより、より集積化が可能となる。

実施形態によれば、消費電力の低い不揮発性記憶装置が提供できる。

なお、本願明細書において、「電気的に接続」には、直接接触して接続される場合の他に、他の導電性部材などを介して接続される場合も含む。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、不揮発性記憶装置に含まれる導電層、絶縁層、配線及び制御部などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した不揮発性記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ａ…第１導電層、 １ｂ…第３導電層、 １ｃ…第４導電層、 １ｄ…第６導電層、 １ｅ…第５導電層、 ２ａ…第１絶縁層、 ２ｂ…第２絶縁層、 ２ｃ…第３絶縁層、 ２ｄ…第４絶縁層、 ３ａ…第１シリコン含有層、 ３ｂ…第２シリコン含有層、 ３ｃ…第３シリコン含有層、 ３ｄ…第４シリコン含有層、 ４ａ…第２導電層、 ４ｂ…第３導電層、 ４ｃ…第４導電層、 ４ｄ…第６導電層、 ４ｅ…第５導電層、 ５ａ…層間絶縁膜、 １０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１０ｆ、１１、１１ａ、１２、１２ａ…積層体、 ２１、２２、３１、３２、３３、４１、４２、４３…配線層、 ５１、５２…配線、 ６０…制御部、 １１０〜１１８…不揮発性記憶装置、 Ｆ２、Ｆ２２、Ｆ３…伝導フィラメント、 Ｉｏｐ…動作電流、 ＳＴＡ、ＳＴＢ、ＳＴＣ、ＳＴＤ、ＳＴＥ…状態、 Ｖ１、Ｖ２…電圧、 Ｖｏｐ…動作電圧、 Ｖｓ…遷移電圧

Claims (16)

1. ニッケル及びコバルトよりなる群から選択された少なくとも１つを含む第１金属を含む第１導電層と、
   タングステン、モリブデン、白金、窒化タングステン、窒化モリブデンおよび窒化チタンの少なくともいずれかを含む第２導電層と、
   前記第１導電層と前記第２導電層との間に設けられハフニウム酸化物、ジルコニウム酸化物およびチタン酸化物の少なくともいずれかを含む第１絶縁層と、
   前記第１絶縁層と前記第２導電層との間に設けられシリコンを含む第１シリコン含有層と、
   を備え、
   前記第１シリコン含有層は、第１領域と、第２領域と、を含み、前記第２領域は、前記第１領域と前記第２導電層との間に位置し、
   前記第１領域における前記第１金属の濃度は、前記第２領域における前記第１金属の濃度よりも高く、
   前記第１絶縁層における前記第１金属の濃度は、前記第１領域における前記第１金属の前記濃度よりも低い、不揮発性記憶装置。
2. 前記第１導電層は、前記第１金属とシリコンとの化合物を含む請求項１記載の不揮発性記憶装置。
3. 前記第１シリコン含有層は、シリコン、シリコン酸化物およびシリコン酸窒化物の少なくともいずれかを含む請求項１または２に記載の不揮発性記憶装置。
4. 前記第２導電層から前記第１導電層に向かう積層方向と交差する第１方向に延在する第１配線層と、
   前記積層方向と交差する第２方向に延在する第２配線層と、
   をさらに備え、
   前記第１導電層は、前記第１配線層と電気的に接続され、
   前記第２導電層は、前記第２配線層と電気的に接続された請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
5. 前記第１配線層は、タングステンを含み、
   前記第２配線層は、タングステンを含む請求項４記載の不揮発性記憶装置。
6. 前記第１金属を含む第３導電層と、
   前記第２導電層と前記第３導電層との間に設けられハフニウム酸化物、ジルコニウム酸化物およびチタン酸化物の少なくともいずれかを含む第２絶縁層と、
   前記第２導電層と前記第２絶縁層との間に設けられシリコンを含む第２シリコン含有層と、
   をさらに備えた請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
7. 前記第２導電層から前記第１導電層に向かう積層方向と交差する第１方向に延在する第１配線層と、
   前記積層方向と交差する第２方向に延在する第２配線層と、
   前記積層方向と交差する第３方向に延在する第３配線層と、
   をさらに備え、
   前記第１導電層は、前記第１配線層と電気的に接続され、
   前記第２導電層は、前記第２配線層と電気的に接続され、
   前記第３導電層は、前記第３配線層と電気的に接続された請求項６記載の不揮発性記憶装置。
8. タングステン、モリブデン、白金、窒化タングステン、窒化モリブデンおよび窒化チタンの少なくともいずれかを含む第３導電層と、
   前記第１導電層と前記第３導電層との間に設けられシリコンを含む第２シリコン含有層と、
   前記第１導電層と前記第２シリコン含有層との間に設けられハフニウム酸化物、ジルコニウム酸化物およびチタン酸化物の少なくともいずれかを含む第２絶縁層と、
   をさらに備えた請求項１〜３のいずれか１つに記載の不揮発性記憶装置。
9. 前記第２導電層から前記第１導電層に向かう積層方向と交差する第１方向に延在する第１配線層と、
   前記積層方向と交差する第２方向に延在する第２配線層と、
   前記積層方向と交差する第３方向に延在する第３配線層と、
   をさらに備え、
   前記第１配線層は、前記第３導電層と電気的に接続され、
   前記第２配線層は、前記第１導電層と電気的に接続され、
   前記第３配線層は、前記第２導電層と電気的に接続された請求項８記載の不揮発性記憶装置。
10. 前記第３導電層は、前記第１金属とシリコンとの化合物を含む請求項６または７に記載の不揮発性記憶装置。
11. 前記第２シリコン含有層は、シリコン、シリコン酸化物およびシリコン酸窒化物の少なくともいずれかを含む請求項６〜１０のいずれか１つに記載の不揮発性記憶装置。
12. 前記第２導電層に対して正の第１電圧を前記第１導電層に印加することで、前記第２導電層と前記第１導電層との間の電気抵抗が高抵抗状態から低抵抗状態へと遷移する請求項１〜１１のいずれか１つに記載の不揮発性記憶装置。
13. 前記第２導電層に対して正であり前記第１電圧よりも低い第２電圧を、前記第１導電層に印加することで、前記第２導電層と前記第１導電層との間の前記電気抵抗が検出される請求項１２記載の不揮発性記憶装置。
14. 前記第１絶縁層の厚さは、１ｎｍ以上１０ｎｍ以下である、請求項１〜１３のいずれか１つに記載の不揮発性記憶装置。
15. 前記第１シリコン含有層は、前記第１金属を含むフィラメントを含む、請求項１〜１４のいずれか１つに記載の不揮発性記憶装置。
16. 前記フィラメントは、前記第１絶縁層から前記第２導電層へ向けて延びる、請求項１５に記載の不揮発性記憶装置。

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