JP2012004242A - 不揮発性記憶装置 - Google Patents
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Abstract
【課題】不揮発性記憶装置の特性を向上させる。
【解決手段】第1の配線と第2の配線とに接続された記憶セルを備え、前記記憶セルは、複数の層を有し、前記複数の層は、第1の電極膜と第2の電極膜に挟まれ、炭素を含有する記憶層と、前記第1の電極膜と前記記憶層との間および前記第2の電極膜と前記記憶層との間の少なくともいずれかに設けられた、炭素を含有するバリア層と、を有し、前記バリア層は、前記記憶層よりも電気抵抗率が低いことを特徴とする不揮発性記憶装置が提供される。
【選択図】図1
【解決手段】第1の配線と第2の配線とに接続された記憶セルを備え、前記記憶セルは、複数の層を有し、前記複数の層は、第1の電極膜と第2の電極膜に挟まれ、炭素を含有する記憶層と、前記第1の電極膜と前記記憶層との間および前記第2の電極膜と前記記憶層との間の少なくともいずれかに設けられた、炭素を含有するバリア層と、を有し、前記バリア層は、前記記憶層よりも電気抵抗率が低いことを特徴とする不揮発性記憶装置が提供される。
【選択図】図1
Description
本発明の実施形態は、不揮発性記憶装置に関する。
NAND型フラッシュメモリに代表される不揮発性メモリは、大容量データ格納用として、携帯電話、デジタルスチルカメラ、USB(Universal Serial Bus)メモリ、シリコンオーディオ等に広く用いられている。また、新規のアプリケーションも急速に立ち上がってきており、その微細化および製造コスト低減が要求されている。特に、NAND型フラッシュメモリにおいては、複数のアクティブエリア(「A.A.」)がゲートコンダクタ(「G.C.」)を共有している。NAND型フラッシュメモリは、しきい値変動によって情報を記憶するトランジスタ動作を利用しており、さらなる特性の高均一化、高信頼性化、高速動作化、高集積化には限界があると言われている。
これに対して、例えば、相変化型メモリ素子もしくは抵抗変化型メモリ素子は、抵抗材料の可変抵抗状態を利用するために、書き込み/消去動作においてトランジスタ動作が不要になる。このような素子については、さらなる特性の高均一化、高信頼性化、高速動作化、高集積化が要求されている。
本発明の実施形態は、さらに特性が向上する不揮発性記憶装置を提供する。
本実施形態の一態様によれば、第1の配線と第2の配線とに接続された記憶セルを備え、前記記憶セルは、複数の層を有し、前記複数の層は、第1の電極膜と第2の電極膜に挟まれ、炭素を含有する記憶層と、前記第1の電極膜と前記記憶層との間および前記第2の電極膜と前記記憶層との間の少なくともいずれかに設けられた、炭素を含有するバリア層と、を有し、前記バリア層は、前記記憶層よりも電気抵抗率が低いことを特徴とする不揮発性記憶装置が提供される。
(第1の実施の形態)
以下、図面を参照しつつ、本実施の形態について説明する。
図1および図2は、第1の実施の形態に係る不揮発性記憶装置の記憶セル部の要部模式図である。
まず、図1を用いて、不揮発性記憶装置の記憶セル部について説明する。図1(a)には、記憶セル部の要部立体が示されている。図1(b)には、図1(a)の下部配線(ビットライン)10と、上部配線(ワードライン)11とがクロスする位置に設けられた記憶セル(記憶用単位要素)80の断面が示されている。不揮発性記憶装置の記憶部82は、クロスポイント型のReRAM(Resistance Random Access Memory)セルアレイ構造を有する。
以下、図面を参照しつつ、本実施の形態について説明する。
図1および図2は、第1の実施の形態に係る不揮発性記憶装置の記憶セル部の要部模式図である。
まず、図1を用いて、不揮発性記憶装置の記憶セル部について説明する。図1(a)には、記憶セル部の要部立体が示されている。図1(b)には、図1(a)の下部配線(ビットライン)10と、上部配線(ワードライン)11とがクロスする位置に設けられた記憶セル(記憶用単位要素)80の断面が示されている。不揮発性記憶装置の記憶部82は、クロスポイント型のReRAM(Resistance Random Access Memory)セルアレイ構造を有する。
不揮発性記憶装置の記憶部82には、第1の配線である下部配線10と、第2の配線である上部配線11とが設けられている。上部配線11は、第1の方向(図中のX軸方向)に延在する。上部配線11は、第2の方向(図中のY軸方向)に周期的に配置されている。下部配線10は、第1の方向に対して非平行な第2の方向(図中のY軸方向)に延在する。下部配線10は、第1の方向に周期的に配置されている。
記憶セル80は、下部配線10と、上部配線11との間に挟まれている。すなわち、記憶セル80は、互いにクロスする下部配線10と上部配線11との間(クロスポイント位置)に存在する。下部配線10、上部配線11および記憶セル80は、図中のZ軸方向に積層することにより、記憶密度増加を図ることができる。
記憶セル80は、下部配線10と、上部配線11との間に挟まれている。すなわち、記憶セル80は、互いにクロスする下部配線10と上部配線11との間(クロスポイント位置)に存在する。下部配線10、上部配線11および記憶セル80は、図中のZ軸方向に積層することにより、記憶密度増加を図ることができる。
また、図1(b)に示すごとく、記憶セル80においては、下層から上層に向かって、下部配線10、メタル膜20、ダイオード層21、第1の電極膜であるメタル膜22、バリア層である低抵抗炭素膜27、記録層であるカーボンナノチューブを複数含有する層(以下、CNT含有層)23、バリア層である低抵抗炭素膜28、第2の電極膜であるメタル膜25の順に積層体を構成する。低抵抗炭素膜27、28の電気抵抗率は、CNT含有層23の電気抵抗率よりも低く設定されている。低抵抗炭素膜27、28の厚みは、例えば、5nm〜10nmであり、CNT含有層23の厚みは、例えば、10nm〜50nmである。CNT含有層23は、記憶層として機能する。記憶層としてCNT含有層23を用いることにより、酸化膜(例えば、酸化マンガン)を主成分とする記憶層に比べ、より高速のスイッチング動作が得られる。メタル膜25の上には、CMP(Chemical Mechanical Polishing)用のストッパ配線膜26が設けられている。
各記憶セル80においては、それぞれのメタル膜20が下部配線10に電気的に接続され、それぞれのストッパ配線膜26が上部配線11に電気的に接続されている。各記憶セル80においては、ダイオード層21とCNT含有層23とが直列に接続され、各記憶セル80の一方向に電流が流れる構成になっている。さらに、記憶部82においては、層間絶縁膜30が上部配線11と下部配線10との間に介在する。
このように、記憶部82は、下部配線10、記憶セル80および上部配線11を有するユニットを複数段に積層した構造を備える。隣接する記憶セル80の間には、素子分離層40が設けられ、各記憶セル80間の絶縁が確保されている。記憶セル80の幅は、100nm以下である。なお、本実施の形態で「幅」というときは、特に断らない限り、Z軸方向に略垂直に部位を切断した場合の切断面の径をいう。
このような記憶部82の下部配線10と上部配線11とに電圧を印加し、CNT含有層23内に所望の電流が流れると、CNT含有層23は、第1の状態と第2の状態との間で可逆的に遷移する。例えば、CNT含有層23の主面間に印加される電圧が変化し、CNT含有層23の抵抗値が第1の状態と第2の状態との間で可逆的に変化する。これにより、記憶セル80にデジタル情報(「0」または「1」等)を記憶させたり、記憶セル80からデジタル情報を消去したりすることができる。なお、「0」→「1」の書き込みを「セット動作」といい、「1」→「0」の書き込みを「リセット動作」と言う。例えば、CNT含有層23の高抵抗状態を「0」とし、CNT含有層23の低抵抗状態を「1」とする。
また、記憶部82は、図1(a)に示すReRAMセルアレイ構造のほか、図2(a)に示す構造としてもよい。
図2(a)に示すReRAMメモリセルアレイにおいては、ワードラインである上部配線11を各段毎に設けるのではなく、上部配線11を共通化して、この上部配線11の上下に記憶セル80が設けられている。
図2(a)に示すReRAMメモリセルアレイにおいては、ワードラインである上部配線11を各段毎に設けるのではなく、上部配線11を共通化して、この上部配線11の上下に記憶セル80が設けられている。
例えば、図示する上部配線11を対称軸として、上部配線11の下方の記憶セル80と、上部配線11の上方の記憶セル80とが対称に配置されている。
このような構造によれば、記憶密度の向上のほか、上部配線11の共通化により、上部配線11への印加電圧遅延の抑制、書き込み動作および消去動作の迅速化、素子面積の低減等がなされる。
このような構造によれば、記憶密度の向上のほか、上部配線11の共通化により、上部配線11への印加電圧遅延の抑制、書き込み動作および消去動作の迅速化、素子面積の低減等がなされる。
このように、第1の実施の形態の不揮発性記憶装置は、X軸方向に延在する上部配線11と、X軸方向に対して非平行なY軸方向に延在する下部配線10と、上部配線11と下部配線10とが交差する位置に、記憶セル80が設けられている。ただし、第1の実施の形態は、この具体例には限定されない。例えば、下部配線10、記憶セル80および上部配線11を有するユニットを複数段に積層しない不揮発性記憶装置も、本実施形態の範囲に包含される。
記憶セル80に関し、より詳細に説明する。CNT含有層23は、図2(b)もしくは図2(c)に示す構造を有する。
図2(b)に示すCNT含有層23は、低抵抗炭素膜27と低抵抗炭素膜28との間の間隙23gに複数のCNT23cが配設されている。間隙23gは、中空状態である。
図2(b)に示すCNT含有層23は、低抵抗炭素膜27と低抵抗炭素膜28との間の間隙23gに複数のCNT23cが配設されている。間隙23gは、中空状態である。
図2(c)に示すCNT含有層23は、CNT23cの周りに絶縁材23aが配置されている。すなわち、低抵抗炭素膜27と低抵抗炭素膜28との間に、複数のCNT23cが分散された絶縁材23aが設けられている。
本実施の形態では、複数のCNT23cと間隙23gとを含めてCNT含有層23と呼称する。あるいは、複数のCNT23cと絶縁材23aとを含めてCNT含有層23と呼称する。これらのCNT含有層23においては、複数のカーボンナノチューブ23cの中の少なくとも1つのカーボンナノチューブ23cの一方の端が低抵抗炭素膜27に接触し、他方の端が低抵抗炭素膜28に接触している。
本実施の形態では、複数のCNT23cと間隙23gとを含めてCNT含有層23と呼称する。あるいは、複数のCNT23cと絶縁材23aとを含めてCNT含有層23と呼称する。これらのCNT含有層23においては、複数のカーボンナノチューブ23cの中の少なくとも1つのカーボンナノチューブ23cの一方の端が低抵抗炭素膜27に接触し、他方の端が低抵抗炭素膜28に接触している。
CNT23cは、単層のシングルウォールナノチューブ(SWNT)であってもよく、複層のマルチウォールナノチューブ(MWNT)であってもよい。SWNTの場合は、CNT23cの径は、2nm程度である。
低抵抗炭素膜27、28は、例えば、アモルファスカーボンである。低抵抗炭素膜27、28は、プラズマCVD(Chemical Vapor Deposition)により形成される(後述)。
低抵抗炭素膜27、28は、例えば、アモルファスカーボンである。低抵抗炭素膜27、28は、プラズマCVD(Chemical Vapor Deposition)により形成される(後述)。
また、絶縁材23aは、酸化ケイ素(SiO2)、アルミナ(Al2O3)、炭化酸化ケイ素(SiOC)、酸化マグネシウム(MgO)等の酸化物、レジスト等の有機絶縁物が該当する。絶縁材23aは、high−k材でもよく、low−k材でもよい。また、絶縁材23aの少なくとも一部を微粒子状にしてもよい。
なお、下部配線10、上部配線11、ストッパ配線膜26の材質としては、例えば、高温熱耐性に優れ、電気抵抗率の低いタングステン(W)が適用される。あるいは、ストッパ配線膜26の材質として、窒化タングステン(WN)、炭化タングステン(WC)、チタン(Ti)、窒化チタン(TiN)等を用いてもよい。
また、メタル膜20、22、25の材質としては、例えば、チタン(Ti)、窒化チタン(TiN)、タングステン(W)、窒化タングステン(WN)、白金(Pt)等が適用される。
また、メタル膜20、22、25の材質としては、例えば、チタン(Ti)、窒化チタン(TiN)、タングステン(W)、窒化タングステン(WN)、白金(Pt)等が適用される。
ダイオード層21は、例えば、ポリシリコン(poly-Si)を主成分とした整流素子であり、PIN型ダイオード、PN接合ダイオード、ショットキーダイオード、ツェナーダイオード等が該当する。なお、ダイオード層21の材質としては、シリコンの他、ゲルマニウム(Ge)等の半導体材料、NiO、TiO、CuO、InZnO等の金属酸化物の半導体材料を組み合わせて用いてもよい。
また、メタル膜20、22とダイオード層21との安定したオーミックコンタクトを確保するために、メタル膜20、22とダイオード層21との界面にメタル膜20、22とは成分の異なる層を設けてもよい。この層としては、例えば、金属シリサイド膜が挙げられる。金属シリサイド膜は、メタル膜20、22およびダイオード層21にアニール処理を施すことにより形成される。
また、素子分離層40の材質は、酸化シリコン(SiO2)、FSG(SiOF)、BSG(SiO2−B2O3、SiOB)、HSQ(Si−H含有SiO2)、多孔質シリカ、炭素含有多孔質シリカ、炭素含有SiO2(SiOC)、窒化シリコン(Si3N4)、窒化アルミニウム(AlN)、アルミナ(Al2O3)、酸化窒化シリコン(SiON)、ハフニア(HfO2)、MSQ(メチル基含有SiO2)、多孔質MSQ、ポリイミド系高分子樹脂、パリレン系高分子樹脂、テフロン(登録商標)系高分子樹脂等である。
素子分離層40については、絶縁材23aよりも密度を高く構成してもよい。例えば、シリコン(Si)を含む素子分離層40については、高密度プラズマを用いたCVDで形成し、絶縁材23aよりも密度を高く構成してもよい。あるいは、素子分離層40を塗布法で形成する場合には、ベーキング処理等を施して、絶縁材23aよりも密度を高く構成してもよい。
次に、記憶セル80の動作の一例について、図2(b)に示した記憶セル80を例に説明する。
図3は、第1の実施の形態に係る記憶セルの動作を説明する図である。
図3(a)に示す初期状態では、複数のカーボンナノチューブ23cの中の少なくとも1つのカーボンナノチューブ23cの一方の端が低抵抗炭素膜28に接触し、他方の端が低抵抗炭素膜27に接触している。それぞれの接触した部分を部分A、部分Bとする。
図3は、第1の実施の形態に係る記憶セルの動作を説明する図である。
図3(a)に示す初期状態では、複数のカーボンナノチューブ23cの中の少なくとも1つのカーボンナノチューブ23cの一方の端が低抵抗炭素膜28に接触し、他方の端が低抵抗炭素膜27に接触している。それぞれの接触した部分を部分A、部分Bとする。
CNT23cの両端が低抵抗炭素膜27、28に接触する場合は、低抵抗炭素膜27と低抵抗炭素膜28との間の抵抗は、この接触しているCNT23cの抵抗によって決定される。このときの抵抗を第1の抵抗とする。
まず、記憶セル80のリセット動作を行う。リセット動作前においては、部分Bで、CNT23cの一方の端が低抵抗炭素膜27と接触し、部分Aで、CNT23cの他方の端が低抵抗炭素膜28と接触している。従って、リセット動作により、低抵抗炭素膜27と低抵抗炭素膜28との間に第1の電圧が印加されると、部分Aと部分Bとの間を経由する(部分Aと部分Bとの間を跨ぐ)CNT23cに優先的に電流が流れる。この場合、径がナノオーダーのCNT23cを経由して電流が流れるので、CNT23c内を流れる電流密度は高くなる。
この状態で、所定の時間(セット時よりも長時間)、電流を流し続けると、通電によるCNT23c内の発熱によって、CNT23cが断線する。この状態を、図3(b)に示す。図3(b)には、例えば、部分A付近のCNT23cが断線した状態が示されている。この断線によって、低抵抗炭素膜27と低抵抗炭素膜28との間の抵抗が急激に高くなる。このときの抵抗を第2の抵抗とする。すなわち、低抵抗炭素膜27と低抵抗炭素膜28との間の抵抗は、低抵抗状態から高抵抗状態に変化する。
続いて、記憶セル80に対しセット動作を行うと、低抵抗炭素膜28と低抵抗炭素膜27とが再び電気的に接続される。この理由は、
(1)一旦、断線したCNT23cが再度、低抵抗炭素膜28にまで延びて、低抵抗炭素膜28に接触する。
(2)断線して互いに離れたCNT23c同士が再度ファンデルワールス力によって接触する。
(3)断線したCNT23c以外に、低抵抗炭素膜27と低抵抗炭素膜28との間を繋ぐ別のCNT23cが発生する、等が考えられる。
これにより、低抵抗炭素膜27と低抵抗炭素膜28との間の抵抗は、高抵抗状態から低抵抗状態へ変化する。
(1)一旦、断線したCNT23cが再度、低抵抗炭素膜28にまで延びて、低抵抗炭素膜28に接触する。
(2)断線して互いに離れたCNT23c同士が再度ファンデルワールス力によって接触する。
(3)断線したCNT23c以外に、低抵抗炭素膜27と低抵抗炭素膜28との間を繋ぐ別のCNT23cが発生する、等が考えられる。
これにより、低抵抗炭素膜27と低抵抗炭素膜28との間の抵抗は、高抵抗状態から低抵抗状態へ変化する。
また、CNT23cが低抵抗状態と高抵抗状態との間を遷移する理由としては、
(4)電流が通電するCNT23cに電流を通電させると、CNT23cの結合状態が第1の状態と第2の状態との間で可逆的に遷移する場合。(第1の状態とは、例えば、炭素−炭素結合のsp2状態、第2の状態とは、例えば、sp3状態が該当する。)
(5)CNT含有層23と、低抵抗炭素膜27、28との界面で、酸化還元反応がセット、リセット毎に場合、などがある。
(4)電流が通電するCNT23cに電流を通電させると、CNT23cの結合状態が第1の状態と第2の状態との間で可逆的に遷移する場合。(第1の状態とは、例えば、炭素−炭素結合のsp2状態、第2の状態とは、例えば、sp3状態が該当する。)
(5)CNT含有層23と、低抵抗炭素膜27、28との界面で、酸化還元反応がセット、リセット毎に場合、などがある。
セット動作においては、前述した所定の時間よりも短い時間で電圧が印加されるので、リセット動作のときよりもCNT23cは断線し難い。すなわち、CNT23cの断線は、リセット動作時に優先的に起き得る。そして、第1の状態を情報「0」、第2の状態を情報「1」とすれば、記憶セル80には、「0」、「1」による情報が繰り返し書き込まれたり、消去されたりする。
なお、実際の記憶セル80においては、CNT23c同士が互いに絡み合っている。従って、低抵抗炭素膜27と低抵抗炭素膜28との通電経路は、低抵抗炭素膜27と低抵抗炭素膜28との間を繋ぐ、1本のCNT23cになるとは限らない。例えば、通電経路は、部分Aにおいて低抵抗炭素膜28と接触したCNT23cから、このCNT23cに接触する他のCNT23cに移り、さらに、この他のCNT23cが接触する低抵抗炭素膜27の部分によって形成される場合もある。しかし、このような場合であっても、低抵抗炭素膜28側では、部分Aというピンポイントで、CNT23cと低抵抗炭素膜28とが接触していることには変わりがない。従って、部分A付近のCNT23cがリセット動作によって断線し得る。これにより、上述した動作が可能になる。
このように、記憶セル80では、CNT23cが第1の状態と第2の状態との間で可逆的に変化する。このようなCNT23cを含むCNT含有層23自体が記憶のスイッチング(情報の書き込み、消去)に寄与する。
記憶セル80においては、図3(c)に示すように、高密度の電流IaがCNT23cに集中して、CNT23cを通じて流れるので、部分A、Bに電流Iaが集中する。これにより、部分A、B付近が局所的に発熱する場合がある。しかし、CNT23cと低抵抗炭素膜27、28とは、共に炭素を主成分としている。このため、局所的な発熱が起きても低抵抗炭素膜27、28と、CNT23cとの間では、それぞれの成分の相互拡散が起こり難い。同様に、低抵抗炭素膜27、28とCNT23cとの間では、化学反応が起こり難くなる。
さらに、記憶セル80においては、電流Iaは、電気抵抗率の低い低抵抗炭素膜27、28で拡散した後、低抵抗炭素膜27、28よりも電気抵抗率の低いメタル膜22,25内でさらに拡散する。従って、メタル膜22と低抵抗炭素膜27との界面、およびメタル膜25と低抵抗炭素膜28との界面では、電流Iaの集中は起き難い。このため、メタル膜22と低抵抗炭素膜27との界面、およびメタル膜25と低抵抗炭素膜28との界面では、それぞれの成分の相互拡散、化学反応が起き難い。換言すれば、低抵抗炭素膜27、28は、CNT含有層23とメタル膜22、25との間に設けられたバリア層として機能する。
従って、セット時の電圧をVs、リセット時の電圧をVresとした場合、VsおよびVresは、書き換え回数(あるいは、スイッチング回数)が増加しても、図3(d)に示すように、安定した状態を維持する。
従って、セット時の電圧をVs、リセット時の電圧をVresとした場合、VsおよびVresは、書き換え回数(あるいは、スイッチング回数)が増加しても、図3(d)に示すように、安定した状態を維持する。
これに対し、図4は、比較例の記憶セル100の動作を説明する図である。
比較例の記憶セル100においては、図4(a)に示す低抵抗炭素膜27、28が設けられていない。従って、メタル膜22、25は、CNT含有層23に直接、接触する。ここで、上述した書き込み・消去動作を繰り返すと、高密度の電流Ibは、CNT23cを経由して流れるために、部分A、Bに電流Ibが集中する。これにより、部分A、Bにおいて局所的な発熱が起きる。
比較例の記憶セル100においては、図4(a)に示す低抵抗炭素膜27、28が設けられていない。従って、メタル膜22、25は、CNT含有層23に直接、接触する。ここで、上述した書き込み・消去動作を繰り返すと、高密度の電流Ibは、CNT23cを経由して流れるために、部分A、Bに電流Ibが集中する。これにより、部分A、Bにおいて局所的な発熱が起きる。
記憶セル100には、低抵抗炭素膜27、28が設けられていない分、記憶セル100のメタル膜22−メタル膜25間の長さは、記憶セル80のメタル膜22−メタル膜25間の長さよりも短い。このため、記憶セル100のメタル膜22−メタル膜25間の抵抗は、記憶セル80のメタル膜22−メタル膜25間の抵抗より小さくなる。従って、記憶セル100のメタル膜22−メタル膜25間に、記憶セル80のメタル膜22−メタル膜25間と同じ電圧が印加されると、電流Ibは、電流Iaより大きくなる。その結果、局所的な発熱は、益々増大し、メタル膜22、25とCNT23cとの間で、それぞれの成分の相互拡散、化学反応が起き易くなる。
従って、記憶セル100に対する書き換え回数が増えると、メタル膜22、25とCNT含有層23との界面で、例えば、カーバイド層101が発生する。カーバイド層101としては、例えば、炭化チタン(TiC)、炭化窒化チタン(TiCN)、炭化タングステン(WC)、炭化窒化タングステン(WCN)等の金属炭化物が該当する。そして、カーバイド層101は、書き換え回数が増えるにつれ成長し、このカーバイド層101が書き換え回数の増加とともに、CNT含有層23内に入り込む場合がある。このため、CNT23cの長さが書き換え回数の増加と共に短くなる場合がある。また、メタル膜22、25の金属成分がCNT含有層23内に拡散すると、CNT含有層23自体の導電性が高くなる場合もある。
従って、記憶セル100において、セット時の電圧をVs、リセット時の電圧をVresとすると、VsおよびVresは、書き換え回数が増加するに従い、低下する。この様子を、図4(b)に示す。すなわち、記憶セル100では、記憶セル80に比べ、VsおよびVresが安定しない。
また、比較例のように、VsおよびVresが書き換え回数の増加と共に低下し、VsおよびVresが0(V)に漸近すると、VsとVresの差が縮まる。これにより、VsとVresとの判別が難しくなり、書き込み動作および読み込み動作の誤動作が生じ易くなる。これを回避するには、CNT含有層23の厚みが侵食されても、ある程度の厚みが残存するように、予めCNT含有層23の厚み(層厚)を厚めに形成する方法もある。しかし、CNT含有層23の厚みを分厚く形成するほど、記憶セル100のアスペクト比が高くなってしまう。従って、記憶セルの機械的強度が低下してしまう。
これに対し、第1の実施の形態に係る記憶セル80は、下部配線10と上部配線11とに電気的に接続され、記憶セル80は、複数の層を有する。記憶セル80は、記憶層として、炭素を含有するCNT含有層23と、CNT含有層23に接続された低抵抗炭素膜27、28を有する。低抵抗炭素膜27、28は、バリア層として機能する。低抵抗炭素膜27、28は、CNT含有層23よりも電気抵抗率が低い。バリア層である低抵抗炭素膜27、28に含まれる不飽和結合の密度は、CNT含有層23に含まれる不飽和結合の密度よりも高い。
このような構造によれば、CNT含有層23は、低抵抗炭素膜27、28のバリア性によって侵食され難い。また、メタル膜22、25の金属成分は、低抵抗炭素膜27、28のバリア性によってCNT含有層23内に拡散し難い。これにより、記憶セル80は、比較例に比べ、高い信頼性を有する。
また、低抵抗炭素膜27、28のバリア性によって、CNT含有層23が侵食され難いので、CNT含有層23の厚みを比較例のように分厚く形成する必要がない。これにより、記憶セル80のアスペクト比の増大が抑制されて、記憶セル80の機械的強度が増加する。
また、低抵抗炭素膜27、28のバリア性によって、CNT含有層23が侵食され難いので、CNT含有層23の厚みを比較例のように分厚く形成する必要がない。これにより、記憶セル80のアスペクト比の増大が抑制されて、記憶セル80の機械的強度が増加する。
なお、第1の実施の形態では、低抵抗炭素膜27、28を設けた形態を例示したが、必要に応じて、低抵抗炭素膜27、28のいずれか一方を省略してもよい。
次に、記憶セル80の製造方法について説明する。
図5〜図7は、第1の実施の形態に係る記憶セルの製造方法を説明するための図である。
図5〜図7は、第1の実施の形態に係る記憶セルの製造方法を説明するための図である。
まず、記憶セル80と同じ層構成を有する積層体を形成する。例えば、図5(a)に示すように、下部配線10の上に、メタル膜20/ダイオード層21/メタル膜22の順で積層膜を形成する。下部配線10/メタル膜20/ダイオード層21/メタル膜22は、例えば、スパッタリング法またはCVD法により形成する。
続いて、メタル膜22の上に、低抵抗炭素膜27を形成する。低抵抗炭素膜27の成膜では、原料ガスとして、例えば、C3H6(プロピレン)/Heガス等を用いる。成膜温度は、例えば、550℃である。低抵抗炭素膜27の成膜では、成膜温度が高いほど低抵抗炭素膜中のsp2結合が増加する。また、sp2結合が増加するほど、低抵抗炭素膜27の抵抗は小さくなる。従って、低抵抗炭素膜27の成膜では、成膜温度に関し、550℃とは限らず、所望の電気抵抗率となるように、適宜変更される。
また、低抵抗炭素膜27に熱処理(RTA(Rapid Thermal Anneal)処理)を施すことにより、その電気抵抗率を調整することもできる。
例えば、図5(b)は、アニール温度(℃)と電気抵抗率(Ω・cm)の関係を表す図である。横軸には、アニール温度が示され、縦軸には、電気抵抗率が任意単位(a.u.)で示されている。熱処理は、窒素(N2)雰囲気で、1分間行っている。図示するように、アニール温度を増加させると、徐々に電気抵抗率が減少する。このように、アニール温度によって、低抵抗炭素膜27の電気抵抗率を調整することができる。なお、アニール時間が長いほど、低抵抗炭素膜27の電気抵抗率は下がる。従って、アニール時間によっても、低抵抗炭素膜27の電気抵抗率を調整することができる。
次に、図6(a)に示すように、CNT23cが分散した溶液を低抵抗炭素膜27の上に塗布する。塗布は、スピンコートにより行う。溶媒としては、水、有機溶剤(例えば、エタノール等)が該当する。これにより、低抵抗炭素膜27の上に、CNT23cを含む塗布膜15が形成される。
次に、図6(b)に示すように、塗布膜15を加熱して溶媒を蒸発(気化)させる。これにより、低抵抗炭素膜27の上に複数のCNT23cが分散した層24が形成される。
次に、図6(b)に示すように、塗布膜15を加熱して溶媒を蒸発(気化)させる。これにより、低抵抗炭素膜27の上に複数のCNT23cが分散した層24が形成される。
次に、図7(a)に示すように、ALD(Atomic Layer Deposition)、MLD(Molecular Layer Deposition)、プラズマCVD、塗布法、微粒子分散等を用いて、CNT23cの周りに絶縁材23aを含侵させる。これにより、絶縁材23a中に、CNT23cが埋め込まれる。絶縁材23aは、CNT23cが絶縁材23aにより被覆される程度にまで形成する。これにより、絶縁材23a中に、複数のCNT23cが分散したCNT含有層23が形成される。なお、必要に応じて、CNT含有層23の上面側に、CMP(Chemical Mechanical Polishing)を施してもよい。
次に、図7(b)に示すように、CNT含有層23の上に、低抵抗炭素膜28を形成する。低抵抗炭素膜28の成膜は、例えば、低抵抗炭素膜27と同様の条件で実施する。続いて、低抵抗炭素膜28の上に、メタル膜25、ストッパ配線膜26をスパッタリング法またはCVD法により形成する。
次に、選択的なエッチング処理によって、図7(b)に示す積層体80aを各記憶セル80毎に周期的に分断する(図示しない)。そして、希フッ酸溶液等を用いてCNT含有層23の側面から絶縁材23aを除去し、低抵抗炭素膜27と低抵抗炭素膜28との間に間隙23gを設ける。これにより、図2(b)に示す記憶セル80が形成される。絶縁材23aを除去しなければ、図2(c)に示す記憶セル80が形成される。各記憶セル80の間には、素子分離層40を形成する。
(第2の実施の形態)
次に、上述した記憶セル80の一部を変形させた実施例について説明する。以下の説明では、上述した記憶セル80と同一の部材には同一の符号を付し、適宜その説明を省略する。
図8は、第2の実施の形態に係る不揮発性記憶装置の記憶セル部の要部模式図である。図8には、記憶セル81の要部断面が示されている。
次に、上述した記憶セル80の一部を変形させた実施例について説明する。以下の説明では、上述した記憶セル80と同一の部材には同一の符号を付し、適宜その説明を省略する。
図8は、第2の実施の形態に係る不揮発性記憶装置の記憶セル部の要部模式図である。図8には、記憶セル81の要部断面が示されている。
記憶セル81では、上述したCNT含有層23に代えて、高抵抗炭素膜29(第1のアモルファスカーボン層)が配置されている。高抵抗炭素膜29は記憶層として機能する。高抵抗炭素膜29の材質は、例えば、アモルファスカーボンである。記憶層として高抵抗炭素膜29を用いることにより、酸化膜(例えば、酸化マンガン)を主成分とする記憶層に比べ、より高速のスイッチング動作を得る。記憶セル81は、高抵抗炭素膜29を除いて、記憶セル80と同様の製造工程で形成される。
高抵抗炭素膜29については、プラズマCVD法により形成する。例えば、高抵抗炭素膜29を、
(1)低抵抗炭素膜27、28(第2のアモルファスカーボン層)の成膜温度よりも低く設定して成膜する。
(2)原料ガスとして、C3H6(プロピレン)/HeよりもC/H比が大きいC2H2(アセチレン)/Heを用いる。
(3)放電パワーを低抵抗炭素膜27、28の形成時よりも低くする。
(4)成膜圧力を低抵抗炭素膜27、28の形成時よりも低くする。
(5)放電周波数を低抵抗炭素膜27、28の形成時よりも小さくする、
等のいずれかの手法を用いて形成する。これらの手法については、適宜組み合わせてもよい。また、高抵抗炭素膜29については、イオンビームデポジション法等により形成してもよい。
(1)低抵抗炭素膜27、28(第2のアモルファスカーボン層)の成膜温度よりも低く設定して成膜する。
(2)原料ガスとして、C3H6(プロピレン)/HeよりもC/H比が大きいC2H2(アセチレン)/Heを用いる。
(3)放電パワーを低抵抗炭素膜27、28の形成時よりも低くする。
(4)成膜圧力を低抵抗炭素膜27、28の形成時よりも低くする。
(5)放電周波数を低抵抗炭素膜27、28の形成時よりも小さくする、
等のいずれかの手法を用いて形成する。これらの手法については、適宜組み合わせてもよい。また、高抵抗炭素膜29については、イオンビームデポジション法等により形成してもよい。
このようにして形成した高抵抗炭素膜29は、低抵抗炭素膜27、28に比べ、水素(H)含有量が少なくなる。また、低抵抗炭素膜27、28に含まれる不飽和結合の密度は、高抵抗炭素膜29に含まれる不飽和結合の密度よりも高くなる。例えば、低抵抗炭素膜27、28は、高抵抗炭素膜29に比べ、sp2結合が多く、sp3結合が少ない。これにより、高抵抗炭素膜29の電気抵抗率は、低抵抗炭素膜27、28の電気抵抗率に比べ高くなる。さらに、高抵抗炭素膜29の密度は、低抵抗炭素膜27、28の密度よりも低くなる。低抵抗炭素膜27、28は、高抵抗炭素膜29とメタル膜22、25とのバリア層として機能する。
具体的には、低抵抗炭素膜27、28の電気抵抗率は、0.1〜50(Ω・cm)程度である。高抵抗炭素膜29の電気抵抗率は、1〜200(Ω・cm)程度である。高抵抗炭素膜29の電気抵抗率は、200(Ω・cm)以上としてもよい。上述した、それぞれの電気抵抗率の範囲で、低抵抗炭素膜27、28の電気抵抗率を高抵抗炭素膜29の電気抵抗率よりも低く設定する。例えば、低抵抗炭素膜27、28の電気抵抗率と、高抵抗炭素膜29の電気抵抗率とは、1桁以上の差を設ける。
例えば、上述した成膜条件(1)によって、アモルファスカーボン膜(非晶質炭素膜)のシート抵抗が変わる様子をラマンスペクトルを用いて説明する。
図9は、炭素膜のラマンスペクトルを説明する図であり、(a)は、成膜温度依存を示す図、(b)は、アニール依存を示す図である。炭素膜の膜厚は100nmである。縦軸は、波数(cm−1)であり、縦軸は、強度(任意単位(a.u.))である。
図9は、炭素膜のラマンスペクトルを説明する図であり、(a)は、成膜温度依存を示す図、(b)は、アニール依存を示す図である。炭素膜の膜厚は100nmである。縦軸は、波数(cm−1)であり、縦軸は、強度(任意単位(a.u.))である。
図9(a)のラインAは、高抵抗炭素膜(シート抵抗:142.5(Ω・cm))のスペクトルであり、ラインBは、低抵抗炭素膜(シート抵抗:34.0(Ω・cm))のスペクトルである。ラインAに係る高抵抗炭素膜の成膜温度は、ラインBに係る低抵抗膜の成膜温度よりも低い。
ラインBには、グラファイト成分に起因する面内振動モード(Gバンド(1580cm−1))と、グラファイト構造のみだれに起因するモード(Dバンド(1360cm−1))が顕著に現れている。すなわち、ラインBに係る低抵抗炭素膜は、完全なグラファイト結晶ではなく、所定量のグラファイト成分を有する非晶質体である。
これに対し、ラインAに係る高抵抗炭素膜の面内振動モードの強度は、ラインBに係る低抵抗炭素膜の面内振動モードの強度に比べて小さい。従って、ラインAに係る高抵抗炭素膜に含まれるグラファイト成分は、ラインBに係る低抵抗炭素膜に含まれるグラファイト成分に比べ少ないと判断できる。さらに、ラインAに係る高抵抗炭素膜においては、Dバンドが観測されている。従って、ラインAに係る高抵抗炭素膜も非晶質体である。
このように、成膜温度を変えることによって、非晶質炭素膜に含まれるグラファイト成分の含有量を変えて、非晶質炭素膜のシート抵抗を制御することができる。
また、図9(b)のラインCは、成膜直後の炭素膜のスペクトルである。ラインDは、ラインCの炭素膜に700℃、1分間のアニール処理を施した炭素膜のスペクトルである。
図9(b)から、アニール処理を施すことにより、面内振動モードがより強くなっていることが分かる。すなわち、アニール処理を施すことにより、炭素膜中のグラファイト成分を増加させることができる。従って、アニール処理によっても、グラファイト成分の含有量を制御することができ、その結果、非晶質炭素膜のシート抵抗を制御することができる。
次に、記憶セル81の動作について説明する。
図10は、第2の実施の形態に係る記憶セルの動作を説明する要部図である。
まず、記憶セル81のフォーミング動作を行う。下部配線10と上部配線11との間に所定の電圧を印加すると、高抵抗炭素膜29内に低抵抗のフィラメント29fが選択的に形成する。この状態を、図10(a)に示す。この図10(a)では、一例として、1本のフィラメント29fが例示されているが、この数に限られるものではない。
図10は、第2の実施の形態に係る記憶セルの動作を説明する要部図である。
まず、記憶セル81のフォーミング動作を行う。下部配線10と上部配線11との間に所定の電圧を印加すると、高抵抗炭素膜29内に低抵抗のフィラメント29fが選択的に形成する。この状態を、図10(a)に示す。この図10(a)では、一例として、1本のフィラメント29fが例示されているが、この数に限られるものではない。
この段階では、低抵抗状態のフィラメント29fが高抵抗炭素膜29内に形成されたので、例えば、記憶セル81に、情報「1」が書き込まれたことになる。次に、下部配線10と上部配線11との間に所定の電圧を印加し、記憶セル81のリセット動作を行う。このリセット動作により、フィラメント29fは、低抵抗状態から高抵抗状態「0」に変化する。すなわち、記憶セル81内の情報「1」は、情報「0」になり、記憶セル81から情報が消去されたことになる。この状態を、図10(b)に示す。次に、記憶セル81に対しセット動作を行うと、フィラメント29fは、高抵抗状態「0」から再び低抵抗状態「1」へ変化する。
このように、フィラメント29fは、セット動作によって高抵抗状態「0」から低抵抗状態「1」へ変化し、リセット動作によって低抵抗状態「1」から高抵抗状態「0」へ変化する。フィラメント29fがこのような状態変化をする理由の一例としては、フィラメント29f内の結合状態が第1の状態と第2の状態との間で可逆的に遷移することが考えられる。ここで、第1の状態とは、炭素−炭素結合が不飽和結合(例えば、sp2結合)にある状態であり、第2の状態とは、飽和結合(例えば、sp3結合)にある状態が該当する。このように、記憶セル81では、高抵抗炭素膜29内に形成するフィラメント29fが記憶のスイッチング(情報の書き込み、消去)に寄与する。
ところで、フィラメント29fの幅は、記憶セル81の幅よりも狭く、この極細のフィラメント29fを経由して電流が流れる。従って、フィラメント29f内を流れる電流密度は高くなる。その結果、記憶セル81においては、図10(c)に示すように、高密度の電流Iaが部分A、Bに電流Iaが集中する。これにより、部分A、Bにおいて局所的な発熱が起きる。しかし、高抵抗炭素膜29と低抵抗炭素膜27、28とは、共に炭素を主成分とする。このため、部分A、Bにおいて局所的な発熱が起きても、低抵抗炭素膜27、28と、高抵抗炭素膜29との界面で、それぞれの成分の相互拡散は起き難くなる。同様に、低抵抗炭素膜27、28と、高抵抗炭素膜29との界面において、化学反応が起こり難くなる。
また、低抵抗炭素膜27、28は、高抵抗炭素膜29よりも高密度である。このため、低抵抗炭素膜27、28は、高抵抗炭素膜29とメタル膜22、25との間に設けられたバリア膜として機能する。また、低抵抗炭素膜27、28は、高抵抗炭素膜29よりもメタル膜22、25との密着力が高い。高抵抗炭素膜29と低抵抗炭素膜27、28の密着力は、ともに炭素を主成分とすることから高い。従って、記憶セル81においては、高抵抗炭素膜29と低抵抗炭素膜27、28との界面、低抵抗炭素膜27、28とメタル膜22、25との界面で剥離が生じ難い。
また、電流Iaは、電気抵抗率の低い低抵抗炭素膜27、28で拡散した後、さらにメタル膜22,25内で拡散する。従って、メタル膜22と低抵抗炭素膜27との界面、およびメタル膜25と低抵抗炭素膜28との界面では、電流Iaの集中は起き難い。このため、メタル膜22と低抵抗炭素膜27との界面、およびメタル膜25と低抵抗炭素膜28との界面では、それぞれの成分の相互拡散、化学反応が起き難い。従って、セット時の電圧をVs、リセット時の電圧をVresとすると、図3(d)に例示するのと同様に、VsおよびVresは、書き換え回数が増加しても安定する。
これに対し、低抵抗炭素膜27、28を設けない記憶セル200を、図10(d)に示す。記憶セル200においては、メタル膜22、25は、高抵抗炭素膜29に直接、接触している。ここで、フィラメント29f内に高密度の電流Ibが流れると、部分A、Bに電流Ibが集中する。上述したように、電流Ibは、電流Iaより大きい。その結果、部分A、Bにおける局所的な発熱は、益々増大し、メタル膜22、25と高抵抗炭素膜29との界面で、それぞれの成分の相互拡散、化学反応が起き易くなる。
例えば、記憶セル200に対する書き換え回数が増えると、メタル膜22、25と高抵抗炭素膜29との界面で、例えば、上述したカーバイド層101が発生する。カーバイド層101は、書き換え回数が増加するにつれ成長し、高抵抗炭素膜29を侵食する場合がある。このため、高抵抗炭素膜29の厚みは、書き換え回数の増加と共に薄くなる場合がある。また、メタル膜22、25の金属成分が高抵抗炭素膜29内に拡散すると、高抵抗炭素膜29は、金属性を帯びる場合もある。
従って、記憶セル200において、セット時の電圧をVs、リセット時の電圧をVresとすると、図4(b)で例示したのと同様に、VsおよびVresは、書き換え回数の増加と共に低下する。このように、記憶セル200では、VsおよびVresが安定しない。
また、VsおよびVresが書き換え回数の増加と共に低下し、これらが0(V)に漸近すると、VsとVresの差が縮まる。これにより、VsとVresとの判別が難しくなり、書き込みおよび読み込み動作の誤動作が生じ易くなる。これを回避するには、高抵抗炭素膜29の厚みが侵食されても、ある程度の厚みが残存するように、予め分厚い高抵抗炭素膜29を形成する方法もある。しかし、高抵抗炭素膜29の厚みが分厚くなると、記憶セルの高さが増し、その機械的強度が低減してしまう。
これに対し、記憶セル81における高抵抗炭素膜29については、低抵抗炭素膜27、28の存在により侵食され難い。また、メタル膜22、25の金属成分が高抵抗炭素膜29内に拡散し難い。これにより、記憶セル81は、より高い信頼性を有する。また、記憶セル81は、記憶層として、酸化膜ではなく、高抵抗炭素膜29を用いているので、より高速の書き込み動作および読み込み動作が可能になる。なお、第2の実施の形態では、低抵抗炭素膜27、28を設けた形態を例示したが、必要に応じて、低抵抗炭素膜27、28のいずれか一方を省略してもよい。
以上、具体例を参照しつつ本実施の形態について説明した。しかし、本実施形態はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本実施形態の特徴を備えている限り、本実施形態の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
例えば、本実施形態の不揮発性記憶装置は、ふたつの配線の交差する箇所に記憶セルを接続した、いわゆるクロスポイント型には限定されない。この他にも、例えば、複数の記憶セルのそれぞれに対してプローブを接触させて書き込みや読み出しを実行する、いわゆるプローブメモリ型や、トランジスタなどのスイッチング素子により記憶セルを選択して書き込みや読み出しを実行する形式のメモリも、本実施形態の範囲に包含される。
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本実施形態の特徴を含む限り本実施形態の範囲に包含される。
その他、本実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本実施形態の範囲に属するものと了解される。たとえば、必要に応じて、ダイオード層を記憶セルから取り除いた形態も本実施の形態に含まれる。
その他、本実施形態の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本実施形態の範囲に属するものと了解される。たとえば、必要に応じて、ダイオード層を記憶セルから取り除いた形態も本実施の形態に含まれる。
10 下部配線
11 上部配線
15 塗布膜
20、22、25 メタル膜
21 ダイオード層
23 CNT含有層
23a 絶縁材
23c CNT(カーボンナノチューブ)
24 複数のCNTが分散した層(層)
23g 間隙
26 ストッパ配線膜
27、28 低抵抗炭素膜
29 高抵抗炭素膜
29f フィラメント
30 層間絶縁膜
40 素子分離層
80、81、100、200 記憶セル
80a 積層体
82 記憶部
101 カーバイド層
A、B 部分
Ia、Ib 電流
Vres リセット電圧
Vs セット電圧
11 上部配線
15 塗布膜
20、22、25 メタル膜
21 ダイオード層
23 CNT含有層
23a 絶縁材
23c CNT(カーボンナノチューブ)
24 複数のCNTが分散した層(層)
23g 間隙
26 ストッパ配線膜
27、28 低抵抗炭素膜
29 高抵抗炭素膜
29f フィラメント
30 層間絶縁膜
40 素子分離層
80、81、100、200 記憶セル
80a 積層体
82 記憶部
101 カーバイド層
A、B 部分
Ia、Ib 電流
Vres リセット電圧
Vs セット電圧
Claims (5)
- 第1の配線と第2の配線とに接続された記憶セルを備え、
前記記憶セルは、複数の層を有し、
前記複数の層は、
第1の電極膜と第2の電極膜に挟まれ、炭素を含有する記憶層と、
前記第1の電極膜と前記記憶層との間および前記第2の電極膜と前記記憶層との間の少なくともいずれかに設けられた、炭素を含有するバリア層と、
を有し、
前記バリア層は、前記記憶層よりも電気抵抗率が低いことを特徴とする不揮発性記憶装置。 - 前記記憶層は、カーボンナノチューブを複数含有する層または第1のアモルファスカーボン層であることを特徴とする請求項1記載の不揮発性記憶装置。
- 前記バリア層は、第2のアモルファスカーボン層であることを特徴とする請求項1または2に記載の不揮発性記憶装置。
- 前記バリア層に含まれる不飽和結合の密度は、前記記憶層に含まれる不飽和結合の密度よりも高いことを特徴とする請求項1〜3のいずれか1つに記載の不揮発性記憶装置。
- 前記第2のアモルファスカーボン層の密度は、前記第1のアモルファスカーボン層の密度よりも高いことを特徴とする請求項3記載の不揮発性記憶装置。
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- 2011-03-10 US US13/044,865 patent/US20110303888A1/en not_active Abandoned
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