JP5572056B2 - 記憶装置及びその製造方法 - Google Patents

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本発明の実施形態は、記憶装置及びその製造方法に関する。
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな記憶装置が注目を集めている。この記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。そして、ＲｅＲＡＭの製品化に際しては、信頼性の向上が要求されている。
特開２００９−０４９１８３号公報
本発明の実施形態の目的は、信頼性が高い記憶装置及びその製造方法を提供することである。
実施形態に係る記憶装置は、選択素子層と、前記選択素子層に積層され、複数の微小導電体が隙間を介して集合し、前記微小導電体同士が接触することにより電流経路が形成されて抵抗値が低下し、前記微小導電体同士が離隔することによって抵抗値が増加するナノマテリアル集合層と、少なくとも表面がシリコン酸窒化物からなる微粒子と、を備える。前記選択素子層及び前記ナノマテリアル集合層は厚さ方向に延びるピラーの一部である。前記微粒子は、前記ナノマテリアル集合層における前記ナノマテリアル集合層を厚さ方向に貫通し前記ピラーの外周部分を構成する部分において、前記微小導電体間に分散されており、前記ナノマテリアル集合層における前記ピラーの中心部分を構成する部分には分散されていない。
実施形態に係る記憶装置の製造方法は、選択素子層、及び、複数の微小導電体が隙間を介して集合し、前記微小導電体間にシリコン酸化物からなる微粒子が分散され、前記微小導電体同士が接触することにより電流経路が形成されて抵抗値が低下し、前記微小導電体同士が離隔することによって抵抗値が増加するナノマテリアル集合層を積層して積層体を形成する工程と、前記積層体を選択的に除去してピラーを形成する工程と、前記ナノマテリアル集合層における前記ピラーの外周部分を構成する部分に分散された前記微粒子の少なくとも表面を窒化する工程と、前記ピラーの側面に付着した副生成物を、シリコン酸窒化物の溶解速度よりも前記副生成物の溶解速度の方が大きい薬液を用いて除去する工程と、を備える。
第１の実施形態に係る記憶装置を例示する斜視図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置を例示する模式的断面図である。 第１の実施形態における微粒子を例示する断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る記憶装置を例示する模式的断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する斜視図であり、
図２（ａ）及び（ｂ）は、本実施形態に係る記憶装置を例示する模式的断面図であり、（ａ）は上下方向から見た断面を示し、（ｂ）はビット線方向から見た断面を示し、
図３は、本実施形態における微粒子を例示する断面図である。
本実施形態に係る記憶装置は、不揮発性記憶装置であり、ＲｅＲＡＭである。
図１に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、交互に積層されている。ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６の形状は、例えば、円柱状、四角柱状又は角が丸められた略四角柱状であり、その直径は例えば５０ｎｍ程度である。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されており、１本のピラー１６により、１つのメモリセルが構成されている。すなわち、記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜１７（図２参照）によって埋め込まれている。
以下、ピラー１６の構成を説明する。
図２（ａ）及び（ｂ）に示すように、各ピラー１６においては、下方から上方に向かって、選択素子層２１、下部電極層２２、ナノマテリアル集合層２３、及び上部電極層２４がこの順に積層されている。すなわち、各層の厚さ方向は、上述の上下方向である。また、ピラー１６の側面上には、例えばシリコン窒化物からなる側壁１８が設けられている。
ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６と、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６とがある。以下、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６を例に挙げて説明する。選択素子層２１はワード線ＷＬに接しており、上部電極層２４はビット線ＢＬに接している。
選択素子層２１は、ピラー１６に電流を流すか否かを選択する層である。選択素子層２１は例えばシリコン（Ｓｉ）を含む層であり、例えばポリシリコンからなるシリコンダイオード層である。選択素子層２１においては、下層側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電型がｐ＋形のｐ形層が積層されている。これにより、選択素子層２１は、例えば、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない整流素子として機能する。なお、選択素子層２１は整流作用が発現すればよく、シリコンを含まなくてもよい。下部電極層２２及び上部電極層２４はタングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）又はチタンシリサイド（ＴｉＳｉ）等の導電性材料によって形成されている。
ナノマテリアル集合層２３は、微小導電体としてのＣＮＴ（カーボンナノチューブ）３１が、隙間３２を介して集合した層である。隙間３２は窒素ガス（Ｎ２）又は水素ガス（Ｈ２）を含む層となっており、従って、ナノマテリアル集合層２３の構造は中空構造である。各ＣＮＴ３１の形状は筒形であり、その直径は例えば２〜３ｎｍであり、その長さは例えば２０〜３０ｎｍである。ＣＮＴ３１は概ね水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に延びている。なお、図２（ａ）においては、ＣＮＴ３１の向きがほぼワード線方向に揃っている例が示されているが、これには限定されず、ＣＮＴ３１の向きは略水平面内でランダムであってもよい。ナノマテリアル集合層２３の厚さ方向におけるＣＮＴ３１の積層数は、例えば、数層〜数十層程度である。
ナノマテリアル集合層２３には、中心部分２３ａ及び外周部分２３ｂが設けられている。中心部分２３ａ及び外周部分２３ｂは共にナノマテリアル集合層２３をその厚さ方向（上下方向）に貫通しており、外周部分２３ｂは中心部分２３ａの周囲に配置されている。例えば、上下方向から見て、中心部分２３ａの形状は円形であり、外周部分２３ｂの形状は円環状である。中心部分２３ａはピラー１６の中心軸を含む部分であり、外周部分２３ｂはナノマテリアル集合層２３におけるピラー１６の外周部分を構成する部分である。外周部分２３ｂにおいては、ＣＮＴ３１間に、絶縁体である微粒子３３が分散されている。一方、中心部分２３ａには、微粒子３３は分散されていない。ナノマテリアル集合層２３における微粒子３３の割合は５０原子％未満であることが好ましい。すなわち、ナノマテリアル集合層２３に含まれるシリコン原子数と酸素原子数の合計は、ナノマテリアル集合層２３に含まれる全原子数の半分未満であることが好ましい。なお、中心部分２３ａと外周部分２３ｂとの間には物理的な境界はなく、例えば、ＣＮＴ３１の多くは両部分にわたって配置されている。中心部分２３ａと外周部分２３ｂとは、主として微粒子３３の有無によって区別される。
図３に示すように、微粒子３３においては、シリコン酸化物（ＳｉＯ２）からなる核部３４と、核部３４を覆い、シリコン酸窒化物（ＳｉＯＮ）からなる表層部３５とが設けられている。すなわち、微粒子３３は、少なくとも表面がシリコン酸窒化物によって形成されている。微粒子３３の平均粒径は、例えば２〜１０ｎｍ程度であり、例えば６ｎｍ程度である。また、表層部３５の厚さは例えば１ｎｍ以上であり、表層部３５における窒素の含有率は５原子％以上である。
次に、本実施形態に係る記憶装置の製造方法について説明する。
図４〜図９は、本実施形態に係る記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）は上下方向から見た断面を示し、各図の（ｂ）はビット線方向から見た断面を示す。
なお、図４〜図９においては、ナノマテリアル集合層２３を構成するＣＮＴ３１及び隙間３２（図２参照）は図示を省略し、微粒子３３及び３３ａのみを模式的に描いている。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２上に、ダマシン法又はパターニング法により、ワード線ＷＬを形成する。これらの複数本のワード線ＷＬにより、ワード線配線層１４が形成される。
次に、図４（ａ）及び（ｂ）に示すように、ワード線ＷＬ上に、例えば、不純物を導入しながらシリコンを堆積させることにより、選択素子層２１を形成する。例えば、リン等のドナーとなる不純物を導入しながらシリコンを堆積させてｎ形層を形成し、不純物を導入せずにシリコンを堆積させてｉ形層を形成し、ボロン等のアクセプタとなる不純物を導入しながらシリコンを堆積させてｐ形層を形成することにより、ｐｉｎ形ダイオードを形成する。次に、例えば、タングステン（Ｗ）を堆積させることにより、下部電極層２２を形成する。
次に、水にカーボンナノチューブ（ＣＮＴ）３１（図２参照）及び微粒子３３ａを分散させた分散液を下部電極層２２上に塗布し、乾燥させる。この段階においては、微粒子３３ａの表面は窒化されておらず、全体がシリコン酸化物によって形成されている。この塗布及び乾燥を複数回繰り返すことにより、ナノマテリアル集合層２３を形成する。ナノマテリアル集合層２３においては、複数本のＣＮＴ３１（図２参照）が緩く結合し、ＣＮＴ３１間には隙間３２（図２参照）が形成される。また、分散液が乾燥して厚さが減少する過程で、ＣＮＴ３１が延びる方向は、水平方向に近づく。更に、ＣＮＴ３１間には微粒子３３ａが分散される。
次に、ナノマテリアル集合層２３上に、例えばタングステン（Ｗ）等の導電性材料を堆積させて、上部電極層２４を形成する。このとき、導電性材料の一部はナノマテリアル集合層２３の隙間３２（図２参照）内に侵入するが、ナノマテリアル集合層２３内には微粒子３３ａが分散されており、その分、隙間３２が減少しているため、導電性材料の浸透が抑制される。次に、上部電極層２４上に、例えばシリコン酸化物からなるハードマスク４１を形成する。このようにして、ワード線配線層１４上に、選択素子層２１、下部電極層２２、ナノマテリアル集合層２３及び上部電極層２４がこの順に積層された積層体を形成する。
次に、図５（ａ）及び（ｂ）に示すように、ハードマスク４１上にレジスト膜を成膜し、このレジスト膜をリソグラフィ法によりマトリクス状にパターニングして、レジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）等のエッチングを施し、レジストパターンのパターンをハードマスク４１に転写する。次に、レジストパターン及びハードマスク４１をマスクとしてＲＩＥを施し、上部電極層２４、ナノマテリアル集合層２３、下部電極層２２及び選択素子層２１を選択的に除去して、パターニングする。これにより、ピラー１６が形成される。レジストパターンの全体及びハードマスク４１の一部は、このＲＩＥの過程で消失する。このとき、ピラー１６の側面上には、シリコン酸化物を主成分とする副生成物（デポ物）４３が付着する。なお、選択素子層２１がシリコンを含まない場合であっても、例えば、選択素子層２１に含まれる金属の酸化物等を主成分とする副生成物４３が付着する。
次に、図６（ａ）及び（ｂ）に示すように、希釈塩酸若しくは希釈硫酸等の薬液又は水により、ピラー１６を洗浄する。これにより、副生成物４３の一部が除去される。この洗浄工程においては、微粒子３３ａはほとんど除去されない。
次に、図７（ａ）及び（ｂ）に示すように、温度が５００℃以下のアンモニア（ＮＨ３）のガスを用いて、熱窒化処理を施す。アンモニアガスは、ピラー１６の側面からナノマテリアル集合層２３内に浸透する。このとき、ガスの温度、圧力、流量及び熱窒化処理の時間等を調整して、アンモニアガスがマテリアル集合層２３の外周部分２３ｂ内のみに侵入し、中心部分２３ａ内には侵入しないようにする。これにより、ナノマテリアル集合層２３の外周部分２３ｂ内に分散された微粒子３３ａの表面が窒化されて、シリコン酸窒化物からなる表層部３５（図３参照）が形成される。この結果、外周部分２３ｂ内に分散された微粒子３３ａが微粒子３３に変化する。
これにより、ナノマテリアル集合層２３の外周部分２３ｂ内においては、核部３４（図３参照）がシリコン酸化物からなり、表層部３５（図３参照）がシリコン酸窒化物からなる微粒子３３が分散する。一方、中心部分２３ａにおいては、全体がシリコン酸化物からなる微粒子３３ａが分散する。なお、ＣＮＴ３１を構成する炭素原子は、他の炭素原子に強固に結合しているため、窒化されて除去されることはほとんどない。
次に、図８（ａ）及び（ｂ）に示すように、例えば、フッ酸系の薬液、例えば、ＤＨＦ（diluted hydrofluoric acid：希フッ酸）又はＢＨＦ（buffered hydrofluoric acid：バッファードフッ酸）を用いてウェット洗浄し、副生成物４３（図７参照）を除去する。このとき、薬液はナノマテリアル集合層２３内にも侵入し、シリコン酸化物を溶解するが、微粒子３３ａは全体がシリコン酸化物によって形成されているため、薬液に溶解し、除去される。一方、微粒子３３は、表面がシリコン酸窒化物によって形成されているため、フッ酸系の薬液には溶解せず、除去されない。この結果、ナノマテリアル集合層２３の中心部分２３ａにおいては微粒子３３ａが除去されるが、外周部分２３ｂにおいては微粒子３３が残留する。また、このウェット洗浄により、ハードマスク４１も消失する。なお、ハードマスク４１はその一部を残留させてもよい。
本工程において、副生成物４３の除去に用いる薬液はフッ酸系の薬液には限定されないが、シリコン酸窒化物の溶解速度よりも副生成物４３の溶解速度の方が大きい薬液であることが必要である。例えば、副生成物４３の主成分がシリコン酸化物である場合には、この薬液は、シリコン酸窒化物の溶解速度よりもシリコン酸化物の溶解速度の方が大きい薬液とする。
次に、図９（ａ）及び（ｂ）に示すように、全面にシリコン窒化物を堆積させて、ピラー１６の側面上等に側壁１８を形成する。側壁１８の厚さは例えば５ｎｍ以下とする。
次に、図２（ａ）及び（ｂ）に示すように、ピラー１６間に例えばシリコン酸化物を堆積させて、層間絶縁膜１７を形成する。このとき、ピラー１６の側面は側壁１８によって覆われているため、ピラー１６の側面がシリコン酸化物を堆積させる際の酸化雰囲気に曝されることにより、ＣＮＴ３１が酸化されることはない。次に、上部電極膜２４をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、層間絶縁膜１７の上面を平坦化する。このとき、層間絶縁膜１７の上面においては、上部電極層２４が露出する。
次に、図１及び図２に示すように、ダマシン法又はパターニング法により、上部電極層２４上に複数本のビット線ＢＬを形成する。ビット線方向に延びる複数本のビット線ＢＬにより、ビット線配線層１５が形成される。次に、上述と同様な方法により、選択素子層２１、下部電極層２２、ナノマテリアル集合層２３及び上部電極層２４をこの順に積層し、パターニングしてピラー１６を形成する。但し、このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、選択素子層２１におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。次に、図６（ａ）及び（ｂ）に示す洗浄処理、図７（ａ）及び（ｂ）に示す窒化処理、図８（ａ）及び（ｂ）に示す副生成物４３の除去、図９（ａ）及び（ｂ）に示す側壁１８の形成をこの順に実施し、その後、ピラー１６間を層間絶縁膜１７で埋め込む。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返し形成する。これにより、本実施形態に係る記憶装置１が製造される。
次に、本実施形態の動作について説明する。
本実施形態に係る記憶装置１において、ナノマテリアル集合層２３は、「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。そのメカニズムは完全には解明されていないが、例えば、以下のように考えられる。
下部電極層２２と上部電極層２４との間に電圧が印加されていないときは、ナノマテリアル集合層２３において、ＣＮＴ３１同士は概ね相互に離隔した状態にあり、ナノマテリアル集合層２３は「高抵抗状態」にある。一方、下部電極層２２と上部電極層２４との間に電圧を印加すると、ＣＮＴ３１間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってＣＮＴ３１が移動・回転し、隣のＣＮＴ３１と接触し、下部電極層２２と上部電極層２４との間に複数本のＣＮＴ３１を介した電流経路が形成される。この結果、ナノマテリアル集合層２３は「低抵抗状態」となる。この状態は、下部電極層２２と上部電極層２４との間に電圧が印加されなくなっても、維持される。また、下部電極層２２と上部電極層２４との間に、例えばナノ秒オーダーの短時間のパルス電圧を印加すると、ＣＮＴ３１同士の接触部分が発熱し、ＣＮＴ３１同士が離れる。この結果、ナノマテリアル集合層２３は「高抵抗状態」に戻る。このように、ナノマテリアル集合層２３は「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができ、これにより、２値のデータを記憶することができる。
次に、本実施形態の効果について説明する。
本実施形態によれば、カーボンナノチューブ（ＣＮＴ）３１が集合したナノマテリアル集合層２３によって抵抗変化層が実現されており、これにより、ＲｅＲＡＭが実現されている。従来の金属酸化物を用いた抵抗変化層は、金属酸化物が本来絶縁体であるため、動作が不安定であるという問題点があった。これに対して、本実施形態によれば、導電体であるＣＮＴを用いて抵抗変化層を形成しているため、低い電圧で駆動することができ、動作が安定する。これにより、信頼性が高い記憶装置を実現することができる。
また、本実施形態においては、図４（ａ）及び（ｂ）に示す工程において、ナノマテリアル集合層２３を形成する際に、ナノマテリアル集合層２３内に微粒子３３ａを分散させている。これにより、隙間３２が小さくなり、ナノマテリアル集合層２３上に上部電極層２４を形成する際に、上部電極層２４を形成する導電性材料がナノマテリアル集合層２３内に染み込むことを抑制できる。この結果、ナノマテリアル集合層２３と上部電極層２４との界面を安定して平坦に形成することができる。
更に、ナノマテリアル集合層２３内に微粒子３３ａが分散されているため、ＣＮＴ３１同士の結合力が強まり、ナノマテリアル集合層２３が強固になる。この結果、図５（ａ）及び（ｂ）に示すピラー１６を形成する工程において、ピラー１６の倒壊を防止できる。これにより、記憶装置１の形状安定性を向上させ、この結果、信頼性を向上させることができる。
更にまた、本実施形態においては、図６（ａ）及び（ｂ）に示す工程において、ピラー１６を洗浄している。これにより、微粒子３３ａをほとんど失うことなく、副生成物４３の一部を除去することができる。この結果、この洗浄工程に続く窒化工程（図７参照）において、微粒子３３ａを効果的に窒化することができる。
更にまた、本実施形態においては、図７（ａ）及び（ｂ）に示す工程において、外周部分２３ｂ内に分散された微粒子３３ａのみを窒化して微粒子３３とし、その後、図８（ａ）及び（ｂ）に示す工程において、フッ酸系の薬液を用いてウェット洗浄を行っている。これにより、副生成物４３を除去すると共に、窒化されていない微粒子３３ａを溶出させている。この結果、ナノマテリアル集合層２３の外周部分２３ｂには表面が窒化された微粒子３３が残留し、中心部分２３ａからは微粒子が消失する。
これにより、外周部分２３ｂは微粒子３３が分散されているため機械的強度が高く、ナノマテリアル集合層２３全体を支えることができる。この結果、ピラー１６の倒壊を防止できる。一方、中心部分２３ａには微粒子が分散されていないため、ＣＮＴ３１が動きやすく、「高抵抗状態」と「低抵抗状態」との切り替えが容易である。このため、抵抗状態を切り替えるために必要な駆動電圧が低いと共に、切り替えに要する時間が短い。駆動電圧を低くできれば、素子選択層２１を薄くでき、ピラー１６の形成がより容易になる。また、抵抗状態の切り替えに要する時間が短ければ、記憶装置１の動作を高速化することができる。
なお、仮に、図４（ａ）及び（ｂ）に示す工程においてナノマテリアル集合層２３を形成する際に、微粒子３３ａを分散させないと、ナノマテリアル集合層２３の機械的強度が低くなるため、図５（ａ）及び（ｂ）に示す工程において、ピラー１６を加工する際に、ピラー１６が倒壊してしまう場合がある。この結果、記憶装置１の信頼性が低下する。また、ナノマテリアル集合層２３全体に微粒子３３ａを分散させたとしても、図７（ａ）及び（ｂ）に示す工程において窒化処理を行わないと、図８（ａ）及び（ｂ）に示す工程において、フッ酸系の薬液により副生成物４３を除去する際に、微粒子３３ａも除去されてしまい、ピラー１６が倒壊しやすくなる。一方、ナノマテリアル集合層２３全体において微粒子３３ａを窒化して、微粒子３３を残留させると、ＣＮＴ３１の動きが制約されていまい、ナノマテリアル集合層２３の抵抗状態が変化しにくくなる。このため、記憶装置１の動作の信頼性が低下する。また、ナノマテリアル集合層２３を抵抗変化させるために高い駆動電圧が必要となり、ナノマテリアル集合層２３以外の部分の設計が制約される。例えば、逆方向の耐圧を確保するために、ｐｉｎ形ダイオードである選択素子層２１を厚くする必要が生じる。更に、副生成物４３を除去しないと、副生成物４３を介してリーク電流が流れてしまい、メモリセルが正常に動作しない場合がある。
これに対して、本実施形態によれば、ナノマテリアル集合層２３において、ナノマテリアル集合層２３を厚さ方向に貫通する一部分、すなわち、外周部分２３ｂのみに微粒子３３を分散させ、ナノマテリアル集合層２３を厚さ方向に貫通する他の一部分、すなわち、中心部分２３ａには微粒子３３を分散させないことにより、機械的強度と抵抗変化動作を両立させることができる。
次に、第２の実施形態について説明する。
図１０（ａ）及び（ｂ）は、本実施形態に係る記憶装置を例示する模式的断面図であり、（ａ）は上下方向から見た断面を示し、（ｂ）はビット線方向から見た断面を示す。
なお、図１０（ａ）及び（ｂ）においては、ナノマテリアル集合層２３を構成するＣＮＴ３１及び隙間３２（図２参照）は図示を省略し、微粒子３３及びアモルファスカーボン５１のみを模式的に描いている。
図１０（ａ）及び（ｂ）に示すように、本実施形態に係る記憶装置２は、前述の第１の実施形態に係る記憶装置１（図２参照）と比較して、ナノマテリアル集合層２３中にアモルファスカーボン５１が含有されている点が異なっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態に係る記憶装置の製造方法について説明する。
本実施形態においては、図４（ａ）及び（ｂ）に示す工程において、ナノマテリアル集合層２３を形成する際に、水にＣＮＴ３１（図２参照）及び微粒子３３ａを分散させた分散液に、アモルファスカーボン５１（図１０参照）を含有させる。このアモルファスカーボン５１のうち、外周部分２３ｂに含まれるものの一部は、図７（ａ）及び（ｂ）に示す窒化工程において窒化されて除去されるが、大部分のアモルファスカーボン５１はそのまま残留する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
本実施形態に係る記憶装置２おいては、ナノマテリアル集合層２３にアモルファスカーボン５１が含有されているため、前述の第１の実施形態に係る記憶装置１（図２参照）と比較して、ナノマテリアル集合層２３の電気抵抗値が低く、機械的な強度が高い。
また、図６（ａ）及び（ｂ）に示す工程において、ピラー１６を洗浄する際に、アモルファスカーボン５１が微粒子３３ａの溶出をより確実に抑制することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。なお、アモルファスカーボン５１は、分散液に含有させるのではなく、ナノマテリアル集合層２３を形成した後、ＣＶＤ（chemical vapor deposition：化学気相成長）等の気相成長法により、ナノマテリアル集合層２３内に混入させてもよい。
なお、前述の第１及び第２の実施形態において、図７（ａ）及び（ｂ）に示す微粒子３３ａの表面を窒化する工程は、熱窒化処理ではなく、プラズマ窒化処理によって行ってもよい。この場合、プラズマには例えばアンモニアのプラズマを用いることができる。また、プラズマの温度、投入電力、圧力、アンモニアガスの流量及び処理時間等を調整することにより、ナノマテリアル集合層２３の外周部分２３ｂのみにプラズマを浸透させることができる。例えば、処理チャンバー内の圧力を高くすると、プラズマが中心部分２３ａまで浸透しにくくなり、外周部分２３ｂに分散された微粒子３３ａのみを窒化することができる。例えば、温度を３００〜４００℃、プラズマ生成のための投入電力を３００Ｗ、圧力を２０Ｐａ、時間を２分間とすることにより、外周部分２３ｂに分散された微粒子３３ａの表層部を窒化することができる。
また、ピラー１６の各層の間には、拡散の防止及び密着性の改善等を目的として、バリアメタル層を介在させてもよい。バリアメタル層は、例えば、窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）等によって形成することができる。
以上説明した実施形態によれば、信頼性が高い不揮発性半導体装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２：記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、１７：層間絶縁膜、１８：側壁、２１：選択素子層、２２：下部電極層、２３：ナノマテリアル集合層、２３ａ：中心部分、２３ｂ：外周部分、２４：上部電極層、３１：カーボンナノチューブ（ＣＮＴ）、３２：隙間、３３、３３ａ：微粒子、３４：核部、３５：表層部、４１：ハードマスク、４３：副生成物、５１：アモルファスカーボン、ＢＬ：ビット線、ＷＬ：ワード線

Claims (9)

  1. 選択素子層と、
    前記選択素子層に積層され、複数の微小導電体が隙間を介して集合し、前記微小導電体同士が接触することにより電流経路が形成されて抵抗値が低下し、前記微小導電体同士が離隔することによって抵抗値が増加するナノマテリアル集合層と、
    少なくとも表面がシリコン酸窒化物からなる微粒子と、
    を備え、
    前記選択素子層及び前記ナノマテリアル集合層は厚さ方向に延びるピラーの一部であり、
    前記微粒子は、前記ナノマテリアル集合層における前記ナノマテリアル集合層を厚さ方向に貫通し前記ピラーの外周部分を構成する部分において、前記微小導電体間に分散されており、前記ナノマテリアル集合層における前記ピラーの中心部分を構成する部分には分散されていないことを特徴とする記憶装置。
  2. 第１の方向に延びる複数本のワード線を含むワード線配線層と、
    前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
    をさらに備え、
    前記ワード線配線層及び前記ビット線配線層は前記厚さ方向に沿って交互に積層されており、
    前記ピラーは、各前記ワード線と各前記ビット線との間に配置されていることを特徴とする請求項１記載の記憶装置。
  3. 前記微小導電体はカーボンナノチューブであることを特徴とする請求項１または２に記載の記憶装置。
  4. 前記ナノマテリアル集合層にアモルファスカーボンが含有されていることを特徴とする請求項１〜３のいずれか１つに記載の記憶装置。
  5. 選択素子層、及び、複数の微小導電体が隙間を介して集合し、前記微小導電体間にシリコン酸化物からなる微粒子が分散され、前記微小導電体同士が接触することにより電流経路が形成されて抵抗値が低下し、前記微小導電体同士が離隔することによって抵抗値が増加するナノマテリアル集合層を積層して積層体を形成する工程と、
    前記積層体を選択的に除去してピラーを形成する工程と、
    前記ナノマテリアル集合層における前記ピラーの外周部分を構成する部分に分散された前記微粒子の少なくとも表面を窒化する工程と、
    前記ピラーの側面に付着した副生成物を、シリコン酸窒化物の溶解速度よりも前記副生成物の溶解速度の方が大きい薬液を用いて除去する工程と、
    を備えたことを特徴とする記憶装置の製造方法。
  6. 前記窒化する工程の前に、ピラーを洗浄する工程をさらに備えたことを特徴とする請求項５記載の記憶装置の製造方法。
  7. 前記窒化する工程は、前記微粒子を熱窒化する工程を有することを特徴とする請求項５または６に記載の記憶装置の製造方法。
  8. 前記窒化する工程は、前記微粒子をプラズマ窒化する工程を有することを特徴とする請求項５または６に記載の記憶装置の製造方法。
  9. 前記選択素子層にシリコンを含有させ、
    前記薬液としてフッ酸を用いることを特徴とする請求項５〜８のいずれか１つに記載の記憶装置の製造方法。
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