JP5555136B2 - 記憶装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、記憶装置及びその製造方法に関する。
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな不揮発性記憶装置が注目を集めている。この不揮発性記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。そして、ＲｅＲＡＭの製品化に際しては、高い信頼性が要求されている。
特開２００９−２５２９７４号公報
本発明の実施形態の目的は、信頼性が高い記憶装置及びその製造方法を提供することである。
実施形態に係る記憶装置は、複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、前記ナノマテリアル集合層上に設けられた第１電極層と、前記第１電極層上に設けられた第２電極層と、を備える。そして、前記第２電極層の被覆率は、前記第１電極層の被覆率よりも高い。
実施形態に係る記憶装置の製造方法は、複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、前記ナノマテリアル集合層上に、被覆率が相対的に低くなる第１の方法によって導電性材料を堆積させることにより、第１電極層を形成する工程と、前記第１電極層上に、被覆率が相対的に高くなる第２の方法によって導電性材料を堆積させることにより、第２電極層を形成する工程と、を備える。
第１の実施形態に係る記憶装置を例示する斜視図である。 第１の実施形態におけるピラーを例示する模式的断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第１の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 第２の実施形態におけるピラーを例示する模式的断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。 （ａ）及び（ｂ）は、第２の実施形態に係る記憶装置の製造方法を例示する工程断面図である。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る記憶装置を例示する斜視図であり、
図２は、本実施形態におけるピラーを例示する模式的断面図である。
本実施形態に係る記憶装置は、ＲｅＲＡＭである。
図１に示すように、本実施形態に係る記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、絶縁層を介して交互に積層されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、層間絶縁膜１７（図５参照）によって埋め込まれている。
以下、図２を参照して、ピラー１６の構成を説明する。
図２に示すように、各ピラー１６においては、下方から上方に向かって、バリアメタル層２１、整流作用を有する整流素子層２２、下部電極層２３、ナノマテリアル集合層２４、低被覆率電極層２５及び高被覆率電極層２６がこの順に積層されている。低被覆率電極層２５及び高被覆率電極層２６により、ナノマテリアル集合層２４の上部電極層が形成されている。バリアメタル層２１は例えばワード線ＷＬ（図１参照）に接しており、高被覆率電極層２６は例えばビット線ＢＬ（図１参照）に接している。また、最下層のワード線ＷＬと層間絶縁膜１２との間には、バリアメタル層２９（図５参照）が設けられている。
バリアメタル層２９は、層間絶縁膜１２とワード線ＷＬとの間の拡散を防止すると共に、密着性を改善する層であり、バリアメタル層２１は、ワード線ＷＬと選択素子層２２との間の拡散を防止すると共に、密着性を改善する層である。バリアメタル層２９及び２１は、例えば窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）等の導電性材料により形成されている。
整流素子層２２は、例えばポリシリコンダイオード層からなり、下層側から順に、導電形がｎ＋形のｎ形層、真性半導体からなるｉ形層、及び導電形がｐ＋形のｐ形層が積層されている。これにより、整流素子層２２は、例えば、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない選択素子層として機能する。下部電極層２３はタングステン又は窒化チタン等の導電性材料によって形成されている。
ナノマテリアル集合層２４は、例えば、微小導電体としてのＣＮＴ（カーボンナノチューブ）３１が隙間３２を介して集合した層である。隙間３２は空気層となっており、従って、ナノマテリアル集合層２４の構造は中空構造である。ナノマテリアル集合層２４の厚さ方向におけるＣＮＴ３１の積層数は、例えば、数層〜数十層程度である。
また、低被覆率電極層２５及び高被覆率電極層２６は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等の金属窒化物、又は、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属によって形成されている。低被覆率電極層２５及び高被覆率電極層２６は、同じ種類の材料によって形成されていてもよく、相互に異なる種類の材料によって形成されていてもよい。低被覆率電極層２５の厚さは例えば２０ｎｍ以上であり、高被覆率電極層２６の厚さは例えば５ｎｍ以上である。また、低被覆率電極層２５の下層２５ｂには、ナノマテリアル集合層２４を構成するＣＮＴ３１の一部が埋め込まれている。
但し、低被覆率電極層２５と高被覆率電極層２６とは、膜質が異なっており、高被覆率電極層２６の被覆率は、低被覆率電極層２５の被覆率よりも高い。また、低被覆率電極層２５及び高被覆率電極層２６が同種の材料により形成されている場合は、高被覆率電極層２６の密度は低被覆率電極層２５の密度よりも高い。更に、低被覆率電極層２５及び高被覆率電極層２６の結晶構造は共に多結晶構造であるが、高被覆率電極層２６の平均結晶粒径は、低被覆率電極層２５の平均結晶粒径よりも大きい。又は、低被覆率電極層２５の結晶構造は多結晶構造であり、高被覆率電極層２６の結晶構造は非晶質構造であってもよい。このような結晶構造の違いは、例えば、ピラー１６の上下方向を含む断面をＴＥＭ（transmission electron microscopy：透過型電子顕微鏡）によって観察することで、確認することができる。
後述するように、低被覆率電極層２５は物理気相成長（ＰＶＤ：physical vapor deposition）法によって形成されたものであり、高被覆率電極層２６は化学気相成長（ＣＶＤ：chemical vapor deposition）法によって形成されたものである。このため、高被覆率電極層２６にはハロゲン系の不純物が含有されているが、低被覆率電極層２５には不純物は実質的に含有されていない。
次に、本実施形態に係る記憶装置の製造方法について説明する。
図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
なお、図３〜図５においては、ＣＮＴ３１及び隙間３２は図示を省略している。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
次に、図３（ａ）に示すように、層間絶縁膜１２の上層部分に、ワード線方向に相互に平行に延びるように複数本の溝を形成する。次に、この溝の内面上にバリアメタル層２９を形成する。次に、溝内にタングステンを埋め込むことにより、ワード線ＷＬを形成する。ワード線ＷＬは、ワード線方向に相互に平行に延びるように複数本形成される。これらの複数本のワード線ＷＬにより、ワード線配線層１４が形成される。
次に、図３（ｂ）に示すように、ワード線配線層１４上に、例えばスパッタ法により、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）等の導電性材料を堆積させて、バリアメタル層２１を形成する。次に、例えばＬＰ−ＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）法により、バリアメタル層２１上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ形層、ｉ形層及びｐ形層を連続的に形成して、整流素子層２２を形成する。次に、整流素子層２２上にタングステン又は窒化チタン等の導電性材料を堆積させて、下部電極層２３を形成する。
次に、下部電極層２３上に、ＣＮＴ３１（図２参照）が分散された分散液をスピンコート法によって塗布し、乾燥させる。これにより、ナノマテリアル集合層２４が形成される。図２に示すように、ナノマテリアル集合層２４においては、複数本のＣＮＴ３１が緩く結合しており、ＣＮＴ３１間には隙間３２が形成されている。また、分散液が乾燥して厚さが減少する過程で、ＣＮＴ３１が延びる方向は、水平方向、すなわち、ワード線方向とビット線方向がなす平面に平行な方向に近づく。
次に、ナノマテリアル集合層２４上に、導電性材料、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等の金属窒化物、又は、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属を堆積させて、低被覆率電極層２５を形成する。低被覆率電極層２５の厚さは、例えば２０ｎｍ以上とする。低被覆率電極層２５を形成するための導電性材料の堆積は、被覆率が相対的に低くなる方法によって行い、例えば、ＰＶＤ法によって行い、例えば、スパッタ法又は蒸着法によって行う。このとき、この導電性材料の一部はナノマテリアル集合層２４の隙間３２内に侵入するが、被覆率が低くなる方法によって導電性材料を堆積させることにより、この侵入を抑制することができる。例えば、導電性材料の侵入深さを、２０ｎｍ以下に抑えることができる。隙間３２内に導電性材料が侵入することにより、低被覆率電極層２５の下層２５ｂ内にＣＮＴ３１（図２参照）が埋め込まれる。
次に、図４（ａ）に示すように、低被覆率電極層２５上に、例えば低被覆率電極層２５を形成する導電性材料と同種類の導電性材料を堆積させて、高被覆率電極層２６を形成する。なお、低被覆率電極層２５を形成する導電性材料とは異なる材料を堆積させてもよい。いずれの場合も、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等の金属窒化物、又は、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属を堆積させることができる。高被覆率電極層２６の厚さは、例えば５ｎｍ以上とする。
高被覆率電極層２６を形成するための導電性材料の堆積は、被覆率が相対的に高くなる方法によって行い、例えば、ＣＶＤ法によって行い、例えば、熱ＣＶＤ法又はプラズマＣＶＤ法によって行う。高被覆率電極層２６を被覆率が高い方法によって行うことにより、以後の工程において使用される薬液、及び以後の工程において形成される層に含まれる水分等が、ナノマテリアル集合層２４内に侵入することを防止できる。また、高被覆率電極層２６とナノマテリアル集合層２４との間には低被覆率電極層２５が設けられているため、高被覆率電極層２６を形成する導電性材料がナノマテリアル集合層２４内に侵入することはない。
なお、高被覆率電極層２６をＣＶＤ法によって形成した場合には、ＣＶＤ法のソースガス中に含まれるハロゲン元素等の不純物が高被覆率電極層２６中に残留する。例えば、高被覆率電極層２６をタングステン（Ｗ）によって形成する場合には、ＣＶＤ法のソースガスとしてフッ化タングステン（ＷＦ６）を使用するため、高被覆率電極層２６中にはフッ素（Ｆ）が残留する。また、高被覆率電極層２６を窒化チタン（ＴｉＮ）によって形成する場合には、ＣＶＤ法のソースガスとして塩化チタン（ＴｉＣｌ４）を使用するため、高被覆率電極層２６中には塩素（Ｃｌ）が残留する。
次に、高被覆率電極層２６上に、例えばシリコン酸化物からなるハードマスク４１を形成する。次に、ハードマスク４１上に、レジスト膜４２を形成する。次に、図４（ｂ）に示すように、リソグラフィー法により、レジスト膜４２をパターニングして、レジストパターン４２ａを形成する。そして、レジストパターン４２ａが正常に形成された場合には、図５（ａ）に示す工程に進む。一方、レジストパターン４２ａに不具合が生じた場合、例えば、レジストパターン４２ａの位置ずれ量が許容範囲を超えた場合には、リワーク工程を実施する。リワーク工程には、不具合が発生したレジストパターン４２ａの除去と、新たなレジストパターン４２ａの再形成が含まれる。
すなわち、図４（ｂ）に示す工程において形成されたレジストパターン４２ａに不具合が生じた場合には、例えば硫酸及び過酸化水素水を含む薬液を用いたウェット処理を施し、レジストパターン４２ａを除去する。そして、図４（ａ）に示すように、新たにレジスト膜４２を形成する。次に、図４（ｂ）に示すように、このレジスト膜４２をパターニングして、新たにレジストパターン４２ａを形成する。なお、この新たに形成されたレジストパターン４２ａにも不具合が生じた場合には、上述のレジストパターン４２ａを除去する工程、レジスト膜４２を形成する工程、及びレジストパターン４２ａを形成する工程を再度実施する。
そして、不具合の無いレジストパターン４２ａが形成されたら、図５（ａ）に示すように、レジストパターン４２ａ（図４参照）をマスクとしてハードマスク４１（図４参照）をパターニングする。次に、パターニングされたハードマスク４１をマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）等のエッチングを施し、高被覆率電極層２６、低被覆率電極層２５、ナノマテリアル集合層２４、下部電極層２３、整流素子層２２及びバリアメタル層２１を選択的に除去する。これにより、ピラー１６が形成される。
次に、例えば、フッ酸系の薬液、例えば、ＤＨＦ（diluted hydrofluoric acid：希フッ酸）又はＢＨＦ（buffered hydrofluoric acid：バッファードフッ酸）を用いてウェット洗浄し、ピラー１６の側面上に付着した副生成物（図示せず）を除去する。次に、例えばシリコン窒化物を堆積させて、ピラー１６の側面上に側壁（図示せず）を形成する。次に、シリコン酸化物又はシリコン窒化物等の絶縁材料を堆積させて、ピラー１６間を埋め込み、層間絶縁膜１７を形成する。次に、高被覆率電極層２６をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施し、層間絶縁膜１７の上面を平坦化する。このとき、高被覆率電極層２６を５ｎｍ以上の厚さに残留させる。
次に、図５（ｂ）に示すように、高被覆率電極層２６上に複数本のビット線ＢＬを形成する。ビット線方向に延びる複数本のビット線ＢＬにより、ビット線配線層１５が形成される。次に、上述と同様な方法により、バリアメタル層２１、選択素子層２２、下部電極層２３、ナノマテリアル集合層２４、低被覆率電極層２５及び高被覆率電極層２６をこの順に積層し、パターニングしてピラー１６を形成し、洗浄し、側壁を形成し、層間絶縁膜１７で埋め込む。このようにして、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、選択素子層２２におけるｎ形層、ｉ形層及びｐ形層の積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返し形成する。これにより、本実施形態に係る記憶装置１が製造される。
次に、本実施形態の動作について説明する。
本実施形態に係る記憶装置１において、ナノマテリアル集合層２４は、「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができる。そのメカニズムは完全には解明されていないが、例えば、以下のように考えられる。
ナノマテリアル集合層２４の厚さ方向に電圧が印加されていないときは、ＣＮＴ３１同士は概ね相互に離隔した状態にあり、ナノマテリアル集合層２４は「高抵抗状態」にある。一方、ナノマテリアル集合層２４の厚さ方向に電圧を印加すると、ＣＮＴ３１間にクーロン力が発生して、引きつけ合う。そして、この電圧を一定時間以上継続して印加すると、クーロン力によってＣＮＴ３１が移動・回転し、隣のＣＮＴ３１と接触し、下部電極層２３と低被覆率電極層２５との間に複数本のＣＮＴ３１を介した電流経路が形成される。この結果、ナノマテリアル集合層２４は「低抵抗状態」となる。この状態は、ナノマテリアル集合層２４に電圧が印加されなくなっても、維持される。また、ナノマテリアル集合層２４の厚さ方向に、例えばナノ秒オーダーの短時間のパルス電圧を印加すると、ＣＮＴ３１同士の接触部分が発熱し、ＣＮＴ３１同士が離れる。この結果、ナノマテリアル集合層２４は「高抵抗状態」に戻る。このように、ナノマテリアル集合層２４は「高抵抗状態」と「低抵抗状態」の２つの状態を持つことができ、これにより、２値のデータを記憶することができる。このような動作を実現するために、ＣＮＴ３１間には適度な隙間３２が形成されていることが必要である。
次に、本実施形態の効果について説明する。
本実施形態によれば、カーボンナノチューブ（ＣＮＴ）３１が集合したナノマテリアル集合層２４によって抵抗変化層が実現されており、これにより、ＲｅＲＡＭが実現されている。従来の金属酸化物を用いた抵抗変化層は、金属酸化物が本来絶縁体であるため、動作が不安定であるという問題点があった。これに対して、本実施形態によれば、導電体であるＣＮＴを用いて抵抗変化層を形成しているため、低い電圧で駆動することができ、動作が安定する。これにより、信頼性が高い記憶装置を実現することができる。
また、本実施形態においては、ナノマテリアル集合層２４上に低被覆率電極層２５を形成する際には、ＰＶＤ法等の被覆率が相対的に低くなる方法によって導電性材料を堆積させている。これにより、ナノマテリアル集合層２４の隙間３２内に導電性材料が侵入することを抑制できる。この結果、隙間３２内に侵入した導電性材料がナノマテリアル集合層２４を厚さ方向に貫通し、短絡させることを防止できる。一方、低被覆率電極層２５上に高被覆率電極層２６を形成する際には、ＣＶＤ法等の被覆率が相対的に高くなる方法によって導電性材料を堆積させている。これにより、高被覆率電極層２６の膜密度が高くなり、ピンホールが少なくなる。なお、高被覆率電極層２６を形成する際には、下地として低被覆率電極層２５が存在するため、高被覆率電極層２６を形成する導電性材料がナノマテリアル集合層２４内に侵入することはない。
高被覆率電極層２６を形成することにより、ハードマスク４１に含まれる水分、レジスト膜４２に含まれる水分、リワーク工程において使用する薬液等が、ハードマスク４１のピンホール内及び低被覆率電極層２５のピンホール内を通過して、ナノマテリアル集合層２４内に侵入することを防止できる。これにより、ナノマテリアル集合層２４内に侵入した水分及び薬液等が、ハードマスク４１の成膜及びレジスト膜４２のベーク等に伴う熱処理によってナノマテリアル集合層２４内で気化したり、酸化反応等の反応を生じたりすることがない。この結果、このような気化又は反応によってナノマテリアル集合層２４が剥離することがない。また、ナノマテリアル集合層２４内に侵入した水分及び薬液等が不均一に分布することにより、メモリセルの電気特性がばらつくことがない。これにより、信頼性が高い記憶装置１を製造することができる。
次に、第２の実施形態について説明する。
図６は、本実施形態に係る記憶装置のピラーを例示する模式的断面図である。
図６に示すように、本実施形態に係る記憶装置２は、前述の第１の実施形態に係る記憶装置１（図１及び図２参照）と比較して、ピラー１６の上部電極層の構成が異なっている。
すなわち、本実施形態においては、前述の第１の実施形態における低被覆率電極層２５及び高被覆率電極層２６（図２参照）の替わりに、上部電極層２７が設けられている。上部電極層２７は、例えば、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）等の金属窒化物、又は、タンタル（Ｔａ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等の金属によって形成されている。但し、上部電極層２７の最上層部分は窒化されている。図６においては、上部電極層２７における窒化された部分を、窒化部分２７ａとして示している。窒化部分２７ａにおいては、主として上部電極層２７の結晶粒界が窒化されている。上部電極層２７内の窒素濃度は、上部電極層２７の上面において最も高く、下方、すなわち、ナノマテリアル集合層２４に向かうほど低くなっている。なお、図示の便宜上、図６においては、上部電極層２７における窒化部分２７ａとそれ以外の部分との境界を破線によって示しているが、実際には、このような明確な境界があるわけではなく、窒素濃度が連続的に変化している。また、上部電極層２７の下層２７ｂには、ナノマテリアル集合層２４を構成するＣＮＴ３１が埋め込まれている。後述するように、上部電極層２７は、被覆率が低い方法、例えば、ＰＶＤ法によって形成された層である。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態に係る記憶装置の製造方法について説明する。
図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）、図９（ａ）及び（ｂ）は、本実施形態に係る記憶装置の製造方法を例示する工程断面図である。
なお、図７〜図９においては、ＣＮＴ３１及び隙間３２（図６参照）は、図示を省略している。
本実施形態に係る記憶装置の製造方法のうち、層間絶縁膜１２上にワード線配線層１４及びビット線配線層１５を交互に形成する方法は、前述の第１の実施形態と同様である。また、ピラー１６を形成する方法のうち、バリアメタル層２１からナノマテリアル集合層２４までを形成する方法も、前述の第１の実施形態と同様である。以下、本実施形態における記憶装置の製造方法のうち、前述の第１の実施形態とは異なる部分を中心に説明する。
図７（ａ）に示すように、前述の第１の実施形態と同様な方法により、例えば、ワード線配線層１４上に、バリアメタル層２１、整流素子層２２、下部電極層２３及びナノマテリアル集合層２４を形成する。
次に、ナノマテリアル集合層２４上に、上部電極層２７を形成する。上部電極層２７の形成方法は、前述の第１の実施形態における低被覆率電極層２５の形成方法と同様である。すなわち、被覆率が相対的に低くなる方法、例えば、スパッタ法又は蒸着法等のＰＶＤ法により、窒化チタン（ＴｉＮ）等の導電性材料を堆積させる。このとき、導電性材料の一部はナノマテリアル集合層２４の隙間３２内に侵入するが、被覆率が低い方法によって堆積されているため、この侵入を抑制することができる。ナノマテリアル集合層２４における隙間３２内に導電性材料が侵入した部分は、上部電極層２７の下層２７ｂとなる。逆に言えば、上部電極層２７の下層２７ｂ内にはＣＮＴ３１（図２参照）が埋め込まれている。
次に、図７（ｂ）に示すように、被覆率が相対的に高くなる方法、例えば、ＬＰＣＶＤ法等のＣＶＤ法により、シリコン窒化物を堆積させる。これにより、上部電極層２７上にシリコン窒化層４６が形成される。シリコン窒化層４６の厚さは、例えば５ｎｍ以上とする。このとき、ＣＶＤ法のソースガスであるアンモニア（ＮＨ３）に含まれる窒素が、主に結晶粒界を経由して上部電極層２７内に拡散し、上部電極層２７の最上層に窒化部分２７ａを形成する。次に、シリコン窒化層４６上に、例えばシリコン酸化物からなるハードマスク４１を形成する。次に、ハードマスク４１上に、レジスト膜４２を形成する。
次に、図８（ａ）に示すように、リソグラフィー法により、レジスト膜４２をパターニングし、レジストパターン４２ａを形成する。そして、レジストパターン４２ａが正常に形成された場合には、図８（ｂ）に示す工程に進む。一方、レジストパターン４２ａに不具合が生じた場合、例えば、レジストパターン４２ａの位置ずれ量が許容範囲を超えた場合には、リワーク工程を実施する。具体的には、薬液によるウェット処理を行ってレジストパターン４２ａを除去した後、図７（ｂ）に示すレジスト膜４２の形成、及び図８（ａ）に示すレジストパターン４２ａの形成を再度実施する。
そして、正常なレジストパターン４２ａが形成されたら、図８（ｂ）に示すように、レジストパターン４２ａをマスクとしてハードマスク４１をパターニングし、パターニングされたハードマスク４１をマスクとしてＲＩＥ等のエッチングを施す。これにより、シリコン窒化層４６、上部電極層２７、ナノマテリアル集合層２４、下部電極層２３、整流素子層２２及びバリアメタル層２１を選択的に除去して、ピラー１６を形成する。次に、ピラー１６を洗浄し、側壁（図示せず）を形成する。
次に、図９（ａ）に示すように、シリコン酸化物又はシリコン窒化物等の絶縁材料を堆積させてピラー１６を埋め込み、層間絶縁膜１７を形成する。次に、上部電極層２７をストッパとしてＣＭＰ等の平坦化処理を施して、層間絶縁膜１７の上面を平坦化する。これにより、層間絶縁膜１７の上部と共に、ハードマスク４１及びシリコン窒化層４６（図８参照）も除去して、上部電極層２７を露出させる。このとき、シリコン窒化層４６は全て除去されるが、上部電極層２７の窒化部分２７ａは残留する。次に、図９（ｂ）に示すように、ピラー１６上に複数本のビット線ＢＬを形成して、ビット線配線層１５を形成する。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
次に、本実施形態の効果について説明する。
本実施形態においては、ナノマテリアル集合層２４上に上部電極層２７を形成する際には、ＰＶＤ法等の被覆率が相対的に低くなる方法によって導電性材料を堆積させている。これにより、ナノマテリアル集合層２４の隙間３２内に導電性材料が侵入することを抑制できる。一方、上部電極層２７上にシリコン窒化層４６を形成する際には、ＣＶＤ法等の被覆率が相対的に高くなる方法によってシリコン窒化物を堆積させている。これにより、シリコン窒化層４６の膜密度が高くなり、ピンホールが少なくなる。なお、シリコン窒化層４６を形成する際には、下地として上部電極層２７が存在するため、シリコン窒化物がナノマテリアル集合層２４内に侵入することはない。
シリコン窒化層４６を形成することにより、ハードマスク４１に含まれる水分、レジスト膜４２に含まれる水分、リワーク工程において使用する薬液が、ハードマスク４１のピンホール内及び上部電極層２７のピンホール内を通過して、ナノマテリアル集合層２４内に侵入することを防止できる。なお、シリコン窒化層４６は図９（ａ）に示すＣＭＰ工程において除去されるため、製造後の記憶装置２において、ピラー１６の導通を妨げることはない。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
なお、前述の第１及び第２の実施形態においては、微小導電体としてカーボンナノチューブ（ＣＮＴ）を使用する例を示したが、本発明はこれに限定されない。ナノマテリアル集合層２４を構成する微小構造体には、フラーレン、グラフェン、カーボンナノリボン等のナノスケールの結晶構造をもつカーボンナノマテリアルを使用してもよく、カーボン以外の導電材料からなるナノスケールの構造体を使用してもよい。また、前述の第１及び第２の実施形態においては、ナノマテリアル集合層２４をスピンコート法によって形成する例を示したが、本発明はこれに限定されず、例えばＣＶＤ法によって形成してもよい。
更にまた、前述の第１及び第２の実施形態においては、整流素子層としてポリシリコンダイオード層を設ける例を示したが、本発明はこれに限定されない。整流素子層はピラー１６に電流を流すか否かを選択できる層であればよく、例えば、シリコン層と金属層とからなるショットキーダイオードであってもよく、又は、ｎｐｎ形若しくはｐｎｐ形のシリコントランジスタ層であってもよい。
以上説明した実施形態によれば、信頼性が高い記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１、２：不揮発性記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、１７：層間絶縁膜、２１：バリアメタル層、２２：整流素子層、２３：下部電極層、２４：ナノマテリアル集合層、２５：低被覆率電極層、２５ｂ：下層、２６：高被覆率電極層、２７：上部電極層、２７ａ：窒化部分、２７ｂ：下層、２９：バリアメタル層、３１：カーボンナノチューブ（ＣＮＴ）、３２：隙間、４１：ハードマスク、４２：レジスト膜、４２ａ：レジストパターン、４６：シリコン窒化層、ＢＬ：ビット線、ＷＬ：ワード線

Claims (9)

  1. 複数の微小導電体が隙間を介して集合したナノマテリアル集合層と、
    前記ナノマテリアル集合層上に設けられた第１電極層と、
    前記第１電極層上に設けられた第２電極層と、
    を備え、
    前記第２電極層の被覆率は、前記第１電極層の被覆率よりも高いことを特徴とする記憶装置。
  2. 前記第１電極層は物理気相成長法によって形成されたものであり、前記第２電極層は化学気相成長法によって形成されたものであることを特徴とする請求項１記載の記憶装置。
  3. 前記第２電極層の平均結晶粒径は、前記第１電極層の平均結晶粒径よりも大きいことを特徴とする請求項１記載の記憶装置。
  4. 前記第１電極層は多結晶構造であり、前記第２電極層は非晶質構造であることを特徴とする請求項１記載の記憶装置。
  5. 第１の方向に延びる複数本のワード線を含むワード線配線層と、
    前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
    をさらに備え、
    前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
    前記ナノマテリアル集合層、前記第１電極層及び前記第２電極層は、各前記ワード線と各前記ビット線との間に積層されてピラーを形成していることを特徴とする請求項１〜４のいずれか１つに記載の記憶装置。
  6. 複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、
    前記ナノマテリアル集合層上に、被覆率が相対的に低くなる第１の方法によって導電性材料を堆積させることにより、第１電極層を形成する工程と、
    前記第１電極層上に、被覆率が相対的に高くなる第２の方法によって導電性材料を堆積させることにより、第２電極層を形成する工程と、
    を備えたことを特徴とする記憶装置の製造方法。
  7. 前記第２電極層上にハードマスク層を形成する工程と、
    前記ハードマスク層上にレジスト膜を形成する工程と、
    前記レジスト膜を選択的に除去することにより、レジストパターンを形成する工程と、
    前記レジストパターンをマスクとしてエッチングを施すことにより、前記ハードマスク層をパターニングする工程と、
    前記パターニングされたハードマスクをマスクとしてエッチングを施すことにより、前記第２電極層、前記第１電極層及び前記ナノマテリアル集合層を選択的に除去して、ピラーを形成する工程と、
    をさらに備え、
    前記レジストパターンに不具合が生じた場合には、薬液により前記レジストパターンを剥離し、前記レジスト膜を形成する工程及び前記レジストパターンを形成する工程を再度実施することを特徴とする請求項６記載の記憶装置の製造方法。
  8. 複数の微小導電体が隙間を介して集合したナノマテリアル集合層を形成する工程と、
    前記ナノマテリアル集合層上に、被覆率が相対的に低くなる第１の方法によって導電性材料を堆積させることにより、電極層を形成する工程と、
    前記第１電極層上に、被覆率が相対的に高くなる第２の方法によってシリコン窒化物を堆積させることにより、シリコン窒化層を形成する工程と、
    前記シリコン窒化層上にハードマスク層を形成する工程と、
    前記ハードマスク層上にレジスト膜を形成する工程と、
    前記レジスト膜を選択的に除去することにより、レジストパターンを形成する工程と、
    前記レジストパターンをマスクとしてエッチングを施すことにより、前記ハードマスク層をパターニングする工程と、
    前記パターニングされたハードマスクをマスクとしてエッチングを施すことにより、前記シリコン窒化層、前記電極層及び前記ナノマテリアル集合層を選択的に除去して、ピラーを形成する工程と、
    前記ピラーの周囲に層間絶縁膜を形成する工程と、
    前記電極層をストッパとして平坦化処理を施すことにより、前記層間絶縁膜の上面を平坦化すると共に、前記ハードマスク及び前記シリコン窒化膜を除去する工程と、
    を備え、
    前記レジストパターンに不具合が生じた場合には、薬液により前記レジストパターンを剥離し、前記レジスト膜を形成する工程及び前記レジストパターンを形成する工程を再度実施することを特徴とする記憶装置の製造方法。
  9. 前記第１の方法は物理気相成長法であり、前記第２の方法は化学気相成長法であることを特徴とする請求項６〜８のいずれか１つに記載の記憶装置の製造方法。
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