JP2012507150A - 低減された層間剥離特性を示す炭素系メモリ素子およびその形成方法 - Google Patents

低減された層間剥離特性を示す炭素系メモリ素子およびその形成方法 Download PDF

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Abstract

可逆的に抵抗を切り換える金属−絶縁物−金属（ＭＩＭ）スタックを形成する方法が提供される。この方法は、縮退ドープされた半導体材料を含む第１の導電層を形成することと、第１の導電層上に炭素系可逆抵抗スイッチング材料を形成することと、を含む。また、他の態様も提供される。

Description

本発明は、不揮発性メモリに関し、特に低減された層間剥離特性を示す炭素系メモリ素子およびその形成方法に関する。
関連出願の相互参照
本願は、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００８年１０月２３日に出願された「Methods And Apparatus Exhibiting Reduced Delamination Of Carbon-Based Resistivity-Switching Materials 」という米国仮特許出願第６１／１０８，０１７号（整理番号：ＳＤ−ＭＸＡ−３３６Ｐ）（特許文献１）の利益を主張する。
可逆抵抗スイッチング素子から形成される不揮発性メモリが知られている。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年１２月３１日に出願された「Memory Cell That Employs A Selectively Fabricated Carbon Nano-Tube Reversible Resistance Switching Element And Methods Of Forming The Same」という米国特許出願第１１／９６８，１５４号（整理番号：ＳＤ−ＭＸＡ−２４１）（特許文献２）には、炭素系可逆抵抗スイッチング材料と連続的に接続されたダイオードを含む、書き換え可能な不揮発性メモリセルが記載されている。
しかし、炭素系材料からメモリデバイスを製造するのは技術的に困難であり、炭素系材料を使用するメモリデバイスを形成する方法が改良されることが望ましい。
米国仮特許出願第６１／１０８，０１７号 米国特許出願第１１／９６８，１５４号 米国特許出願第１１／１２５，９３９号 米国特許出願第１２／４９９，４６７号 米国特許第６，９５２，０３０号 米国特許出願第１１／６９２，１５１号 米国特許第５，９１５，１６７号 米国特許出願第１１／２９８，３３１号 米国特許第７，１７６，０６４号 米国特許出願第１２／５３６，４５７号 米国特許出願第１２／４１５，９６４号
本発明の第１の態様によれば、可逆的に抵抗を切り換える金属−絶縁物−金属（「ＭＩＭ」）スタックを形成する方法が提供され、この方法は、縮退ドープされた半導体材料を含む第１の導電層を形成することと、第１の導電層上に炭素系可逆抵抗スイッチング材料を形成することと、を含む。
本発明の第２の態様によれば、可逆的に抵抗を切り換えるＭＩＭスタックを形成する方法が提供され、この方法は、シリサイドを含む第１の導電層を形成することと、第１の導電層上に炭素系可逆抵抗スイッチング材料を形成することと、を含み、第１の導電層と炭素系可逆抵抗スイッチング材料は、同じプロセスチャンバで形成される。
本発明の第３の態様によれば、メモリセルを形成する方法が提供され、この方法は、縮退ドープされた半導体材料を含む第１の導電層を形成することと、第１の導電層上に炭素系可逆抵抗スイッチング材料を形成することと、炭素系可逆抵抗スイッチング材料上に第２の導電層を形成することと、を含む。
本発明の第４の態様によれば、メモリセルを形成する方法が提供され、この方法は、シリサイドを含む第１の導電層を形成することであって、第１の導電層と炭素系可逆抵抗スイッチング材料とが同じプロセスチャンバで形成されることと、炭素系可逆抵抗スイッチング材料上に第２の導電層を形成することと、を含む。
本発明の第５の態様によれば、メモリセルが提供され、このメモリセルは、縮退ドープされた半導体材料を含む第１の導電層と、第１の導電層上の炭素系可逆抵抗スイッチング材料と、炭素系可逆抵抗スイッチング材料上の第２の導電層と、を備える。
本発明の他の特徴と態様は、以下の詳細な説明、添付の特許請求の範囲、および添付の図面からさらに充分に明らかとなる。
本発明の特徴は、添付の図面と合わせて検討される以下の詳細な説明からさらに明確に理解することができる。図面全体を通して、同じ参照番号は同じ要素を示すものである。
本発明による例示的なメモリセルを示す図である。 本発明による例示的なメモリセルを示す略斜視図である。 図２Ａの複数のメモリセルから形成される第１の例示的なメモリレベルの一部を示す略斜視図である。 本発明による第１の例示的な３次元メモリアレイの一部を示す略斜視図である。 本発明による第２の例示的な３次元メモリアレイの一部を示す略斜視図である。 本発明によるメモリセルの例示的な実施形態の断面図を示す。 本発明によるメモリセルの例示的な実施形態の断面図を示す。 本発明によるメモリセルの例示的な実施形態の断面図を示す。 本発明によるメモリセルの例示的な実施形態の断面図を示す。 本発明による単一のメモリレベルの例示的な製造過程における基板の一部の断面図を示す。 本発明による単一のメモリレベルの例示的な製造過程における基板の一部の断面図を示す。 本発明による単一のメモリレベルの例示的な製造過程における基板の一部の断面図を示す。 本発明による単一のメモリレベルの例示的な製造過程における基板の一部の断面図を示す。 本発明による単一のメモリレベルの例示的な製造過程における基板の一部の断面図を示す。 本発明による単一のメモリレベルの例示的な製造過程における基板の一部の断面図を示す。 本発明による単一のメモリレベルの例示的な製造過程における基板の一部の断面図を示す。 本発明による単一のメモリレベルの例示的な製造過程における基板の一部の断面図を示す。
ナノ結晶質グラフェン（本願明細書では「グラファイトカーボン」）、グラフェン、グラファイト、カーボンナノチューブ、アモルファスダイアモンド状カーボン（「ＤＬＣ」）、シリコンカーバイド、ボロンカーバイド、および他の同様な炭素系材料を含むアモルファスカーボン（「ａＣ」）などのカーボンフィルムは、そのような材料をマイクロエレクトロニクス不揮発性メモリでの使用に適することが可能な、抵抗率スイッチング動作を示すことができる。実際、いくつかの炭素系材料が、オン状態とオフ状態との間で１００倍の分離度および中間域から高域の抵抗変化を有する可逆的に抵抗率を切り換えるメモリ特性を実験室レベルのデバイスで示している。オン状態とオフ状態との間のそのような分離度により、炭素系材料は、メモリ素子に炭素材料を使用して形成されるメモリセルの実現可能な候補となる。本願明細書で使用されているように、ＤＬＣは主として四面体炭素−炭素単結合（しばしばｓｐ3 結合と称される）を有する傾向があり、また長距離秩序に関して非晶質な傾向がある炭素材料である。
ＭＩＭ構造を形成するために底部電極と頂部電極との間に炭素系抵抗スイッチング材料を配置することによって、炭素系メモリ素子を形成することができる。このような構成では、２つの金属間に挟み込まれた炭素系抵抗スイッチング材料あるいはそうでなければ導電層が炭素系可逆抵抗スイッチング素子として機能する。次いで、ＭＩＭ構造をダイオード、トンネル接合、薄膜トランジスタなどのステアリング素子に連続的に接続することによって、メモリセルを形成してもよい。
従来の方法で形成されたＭＩＭ構造では、窒化チタン（「ＴｉＮ」）、窒化タンタル（「ＴａＮ」）、窒化タングステン（「ＷＮ」）、モリブデン（「Ｍｏ」）、または他の同種の材料から頂部電極と底部電極とを形成することができる。ある場合には、そのようなＭＩＭ構造は、使用している間に炭素材料の層間剥離かまたはＴｉＮ底部電極層からの剥離の結果として生じる障害を示していた。ある研究によれば、層間剥離／電極層からの剥離は、炭素材料とＴｉＮとの間の熱膨張係数の違いや、炭素材料とＴｉＮとの間の不十分な界面接着における過度の応力の結果生じるものであることが示唆されている。例えば、４００オングストロームの炭素材料層が５５０℃で１，２００オングストロームのＴｉＮシートフィルムにプラズマ強化化学気相成長（「ＰＥＣＶＤ」）プロセスで形成される実験では、カーボン素子中の熱誘発された引張応力は約２ＧＰａであった。
本発明の実施形態によれば、炭素層層間剥離および／または底部電極からの剥離傾向が少ない炭素系ＭＩＭ構造が形成される。１つの例示的な実施形態では、底部電極が比較的薄く、縮退ドープされた（非常に高濃度にドープされた）層の半導体材料（例えば、シリコン、ゲルマニウム、シリコンゲルマニウム合金、または他の同様な半導体材料）として作られる炭素系ＭＩＭ構造が形成される。第２の例示的な実施形態では、底部電極が導電性シリサイド（例えば、チタンシリサイド「ＴｉＳｉ」、タンタルシリサイド「ＴａＳｉ」、タングステンシリサイド「ＷＳｉ」、銅シリサイド「ＣｕＳｉ」、または他の同様のシリサイド）材料の層として作られる炭素系ＭＩＭ構造が形成される。物理気相成長（「ＰＶＤ」）法、ＰＥＣＶＤ、または他の同様の方法で導電性シリサイド底部電極を形成することができる。第３の例示的な実施形態では、底部電極が底部電極と炭素材料との間で減少化体積および／または減少化インターフェイス領域を有する炭素系ＭＩＭ構造が形成される。
本発明のこれら実施形態と他の実施形態をさらに図１〜図４Ｈを参照して以下に説明する。
例示的な本発明のメモリセル
図１は、本発明による例示的なメモリセル１０を示す回路図である。メモリセル１０は、ステアリング素子１４に接続される炭素系可逆抵抗スイッチング素子１２を含む。炭素系の可逆的に抵抗を切り換える反転可能な抵抗スイッチング素子１２は、２つ以上の状態間で可逆的に切り換え可能な抵抗率を有する炭素系可逆抵抗スイッチング材料（個別に表示しない）を含む。
例えば、素子１２の炭素系可逆抵抗スイッチング材料は、製造時には初期低抵抗状態にあってもよい。第１の電圧および／または電流を加えると、材料は高抵抗状態に切り換え可能である。第２の電圧および／または電流を加えると、可逆抵抗スイッチング材料は低抵抗状態に戻ることもできる。あるいは、炭素系可逆抵抗スイッチング素子１２は、製造時には初期高抵抗状態であって、適切な電圧および／または電流を加えると、低抵抗状態に可逆的に切り換え可能であってもよい。メモリセルに使用される場合、一方の抵抗状態がバイナリ「０」を表してもよく、他方の抵抗状態がバイナリ「１」を表してもよいが、３つ以上のデータ／抵抗状態が使用されてもよい。あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年５月９日に出願された「Rewriteable Memory Cell Comprising A Diode And A Resistance Switching Material」という米国特許出願第１１／１２５，９３９号（整理番号：ＳＤ−ＭＡ−１４６）（特許文献３）には、数多くの可逆抵抗スイッチング材料および可逆抵抗スイッチング素子を使用するメモリセルの動作が記載されている。
ステアリング素子１４は、薄膜トランジスタ、ダイオード、金属−絶縁物−金属トンネル電流デバイス、または炭素系可逆抵抗スイッチング素子１２にかかる電圧および／またはこれを流れる電流を選択的に制限することによって非オーミック導電性を示す別の同様なステアリング素子を含んでもよい。このように、メモリセル１０は、２次元または３次元メモリアレイの一部として使用されてもよく、アレイ内の他のメモリセルの状態に影響を与えることなくメモリセル１０にデータを書き込んだり、かつ／またはこれから読み出したりすることができる。
メモリセル１０、炭素系可逆抵抗スイッチング素子１２、およびステアリング素子１４の例示的な実施形態を、図２Ａ〜２Ｄ、図３Ａ〜３Ｃを参照しながら以下に説明する。
メモリセルおよびメモリアレイの例示的な実施形態
図２Ａは、本発明によるメモリセル１０の例示的な実施形態を示す略斜視図である。メモリセル１０は、第１の導体２０と第２の導体２２との間に接続される柱１１を含む。柱１１は、ステアリング素子１４と連続的に接続された炭素系可逆抵抗スイッチング素子１２を含む。いくつかの実施形態では、柱１１からステアリング素子を省略してもよいし、メモリセル１０を離れて位置するステアリング素子とともに使用してもよい。いくつかの実施形態では、炭素系可逆抵抗スイッチング素子１２とステアリング素子１４との間に障壁層２４を形成してもよく、ステアリング素子１４と第１の導体２０との間に障壁層２８を形成してもよく、炭素系可逆抵抗スイッチング素子１２と金属層３５との間に障壁層３３を形成してもよい。障壁層２４、炭素系可逆抵抗スイッチング素子１２、および障壁層３３でＭＩＭ構造を形成し、障壁層２４と障壁層３３がＭＩＭ構造の底部電極と頂部電極をそれぞれ形成する。さらに詳細に以下に説明する本発明の例示的な実施形態では、底部電極２４は薄い縮退ドープされた半導体材料（例えば、シリコン）、導電性シリサイド（例えば、ＴｉＳｉ）、またはＴｉＮの減少化体積／領域層を含むことができる。障壁層２８と頂部電極３３は、ＴｉＮ、ＴａＮ、ＷＮ、または他の同様の障壁層を含むことができる。いくつかの実施形態では、頂部電極３３と金属層３５を第２の導体２２の一部として形成してもよい。
炭素系可逆抵抗スイッチング素子１２は、メモリセルにおける使用に適した炭素系材料を含むことができる。本発明の例示的な実施形態では、炭素系可逆抵抗スイッチング素子１２は、グラファイトカーボンを含むことができる。例えば、いくつかの実施形態では、ＰＥＣＶＤがグラファイトカーボンの可逆抵抗スイッチング材料を形成することができる。このことは、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００９年７月８日に出願された「Carbon-Based Resistivity-Switching Materials And Methods Of Forming The Same」という米国特許出願第１２／４９９，４６７号（整理番号：ＳＤ−ＭＸＡ−２９４）（特許文献４）に記載されている。他の実施形態では、炭素系可逆抵抗スイッチング素子１２は、グラフェン、グラファイト、カーボンナノチューブ材料、ＤＬＣ、シリコンカーバイド、ボロンカーバイド、または他の同様な炭素系材料などの炭素系材料を含むことができる。簡略化するために、以下の説明では、炭素系可逆抵抗スイッチング素子１２を、互換性を持って「カーボン素子１２」または「カーボン層１２」と称する。
本発明の例示的な実施形態では、ステアリング素子１４は、ダイオードを含む。本願明細書における説明では、ステアリング素子１４をたびたび「ダイオード１４」と称する。ダイオード１４は、ダイオードのｐ形領域の上にｎ形領域がある上向きの方向性、またはダイオードのｎ形領域の上にｐ形領域がある下向きの方向性にかかわらず、垂直多結晶ｐ−ｎダイオードまたはｐ−ｉ−ｎダイオードなどの何らかの適切なダイオードも含むことができる。例えば、ダイオード１４は、高濃度にドープされたｎ＋ポリシリコン領域１４ａ、ｎ＋ポリシリコン領域１４ａ上の低濃度にドープされたかまたは真性の（意図せずドープされた）ポリシリコン領域１４ｂ、および真性領域１４ｂ上の高濃度にドープされたｐ＋ポリシリコン領域１４ｃを含んでもよい。当然のことながら、ｎ＋領域とｐ＋領域との位置は逆にしてもよいことが理解できるはずである。
第１の導体２０および／または第２の導体２２は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含んでもよい。図２Ａの実施形態では、第１の導体２０および第２の導体２２は、レール状で、それぞれ異なる方向に（例えば、実質的に互いに直交して）延びる。他の導体形状および／または構成が使用されてもよい。いくつかの実施形態では、障壁層、粘着層、反射防止コーティングおよび／または類似物（図示せず）が、素子性能を改善するため、かつ／または素子製造での支援手段として、第１の導体２０および／または第２の導体２２とともに使用されてもよい。
図２Ｂは、図２Ａのメモリセル１０などの複数のメモリセル１０から形成される第１のメモリレベル３０の一部を示す略斜視図である。簡略化するために、カーボン素子１２、ダイオード１４、底部電極２４ａ、障壁層２８、頂部電極３３、および金属層３５は、個別に示さていない。メモリアレイ３０は、（図に示されているように）複数のメモリセルが接続される複数のビット線（第２の導体２２）とワード線（第１の導体２０）を含む「クロスポイント」アレイである。複数レベルのメモリとして他のメモリアレイ構成が使用されてもよい。
例えば、図２Ｃは、第２のメモリレベル４４の下に位置する第１のメモリレベル４２を含むモノリシックな３次元アレイ４０ａの一部を示す略斜視図である。メモリレベル４２および４４は、それぞれクロスポイントアレイ内に複数のメモリセル１０を含む。第１のメモリレベル４２と第２のメモリレベル４４との間に追加の層（例えば、レベル間誘電体）が存在してもよいことが当業者であれば分かるが、簡略化するために図２Ｃには示されていない。メモリの追加レベルとして他のメモリアレイ構成が使用されてもよい。図２Ｃの実施形態では、ｐ形ドープ領域を有するｐ−ｉ−ｎダイオードがダイオードの底部に使用されるか頂部に使用されるかに応じて、すべてのダイオードが上向きまたは下向きのように同じ方向に「向く」ことで、ダイオード製造を簡略化してもよい。
例えば、いくつかの実施形態では、メモリレベルは、あらゆる目的のためにその全体が本願明細書において参照により援用されている、「High-Density Three-Dimensional Memory Cell」という米国特許第６，９５２，０３０号（特許文献５）で説明されるように形成されてもよい。例えば、図２Ｄに示されているように、第１のメモリレベルの上部導体は、第１のメモリレベルの上に位置する第２のメモリレベルの下部導体として使用されてもよい。この実施形態では、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００７年３月２７日に出願された「Large Array Of Upward Pointing P-I-N Diodes Having Large And Uniform Current」という米国特許出願第１１／６９２，１５１号（整理番号：ＳＤ−ＭＸＡ−１９６Ｘ）（特許文献６）に記載されているように、隣接するメモリレベルのダイオードは、それぞれ反対方向に向くのが好ましい。例えば、図２Ｄに示されているように、第１のメモリレベル４２のダイオードは、（例えば、ダイオードの底部にｐ形領域を有する）矢印Ｄ1 で示される上向きダイオードあってもよく、第２のメモリレベル４４のダイオードは、（例えば、ダイオードの底部にｎ形領域を有する）矢印Ｄ2 で示される下向きダイオードであってもよく、あるいはその逆であってもよい。
モノリシックな３次元メモリアレイは、複数のメモリレベルが介在する基板なしでウェハなどの単一の基板上に形成されるアレイである。１つのメモリレベルを形成する層は、既存の１つまたは複数レベルの層上に直接堆積または成長される。これに対して、積層されたメモリは、Leedy の「Three Dimensional Structure Memory」という米国特許第５，９１５，１６７号（特許文献７）の場合のように、別々の基板上にメモリレベルを形成し、そのメモリレベルを互いに重ねて接着することによって構築されている。基板は、ボンディングの前に薄くされても、あるいはメモリレベルから取り除かれてもよいが、メモリレベルが別々の基板上に最初に形成されるので、そのようなメモリは、真のモノリシックな３次元メモリアレイではない。
図３Ａ〜３Ｄは、ウェハ（図示せず）のように基板上に形成される図２Ａのメモリセル１０の例示的な実施形態の横断面図を示す。図３Ａの第１の例示的な実施形態では、メモリセル１０ａは、第１の導体２０と第２の導体２２との間でそれぞれ結合された柱１１を含む。柱１１は、連続的にダイオード１４に接続されるカーボン素子１２を含み、また底部電極２４ａ、障壁層２８、頂部電極３３、シリサイド層５０、シリサイド形成金属層５２、および金属層３５を含むことができる。カーボン素子１２、底部電極２４ａ、および頂部電極３３はＭＩＭ構造１３ａを形成する。誘電体層５８は柱１１を実質的に囲む。いくつかの実施形態では、側壁ライナ５４は、誘電体層５８から柱１１の選択された層を分離する。素子性能を改善しかつ／または素子製造を容易にするために、第１の導体２０および／または第２の導体２２とともに、粘着層、反射防止コーティング層および／または類似物（図示せず）をそれぞれ使用してもよい。
第１の導体２０は、タングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料も含んでもよい。第２の導体２２は、窒化チタンまたは他の同様な障壁層材料を含む障壁層２６、およびタングステン、何らかの適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニドなどの何らかの適切な導電性材料を含む導電層１４０を含んでもよい。
ダイオード１４は、垂直ｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよく、このダイオードは上向きでも下向きでもよい。隣接するメモリレベルが導体を共有する図２Ｄの実施形態では、隣接するメモリレベルは、第１のメモリレベルには下向きのｐ−ｉ−ｎダイオード、隣接する第２のメモリレベルには上向きのｐ−ｉ−ｎダイオード（あるいはその逆）のようにそれぞれ反対方向を向くダイオードを有するのが好ましい。
いくつかの実施形態では、ポリシリコン、多結晶シリコンゲルマニウム合金、多結晶ゲルマニウムまたは他の何らかの適切な材料などの多結晶半導体材料からダイオード１４を形成してもよい。例えば、ダイオード１４は、高濃度にドープされたｎ＋ポリシリコン領域１４ａ、ｎ＋ポリシリコン領域１４ａ上の低濃度にドープされたかまたは真性の（意図せずドープされた）ポリシリコン領域１４ｂ、および真性領域１４ｂ上の高濃度にドープされたｐ＋ポリシリコン領域１４ｃを含んでもよい。ｎ＋領域とｐ＋領域の位置とが逆も可能であることが理解できるはずである。
いくつかの実施形態では、薄いゲルマニウムおよび／またはシリコンゲルマニウム合金層（図示せず）を、ｎ＋ポリシリコン領域１４ａから真性領域１４ｂへのドーパント移動を防ぎかつ／または抑えるために、ｎ＋ポリシリコン領域１４ａ上に形成してもよい。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００５年１２月９日に出願された「Deposited Semiconductor Structure To Minimize N-Type Dopant Diffusion And Method Of Making」という米国特許出願第１１／２９８，３３１号（整理番号：ＳＤ−ＭＡ−１２１−１）（特許文献８）には、そのような層の使用法が記載されている。いくつかの実施形態では、約１０原子百分率（「ａｔ％」）以上のゲルマニウムを有する数百オングストローム以下のシリコンゲルマニウム合金を使用してもよい。窒化チタン、窒化タンタル、窒化タングステン、または他の同様の障壁層材料などの障壁層２８を、第１の導体２０とｎ＋領域１４ａとの間に（例えば、ポリシリコン領域への金属原子の移動を防ぎかつ／または抑えるために）形成してもよい。
ダイオード１４が、堆積シリコン（例えば、非晶質または多結晶）から形成される場合、ダイオード１４上にシリサイド層５０を形成して、堆積シリコンを製造時に低抵抗率状態に置いてもよい。そのような低抵抗率状態によって、堆積シリコンを低抵抗率状態に切り換えるのに高い電圧が必要ないので、メモリセル１０のプログラミングが容易にできる。例えば、ｐ＋ポリシリコン領域１４ｃ上に、チタンまたはコバルトなどのシリサイド形成金属層５２が堆積されてもよい。いくつかの実施形態では、シリサイド形成金属層５２の頂部面に追加の窒化物層（図示せず）を形成してもよい。特に、チタンなどの反応性の高い金属に関して、ＴｉＮ層などの追加のキャップ層をシリサイド形成金属層５２上に形成することもできる。したがって、そのような実施形態では、Ｔｉ／ＴｉＮスタックは、ｐ＋ポリシリコン領域１４ｃ上に形成される。
次に、急速熱アニール（「ＲＴＡ」）ステップを実行して、シリサイド形成金属層５２とｐ＋領域１４ｃとの反応によりシリサイド領域を形成することができる。ＲＴＡステップは、約６５０〜７５０℃、より一般的には約６００〜８００℃、好ましくは約７５０℃の温度で、約１０〜６０秒、より一般的には約１０〜９０秒、好ましくは約１分の継続時間で実施されてもよく、シリサイド形成金属層５２のすべてまたは一部を消費して、シリサイド形成金属層５２およびダイオード１４の堆積シリコンを相互作用させてシリサイド層５０を形成することができる。
あらゆる目的のためにその全体が本願明細書において参照により援用されている、「Memory Cell Comprising A Semiconductor Junction Diode Crystallized Adjacent To A Silicide 」という米国特許第７，１７６，０６４号（特許文献９）に記載されているように、チタンおよび／またはコバルトなどのシリサイド形成材料は、シリサイド層を形成するためにアニーリングの間に堆積シリコンと反応する。チタンシリサイドとコバルトシリサイドの格子面間隔はシリコンの格子面間隔に近く、そのようなシリサイド層は堆積シリコンの結晶化時に、隣接する堆積シリコン用に「結晶テンプレート」または「シード」として機能してもよいことが分かる（例えば、アニーリング中にシリサイド層５０がシリコンダイオード１４の結晶構造を増進させる）。その結果、より低い抵抗率のシリコンが提供される。シリコンゲルマニウム合金および／またはゲルマニウムダイオードに対して同様な結果を達成することができる。
窒化物層がシリサイド形成金属層５２の頂部表面に形成される実施形態では、ＲＴＡステップの後で、湿式化学処理を使用することで窒化物層を除去することができる。例えば、シリサイド形成金属層５２がＴｉＮ最上層を含む場合には、残りのどんなＴｉＮを除去するのにも、湿式化学処理（例えば、４０〜６０℃の間の温度で、１０：２：１の比率のＨ2 Ｏ：Ｈ2 Ｏ2 ：ＮＨ4 ＯＨ）を使用してもよい。
前に議論したように、従来のＭＩＭ構造では、頂部電極と底部電極との間に挟み込まれたカーボン層は、炭素材料とＴｉＮとの間の熱膨張係数の違いによる過度の応力および炭素材料とＴｉＮとの間の弱い粘着力の結果、層間剥離および／または底部電極材（多くの場合、ＴｉＮ）からの剥離の影響を受けやすいかもしれない。本発明の実施形態によれば、炭素材料と隣接する底部電極材料との間の熱膨張係数の違いを減少させることによって、そのような障害の傾向が少ない炭素系ＭＩＭ構造を形成する。
特に、第１の例示的な実施形態では、底部電極が比較的薄く、縮退ドープされた層の半導体材料として作られる炭素系ＭＩＭ構造が形成される。第２の例示的な実施形態では、底部電極が導電性シリサイド層として作られる炭素系ＭＩＭ構造が形成される。第３の例示的な実施形態では、底部電極と炭素材料との間に減少化体積および／または減少化インターフェイス領域を有する底部電極の炭素系ＭＩＭ構造が形成される。次に、これら例示的な実施形態についてそれぞれ説明する。
縮退ドープされた半導体底部電極
図３Ａの例示的な実施形態では、ＭＩＭ構造１３ａは、頂部電極３３と底部電極２４ａとの間に挟み込まれたカーボン層１２を含む。底部電極２４ａは、薄い縮退ドープされた層の半導体材料（例えば、シリコン、ゲルマニウム、シリコンゲルマニウム合金、または他の同様の半導体材料）であってもよい。底部電極２４ａは、ボロン、アルミニウム、ガリウム、インジウム、タリウム、亜リン酸、ヒ素、アンチモン、または他の同様のドーパントとともにドープしてもよい。
例えば、底部電極２４ａは、１０20〜１０23ｃｍ-3のドーピング濃度、より一般には１０18〜１０23ｃｍ-3のドーピング濃度を有する約５０〜１００オングストローム、より一般には約５０〜２００オングストロームのボロンドープシリコンであってもよい。他の半導体材料、層の厚さ、ドーパント、および／またはドーピング濃度を使用してもよい。底部電極２４ａは、ＰＥＣＶＤ、熱化学気相成長、低圧化学気相成長（「ＬＰＣＶＤ」）、ＰＶＤ、ＡＬＤ、またはシラン（「ＳｉＨ4 」）、ジシラン（「Ｓｉ2 Ｈ6 」）、または他の同様のシリコン含有ガスなどのシリコン含有先駆ガスを使用する他の同様の形成方法により形成することができる。
例えば、表１は、ＳｉＨ4 とボロンクロライド（「ＢＣＬ3 」：塩化ホウ素）や、ＳｉＨ4 とホスフィン（「ＰＨ3 」）などの反応ガスをそれぞれｐ形およびｎ形ドーパントとして使用して縮退ドープされたシリコンを形成するための例示的なＬＰＣＶＤプロセス条件について説明する。
Figure 2012507150
他の反応ガス、流量、圧力、および／または温度を使用してもよい。
別の実施形態として、表２は、ＳｉＨ4 とジボラン（「Ｂ2 Ｈ6 」）や、ＳｉＨ4 とＰＨ3 などの反応ガスをそれぞれｐ形とｎ形ドーパントとして使用して縮退ドープされたシリコンを形成するための例示的なＰＥＣＶＤプロセス条件について説明する。
Figure 2012507150
他の反応ガス、流量、圧力、および／または温度を使用してもよい。
どんな特定の理論による制約も受けたくないが、従来のＴｉＮ底部電極を使用するＭＩＭ構造と比べて、比較的薄い層の縮退ドープされた半導体材料を使用して底部電極２４ａを形成することによって、カーボン層１２において熱誘発された応力が減少すると信じられている。例えば、４００オングストロームの炭素材料層を５５０℃でＰＥＣＶＤプロセスによって１，２００オングストロームのＳｉシートフィルムに形成する実験では、カーボン素子における熱誘発された圧縮応力は約３００ＭＰａであって、炭素と類似のＴｉＮ膜との間の引張応力よりはるかに低い。加えて、炭素とシリコンとの間の界面接着の強さは、炭素とＴｉＮとの間の界面接着の強さよりはるかに大きい。さらに、比較的薄い層の縮退ドープされた半導体材料を使用することによって、底部電極２４ａが比較的低い抵抗率を有し、切り換えられないと信じられている（低濃度にドープされたポリシリコンは、切り換えられることが知られている）。
再び図３Ａを参照すると、カーボン層１２は、任意の適切なプロセスや任意の適切な厚さによって形成することもできる。例えば、１つの実施形態では、カーボン層１２は、約１００〜６００オングストローム、より一般的には約１〜１，０００オングストロームの厚さを有する、特許文献４で説明されているようなＰＥＣＶＤによって形成されるグラファイトカーボンである。あるいは、化学気相成長（「ＣＶＤ」）、高密度プラズマ（「ＨＤＰ」）成長、ＰＶＤ、または他の同様の方法でカーボン層１２を形成することもできる。カーボン層１２は、前述したものの代わりに、１つ以上のグラフェン、グラファイト、カーボンナノチューブ材料、ＤＬＣ、シリコンカーバイド、ボロンカーバイド、または他の同様の炭素系材料を含んでもよい。他の炭素材料、形成プロセス、および厚さが使用されてもよい。
頂部電極３３を、原子層成長（「ＡＬＤ」）、ＣＶＤ、または他の同様のプロセス技術によりカーボン層１２上に形成してもよい。頂部電極３３は、約５０〜２００オングストローム、より一般的には約２０〜３００オングストロームの窒化チタン、窒化タングステン、窒化タンタル、または他の同様の障壁層の材料であってもよい。他の材料および／または厚さが使用されてもよい。
本発明のいくつかの実施形態では、金属層３５は障壁層３３の上に堆積できる。例えば、約８００〜１，２００オングストローム、より一般的には約５００オングストローム〜１，５００オングストロームのタングステンを障壁層３３上に堆積できる。他の材料や厚さが使用されてもよい。金属層３５を形成するのに任意の適切な方法が使用されてもよい。例えば、ＣＶＤ、ＰＶＤなどを使用することができる。
本発明のいくつかの方法では、柱１１の側壁の周りに共形誘電体ライナ５４を形成できる。例えば、誘電体側壁ライナ５４は、窒化ボロン、窒化シリコン、または別の同様の誘電体ライナ材料を含んでもよい。ＡＬＤ、ＰＥＣＶＤ、または他の同様の方法で誘電体側壁ライナ５４を形成してもよい。誘電体側壁ライナ５４は、富酸素誘電体５８のその後の堆積中にカーボン層１２の側壁を保護することができる。
導電性シリサイド底部電極
本発明の代替の実施形態によれば、導電性シリサイド底部電極を使用することでＭＩＭ構造を形成することができる。ＰＶＤ、ＰＥＣＶＤ、または他の同様な方法でそのようなシリサイド材料を形成してもよい。そのような技術の例について以下に説明する。
ＰＶＤシリサイド形成
ここで図３Ｂを参照すると、代替の例示的なメモリセル１０ｂ１が記載されている。メモリセル１０ｂ１は、頂部電極３３と底部電極２４ｂ１との間に挟み込まれたカーボン層１２を含むＭＩＭ構造１３ｂ１を含む。底部電極２４ｂ１は、ＴｉＳｉ、ＴａＳｉ、ＷＳｉ、ＣｕＳｉ、または他の同様のシリサイド材料などのシリサイド材料であってもよい。例えば、底部電極２４ｂ１は、約２０〜３０オングストローム、より一般的には約１０〜５０オングストロームのＴｉＳｉであってもよい。他の層の厚さが使用されてもよい。
本発明の例示的な実施形態では、シリサイド層５０の形成に関して前に説明したように、底部電極２４ｂ１を形成してもよい。例えば、底部電極２４ｂ１は、ＰＶＤによりｐ＋ポリシリコン領域１４ｃ上にＴｉ／ＴｉＮスタックとして形成してもよい。堆積するＴｉ層の酸化を防ぐために、同じＰＶＤチャンバ内でＴｉ層上にＴｉＮ層を形成することができる。ＴｉＳｉ底部電極２４ｂ１を形成するために、ＲＴＡステップを実行して、ｐ＋領域１４ｃとＴｉ層を反応させることができる。ＲＴＡステップは、約６５０〜７５０℃、より一般的には約６００〜８００℃、好ましくは約７５０℃の温度で、約１０〜６０秒、より一般的には約１０〜９０秒、好ましくは約１分の継続時間で実施されてもよい。ＲＴＡステップに続いて、湿式化学処理を使用することでＴｉＮ層を除去することができる。例えば、残りのどんなＴｉＮを除去するのにも、湿式化学処理（例えば、約４０〜６０℃の温度で、１０：２：１の比率のＨ2 Ｏ：Ｈ2 Ｏ2 ：ＮＨ4 ＯＨ）を使用してもよい。
その場での (In-situ)シリサイド形成
ここで図３Ｃを参照すると、別の代替の例示的なメモリセル１０ｂ２が記載されている。メモリセル１０ｂ２は、頂部電極３３と底部電極２４ｂ２との間に挟み込まれたカーボン層１２を含むＭＩＭ構造１３ｂ２を含む。底部電極２４ｂ２は、ＴｉＳｉ、ＴａＳｉ、ＷＳｉ、ＣｕＳｉ、または他の同様のシリサイド材料などのシリサイド材料であってもよい。例えば、底部電極２４ｂ２は、約２０〜３０オングストローム、より一般的には約１０〜５０オングストロームのＴｉＳｉであってもよい。他の層の厚さが使用されてもよい。この例示的な実施形態では、メモリセル１０ｂ２は、ステアリング素子を含んでいない。前に説明したように、そのようなメモリセルは、薄膜トランジスタ、ダイオード、または他の同様のステアリング素子などの離れて位置するステアリング素子ととも使用してもよい。メモリセル１０ｂ２がダイオード１４などのステアリング素子を代わりに含むことができることが当業者であれば理解できるはずである。
底部電極２４ｂ２とカーボン層１２を同じプロセスチャンバで形成することが可能である（本願明細書では「その場での形成」と称する）。例えば、カーボン層１２を形成するのに使用されるＰＥＣＶＤチャンバで底部電極２４ｂ２を形成することができる。まず、ＰＶＤにより金属層２４ｂ２（例えば、Ｔｉ、Ｔａ、Ｗ、Ｃｕまたは他の同様の金属）が第１の導体２０上に形成される。例えば、底部電極２４ｂ２は、約２０〜３０オングストローム、より一般的には約１０〜５０オングストロームのＴｉであってもよい。他の層材料や厚さが使用されてもよい。次いで、カーボン層１２を形成するのに使用されるＰＥＣＶＤプロセスチャンバに基板を置くことができる。ＮＨ3 、Ｈ2 、または他の同様のガスなどの還元ガスは、金属層２４ｂ２の表面からどんな金属酸化物も取り除くためにプラズマ中で燃焼（酸化）することができる。表３は、例示的なＮＨ3 とＨ2 の処理プロセスパラメータを示す。
Figure 2012507150
次いで、ＳｉＨ4 、Ｓｉ2 Ｈ6 、または他の同様のシリコン含有ガスなどのシリコン含有先駆ガスと金属層とを熱反応させることによって、シリサイド層を金属層２４ｂ２上に形成できる。例えば、表４は、シラン（一般的に「シラン浸漬 (silane soak)」と称する）を使用するＴｉＳｉ底部電極２４ｂ２をその場で形成するための例示的なプロセス条件について説明する。
Figure 2012507150
本発明の実施形態によれば、基板上に一様にシランを分散するのに比較的高いＮ2 流量を使用できる。さらに、浸漬温度、時間、および／またはシラン濃度を増加させることによってシランをＴｉ層に浸漬するのをかなり促進できる。さらに、シラン浸漬の複数サイクルがＭＳｉｘを形成するために実行可能であることが当業者であれば理解できるはずである。ここでＭは金属層（例えば、Ｔｉ）であり、ｘ＝１〜６である。最終的に、カーボン層１２を形成するのに使用されるＡＬＤ用、熱ＣＶＤ用、ＬＰＣＶＤ用チャンバ、および他の同様のプロセスチャンバなどの他の種類のプロセスチャンバでシリサイド底部電極２４ｂ２をその場で形成してもよいことが当業者であれば理解できるはずである。
減少化体積／接触面積底部電極
ここで図３Ｄを参照すると、さらに別の代替の例示的なメモリセル１０ｃが記載されている。メモリセル１０ｃは、頂部電極３３と底部電極２４ｃとの間に挟み込まれたカーボン層１２を含むＭＩＭ構造１３ｃを含む。底部電極２４ｃを、従来の底部電極材を使用することができるが、底部電極とカーボン層１２との間に減少化体積および／または減少化インターフェイス領域を持たせるように形成してもよい。例えば、底部電極２４ｃは、約２５〜５０オングストローム、より一般的には約２５〜１００オングストロームのＴｉＮ、ＴａＮ、ＷＮ、Ｍｏ、または他の同様の障壁層の材料であってもよい。他の厚さと材料が使用されてもよい。
このように、従来の方法で形成された底部電極層が約５０〜１００オングストロームの窒化チタンである一方で、底部電極２４ｃはその約半分の厚さである。この点で、従来の方法で形成された底部電極と比べて、底部電極２４ｃの厚さと体積とが減少する。ある研究では、ブランケット膜界面応力が膜厚に比例することが示されている。このように、どんな特定の理論による制約も受けたくないが、底部電極２４ｃの厚さと体積を減少させることが、カーボン層１２における熱膨張係数不整合により誘発される界面応力を減少させることができると信じられている。
加えてあるいは代わりに、底部電極２４ｃの直径をカーボン層１２の直径より小さくして、カーボン層１２と底部電極２４ｃとの間のインターフェイス領域を減少させることができる。例えば、底部電極２４ｃの直径を、エッチング、シュリンキング (shrinking)、または他の同様の方法で減少させてもよい。どんな特定の理論による制約も受けたくないが、カーボン層１２と底部電極２４ｃとの間のインターフェイス領域を減少させることが、カーボン層１２における熱膨張係数不整合により誘発される界面応力を減少させることができると信じられている。
図３Ａ、３Ｂ、および３Ｄに示されている例示的な実施形態では、ダイオード１４上にカーボン層１２を示しているが、ダイオード１４の下にカーボン層１２を代わりに位置させることができることも当業者であれば理解できるはずである。さらに、例示的なメモリセル１０ａ、１０ｂ１、および１０ｃは、それぞれダイオード１４と結合されたＭＩＭ構造１３ａ、１３ｂ１、および１３ｃを含むが、本発明によるメモリセル１０が、離れた位置に形成されたステアリング素子とともに使用されるため、第１の導体２０と第２の導体２２との間でそれぞれの導体と結合されたＭＩＭ構造を代わりに含んでもよいことが当業者であれば理解できるはずである。
メモリセルのための例示的な形成プロセス
ここで図４Ａ〜４Ｇを参照すると、本発明による例示的なメモリレベルを形成する例示的な方法が記載されている。特に、図４Ａ〜４Ｇは、図３Ａ〜３Ｄで示されているようなメモリセル１０を含む例示的なメモリレベルを形成する例示的な方法を示す。以下に説明するように、第１のメモリレベルは、それぞれステアリング素子とステアリング素子と結合された炭素系可逆抵抗スイッチング素子を含む複数のメモリセルを含む。（前に図２Ｃ〜２Ｄを参照してこれまで説明した）第１のメモリレベルの上に追加のメモリレベルが製造されてもよい。
図４Ａを参照すると、基板１００は、いくつかのプロセスステップが既に施されたものとして示されている。基板１００は、追加の回路の有無にかかわらず、シリコン、ゲルマニウム、シリコン−ゲルマニウム、非ドープ、ドープ、バルク、シリコンオンインシュレータ（「ＳＯＩ」）または他の基板などの任意の適切な基板であってもよい。例えば、基板１００は、１つ以上のｎ形ウェル領域またはｐ形ウェル領域（図示せず）を含んでもよい。
絶縁層１０２は基板１００上に形成される。いくつかの実施形態では、絶縁層１０２は、二酸化シリコン、窒化シリコン、酸窒化シリコンの層、または任意の他の適切な絶縁層であってもよい。
絶縁層１０２の形成に続いて、（例えば、物理気相成長法または別の方法によって）絶縁層１０２の上に粘着層１０４が形成される。例えば、粘着層１０４は、約２０〜５００オングストローム、好ましくは約１００オングストロームの窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上の粘着層の組み合わせなどの別の適切な粘着層であってもよい。他の粘着層の材料および／または厚さが使用されてもよい。いくつかの実施形態では、粘着層１０４は任意であってもよい。
粘着層１０４の形成後に、粘着層１０４の上に導電層１０６が堆積される。導電層１０６は、タングステン、あるいは別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、または何らかの適切な方法（例えば、ＣＶＤ、ＰＶＤなど）によって堆積されるなどの何らかの適切な導電性材料も含んでもよい。少なくとも１つの実施形態では、導電層１０６は、約２００〜２，５００オングストロームのタングステンを含んでもよい。他の導電層の材料および／または厚さが使用されてもよい。
導電層１０６の形成に続いて、粘着層１０４および導電層１０６がパターニングされてエッチングされる。例えば、粘着層１０４および導電層１０６は、ソフトマスクまたはハードマスク、および湿式エッチングまたは乾式エッチングを用いる従来のリソグラフィ技術を使用して、パターニングおよびエッチングされてもよい。少なくとも１つの実施形態では、粘着層１０４および導電層１０６はパターニングおよびエッチングされて、実質的に平行で実質的に第１の導体２０と同一平面を形成する。例示的な第１の導体２０の幅および／または第１の導体２０同士の間隔は、約２００〜２，５００オングストロームの範囲であるが、他の導体の幅および／または間隔が使用されてもよい。
第１の導体２０の形成後に、基板１００の上に誘電体層５８ａが形成されて、第１の導体２０同士の隙間を充填する。例えば、基板１００上に約３，０００〜７，０００オングストロームの二酸化シリコンが堆積され、化学機械研磨またはエッチバックプロセスを使用して平坦化することによって平面１１０を形成してもよい。（図に示されているように、）平面１１０は、誘電材料によって分離される第１の導体２０の露出された頂部面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ−Ｋ（低誘電率）誘電体などの他の誘電材料および／または他の誘電体層の厚さが使用されてもよい。例示的なｌｏｗ−Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層などを含む。
本発明の他の実施形態では、ダマシンプロセスを使用して第１の導体２０が形成されてもよいが、その場合、誘電体層５８ａが形成され、パターニングおよびエッチングされて第１の導体２０のための開口部または隙間が作製される。開口部または隙間は、粘着層１０４および導電層１０６（および／または導電性シード、導電性充填材および／または必要に応じて障壁層）で充填されてもよい。次いで、粘着層１０４および導電層１０６は平坦化されて、平面１１０を形成してもよい。この実施形態では、粘着層１０４は、各開口部または隙間の底部および側壁を内張りすることになる。
平坦化に続いて、それぞれのメモリセルのダイオード構造が形成される。図４Ｂを参照すると、障壁層２８は、基板１００の平面１１０上に形成される。障壁層２８は、約２０〜５００オングストローム、好ましくは約１００オングストロームの窒化チタンまたは窒化タンタル、窒化タングステン、１つ以上の障壁層の組み合わせ、チタン／窒化チタンスタック、タンタル／窒化タンタルスタックまたはタングステン／窒化タングステンスタックなどの他の層と組み合わせた障壁層などの別の適切な障壁層であってもよい。他の障壁層の材料および／または厚さが使用されてもよい。
障壁層２８の堆積後、それぞれのメモリセルのダイオードを形成するのに使用される半導体材料の堆積が始まる（例えば、図１と３におけるダイオード１４）。各ダイオードは、前に説明したように、垂直なｐ−ｎまたはｐ−ｉ−ｎダイオードであってもよい。いくつかの実施形態では、各ダイオードは、ポリシリコン、多結晶シリコンゲルマニウム合金、多結晶ゲルマニウムまたは任意の他の適切な材料などの多結晶半導体材料から形成される。便宜上、ポリシリコンの形成は、本願明細書では下向きの方向性のダイオードを記載する。他の材料および／またはダイオード構成を使用できることも理解できるはずである。
図４Ｂを参照すると、障壁層２８の形成に続いて、障壁層２８の上に高濃度にドープされたｎ＋シリコン層１４ａが堆積される。いくつかの実施形態では、ｎ＋シリコン層１４ａは、堆積時に非晶質状態である。他の実施形態では、ｎ＋シリコン層１４ａは、堆積時に多結晶状態である。ＣＶＤまたは別の適切なプロセスを使用して、ｎ＋シリコン層１４ａを堆積してもよい。少なくとも１つの実施形態では、ｎ＋シリコン層１４ａは、例えば、約１０21ｃｍ-3のドーピング濃度を有する約１００〜１，０００オングストローム、好ましくは約１００オングストロームの亜リン酸またはヒ素でドープされたシリコンから形成されてもよい。他の層の厚さ、ドーピング型および／またはドーピング濃度が使用されてもよい。例えば、ｎ＋シリコン層１４ａは、堆積中にドナーガスを流すことによって、その場でドープされてもよい。他のドーピング方法が使用されてもよい（例えば、注入法）。
ｎ＋シリコン層１４ａの堆積後に、ｎ＋シリコン層１４ａの上に低濃度にドープされた真性および／または意図せずにドープされたシリコン層１４ｂが形成される。いくつかの実施形態では、真性シリコン層１４ｂは、堆積時に非晶質状態である。他の実施形態では、真性シリコン層１４ｂは、堆積時に多結晶状態である。ＣＶＤまたは別の適切な堆積法を使用して、真性シリコン層１４ｂを堆積してもよい。少なくとも１つの実施形態では、真性シリコン層１４ｂは、厚さが約５００〜４，８００オングストローム、好ましくは約２，５００オングストロームであってもよい。他の真性層の厚さが使用されてもよい。
ｎ＋シリコン層１４ａから真性シリコン層１４ｂへのドーパント移動を防ぎかつ／または低減するために、真性シリコン層１４ｂを堆積する前に、薄い（例えば、数百オングストローム以下の）ゲルマニウムおよび／またはシリコンゲルマニウム合金層（図示せず）を（前に援用されている特許文献８に記載されているように）ｎ＋シリコン層１４ａ上に形成してもよい。
高濃度にドープされたｐ形シリコンが堆積されイオン注入法によってドープされるか、あるいは堆積中にその場でドープされてｐ＋シリコン層１４ｃを形成する。例えば、ブランケットｐ＋注入を使用して、真性シリコン層１４ｂ内に所定の深さでボロンを注入してもよい。例示的な注入可能な分子イオンは、ＢＦ2 、ＢＦ3 、Ｂなどを含む。いくつかの実施形態では、約１〜５×１０15イオン／ｃｍ2 の注入ドーズ量が使用されてもよい。他の注入種および／またはドーズ量が使用されてもよい。さらに、いくつかの実施形態では、拡散プロセスが使用されてもよい。少なくとも１つの実施形態では、その結果得られるｐ＋シリコン層１４ｃは、約１００〜７００オングストロームの厚さを有するが、他のｐ＋シリコン層サイズが使用されてもよい。
ｐ＋シリコン層１４ｃの形成に続いて、ｐ＋シリコン層１４ｃの上にシリサイド形成金属層５２が堆積される。例示的なシリサイド形成金属は、スパッタあるいはそうではなく堆積チタンまたはコバルトを含む。いくつかの実施形態では、シリサイド形成金属層５２は、約１０〜２００オングストローム、好ましくは約２０〜５０オングストローム、さらに好ましくは約２０オングストロームの厚さを有する。他のシリサイド形成金属層の材料および／または厚さが使用されてもよい。シリサイド形成金属層５２の頂部に窒化物層（図示せず）を形成してもよい。
シリサイド形成金属層５２の形成に続いて、シリサイド形成金属層５２のすべてまたは一部を消費して、シリサイド層５０を形成するためにＲＴＡステップを実行してもよい。ＲＴＡステップは、約６５０〜７５０℃、より一般的には約６００〜８００℃、好ましくは約７５０℃の温度で、約１０〜６０秒、より一般的には約１０〜９０秒、好ましくは約１分の継続時間で実施されてもよい。ＲＴＡステップに続いて、前に説明したように、また当該技術分野で知られているように、湿式化学処理を使用することによってシリサイド形成金属層５２から残りのどんな窒化物層も除去できる。
ＲＴＡステップおよび窒化物除去ステップに続いて、底部電極２４が堆積される。図３Ａに関連して前に説明したように、底部電極２４は、薄い縮退ドープされた層の半導体材料（例えば、シリコン、ゲルマニウム、シリコンゲルマニウム合金、または他の同様の半導体材料）であってもよい。例えば、底部電極２４は、約１０20〜１０23ｃｍ-3、より一般的には約１０18〜１０23ｃｍ-3のドーピング濃度を有する、約５０〜１００オングストローム、より一般的には約５０〜２００オングストロームのボロンドープシリコンであってもよい。例えば、底部電極２４は、前に表１で説明したプロセスパラメータを使用してＬＰＣＶＤによって形成されるか、または前に表２で説明したプロセスパラメータを使用してＰＥＣＶＤによって形成される縮退ドープされたシリコンであってもよい。
あるいは、底部電極２４は、図３Ｂと３Ｃに関連して前に説明したように形成されたシリサイド層であってもよい。例えば、底部電極２４は、前に表３と表４で説明したようなプロセスを使用して、その場で形成されることにより形成された約２０〜３０オングストローム、より一般的には約１０〜５０オングストロームのＴｉＳｉであってもよい。
あるいは、図３Ｄに関連して前に説明したように、底部電極２４を、従来の底部電極材を使用して形成してもよいが、底部電極とカーボン層１２との間に減少化体積および／または減少化インターフェイス領域を持たせるように形成してもよい。例えば、底部電極２４は、約２５〜５０オングストローム、より一般的には約２５〜１００オングストロームのＴｉＮ、ＴａＮ、ＷＮ、Ｍｏ、または他の同様の障壁層の材料であってもよい。
次いで、障壁層２４の上にカーボン層１２が堆積される。例えば、ＰＥＣＶＤ法でカーボン層１２を形成してもよい。制約なしで、ターゲットからのスパッタ堆積、ＰＶＤ、ＣＶＤ、アーク放電法、およびレーザアブレーションを含む他の方法を使用することもできる。例えば、ダマシン集積法などの他の方法を使用して、カーボン層１２を形成してもよい。カーボン層１２は、グラファイトカーボンを含んでもよい。代替の実施形態では、グラフェン、グラファイト、カーボンナノチューブ材料、ＤＬＣ、シリコンカーバイド、ボロンカーバイド、または他の同様の炭素系材料などの他の炭素系材料を使用してもよい。カーボン層１２は、約１００〜６００オングストローム、より一般的には約１〜１，０００オングストロームを有して形成される。他の厚さが使用されてもよい。
次いで、カーボン層１２上に障壁層３３が形成される。障壁層３３は、ＴｉＮ、ＴａＮ、ＷＮ、Ｍｏ、別の適切な障壁層、１つ以上の障壁層の組み合わせ、Ｔｉ／ＴｉＮ、Ｔａ／ＴａＮ、Ｗ／ＷＮスタックなどの他の層と組み合わせた障壁層であってもよい。他の障壁層の材料が使用されてもよい。あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００９年８月５日に出願された「Memory Cell That Includes A Carbon-Based Memory Element And Methods Of Forming The Same 」という米国特許出願第１２／５３６，４５７号（整理番号：ＳＤ−ＭＸＡ−３３５）（特許文献１０）に記載されているように、障壁層３３をＡＬＤによって形成することができる。他の実施形態では、障壁層３３をＣＶＤ技術または他の同様の堆積技術を使用して形成してもよい。
次いで、障壁層３３の上に金属層３５が堆積されてもよい。例えば、障壁層３３の上に約８００〜１，２００オングストローム、より一般的には約５００オングストローム〜１，５００オングストロームのタングステンを堆積してもよい。他の材料と厚さが使用されてもよい。何らかの適切な方法を使用して金属層３５を形成してもよい。例えば、ＣＶＤ、ＰＶＤなどを使用してもよい。さらに以下に詳細に説明するように、金属層３５をハードマスク層として使用してもよく、またその後の化学機械平坦化（「ＣＭＰ」）ステップ中にストップとして使用してもよい。ハードマスクは、エッチング層であって、下位層のエッチングをパターニングするように機能されている。
図４Ｃに示されているように、金属層３５がパターニングされ、エッチングされて、パターニングされた金属ハードマスク領域３５を形成する。パターニングされた金属ハードマスク領域３５をそれぞれ導体２０の上に形成するため、パターニングされた金属ハードマスク領域３５は下の導体２０とほぼ同じくらいのピッチとほぼ同じくらいの幅を有する。いくらかの位置ずれは許容されてもよい。パターニングされた金属ハードマスク領域３５が導体２０より小さな幅を有することができることが当業者であれば理解できるはずである。
例えば、標準のフォトリソグラフィ技術を使用してパターニングされた金属層３５の上にフォトレジスト（「ＰＲ」）を堆積させてもよく、次いでフォトレジストを取り除いてもよい。あるいは、ある他の材料のハードマスク、例えば二酸化シリコンを、底部反射防止コーティング（「ＢＡＲＣ： bottom antireflective coating」）が頂部にある金属層３３の上に形成して、パターニングおよびエッチングすることができる。同様に、ハードマスクとして誘電体反射防止コーティング（「ＤＡＲＣ： dielectric antireflective coating」）を使用してもよい。
図４Ｄに示されているように、柱１３２を形成するために、金属ハードマスク領域３５を使用して、障壁層３３、カーボン層１２、底部電極２４、シリサイド形成金属層５２、ダイオード層１４ａ〜１４ｃ、および障壁層２８をパターニングおよびエッチングする。導体２０の上に各柱１３２を形成するように、柱１３２は下の導体２０とほぼ同じくらいのピッチとほぼ同じくらいの幅を有する。いくらかの位置ずれが許容されてもよい。柱１３２が導体２０より小さな幅を有することができることが当業者であれば理解できるはずである。
任意の適切なエッチング化学処理、任意の適切なエッチングパラメータ、流量、チャンバ圧力、電力レベル、プロセス温度、および／またはエッチングレートを使用してもよい。いくつかの実施形態では、障壁層３３、カーボン素子１２、底部電極２４、シリサイド形成金属層５２、ダイオード層１４ａ〜１４ｃ、および障壁層２８は、シングルエッチングステップを使用してパターンニングしてもよい。他の実施形態では、分離エッチングステップを使用することもできる。エッチングは誘電体層５８ａまで行われる。
いくつかの例示的な実施形態では、メモリセル層は、炭素材料へのダメージを最小にするかまたは回避するために選択される化学処理を使用してエッチングされる。例えば、Ｏ2 、ＣＯ、Ｎ2 、Ｈ2 、または他の同様の物質による化学処理を使用してもよい。ＣＮＴ材料がメモリセルで使用されている実施形態では、酸素（「Ｏ2 」）、ボロントリクロリド（「ＢＣｌ3 ：三塩化ホウ素」）、および／または塩素（「ＣＩ2 」）による化学処理、または他の同様の化学処理を使用してもよい。任意の適切なエッチングパラメータ、流量、チャンバ圧力、電力レベル、プロセス温度、および／またはエッチングレートを使用してもよい。例えば、あらゆる目的のためにその全体が本願明細書において参照により援用されている、２００９年３月３１日に出願された「Electronic Devices Including Carbon-Based Films Having Sidewall Liners, and Methods of Forming Such Devices 」という米国特許出願第１２／４１５，９６４号（整理番号：ＳＤ−ＭＸＡ−３１５）（特許文献１１）には、エッチング炭素材料のための例示的な方法が記載されている。
メモリセル層がエッチングされた後に、柱１３２を洗浄できる。いくつかの実施形態では、希薄フッ化水素酸／硫酸洗浄が実行される。モンタナ州カリスペルのＳｅｍｉｔｏｏｌ社から入手可能であるＲａｉｄｅｒツールのような任意の適切な洗浄ツールでポストエッチ洗浄を実行してもよい。例示的なポストエッチ洗浄は、約６０秒間の超希薄硫酸（例えば、約１．５〜１．８ｗｔ％（重量％））、および約６０秒間の超希薄フッ化水素酸（「ＨＦ」）（例えば、約０．４〜０．６ｗｔ％（重量％））の使用を含むことができる。Ｍｅｇａｓｏｎｉｃｓ社のものを使用してもよいし、使用しなくてもよい。あるいは、Ｈ2 ＳＯ4 が使用されてもよい。
本発明により、また図４Ｄに示されているように、共形誘電体ライナ５４は、柱１３２の上やその周りに堆積する。誘電体ライナ５４は、（図４Ｄには示されていない）引き続き高酸素ギャップ充填誘電体５８ｂ（例えば、ＳｉＯ2 ）のその後の堆積中に、貧酸素堆積化学処理 (oxygen-poor deposition chemistry) （例えば、高酸素プラズマ成分のない）で形成されて、カーボン層１２の側壁を保護する。
本発明の例示的な実施形態では、ＢＮから誘電体ライナ５４を形成してもよい。あるいは、（低酸素含有で）ＳｉＮ、ＳｉｘＣｙＮｚやＳｉｘＯｙＮｚなどの他の材料から誘電体側壁ライナ５４を形成してもよい。ここで、ｘ、ｙ、およびｚは、安定した化合物となるようなゼロではない数字である。特許文献１０に記載されているように、ＡＬＤ、ＰＥＣＶＤ、または他の同様のプロセスで誘電体ライナ５４を形成してもよい。本発明のいくつかの実施形態では、誘電体ライナ５４は、ＡＬＤによって形成され、約１００オングストローム〜２５０オングストローム、より一般的には約１００オングストローム〜３００オングストロームの厚さを有する。他の厚さが使用されてもよい。
図４Ｅを参照すると、柱１３２の側面上で誘電体ライナ５４の側壁部分だけを残して、誘電体ライナ５４の外側部を取り除くのに異方性エッチングが使用される。例えば、スパッタエッチングまたは他の適切なプロセスを、ライナ５４を異方性エッチングするために使用してもよい。側壁誘電体ライナ５４は、以下に説明するように、誘電体層５８ｂ（図４Ｅには示されていない）の堆積中に、ダメージからカーボン素子１２の炭素材料を保護できる。
次いで、柱１３２の上に誘電体層５８ｂが、柱１３２の間をギャップ充填するために堆積される。例えば、図４Ｆに示されている構造の結果として、約２，０００〜７，０００オングストロームの二酸化シリコンを堆積し、平面１３６を形成するために過剰な誘電体層材料５８ｂを除去するのにＣＭＰまたはエッチバックプロセスを使用して平坦化してもよい。平坦化プロセス中に、ＣＭＰストップとして障壁層３３を使用してもよい。（図に示されているように、）平面１３６は、誘電材料５８ｂによって分離された柱１３２の露出した頂部面を含む。窒化シリコン、酸窒化シリコン、ｌｏｗ−Ｋ誘電体などの他の誘電材料を誘電体層５８ｂの代わりに使用してもよく、かつ／または他の誘電体層の厚さが使用されてもよい。例示的なｌｏｗ−Ｋ誘電体は、炭素ドープ酸化物、シリコン炭素層などを含む。
図４Ｇを参照すると、第１の導体２０を形成するのと同様な方法で、柱１３２の上に第２の導体２２を形成することができる。例えば、いくつかの実施形態では、１つ以上の障壁層および／または粘着層２６を、第２の導体２２を形成するのに使用される導電層１４０の堆積前に柱１３２の上に堆積してもよい。
導電層１４０は、タングステン、別の適切な金属、高濃度にドープされた半導体材料、導電性シリサイド、導電性シリサイド−ゲルマニド、導電性ゲルマニド、あるいはＰＶＤまたは任意の他の適切な方法（例えば、ＣＶＤなど）によって堆積されるなどの何らかの適切な導電性材料から形成されてもよい。他の導電層の材料が使用されてもよい。障壁層および／または粘着層２６は、窒化チタン、あるいは窒化タンタル、窒化タングステン、１つ以上の層の組み合わせ、または何らかの他の適切な材料などの別の適切な層を含んでもよい。堆積された導電層１４０、および障壁層および／または粘着層２６は、パターニングおよびエッチングされて第２の導体２２を形成する。少なくとも１つの実施形態では、第２の導体２２は、第１の導体２０と異なる方向に延在する実質的に平行で、実質的に同一平面の導体である。
本発明の他の実施形態では、ダマシンプロセスを使用して第２の導体２２が形成されてもよいが、その場合、誘電体層が形成されパターニングおよびエッチングされて導体２２のための開口部または隙間が作製される。開口部または隙間は、粘着層２６および導電層１４０（および／または導電性シード、導電性充填材および／または必要に応じて障壁層）で充填されてもよい。次いで、粘着層２６および導電層１４０は平坦化されて平面を形成してもよい。
第２の導体２２の形成に続いて、得られた構造をアニールして、ダイオード１４の堆積半導体材料を結晶化（および／またはシリサイド形成金属層５２とｐ＋領域１４ｃとの反応によってシリサイド領域を形成）してもよい。チタンシリサイドとコバルトシリサイドの格子面間隔はシリコンの格子面間隔に近く、そのようなシリサイド層５０は、堆積シリコンの結晶化時に、隣接する堆積シリコン用に「結晶テンプレート」または「シード」として機能してもよい（例えば、約６００〜８００℃の温度でのアニーリング中にシリサイド層５０がシリコンダイオード１４の結晶構造を増進させる）。その結果、低抵抗ダイオードの材料を提供する。シリコンゲルマニウム合金および／またはゲルマニウムダイオードのために同様の結果を達成することができる。
このように少なくとも１つの実施形態では、結晶化アニーリングを、約１０秒〜２分間に窒素中で、約６００〜８００℃、より好ましくは約６５０〜７５０℃の温度で実行してもよい。他のアニーリング時間、温度、および／または環境が使用されてもよい。
他の同様の技術により本発明による代替のメモリセルを製造することができることが当業者であれば理解できるはずである。例えば、ダイオード１４の下に可逆抵抗スイッチング素子１２を含むメモリセルを形成してもよい。さらに、本発明によるメモリセルを、薄膜トランジスタ、ダイオード、または他の同様のステアリング素子などの離れて位置するステアリング素子とともに使用してもよい。さらに、図４Ａ〜４Ｇは、本発明によるメモリレベルを形成する例示的な「ストレート集積」法を示すが、ダマシン集積法を代わりに使用してもよいことが当業者であれば理解できるはずである。
前述した説明は、本発明の例示的な実施形態のみを開示している。本発明の範囲内にある前述した装置および方法を変更することは、当業者であれば容易に思い当たるはずである。主としてグラファイトカーボンに関して本発明を説明してきたが、他の炭素系材料を同様に使用してもよい。
したがって、本発明をその例示的な実施形態に関連して開示してきたが、当然のことながら、他の実施形態が、添付の特許請求の範囲によって定義される本発明の趣旨および範囲に含まれてもよいことが理解できるはずである。

Claims (95)

  1. 可逆的に抵抗を切り換える金属−絶縁物−金属（ＭＩＭ）スタックを形成する方法であって、
    縮退ドープされた半導体材料を含む第１の導電層を形成するステップと、
    第１の導電層上に炭素系可逆抵抗スイッチング材料を形成するステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    第１の導電層は、シリコン、ゲルマニウム、およびシリコンゲルマニウム合金のうちの１つ以上を含む方法。
  3. 請求項１記載の方法において、
    第１の導電層は、ボロン、アルミニウム、ガリウム、インジウム、タリウム、亜リン酸、ヒ素およびアンチモンのうちの１つ以上を含む方法。
  4. 請求項１記載の方法において、
    第１の導電層は、１０18／ｃｍ3 〜１０23／ｃｍ3 のドーピング濃度を有する方法。
  5. 請求項１記載の方法において、
    第１の導電層は、１０20／ｃｍ3 〜１０23／ｃｍ3 のドーピング濃度を有する方法。
  6. 請求項１記載の方法において、
    第１の導電層は、プラズマ強化化学気相成長（ＰＥＣＶＤ）、熱化学気相成長、低圧化学気相成長（ＬＰＣＶＤ）、物理気相成長、および原子層成長法のいずれかで形成される方法。
  7. 請求項１記載の方法において、
    第１の導電層を形成するステップは、シラン、ジシラン、ボロンクロライド、ジボラン、ホスフィン、およびヘリウムガスのうちの１つ以上を使用したＰＥＣＶＤプロセスを使用することを含む方法。
  8. 請求項７記載の方法において、
    ＰＥＣＶＤプロセスは、１分あたり１０〜２００標準立方センチメートルの流量でシランを使用する方法。
  9. 請求項７記載の方法において、
    ＰＥＣＶＤプロセスは、１分あたり１０〜２００標準立方センチメートルの流量でジボランを使用する方法。
  10. 請求項７記載の方法において、
    ＰＥＣＶＤプロセスは、１分あたり１０〜２００標準立方センチメートルの流量でホスフィンを使用する方法。
  11. 請求項７記載の方法において、
    ＰＥＣＶＤプロセスは、４５０〜６００℃の温度で実行される方法。
  12. 請求項７記載の方法において、
    ＰＥＣＶＤプロセスは、３〜８Ｔｏｒｒの圧力で実行される方法。
  13. 請求項１記載の方法において、
    第１の導電層を形成するステップは、シラン、ジシラン、ボロンクロライド、ジボラン、ホスフィン、およびヘリウムガスのうちの１つ以上を使用したＬＰＣＶＤプロセスを使用することを含む方法。
  14. 請求項１３記載の方法において、
    ＬＰＣＶＤプロセスは、１分あたり１２５〜３７５標準立方センチメートルの流量でシランを使用する方法。
  15. 請求項１３記載の方法において、
    ＬＰＣＶＤプロセスは、１分あたり２０〜８０標準立方センチメートルの流量でボロンクロライドを使用する方法。
  16. 請求項１３記載の方法において、
    ＬＰＣＶＤプロセスは、１分あたり２０〜８０標準立方センチメートルの流量でホスフィンを使用する方法。
  17. 請求項１３記載の方法において、
    ＬＰＣＶＤプロセスは、４５０〜６５０℃の温度で実行される方法。
  18. 請求項１３記載の方法において、
    ＬＰＣＶＤプロセスは、２００〜１，０００ミリＴｏｒｒの圧力で実行される方法。
  19. 請求項１記載の方法において、
    第１の導電層は、５０〜２００オングストロームの厚さからなる方法。
  20. 請求項１記載の方法において、
    炭素系可逆抵抗スイッチング材料は、ナノ結晶質グラフェン含有アモルファスカーボン、グラフェン、グラファイト、カーボンナノチューブ、アモルファスダイアモンド状カーボン、シリコンカーバイド、およびボロンカーバイドのうちの１つ以上を含む方法。
  21. 可逆的に抵抗を切り換える金属−絶縁物−金属（ＭＩＭ）スタックを形成する方法であって、
    シリサイドを含む第１の導電層を形成するステップと、
    第１の導電層上に炭素系可逆抵抗スイッチング材料を形成するステップと、を含み、
    第１の導電層と炭素系可逆抵抗スイッチング材料は、同じプロセスチャンバで形成される方法。
  22. 請求項２１記載の方法において、
    プロセスチャンバは、プラズマ強化化学気相成長チャンバ、原子層成長チャンバ、熱化学気相成長チャンバ、および低圧化学気相成長チャンバのいずれかを含む方法。
  23. 請求項２１記載の方法において、
    第１の導電層を形成するステップは、
    金属層を形成することと、
    金属シリサイドを形成するための金属層とシリコン含有ガスとを熱反応させることと、
    を含む方法。
  24. 請求項２３記載の方法において、
    金属層は、チタン、タンタル、タングステン、および銅のうちの１つ以上を含む方法。
  25. 請求項２３記載の方法において、
    金属層は、１０〜５０オングストロームの厚さからなる方法。
  26. 請求項２３記載の方法において、
    シリコン含有ガスは、シランとジシランのうちの１つ以上を含む方法。
  27. 請求項２３記載の方法において、
    熱反応させることは、１分あたり２００〜５００標準立方センチメートルの流量でシリコン含有ガスを使用することを含む方法。
  28. 請求項２３記載の方法において、
    熱反応させることは、１分あたり１，０００〜１０，０００標準立方センチメートルの流量で窒素ガスを使用することを含む方法。
  29. 請求項２３記載の方法において、
    熱反応させることは、３５０〜５５０℃の温度で実行される方法。
  30. 請求項２３記載の方法において、
    熱反応させることは、３〜８Ｔｏｒｒの圧力で実行される方法。
  31. 請求項２３記載の方法において、
    熱反応させることは、１０〜１２０秒で実行される方法。
  32. 請求項２１記載の方法において、
    炭素系可逆抵抗スイッチング材料は、ナノ結晶質グラフェン含有アモルファスカーボン、グラフェン、グラファイト、カーボンナノチューブ、アモルファスダイアモンド状カーボン、シリコンカーバイド、およびボロンカーバイドのうちの１つ以上を含む方法。
  33. メモリセルを形成する方法であって、
    縮退ドープされた半導体材料を含む第１の導電層を形成するステップと、
    第１の導電層上に炭素系可逆抵抗スイッチング材料を形成するステップと、
    炭素系可逆抵抗スイッチング材料上に第２の導電層を形成するステップと、
    を含む方法。
  34. 請求項３３記載の方法において、
    第１の導電層は、シリコン、ゲルマニウム、およびシリコンゲルマニウム合金のうちの１つ以上を含む方法。
  35. 請求項３３記載の方法において、
    第１の導電層は、ボロン、アルミニウム、ガリウム、インジウム、タリウム、亜リン酸、ヒ素およびアンチモンのうちの１つ以上を含む方法。
  36. 請求項３３記載の方法において、
    第１の導電層は、１０18／ｃｍ3 〜１０23／ｃｍ3 のドーピング濃度を有する方法。
  37. 請求項３３記載の方法において、
    第１の導電層は、１０20／ｃｍ3 〜１０23／ｃｍ3 のドーピング濃度を有する方法。
  38. 請求項３３記載の方法において、
    第１の導電層は、プラズマ強化化学気相成長（ＰＥＣＶＤ）、熱化学気相成長、低圧化学気相成長（ＬＰＣＶＤ）、物理気相成長、および原子層成長法のいずれかで形成される方法。
  39. 請求項３３記載の方法において、
    第１の導電層を形成するステップは、シラン、ジシラン、ボロンクロライド、ジボラン、ホスフィン、およびヘリウムガスのうちの１つ以上を使用したＰＥＣＶＤプロセスを使用することを含む方法。
  40. 請求項３９記載の方法において、
    ＰＥＣＶＤプロセスは、１分あたり１０〜２００標準立方センチメートルの流量でシランを使用する方法。
  41. 請求項３９記載の方法において、
    ＰＥＣＶＤプロセスは、１分あたり１０〜２００標準立方センチメートルの流量でジボランを使用する方法。
  42. 請求項３９記載の方法において、
    ＰＥＣＶＤプロセスは、１分あたり１０〜２００標準立方センチメートルの流量でホスフィンを使用する方法。
  43. 請求項３９記載の方法において、
    ＰＥＣＶＤプロセスは、４５０〜６００℃の温度で実行される方法。
  44. 請求項３９記載の方法において、
    ＰＥＣＶＤプロセスは、３〜８Ｔｏｒｒの圧力で実行される方法。
  45. 請求項３３記載の方法において、
    第１の導電層を形成するステップは、シラン、ジシラン、ボロンクロライド、ジボラン、ホスフィン、およびヘリウムガスのうちの１つ以上を使用したＬＰＣＶＤプロセスを使用することを含む方法。
  46. 請求項４５記載の方法において、
    ＬＰＣＶＤプロセスは、１分あたり１２５〜３７５標準立方センチメートルの流量でシランを使用する方法。
  47. 請求項４５記載の方法において、
    ＬＰＣＶＤプロセスは、１分あたり２０〜８０標準立方センチメートルの流量でボロンクロライドを使用する方法。
  48. 請求項４５記載の方法において、
    ＬＰＣＶＤプロセスは、１分あたり２０〜８０標準立方センチメートルの流量でホスフィンを使用する方法。
  49. 請求項４５記載の方法において、
    ＬＰＣＶＤプロセスは、４５０〜６００℃の温度で実行される方法。
  50. 請求項４５記載の方法において、
    ＬＰＣＶＤプロセスは、２００〜１，０００ミリＴｏｒｒの圧力で実行される方法。
  51. 請求項３３記載の方法において、
    第１の導電層は、５０〜２００オングストロームの厚さからなる方法。
  52. 請求項３３記載の方法において、
    炭素系可逆抵抗スイッチング材料は、ナノ結晶質グラフェン含有アモルファスカーボン、グラフェン、グラファイト、カーボンナノチューブ、アモルファスダイアモンド状カーボン、シリコンカーバイド、およびボロンカーバイドのうちの１つ以上を含む方法。
  53. 請求項３３記載の方法において、
    炭素系可逆抵抗スイッチング材料と結合されたステアリング素子を形成するステップをさらに含む方法。
  54. 請求項５３記載の方法において、
    ステアリング素子は、ｐ−ｎまたはｐ−ｉ−ｎダイオードを含む方法。
  55. 請求項５３記載の方法において、
    ステアリング素子は、多結晶ダイオードを含む方法。
  56. 請求項３３記載の方法にしたがって形成されたメモリセル。
  57. メモリセルを形成する方法であって、
    シリサイドを含む第１の導電層を形成するステップと、
    第１の導電層上に炭素系可逆抵抗スイッチング材料を形成するステップであって、第１の導電層と炭素系可逆抵抗スイッチング材料とが同じプロセスチャンバで形成されるステップと、
    炭素系可逆抵抗スイッチング材料上に第２の導電層を形成するステップと、
    を含む方法。
  58. 請求項５７記載の方法において、
    プロセスチャンバは、プラズマ強化化学気相成長チャンバ、原子層成長チャンバ、熱化学気相成長チャンバ、および低圧化学気相成長チャンバのいずれかを含む方法。
  59. 請求項５７記載の方法において、
    第１の導電層を形成するステップは、
    金属層を形成することと、
    金属シリサイドを形成するための金属層とシリコン含有ガスとを熱反応させることと、
    を含む方法。
  60. 請求項５９記載の方法において、
    金属層は、チタン、タンタル、タングステン、および銅のうちの１つ以上を含む方法。
  61. 請求項５９記載の方法において、
    金属層は、１０〜５０オングストロームの厚さからなる方法。
  62. 請求項５９記載の方法において、
    シリコン含有ガスは、シランとジシランのうちの１つ以上を含む方法。
  63. 請求項５９記載の方法において、
    熱反応させることは、１分あたり２００〜５００標準立方センチメートルの流量でシリコン含有ガスを使用することを含む方法。
  64. 請求項５９記載の方法において、
    熱反応させることは、１分あたり１，０００〜１０，０００標準立方センチメートルの流量で窒素ガスを使用することを含む方法。
  65. 請求項５９記載の方法において、
    熱反応させることは、３５０〜５５０℃の温度で実行される方法。
  66. 請求項５９記載の方法において、
    熱反応させることは、３〜８Ｔｏｒｒの圧力で実行される方法。
  67. 請求項５９記載の方法において、
    熱反応させることは、１０〜１２０秒で実行される方法。
  68. 請求項５７記載の方法において、
    炭素系可逆抵抗スイッチング材料は、ナノ結晶質グラフェン含有アモルファスカーボン、グラフェン、グラファイト、カーボンナノチューブ、アモルファスダイアモンド状カーボン、シリコンカーバイド、およびボロンカーバイドのうちの１つ以上を含む方法。
  69. 請求項５７記載の方法において、
    炭素系可逆抵抗スイッチング材料と結合されたステアリング素子を形成するステップをさらに含む方法。
  70. 請求項６９記載の方法において、
    ステアリング素子は、ｐ−ｎまたはｐ−ｉ−ｎダイオードを含む方法。
  71. 請求項６９記載の方法において、
    ステアリング素子は、多結晶ダイオードを含む方法。
  72. 請求項５７記載の方法にしたがって形成されたメモリセル。
  73. メモリセルであって、
    縮退ドープされた半導体材料を含む第１の導電層と、
    第１の導電層上の炭素系可逆抵抗スイッチング材料と、
    炭素系可逆抵抗スイッチング材料上の第２の導電層と、
    を備えるメモリセル。
  74. 請求項７３記載のメモリセルにおいて、
    第１の導電層は、シリコン、ゲルマニウム、およびシリコンゲルマニウム合金のうちの１つ以上を含むメモリセル。
  75. 請求項７３記載のメモリセルにおいて、
    第１の導電層は、ボロン、アルミニウム、ガリウム、インジウム、タリウム、亜リン酸、ヒ素およびアンチモンのうちの１つ以上を含むメモリセル。
  76. 請求項７３記載のメモリセルにおいて、
    第１の導電層は、１０18／ｃｍ3 〜１０23／ｃｍ3 のドーピング濃度を有するメモリセル。
  77. 請求項７３記載のメモリセルにおいて、
    第１の導電層は、１０20／ｃｍ3 〜１０23／ｃｍ3 のドーピング濃度を有するメモリセル。
  78. 請求項７３記載のメモリセルにおいて、
    第１の導電層は、プラズマ強化化学気相成長（ＰＥＣＶＤ）、熱化学気相成長、低圧化学気相成長（ＬＰＣＶＤ）、物理気相成長、および原子層成長法のいずれかで形成されるメモリセル。
  79. 請求項７３記載のメモリセルにおいて、
    第１の導電層は、シラン、ジシラン、ボロンクロライド、ジボラン、ホスフィン、およびヘリウムガスのうちの１つ以上を使用したＰＥＣＶＤプロセスを使用して形成されるメモリセル。
  80. 請求項７９記載のメモリセルにおいて、
    ＰＥＣＶＤプロセスは、１分あたり１０〜２００標準立方センチメートルの流量でシランを使用するメモリセル。
  81. 請求項７９記載のメモリセルにおいて、
    ＰＥＣＶＤプロセスは、１分あたり１０〜２００標準立方センチメートルの流量でジボランを使用するメモリセル。
  82. 請求項７９記載のメモリセルにおいて、
    ＰＥＣＶＤプロセスは、１分あたり１０〜２００標準立方センチメートルの流量でホスフィンを使用するメモリセル。
  83. 請求項７９記載のメモリセルにおいて、
    ＰＥＣＶＤプロセスは、４５０〜６００℃の温度で実行されるメモリセル。
  84. 請求項７９記載のメモリセルにおいて、
    ＰＥＣＶＤプロセスは、３〜８Ｔｏｒｒの圧力で実行されるメモリセル。
  85. 請求項７３記載のメモリセルにおいて、
    第１の導電層は、シラン、ジシラン、ボロンクロライド、ジボラン、ホスフィン、およびヘリウムガスのうちの１つ以上を使用したＬＰＣＶＤプロセスを使用して形成されるメモリセル。
  86. 請求項８５記載のメモリセルにおいて、
    ＬＰＣＶＤプロセスは、１分あたり１２５〜３７５標準立方センチメートルの流量でシランを使用するメモリセル。
  87. 請求項８５記載のメモリセルにおいて、
    ＬＰＣＶＤプロセスは、１分あたり２０〜８０標準立方センチメートルの流量でボロンクロライドを使用するメモリセル。
  88. 請求項８５記載のメモリセルにおいて、
    ＬＰＣＶＤプロセスは、１分あたり２０〜８０標準立方センチメートルの流量でホスフィンを使用するメモリセル。
  89. 請求項８５記載のメモリセルにおいて、
    ＬＰＣＶＤプロセスは、４５０〜６００℃の温度で実行されるメモリセル。
  90. 請求項８５記載のメモリセルにおいて、
    ＬＰＣＶＤプロセスは、２００〜１，０００ミリＴｏｒｒの圧力で実行されるメモリセル。
  91. 請求項７３記載のメモリセルにおいて、
    第１の導電層は、５０〜２００オングストロームの厚さからなるメモリセル。
  92. 請求項７３記載のメモリセルにおいて、
    炭素系可逆抵抗スイッチング材料は、ナノ結晶質グラフェン含有アモルファスカーボン、グラフェン、グラファイト、カーボンナノチューブ、アモルファスダイアモンド状カーボン、シリコンカーバイド、およびボロンカーバイドのうちの１つ以上を含むメモリセル。
  93. 請求項７３記載のメモリセルにおいて、
    炭素系可逆抵抗スイッチング材料と結合されたステアリング素子を形成することをさらに含むメモリセル。
  94. 請求項９３記載のメモリセルにおいて、
    ステアリング素子は、ｐ−ｎまたはｐ−ｉ−ｎダイオードを含むメモリセル。
  95. 請求項９３記載のメモリセルにおいて、
    ステアリング素子は、多結晶ダイオードを含むメモリセル。
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