JP2009135291A - 半導体メモリ装置 - Google Patents
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Abstract
【課題】メモリセルの占有面積を非常に小さくし、高集積化されたスイッチング抵抗ＲＡＭを提供する。
【解決手段】ワード線とビット線の交差点に対応してメモリセルが形成されている。各メモリセルは、Ｎ＋型Ｓｉ層１１の表面に形成されたスイッチング層１３で構成されている。スイッチング層１３は電極を介して、上層の対応するビット線と電気的に接続されている。スイッチング層１３は、Ｎ＋型Ｓｉ層１１の表面に積層されたＳｉＣ層１３Ａと、ＳｉＣ層１３Ａ上に積層されたＳｉ酸化１３Ｂ層とから構成されている。スイッチング層１３の最上層のＳｉ酸化層１３Ｂの上面が、対応するビット線に電気的に接続される。
【選択図】図３
【解決手段】ワード線とビット線の交差点に対応してメモリセルが形成されている。各メモリセルは、Ｎ＋型Ｓｉ層１１の表面に形成されたスイッチング層１３で構成されている。スイッチング層１３は電極を介して、上層の対応するビット線と電気的に接続されている。スイッチング層１３は、Ｎ＋型Ｓｉ層１１の表面に積層されたＳｉＣ層１３Ａと、ＳｉＣ層１３Ａ上に積層されたＳｉ酸化１３Ｂ層とから構成されている。スイッチング層１３の最上層のＳｉ酸化層１３Ｂの上面が、対応するビット線に電気的に接続される。
【選択図】図３
Description
本発明は、Ｓｉ層、ＳｉＣ層、Ｓｉ酸化層で構成される２端子のメモリセルを用いた半導体メモリ装置に関する。
近年、半導体メモリ装置は情報の記憶装置として様々な分野で用いられている。従来の半導体メモリ装置として、フラッシュメモリやＲＡＭ、ＲＯＭなどが用いられており、それらは制御電極が３つ必要な３端子メモリである。近年、記憶情報量の拡大の要請に伴って、２つの電極で制御可能な２端子メモリの出現が望まれている。２端子メモリは３端子メモリに比較して電極数が減るため、回路基板でのメモリ１個当たりにおける占有面積が少なくなる。よって、回路基板の単位面積当たりにおけるメモリ数を増加することができ、面積あたりの情報量、即ち、記憶情報密度を拡大することができる。よって、面積の小さい基板で、取り扱える情報量の多い記憶装置の作製が可能となる。
近年、２端子メモリとしてスイッチング抵抗ＲＡＭが研究されている。スイッチング抵抗ＲＡＭは、電圧印加によりＯＮ状態とＯＦＦ状態の間でスイッチングする、スイッチング層を用いてメモリセルを形成し、このメモリセルをビット線とワード線の各交差点に接続した構成を有している。スイッチング層は、等価回路的には抵抗素子とみなすことができ、ＯＮ状態では抵抗値が低くなり、ＯＦＦ状態では抵抗値が高くなるという性質を持っている。そして、ビット線とワード線に印加する電圧を制御することにより、データの書き込み、読み出し、消去が可能になっている。
図１３はそのようなスイッチング抵抗ＲＡＭの構成を示す図である。ワード線ＷＬ０，ＷＬ１とビット線ＢＬ０，ＢＬ１の各交差点に、スイッチング層を含んだメモリセルＣＥＬ１〜ＣＥＬ４が接続されている。
いま、メモリセルＣＥＬ１が選択されたとする。この時、ビット線ＢＬ１、ワード線ＷＬ０が選択されており、それぞれの電位が、Ｈレベル、Ｌレベルに設定される。非選択のビット線ＢＬ０の電位はＬレベル、非選択のワード線ＷＬ１の電位はＨレベルに設定されている。そこで、ビット線ＢＬ１に電流センスアンプを接続すれば、選択されたメモリセルＣＥＬ１に流れる電流をセンスすることができる。すなわち、メモリセルＣＥＬ１がＯＮ状態に設定されていれば電流は大きくなり、ＯＦＦ状態に設定されていれば電流は小さくなるので、電流センスアンプのセンス結果に基づいて、メモリセルＣＥＬ１に記憶されたデータ（「１」又は「０」）を読み出すことができる。
Y.Hosoi et.al. 「High Speed Unipolar Switching Resistance RRAM (RRAM) Technology」IEDM 2006 30-7 K.Takada、M.Fukumoto、Y.Suda、「Memory Function of a SiO2/β-SiC/Si MIS Diode」 Ext. Abs. 1999 International Conference on Solid State and Materials, p.132-133 (1999)
Y.Hosoi et.al. 「High Speed Unipolar Switching Resistance RRAM (RRAM) Technology」IEDM 2006 30-7 K.Takada、M.Fukumoto、Y.Suda、「Memory Function of a SiO2/β-SiC/Si MIS Diode」 Ext. Abs. 1999 International Conference on Solid State and Materials, p.132-133 (1999)
しかしながら、上述したスイッチング抵抗ＲＡＭにおいては、読み出し時に、非選択のワード線等を経由した不必要な回り込み電流が生じ、消費電流が非常に大きくなるという問題があった。以下で、この回り込み電流について図１３を用いて説明する。
いま、メモリセルＣＥＬ３、ＣＥＬ４がＯＮ状態に設定されているとする。そうすると、非選択のワード線ＷＬ１の電位はＨレベルであることから、ワード線ＷＬ１からメモリセルＣＥＬ３，ＣＥＬ４を経由して、選択されたＬレベルのワード線ＷＬ０に回り込み電流が流れ込む。このような回り込み電流は図示しない他の非選択のワード線からも生じるので、消費電流が非常に大きくなってしまう。また、回り込み電流が選択されたワード線ＷＬ０に流れ込むと、ワード線ＷＬ０の電位が上昇し、選択されたメモリセルＣＥＬ１に流れる電流が小さくなるという問題も生じる。
ここで、非選択のメモリセルＣＥＬ３は、選択されたメモリセルＣＥＬ１とは逆方向にバイアスされており、こうした逆方向バイアス下で非選択のメモリセルＣＥＬ３に電流が流れるために、回り込み電流が生じていた。そこで、図１４に示すように、各メモリセルＣＥＬ１〜ＣＥＬ４のスイッチング層に、それぞれ直列にダイオードＤ１〜Ｄ４を接続することにより、回り込み電流の発生を防止することが考えられる。
しかしながら、メモリセルを構成する素子数が増加し、占有面積が増加するという問題がある。また、従来のスイッチング抵抗ＲＡＭでは、メモリセルＣＥＬ１〜ＣＥＬ４をＯＮ状態からＯＦＦ状態に遷移させるには、読み出し時とは逆の方向に、つまり、ワード線からビット線方向に、スイッチング層に逆方向電流を流すことが必要であるが、上述のようにダイオードＤ１〜Ｄ４を設けると、逆方向電流が流せなくなる。そこで、図１５に示すように、リセット電極Ｒ１，Ｒ０を設け、ダイオードＤ１〜Ｄ４をバイパスしてスイッチング層に逆方向電流を流すようにすればこの問題は解決するが、さらに素子数が増加し、占有面積が増加することは避け難い。
本発明の半導体メモリ装置は、上述した課題に鑑みてなされたものであり、基板と、
前記基板の表面上に延びる複数のＳｉ層からなる複数のワード線と、前記複数のワード線に交差して前記基板上に延びる複数のビット線と、前記ビット線と前記ワード線の各交差点で前記Ｓｉ層の表面に形成され、ＯＮ状態とＯＦＦ状態の間でスイッチングする、スイッチング層と、を備え、前記スイッチング層は、前記Ｓｉ層上に積層されたＳｉＣ層と、前記ＳｉＣ層上に積層されたＳｉ酸化層とを含み、前記Ｓｉ酸化層が前記ビット線に電気的に接続されていることを特徴とする。
前記基板の表面上に延びる複数のＳｉ層からなる複数のワード線と、前記複数のワード線に交差して前記基板上に延びる複数のビット線と、前記ビット線と前記ワード線の各交差点で前記Ｓｉ層の表面に形成され、ＯＮ状態とＯＦＦ状態の間でスイッチングする、スイッチング層と、を備え、前記スイッチング層は、前記Ｓｉ層上に積層されたＳｉＣ層と、前記ＳｉＣ層上に積層されたＳｉ酸化層とを含み、前記Ｓｉ酸化層が前記ビット線に電気的に接続されていることを特徴とする。
本発明の半導体メモリ装置によれば、スイッチング層は、Ｓｉ層上に積層されたＳｉＣ層と、ＳｉＣ層上に積層されたＳｉ酸化層とから構成されており、このような構成によれば、スイッチング層を逆バイアスした時に流れる逆方向電流をダイオードの逆方向リーク電流程度に小さくできる。これは、スイッチング層がダイオードの働きを有しているためである。また、スイッチング層をＯＮ状態からＯＦＦ状態に遷移させるためには、これに逆方向電圧を印加すればよく、大きな逆方向電流を流す必要はない。
従って、従来のように、スイッチング層とは別個にダイオードやリセット電極を設ける必要がないので、メモリセルの占有面積を非常に小さくすることができ、これにより高集積化されたスイッチング抵抗ＲＡＭを実現することができる。
本発明の実施形態に係る半導体メモリ装置について図面を参照しながら説明する。図１は半導体メモリ装置の平面図、図２は図１のＸ−Ｘ線に沿った断面図である。Ｐ型Ｓｉ（シリコン）基板１０の表面にＮ＋型Ｓｉ層１１からなる２本のワード線ＷＬ０，ＷＬ１がｘ方向に延びている。また、２本のワード線ＷＬ０，ＷＬ１上には層間絶縁膜１２を介して、導電材料からなる２本のビット線ＢＬ０，ＢＬ１がｙ方向に延びて、前記ワード線ＷＬ０，ＷＬ１に交差している。
また、ワード線ＷＬ０，ＷＬ１とビット線ＢＬ０，ＢＬ１の４つの交差点に対応してメモリセルＣＥＬ１１〜ＣＥＬ１４が形成されている。各メモリセルＣＥＬ１１〜ＣＥＬ１４は、Ｎ＋型Ｓｉ層１１の表面に形成されたスイッチング層１３で構成されている。そして、スイッチング層１３の上の層間絶縁膜１２にはコンタクトホールが形成されている。このコンタクトホール内に形成された電極１４を介して、スイッチング層１３の上面は、対応するビット線ＢＬ０，ＢＬ１に電気的に接続されている。
スイッチング層１３は、図３に示すように、Ｎ＋型Ｓｉ層１１の表面に積層されたＳｉＣ（炭化シリコン）層１３Ａと、ＳｉＣ層１３Ａ上に積層されたＳｉ酸化層１３Ｂとから構成されている。従って、スイッチング層１３の最上層のＳｉ酸化層１３Ｂの上面が、対応するビット線ＢＬ０，ＢＬ１に電気的に接続されることになる。尚、図１では説明の便宜上、２本のビット線ＢＬ０，ＢＬ１、ワード線ＷＬ０，ＷＬ１だけを示してあるが、実際の半導体メモリ装置ではさらに多数のビット線とワード線が同様の構成で設けられ、それらの交差点にメモリセルが形成されることになる。
そして、メモリセルＣＥＬ１１〜ＣＥＬ１４に流れる電流をセンスするため、ビット線ＢＬ０，ＢＬ又はワード線ＷＬ０，ＷＬ１に不図示のセンスアンプが設けられる。さらに、ビット線ＢＬ０，ＢＬ１、ワード線ＷＬ０，ＷＬ１に書き込み、読み出し、消去に対応した電位を印加するための、不図示の電位印加手段が設けられている。
スイッチング層１３の各種特性や製造方法については後で詳しく説明するが、ここでは図４を参照してその電気的特性の概略を説明する。図４はスイッチング層１３に印加される電圧と、スイッチング層１３に流れる電流との関係を示している。スイッチング層１３の上層のビット線からワード線に向けて電流が流れる時がプラスの電圧、つまり順方向電圧であり、逆にワード線からビット線に向けて電流が流れる時がマイナスの電圧、つまり逆方向電圧であるとする。実際には前記電位印加手段によりビット線、ワード線に印加する電位を制御することにより、スイッチング層１３に印加される電圧が発生する。
いま、スイッチング層１３がＯＦＦ状態（消去状態）の場合、抵抗の高い状態でありプラスの電圧を印加しても電流は非常に小さい。さらにプラスの電圧を高くすると、ＯＦＦ状態からＯＮ状態（書き込み状態）への遷移が起こり、スイッチング層１３は抵抗の低い状態になり、プラスの電圧を印加するとＯＦＦ状態に比して大きな電流が流れるようになる。
そして、このＯＮ状態でマイナスの電圧を印加すると、逆方向電流が流れる。そして、マイナスの電圧を高くするとＯＮ状態からＯＦＦ状態への遷移が起こり、スイッチング層１３は抵抗の高い消去状態に戻り、逆方向電流も殆ど流れなくなる。
尚、読み出し時には、ＯＦＦ状態からＯＮ状態への遷移が起こらない程度のプラスの電圧を印加して、スイッチング層１３を介してビット線又はワード線に流れるセル電流をセンスアンプによってセンスすればよい。
上記スイッチング層１３の構成によれば、図４の破線で囲んだ部分の逆方向電流は、ダイオードの逆方向リーク電流程度に小さくできることが本発明者により確認されている。これは、スイッチング層１３がダイオードの働きを有しているためである。したがって、本実施形態の回路は、図１４のようなダイオードを組み込んだ回路と等価になる。また、スイッチング層１３をＯＮ状態からＯＦＦ状態に遷移させるためには、ある程度大きなマイナスの電圧を印加すればよく、大きな逆方向電流を流す必要はない。
従って、従来のように、スイッチング層１３とは別個にダイオードやリセット電極を設けることなく回り込み電流を防止することができる。そして、別個にダイオードやリセット電極を設ける必要がないので、メモリセルの占有面積を非常に小さくすることができ、これにより高集積化されたスイッチング抵抗ＲＡＭを実現することができる。
以下、上述の半導体メモリ装置の動作について、図１、図２及び表１を参照しながら、さらに詳しく説明する。
［書き込み動作］
いま、ビット線ＢＬ１とワード線ＷＬ０の交差点のメモリセルＣＥＬ１１が選択されたとする。この時、ビット線ＢＬ１の電位はＨ＋レベル、ワード線ＷＬ０の電位はＬレベルに設定される。メモリセルＣＥＬ１１の初期状態がＯＦＦ（消去状態）とすると、スイッチング層１３がＯＦＦ状態からＯＮ状態に遷移する。
いま、ビット線ＢＬ１とワード線ＷＬ０の交差点のメモリセルＣＥＬ１１が選択されたとする。この時、ビット線ＢＬ１の電位はＨ＋レベル、ワード線ＷＬ０の電位はＬレベルに設定される。メモリセルＣＥＬ１１の初期状態がＯＦＦ（消去状態）とすると、スイッチング層１３がＯＦＦ状態からＯＮ状態に遷移する。
メモリセルＣＥＬ１２については、選択のビット線ＢＬ１はＨ＋に設定され、非選択のワード線ＷＬ１はＨレベル又はフローティング状態に設定されることで、スイッチング層１３には大きな電圧が印加されず、ＯＮ／ＯＦＦ状態の変化はない。また、メモリセルＣＥＬ１３については、非選択のワード線ＷＬ１がＨレベルに設定された場合には、ビット線ＢＬ０の電位がＬレベルのため逆方向電圧が印加されるが、その逆方向電圧は大きくないためＯＮ／ＯＦＦ状態の変化はない。さらに、メモリセルＣＥＬ１４については、ビット線ＢＬ０、ワード線ＷＬ０ともＬレベルのため、スイッチング層１３には電圧が印加されず、ＯＮ／ＯＦＦ状態の変化は生じない。
［読み出し動作］
いま、メモリセルＣＥＬ１１が選択されたとする。この時、ビット線ＢＬ１の電位はＨレベル、ワード線ＷＬ０の電位はＬレベルに設定される。ビット線ＢＬ１のＨレベルは、ＯＦＦ状態からＯＮ状態への遷移が起きるほど高くはない。これにより、メモリセルＣＥＬ１１に読み出し電流が流れる。この時、非選択のワード線ＷＬ１はＨレベルに、非選択のビット線ＢＬ０はＬレベルに設定される。このため、メモリセルＣＥＬ１３のスイッチング層１３には逆方向電圧が印加されるが、上述のように逆方向電流はダイオードの逆方向リーク電流程度に小さいので、大きな回り込み電流は発生しない。
いま、メモリセルＣＥＬ１１が選択されたとする。この時、ビット線ＢＬ１の電位はＨレベル、ワード線ＷＬ０の電位はＬレベルに設定される。ビット線ＢＬ１のＨレベルは、ＯＦＦ状態からＯＮ状態への遷移が起きるほど高くはない。これにより、メモリセルＣＥＬ１１に読み出し電流が流れる。この時、非選択のワード線ＷＬ１はＨレベルに、非選択のビット線ＢＬ０はＬレベルに設定される。このため、メモリセルＣＥＬ１３のスイッチング層１３には逆方向電圧が印加されるが、上述のように逆方向電流はダイオードの逆方向リーク電流程度に小さいので、大きな回り込み電流は発生しない。
［消去動作］
いま、メモリセルＣＥＬ１１が選択されたとする。この時、ビット線ＢＬ１の電位はＬレベル、ワード線ＷＬ０の電位はＨ＋レベルに設定される。これにより、メモリセルＣＥＬ１１に大きな逆方向電圧が印加され、メモリセルＣＥＬ１１のスイッチング層１３はＯＮ状態からＯＦＦ状態に遷移する。また、この時、非選択のビット線ＢＬ０と非選択のワード線ＷＬ１はフローティング状態に設定しておけば、メモリセルＣＥＬ２〜ＣＥＬ４のスイッチング層１３に大きな逆方向電圧が印加されることはなく、ＯＮ／ＯＦＦ状態の変化は生じない。
いま、メモリセルＣＥＬ１１が選択されたとする。この時、ビット線ＢＬ１の電位はＬレベル、ワード線ＷＬ０の電位はＨ＋レベルに設定される。これにより、メモリセルＣＥＬ１１に大きな逆方向電圧が印加され、メモリセルＣＥＬ１１のスイッチング層１３はＯＮ状態からＯＦＦ状態に遷移する。また、この時、非選択のビット線ＢＬ０と非選択のワード線ＷＬ１はフローティング状態に設定しておけば、メモリセルＣＥＬ２〜ＣＥＬ４のスイッチング層１３に大きな逆方向電圧が印加されることはなく、ＯＮ／ＯＦＦ状態の変化は生じない。
以下、スイッチング層１３を用いたメモリセルの各種特性、製造方法、好ましい構成について詳しく説明する。以下の説明において、「Ｓｉ」は前記Ｎ＋型Ｓｉ層１１に、「ＳｉＣ」はＳｉＣ層１３Ａに、「Ｓｉ酸化物」は前記Ｓｉ酸化層１３Ｂに対応している。また、「ＳｉＣとＳｉ酸化物の積層物」がスイッチング層１３に対応している。
図５に、バンド図によるメモリ動作のモデルを示す。Ｓｉ酸化物は、酸化温度が１０００度と低い場合、完全酸化物であるＳｉＯ２と、不完全酸化物ＳｉＯｘ（ｘ＜２）が混在する。またこの酸化物は、ＳｉＣのＣが除去される過程を通して形成されたため、温度が低いと他の原子と結合していない未結合手をもったＳｉが結晶欠陥として存在し、かつこの未結合手が電子を放出しており、プラスに帯電したＳｉ＋として残存する。よって、Ｓｉ酸化物の領域、およびＳｉ酸化物とＳｉＣとの界面にこのようなドナー型欠陥が存在する。特にＳｉ酸化物とＳｉＣとの界面により多くのドナー型欠陥が存在する（図５の（１））。
Ｓｉ酸化物の表面にプラスの電圧をかけていくと、Ｓｉ基板の抵抗が低いために、印加した電圧は主にＳｉ酸化物とＳｉＣにかかる。しかし、Ｓｉ酸化物が障壁となるために電流はほとんど流れない。つまり、メモリ装置全体として抵抗の高い状態となる。この抵抗の高い状態がＯＦＦ状態となる（図５の（２））。
Ｓｉのバンドギャップは1.1ｅＶ、ＳｉＣのバンドギャップは立方晶構造の場合2.3ｅＶである。電圧をさらに増加すると、ＳｉＣとＳｉ基板とにバンドギャップ差があるために、ある電圧を超えたところで、Ｓｉ基板からＳｉＣ側に電子が注入され、Ｓｉ酸化物とＳｉＣとの界面に多く存在している、ドナー型欠陥であるＳｉ＋に電子が捕獲される。このとき、Ｓｉ基板から電子が捕獲された領域まで電圧がかかりにくくなり、電子の捕獲量の少ないＳｉ酸化物の領域に多くの電圧がかかるようになる。このため、Ｓｉ酸化物に強い電界が発生し、電子がＳｉ酸化物をトンネルするようになり電流が流れる。よってメモリ装置全体として抵抗が低下したことになる。この抵抗の低い状態がＯＮ状態である（図５の（３））。ＯＦＦ状態からＯＮ状態に遷移することは情報“１”の書き込みに対応する。
メモリ装置がＯＮ状態にあるとき、Ｓｉ酸化物の表面にマイナスの電圧を印加すると、電子はドナー型欠陥のＳｉ＋に捕獲されたままなので、電圧が主にＳｉ酸化物にかかり、引き続き電子がＳｉ酸化物をトンネルして電流が流れる（図５の（４））。しかし、Ｓｉ酸化物の表面にさらにマイナスの電圧を印加すると、捕獲されていた電子が放出されＳｉ＋となり、電子はＳｉ基板側に戻される。よって、再び電圧がＳｉ酸化物とＳｉＣの双方にかかるようになる（図５の（５））。結果的にＳｉ酸化物の電界が弱まって、電子がＳｉ酸化物をトンネルできなくなり、電流がほとんど流れなくなる。すなわちメモリ装置の抵抗が全体として増加したことになり、ＯＦＦ状態となる（図５の（６））。ＯＮ状態からＯＦＦ状態に遷移することは情報の消去または情報“０”の書き込みに対応する。
即ち、このメモリ動作はＳｉ酸化物に形成されるドナー型欠陥を利用している。電子がＳｉ酸化物およびＳｉ酸化物とＳｉＣとの界面に発生するドナー型欠陥Ｓｉ＋に捕獲されるとＯＮ状態になり、電子がドナー型欠陥から放出されるとＯＦＦ状態になる。よって、ＯＮ状態を論理値“１”の記憶、ＯＦＦ状態を論理値“０”の記憶とするメモリ動作として対応させることが出来る。Ｓｉ酸化物にかける電圧をプラス側に十分大きくすればＯＦＦ状態からＯＮ状態に、逆にマイナス側に十分大きくすればＯＮ状態からＯＦＦ状態に変えることが出来る。また、低い電圧で電流が流れるか流れないかを調べれば装置の記憶値である“０（ＯＦＦ状態）”か“１（ＯＮ状態）”か、を読み取ることが出来る。
なお、ＳｉＣを酸化した方が、Ｓｉを直接酸化するよりドナー型欠陥をより多く形成可能である。これは、ＳｉＣを酸化することにより、Ｃの除去及びＳｉ酸化物の形成が容易にできるからである。また、ＳｉＣがあることで、欠陥での電子捕獲の有無により、電圧がＳｉＣとＳｉ酸化物の両方にかかる場合と、Ｓｉ酸化物のみにかかる場合とに変化して、電流の流れやすさ、即ち、メモリ装置の抵抗を変化していることになる。
図６は、半導体メモリ装置の構成図である。１はＳｉ基板層、２はＳｉＣ層、３は第２のＳｉ酸化層、４は第１のＳｉ酸化層である。Ｓｉ基板層１は、Ｎ型にドーピングしたＳｉ(111）基板を用いる。これは、電子濃度の高いＮ型のＳｉ基板を用いるとメモリ動作を効果的に実現できるためである。また、Ｓｉ＋の欠陥量はＳｉ酸化物内およびＳｉ酸化物とＳｉＣとの界面で制御されるため、Ｓｉ基板層１上に形成するＳｉＣ自体は欠陥が少なく結晶性が高いほうが良い。Ｓｉ基板の面方位が(111)面であると、結晶性の高いＳｉＣが成膜できる。
以下、図７のフローチャートを用いて、半導体メモリ装置の作製方法を説明する。Ｎ型にドーピングしたＳｉ(111)基板層１上に、ＣＶＤ法によりＳｉＣ層２を形成する（ステップＳ１）。ＳｉＣ層２は、ドーピングしたものでも、していないものでもどちらでも良い。Ｎ型にドーピングしたＳｉ基板層１上に、Ｐ型にドーピングしたＳｉＣ層２を形成しても良い。
次に、熱酸化装置に酸素を導入し、酸化雰囲気中１１００度以上の温度でＳｉＣを熱酸化する。これにより、ＳｉＣ層２の上部に第１のＳｉ酸化層４が形成される（ステップＳ３）。第１のＳｉ酸化層４の厚さは、２〜２０ｎｍが好ましい。
第１のＳｉ酸化層４は高温でＳｉＣを熱酸化するので、ＳｉＯ２の含有率を９０％以上にすることができる。図８に、ＳｉＣを１２００度で熱酸化を行った場合の、Ｓｉ酸化物表面からＳｉＣまでの深さ方向におけるＳｉ酸化物の含有率を示す。図８より、完全酸化物であるＳｉＯ２の含有率が、Ｓｉ酸化物の表面からＳｉＣとの界面近くまで９０％程度存在している。それに対して、不完全酸化物であるＳｉＯｘの含有率が、Ｓｉ酸化物表面で１０％程度、ＳｉＣとの界面付近でさえも３０％程度しか存在していない。これより、第１のＳｉ酸化層４は、ほぼ完全酸化物ＳｉＯ２で構成されていると考えられる。
次に、酸化温度を１１００度未満に下げて、ＳｉＣを熱酸化する。これにより、ＳｉＣ層２と第１のＳｉ酸化層４の間に第２のＳｉ酸化層３が形成される（ステップＳ５）。
第２のＳｉ酸化層３の厚さは、１０ｎｍ以下が好ましい。
第２のＳｉ酸化層３の厚さは、１０ｎｍ以下が好ましい。
第２のＳｉ酸化層３では第１のＳｉ酸化層４より低い温度でＳｉＣを熱酸化するので、不完全酸化物ＳｉＯｘの割合が第１のＳｉ酸化層４より高い。図９に、ＳｉＣを１０００度で熱酸化を行った場合の、Ｓｉ酸化物表面からＳｉＣまでの深さ方向におけるＳｉ酸化物の含有率を示す。図９より、Ｓｉ酸化物の表面において、完全酸化物ＳｉＯ２の含有率が６５％程度と、１２００度で熱酸化を行った場合よりも少なく、それに対して不完全酸化物であるＳｉＯｘの含有率が、表面で３５％程度、ＳｉＣとの界面付近では６５％程度と高くなっている。これより、第２のＳｉ酸化物３は、不完全酸化物ＳｉＯｘが混在して構成されていると考えられる。
なお、Ｓｉ基板層１としてＳｉ(100)基板を用いても良い。また、適時、ＳｉＣを形成した後やＳｉ酸化層を形成した後に、Ａｒなどの不活性雰囲気中で、熱処理を行っても良い。また、ＳｉＨ４とＮ２Ｏの混合ガスを用いて、化学気相成長法（ＣＶＤ法）により、ＳｉＣ上にＳｉ酸化層を堆積する堆積法を用いて、第１及び第２のＳｉ酸化層を形成しても良い。ＳｉＣを酸化雰囲気中で熱酸化して第２のＳｉ酸化層を形成した後に、堆積法で第１のＳｉ酸化層を形成してもよい。また、第２及び第１のＳｉ酸化層の両方を堆積法で形成してもよい。
メモリ装置の集積化のために、図１０のように第１のＳｉ酸化層４、第２のＳｉ酸化層３、ＳｉＣ層２をメサ型にエッチングし、第１のＳｉ酸化層４の上部と、Ｓｉ基板１にそれぞれ電極５、６を形成する。電極はＡｕ、Ｐｔ、Ｎｉ、Ａｌなどが用いられる。多数のメサ型メモリ装置の上部は立体的に配線し、電気的に１つのメモリ装置を選択できるようにすれば良い。
以下、さらに具体的な製造方法について説明する。Ｎ型にドーピングした０．１−０．５ΩcmＳｉ(100)基板層１上に、ＣＶＤ法によりＳｉＣ層２を４００オングストロームの厚さにエピタキシャル形成した。次に、熱酸化装置に酸素を導入し、酸化雰囲気中で１２００度で３分間酸化し、第１のＳｉ酸化層４を形成した。この第１のＳｉ酸化層４の厚みは１２ｎｍであった。
次に、酸化温度を１０００度に下げて５分間酸化し、第２のＳｉ酸化層３を形成した。第２のＳｉ酸化層３の厚みは２ｎｍであった。
次に、第１のＳｉ酸化層４、第２のＳｉ酸化層３、ＳｉＣ層２をメサ型にエッチングし、第１のＳｉ酸化層４の上部にＡｕ電極５を、Ｓｉ基板層１にＡｌ電極６を形成した。その後、メサ型上部に立体的配線を形成し、集積型メモリ装置を構成した。Ｘ線光電子分光法による解析の結果、第１のＳｉ酸化層４は９５〜１００％のＳｉＯ２を含み、第２のＳｉ酸化層３のＳｉＯ２は５０〜８９％であった。
図１１は従来の構造による半導体メモリ装置の動作回数、図１２は上記実施形態の半導体メモリ装置におけるメモリ動作回数を測定した結果である。なお、図１１、１２の縦軸は、メモリのＯＮ状態に対するＯＦＦ状態の抵抗比、つまり、ＯＮ状態に比べてＯＦＦ状態ではどの程度電流が流れにくいかを示している。抵抗比＝１のときは、ＯＮ状態、ＯＦＦ状態の間で電流が変化していないことになり、メモリとして動作していないことに対応する。
本実施形態では、従来の、１０００度で熱酸化したＳｉ酸化層が１層のみの場合に比べ、繰り返し特性が１０００倍以上向上している。また、従来ではメモリ動作回数が１００回を超えると、抵抗比が１に近づき、メモリ動作が困難になってくるが、本実施形態では動作回数が１０５回以上でも抵抗比が１．５以上あり、安定したメモリ動作を行うことができる。また、電子を捕獲する欠陥領域を第２のＳｉ酸化層３の厚みである２ｎｍの極めて狭い範囲に制限できたため、捕獲された電子も電圧の印加で容易に放出されやすく、ＯＮ（情報“１”の書込みに対応）、ＯＦＦ（情報の消去、或いは、情報“０”の書込みに対応）繰り返し回数が１０５回以上に達した。
上記スイッチング層１３のＳｉ酸化層１３Ｂの構成として、第１のＳｉ酸化層４、第２のＳｉ酸化層３の２層構造を採用することにより、同様の効果を得ることができる。
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で変更が可能である。例えば、上記実施形態においては、Ｐ型Ｓｉ基板１０上にＮ＋型Ｓｉ層１１を形成し、そのＮ＋型Ｓｉ層１１上にスイッチング層１３を形成しているが、Ｎ型Ｓｉ基板上にＰ＋型Ｓｉ層を形成し、そのＮ＋型Ｓｉ層上にスイッチング層１３を形成しても良い。
１・・・Ｓｉ基板層 ２・・・ＳｉＣ層 ３・・・第２のＳｉ酸化層
４・・・第１のＳｉ酸化層 ５，６・・・電極 １０・・・Ｐ型Ｓｉ基板
１１・・・Ｎ＋型Ｓｉ層 １２・・・層間絶縁膜 １３・・・スイッチング層
１３Ａ・・・ＳｉＣ層 １３Ｂ・・・Ｓｉ酸化層 １４・・・電極
ＢＬ０，ＢＬ１・・・ビット線 ＷＬ０，ＷＬ１・・・ワード線
ＣＥＬ１１〜ＣＥＬ１４・・・メモリセル
４・・・第１のＳｉ酸化層 ５，６・・・電極 １０・・・Ｐ型Ｓｉ基板
１１・・・Ｎ＋型Ｓｉ層 １２・・・層間絶縁膜 １３・・・スイッチング層
１３Ａ・・・ＳｉＣ層 １３Ｂ・・・Ｓｉ酸化層 １４・・・電極
ＢＬ０，ＢＬ１・・・ビット線 ＷＬ０，ＷＬ１・・・ワード線
ＣＥＬ１１〜ＣＥＬ１４・・・メモリセル
Claims (2)
- 基板と、
前記基板の表面上に延びる複数のＳｉ層からなる複数のワード線と、
前記複数のワード線に交差して前記基板上に延びる複数のビット線と、
前記ビット線と前記ワード線の各交差点で前記Ｓｉ層の表面に形成され、ＯＮ状態とＯＦＦ状態の間でスイッチングする、スイッチング層と、を備え、
前記スイッチング層は、前記Ｓｉ層上に積層されたＳｉＣ層と、前記ＳｉＣ層上に積層されたＳｉ酸化層とを含み、前記Ｓｉ酸化層が前記ビット線に電気的に接続されていることを特徴とする半導体メモリ装置。 - 前記Ｓｉ酸化層は、ＳｉＣ層上に積層された第１のＳｉ酸化層と、前記第１のＳｉ酸化層に積層された第２のＳｉ酸化層を含み、
前記第２のＳｉ酸化層のＳｉＯ２の構成割合が、前記第１のＳｉ酸化層のＳｉＯ２の構成割合より大きいことを特徴とする請求項１に記載の半導体メモリ装置。
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