WO2009069364A1 - 半導体メモリ装置 - Google Patents

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Yoshiyuki Suda
Yutaka Ota
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Sanyo Electric Co., Ltd.
Sanyo Semiconductor Co., Ltd.
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Definitions

  • the present invention relates to a semiconductor memory device using a two-terminal memory cell composed of an Si layer, an Si C layer, and an Si oxide layer.
  • semiconductor memory devices have been used in various fields as information storage devices.
  • conventional semiconductor memory devices flash memory, RAM, ROM, etc. are used, which are three-terminal memories that require three control electrodes.
  • the appearance of a two-terminal memory that can be controlled by two electrodes is desired. Since the 2-terminal memory has fewer electrodes than the 3-terminal memory, it occupies less area per memory on the circuit board. Therefore, the number of memories per unit area of the circuit board can be increased, and the amount of information per area, that is, the stored information density can be increased. Therefore, it is possible to manufacture a storage device with a large amount of information that can be handled with a substrate having a small area.
  • the switching resistor RAM has a configuration in which a memory cell is formed by using a switching layer that switches between an ON state and an OFF state by applying a voltage, and this memory cell is connected to each intersection of a bit line and a word line. is doing.
  • the switching layer is a resistive element in terms of an equivalent circuit. It can be regarded as a child, and has the property that the resistance value is low in the ON state and the resistance value is high in the OFF state. Data can be written, read, and erased by controlling the voltage applied to the bit line and the word line.
  • FIG. 13 is a diagram showing the configuration of such a switching resistor RAM.
  • Memory cells CE L 1 to CE L 4 including a switching layer are connected to each intersection of the word lines WL 0 and WL 1 and the bit lines B L 0 and B L 1.
  • bit line B L 1 and negative line WL 0 are selected, and the respective potentials are set to H level and L level.
  • the potential of unselected bit line B L 0 is set to L level, and the potential of unselected word line WL 1 is set to H level. Therefore, if a current sense amplifier is connected to the bit line B L 1, the current flowing through the selected memory cell C E L 1 can be sensed. That is, if the memory cell CEL 1 is set to the ON state, the current increases. If the memory cell CEL 1 is set to the OF F state, the current decreases. Therefore, based on the sense result of the current sense amplifier, the memory cell CE L 1 The data (“1” or “0”) stored in can be read.
  • the non-selected memory cell CEL 3 is biased in the reverse direction to the selected memory cell CEL 1, and current flows through the non-selected memory cell CEL 3 under such a reverse bias. A sneak current occurred. Therefore, as shown in FIG. 14, by connecting diodes D1 to D4 in series to the switching layers of the memory cells CEL1 to CEL4, it is possible to prevent the occurrence of sneak currents. Conceivable.
  • the semiconductor memory device of the present invention is made in view of the above-described problems, and includes a substrate, a plurality of word lines including a plurality of Si layers extending on a surface of the substrate, and the plurality of word lines.
  • the switching layer is composed of the SiC layer stacked on the Si layer and the Si oxide layer stacked on the SiC layer.
  • FIG. 1 is a plan view of a semiconductor memory device according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view taken along line XX in FIG. 1
  • FIG. 3 shows a configuration of a switching layer.
  • FIG. 4 is a diagram showing the electrical characteristics of the switching layer
  • FIG. 5 is a diagram showing the memory operation of the semiconductor memory device according to the embodiment of the present invention
  • FIG. 6 is a diagram of the present invention.
  • FIG. 7 is a flow diagram showing a method of manufacturing a semiconductor memory device according to an embodiment of the present invention
  • FIG. FIG. 9 is a graph showing the content of S i O 2 and S i OX when thermally oxidized at 0 ° C.
  • FIG. 9 is a graph showing the content of S i O 2 and S i OX when thermally oxidized at 0 ° C.
  • FIG. 10 is a structural diagram of a mesa-type semiconductor memory device according to an embodiment of the present invention
  • FIG. 11 is a diagram of a semiconductor memory device having a conventional structure.
  • FIG. 12 is a diagram showing the result of measuring the dynamic characteristics of the number of memory operations.
  • FIG. 12 is a diagram of a semiconductor memory device according to an embodiment of the present invention.
  • FIG. 13 is a circuit diagram showing a configuration of a conventional semiconductor memory device
  • FIG. 14 is a circuit diagram showing a configuration of a conventional semiconductor memory device.
  • FIG. 15 is a circuit diagram showing a configuration of a conventional semiconductor memory device.
  • FIG. 1 is a plan view of the semiconductor memory device
  • FIG. 2 is a cross-sectional view taken along line XX in FIG.
  • a P-type S i (silicon) substrate 10 On the surface of a P-type S i (silicon) substrate 10, two lead wires WL O and WL 1 made of an N + -type Si layer 11 1 extend in the X direction. Further, on the two word lines WL 0 and WL 1, two bit lines BL 0 and BL 1 made of a conductive material extend in the y direction via an interlayer insulating film 12, and the word line WL 0 , Crosses WL1.
  • Memory cells CEL11 to CEL14 are formed corresponding to four intersections of the word lines WLO and WL1 and the bit lines BL0 and BL1.
  • Each memory cell CE L 1 1 to CEL 14 are composed of a switching layer 13 formed on the surface of the N + type Si layer 11.
  • a contact hole is formed in the interlayer insulating film 12 on the switching layer 13. The upper surface of the switching layer 13 is electrically connected to the corresponding bit lines BLO and BL 1 via the electrode 14 formed in this contact hole IV.
  • the switching layer 1 3 is formed on the SiC (silicon carbide) layer 1 3 A and the SiC layer 1 3 A stacked on the surface of the N + type Si layer 1 1. It is composed of stacked Si oxide layers 1 3 B. Therefore, the upper surface of the uppermost Si oxide layer 13 B of the switching layer 13 is electrically connected to the corresponding bit lines B L 0 and B L 1.
  • bit lines B L 0 and B L 1 In FIG. 1, for convenience of explanation, only two bit lines BLO and BL 1 and word lines WL O and WL 1 are shown. However, in an actual semiconductor memory device, a larger number of bit lines and nodes are shown. Lines are provided in a similar configuration, and memory cells are formed at their intersections.
  • a sense amplifier (not shown) is provided on the bit lines B L O and B L or the word lines WL O and WL 1. Furthermore, a potential applying means (not shown) is provided for applying potentials corresponding to writing, reading, and erasing to the bit lines BLO, BL1, and word lines WLO, WL1.
  • FIG. 4 shows the relationship between the voltage applied to the switching layer 13 and the current flowing through the switching layer 13.
  • the current flows from the upper bit line of the switching layer 1 3 toward the node line, it is a positive voltage, that is, the forward voltage, and conversely, the current flows from the word line toward the bit line.
  • the time is a negative voltage, that is, a reverse voltage.
  • the voltage applied to the switching layer 13 is generated by controlling the potential applied to the bit line and the word line by the potential applying means.
  • the switching layer 13 when the switching layer 13 is in the OFF state (erase state), it is in a high resistance state and the current is very small even when a positive voltage is applied.
  • the positive voltage is further increased, the transition from the OFF state to the ON state (write state) occurs, and the switching layer
  • 1 3 is in a low resistance state, and when a positive voltage is applied, a larger current flows than in the OFF state.
  • the reverse current in the portion surrounded by the broken line in FIG. 4 can be as small as the reverse leakage current of the diode.
  • the switching layer 13 has a function of a diode. Therefore, the circuit of this embodiment is equivalent to a circuit incorporating a diode as shown in FIG. Also, in order to transition the switching layer 13 from the ON state to the OFF state, it is only necessary to apply a somewhat large negative voltage, and it is not necessary to pass a large reverse current.
  • the diode is reset separately from the switching layer 13.
  • a sneak current can be prevented without providing an electrode.
  • the area occupied by the memory cell can be made very small, thereby realizing a highly integrated switching resistor RAM.
  • the ⁇ + level is a positive potential sufficient to cause the switching layer 1 3 to transition from the OFF state to the ON state.
  • the H level is lower than H +, and the switching layer 1
  • the positive potential is such that the state of 3 does not change.
  • the level is lower than the H level and is usually the ground potential. “FL” indicates a floating state.
  • bit line B L 1 is set to H + level
  • word line W L 0 is set to L level. If the initial state of the memory cell C E L 1 1 is OFF (erased state), the switching layer 13 transitions from the OFF state to the ON state.
  • the selected bit line BL 1 is set to H + By setting the unselected lead wire WL 1 to the H level or the floating state, a large voltage is not applied to the switching layer 13 and the ONZO FF state does not change.
  • the reverse voltage is applied because the potential of the bit line BL 0 is the L level. The reverse voltage is not large, so there is no change in the ONZO FF state.
  • the bit line BL 0 and the word line WL 0 are both at the L level, no voltage is applied to the switching layer 13 and the ONZO FF state does not change.
  • the memory cell C E L 1 1 is selected.
  • the potential of the bit line B L 1 is set to the low level, and the potential of the word line WL 0 is set to the L level.
  • the low level of bit line B L 1 is not high enough to cause a transition from the OFF state to the ON state.
  • a read current flows through the memory cell CEL11.
  • the non-selected grid line WL 1 is set to the H level, and the non-selected bit line B L 0 is set to the L level.
  • a reverse voltage is applied to the switching layer 13 of the memory cell CEL 1 3, but since the reverse current is as small as the reverse leakage current of the diode as described above, no large sneak current is generated. .
  • the memory cell CE L 1 1 is selected.
  • the potential of the bit line BL 1 is set to L level and the potential of the word line WL 0 is set to H + level.
  • a large reverse voltage is applied to the memory cell CEL 11, and the switching layer 13 of the memory cell CEL 11 transitions from the ON state to the OFF state.
  • the non-selected bit line BL 0 and the non-selected node line WL 1 are set in a floating state, the memory A large reverse voltage is not applied to the switching layers 1 to 3 of cells CEL 2 to CEL 4, and the ONZOFF state does not change.
  • Si is the N + type Si layer 11
  • S i C is the S i C layer 1 3 A
  • S i oxide is the S i oxide layer 1 3. B is supported.
  • SiC and Si oxide stack corresponds to the switching layer 13.
  • Figure 5 shows a memory operation model based on the band diagram.
  • the complete oxide S i O 2 and the incomplete oxide S i O X (X ⁇ 2) are mixed. Since this oxide was formed through the process of removing C from S i C, Si with dangling bonds that are not bonded to other atoms exists as crystal defects when the temperature is low. The dangling bonds emit electrons, which remain as positively charged S i +. Therefore, such donor-type defects exist in the Si oxide region and the interface between the Si oxide and S i C. In particular, many donor defects exist at the interface between Si oxide and S i C ((1) in Fig. 5).
  • S i bandgap is 1.1 e V
  • S i C bandgap is cubic
  • this memory operation utilizes donor type defects formed in the Si oxide.
  • S i + and donor-type defects S i + generated at the interface between S i oxides and S i C they are turned on.
  • donor-type defects they are turned off. become. Therefore, it is possible to correspond to the memory operation in which the ON state is stored as the logical value “1” and the OFF state is stored as the logical value “0”.
  • Positive voltage applied to Si oxide If it is made sufficiently large, it can be changed from the OF state to the ON state, and conversely if it is made sufficiently large on the negative side, it can be changed from the N state to the OFF state. Also, by checking whether the current flows or does not flow at a low voltage, it is possible to read “0 (OF F state)” or “1 (ON state)” that is the stored value of the device.
  • oxidation of SiC can form more donor type defects than direct oxidation of Si. This is because oxidation of SiC can facilitate removal of C and formation of Si oxide.
  • the presence of S i C changes depending on whether electrons are captured at the defect, depending on whether the voltage is applied to both S i C and S i oxide or only to S i oxide. This means that the current easily flows, that is, the resistance of the memory device changes.
  • FIG. 6 is a block diagram of the semiconductor memory device.
  • 1 is an Si substrate layer
  • 2 is an Si C layer
  • 3 is a second Si oxide layer
  • 4 is a first Si oxide layer.
  • the Si substrate layer 1 an Si (111) substrate doped in N-type is used. This is because memory operation can be effectively realized by using an N-type Si substrate with a high electron concentration.
  • the Si C formed on the Si substrate layer 1 has few defects. Higher crystallinity is better. If the plane orientation of the Si substrate is the (111) plane, highly crystalline SiC can be deposited.
  • the SiC layer 2 is formed on the Si type (111) substrate layer 1 doped in the N type by the CVD method (step Sl).
  • the SiC layer 2 can be either doped or not.
  • doped P-type doped P-type
  • S i C layer 2 can be formed.
  • oxygen is introduced into the thermal oxidizer, and SiC is thermally oxidized at a temperature of 110 ° C. or higher in an oxidizing atmosphere.
  • a first Si oxide layer 4 is formed on top of the S i C layer 2 (step S 3).
  • the thickness of the first Si oxide layer 4 is preferably 2 to 20 nm.
  • the content of S i O 2 can be 90% or more.
  • FIG. 8 shows the Si oxide content in the depth direction from the Si oxide surface to S i C when S i C is thermally oxidized at 120 ° C.
  • the content of S i O 2 which is a complete oxide, is about 90% from the surface of the Si oxide to the vicinity of the interface with S i C.
  • the content of S i OX an incomplete oxide, is only about 10% on the surface of the Si oxide, and only about 30 ° / 0 even near the interface with Si C. Absent. From this, it is considered that the first Si oxide layer 4 is composed of almost complete oxide S i O 2.
  • the oxidation temperature is lowered to less than 1100 degrees to thermally oxidize S i C.
  • the second Si oxide layer 3 is formed between the 31 layer and the first 31 oxide layer 4 (step S5).
  • the thickness of the second Si oxide layer 3 is preferably 10 nm or less.
  • FIG. 9 shows the Si oxide content in the depth direction from the Si oxide surface to S i C when thermal oxidation is performed at 100 ° C. for Si C.
  • Figure 9 shows that the content of the complete oxide S i O 2 on the surface of the Si oxide is about 65%, which is less than when thermal oxidation is performed at 120 ° C.
  • the content of S i OX, which is an incomplete oxide, is as high as 35% on the surface and as high as 65% near the interface with S i C.
  • the second Si oxide 3 is composed of a mixture of incomplete oxides S i OX.
  • a Si (100) substrate may be used as the Si substrate layer 1.
  • heat treatment may be performed in an inert atmosphere such as Ar after forming Si C or forming an Si oxide layer as appropriate.
  • the first and second 2 Si oxide layers may be formed.
  • the first Si oxide layer may be formed by a deposition method after thermally oxidizing Si C in an oxidizing atmosphere to form the second Si oxide layer. Further, both the second and first Si oxide layers may be formed by a deposition method.
  • the first Si oxide layer 4, the second Si oxide layer 3, and the Si C layer 2 are etched into a mesa shape as shown in FIG. Electrodes 5 and 6 are formed on the upper portion of the i oxide layer 4 and on the Si substrate 1, respectively. Au, Pt, Ni, A1, etc. are used for the electrodes.
  • the top of many mesa memory devices should be wired in three dimensions so that one memory device can be selected electrically.
  • the Si C layer 2 was epitaxially formed to a thickness of 400 angstrom by the C V D method.
  • oxygen was introduced into the thermal oxidizer and oxidized at 120 ° C. for 3 minutes in an oxidizing atmosphere to form the first Si oxide layer 4.
  • the thickness of the first Si oxide layer 4 was 12 nm.
  • the second Si oxide layer 3 was formed by reducing the oxidation temperature to 100 ° C. and oxidizing for 5 minutes.
  • the thickness of the second Si oxide layer 3 was 2 nm.
  • the first Si oxide layer 4, the second Si oxide layer 3, and the Si C layer 2 are etched in a mesa shape, and the Au electrode 5 is formed on the first Si oxide layer 4.
  • An A 1 electrode 6 was formed on the Si substrate layer 1.
  • a three-dimensional wiring was formed on the mesa mold to constitute an integrated memory device.
  • the first S i oxide layer 4 contains 95 to 100% of S i O 2
  • the S i 0 2 of the second S i oxide layer 3 is 5 0 It was ⁇ 89%.
  • FIG. 11 shows the results of measurement of the number of operations of a semiconductor memory device having a conventional structure
  • FIG. 12 shows the results of measurement of the number of memory operations in the semiconductor memory device of the above embodiment.
  • the vertical axes in FIGS. 11 and 12 indicate the resistance ratio of the OFF state to the ON state of the memory, that is, how much less current flows in the OFF state than in the ON state.
  • the resistance ratio 1
  • the current does not change between the ON state and the OFF state, which corresponds to not operating as a memory.
  • the repetition characteristics are improved more than 100 times compared to the conventional case where only one Si oxide layer thermally oxidized at 100 ° C. is used.
  • the resistance ratio approaches 1 and the memory operation becomes difficult.
  • the resistance ratio is 1 even when the number of operations is 105 or more.
  • the defect region that captures electrons can be limited to a very narrow range of 2 n .m, which is the thickness of the second Si oxide layer 3, the trapped electrons are easily released by voltage application. (Corresponding to writing of information "1"), OFF (Corresponding to erasing information or writing of information "0")
  • the number of repetitions has reached 10 5 times or more.
  • the present invention is not limited to the above-described embodiment, and modifications can be made without departing from the scope of the invention.
  • the N + type Si layer 11 is formed on the P type Si substrate 10
  • the switching layer 13 is formed on the N + type Si layer 11.
  • a P + type Si layer may be formed on an N type Si substrate, and a switching layer 13 may be formed on the N + type Si layer.

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Abstract

メモリセルの占有面積を非常に小さくし、高集積化されたスイッチング抵抗ＲＡＭを提供する。ワード線ＷＬ０，ＷＬ１とビット線ＢＬ０，ＢＬ１の４つの交差点に対応してメモリセルＣＥＬ１１～ＣＥＬ１４が形成されている。各メモリセルＣＥＬ１１～ＣＥＬ１４は、Ｎ＋型Ｓｉ層１１の表面に形成されたスイッチング層１３で構成されている。スイッチング層１３は電極１４を介して、上層の対応するビット線ＢＬ０，ＢＬ１と電気的に接続されている。スイッチング層１３は、Ｎ＋型Ｓｉ層１１の表面に積層されたＳｉＣ層１３Ａと、ＳｉＣ層１３Ａ上に積層されたＳｉ酸化層１３Ｂとから構成されている。スイッチング層１３の最上層のＳｉ酸化層１３Ｂの上面が、対応するビット線ＢＬ０，ＢＬ１に電気的に接続される。

Description

明 細 書 半導体メモリ装置 技術分野
本発明は、 S i層、 S i C層、 S i酸化層で構成される 2端子のメモリセルを 用いた半導体メモリ装置に関する。 背景技術
近年、 半導体メモリ装置は情報の記憶装置として様々な分野で用いられている。 従来の半導体メモリ装置として、 フラッシュメモリや R A M、 R O Mなどが用いられ ており、 それらは制御電極が 3つ必要な 3端子メモリである。 近年、 記憶情報量の拡 大の要請に伴って、 2つの電極で制御可能な 2端子メモリの出現が望まれている。 2 端子メモリは 3端子メモリに比較して電極数が減るため、 回路基板でのメモリ 1個当 たりにおける占有面積が少なくなる。 よって、 回路基板の単位面積当たりにおけるメ モリ数を増加することができ、 面積あたりの情報量、 即ち、 記憶情報密度を拡大する ことができる。 よって、 面積の小さい基板で、 取り扱える情報量の多い記憶装置の作 製が可能となる。
近年、 2端子メモリとしてスイッチング抵抗 R A Mが研究されている。 スイツ チング抵抗 R A Mは、 電圧印加により O N状態と O F F状態の間でスィツチングする、 スイッチング層を用いてメモリセルを形成し、 このメモリセルをビッ ト線とワード線 の各交差点に接続した構成を有している。 スイッチング層は、 等価回路的には抵抗素 子とみなすことができ、 ON状態では抵抗値が低くなり、 OF F状態では抵抗値が高 くなるという性質を持っている。 そして、 ビット線とワード線に印加する電圧を制御 することにより、 データの書き込み、 読み出し、 消去が可能になっている。
第 1 3図はそのようなスィツチング抵抗 RAMの構成を示す図である。 ワード 線 WL 0， WL 1とビット線B L 0, B L 1の各交差点に、 スイッチング層を含んだ メモリセル CE L 1〜CE L 4が接続されている。
いま、 メモリセル C E L 1が選択されたとする。 この時、 ビッ ト線 B L 1、 ヮ —ド線 WL 0が選択されており、 それぞれの電位が、 Hレベル、 Lレベルに設定され る。 非選択のビッ ト線 B L 0の電位は Lレベル、 非選択のワード線 WL 1の電位は H レベルに設定されている。そこで、 ビッ ト線 B L 1に電流センスアンプを接続すれば、 選択されたメモリセル C E L 1に流れる電流をセンスすることができる。 すなわち、 メモリセル C E L 1が ON状態に設定されていれば電流は大きくなり、 OF F状態に 設定されていれば電流は小さくなるので、電流センスアンプのセンス結果に基づいて、 メモリセル CE L 1に記憶されたデータ （「 1」 又は 「0」） を読み出すことができる。
関連した技術文献としては、 例えば Y.Hosoi et. al. 「High Speed Unipolar
Switching Resistance RRAM (RRAM) Technology] IEDM 2006 30 - 7、
K. Takada、 M. Fukumoto Y. Suda、 「Memory Function of a Si02/j3 _SiC/Si MIS DiodeJ Ext. Abs. 1999 International Conference on Solid State and Materials, p.132-133 (1999) が挙げられる。 発明の開示
上述したスイッチング抵抗 RAMにおいては、 読み出し時に、 非選択のワード 線等を経由した不必要な回り込み電流が生じ、 消費電流が非常に大きくなるという問 題があった。 以下で、 この回り込み電流について第 1 3図を用いて説明する。
いま、 メモリセル C E L 3、 C E L 4が ON状態に設定されているとする。 そ うすると、 非選択のワード線 WL 1の電位は Hレベルであることから、 ワード線 WL 1からメモリセル C E L 3， C E L 4を経由して、 選択された Lレベルのワード線 W L 0に回り込み電流が流れ込む。 このような回り込み電流は図示しない他の非選択の ワード線からも生じるので、 消費電流が非常に大きくなつてしまう。 また、 回り込み 電流が選択されたワード線 WL 0に流れ込むと、 ワード線 WL 0の電位が上昇し、 選 択されたメモリセル C E L 1に流れる電流が小さくなるという問題も生じる。
ここで、 非選択のメモリセル C E L 3は、 選択されたメモリセル C E L 1 とは 逆方向にバイアスされており、 こうした逆方向バイアス下で非選択のメモリセル CE L 3に電流が流れるために、 回り込み電流が生じていた。 そこで、 第 1 4図に示すよ うに、 各メモリセル C E L 1〜C E L 4のスイッチング層に、 それぞれ直列にダイォ ード D 1〜D 4を接続することにより、 回り込み電流の発生を防止することが考えら れる。
しかしながら、 メモリセルを構成する素子数が増加し、 占有面積が増加すると いう問題がある。 また、 従来のスイッチング抵抗 RAMでは、 メモリセル C E L 1 ~ C E L 4を ON状態から O F F状態に遷移させるには、 読み出し時とは逆の方向に、 つまり、 ワード線からビッ ト線方向に、 スイッチング層に逆方向電流を流すことが必 要であるが、 上述のようにダイオード D 1〜D 4を設けると、 逆方向電流が流せなく なる。 そこで、 第 1 5図に示すように、 リセッ ト電極 R 1 , R 0を設け、 ダイォード D 1〜D 4をバイパスしてスィツチング層に逆方向電流を流すようにすればこの問題 は解決するが、 さらに素子数が増加し、 占有面積が増加することは避け難い。
本発明の半導体メモリ装置は、 上述した課題に鑑みてなされたものであり、 基 板と、 前記基板の表面上に延びる複数の S i層からなる複数のワード線と、 前記複数 のヮード線に交差して前記基板上に延びる複数のビット線と、 前記ビット線と前記ヮ —ド線の各交差点で前記 S i層の表面に形成され、 O N状態と O F F状態の間でスィ ツチングする、 スイッチング層と、 を備え、 前記スイッチング層は、 前記 S i層上に 積層された S i C層と、 前記 S i C層上に積層された S i酸化層とを含み、 前記 S i 酸化層が前記ビット線に電気的に接続されていることを特徴とする。
本発明の半導体メモリ装置によれば、 スイッチング層は、 S i層上に積層され た S i C層と、 S i C層上に積層された S i酸化層とから構成されており、 このよう な構成によれば、 スィツチング層を逆バイアスした時に流れる逆方向電流をダイォー ドの逆方向リーク電流程度に小さくできる。 これは、 スイッチング層がダイオードの 働きを有しているためである。 また、 スイッチング層を O N状態から O F F状態に遷 移させるためには、 これに逆方向電圧を印加すればよく、 大きな逆方向電流を流す必 要はない。
従って、 従来のように、 スイッチング層とは別個にダイオードやリセット電極 を設ける必要がないので、 メモリセルの占有面積を非常に小さくすることができ、 こ れにより高集積化されたスィツチング抵抗 R A Mを実現することができる。 図面の簡単な説明
第 1図は本発明の実施形態に係る半導体メモリ装置の平面図であり、 第 2図は 第 1図の X— X線に沿った断面図であり、 第 3図はスィツチング層の構成を示す断面 図であり、 第 4図はスイッチング層の電気的特性を示す図であり、 第 5図は本発明の 実施形態に係る半導体メモリ装置のメモリ動作を示す図であり、 第 6図は本発明の実 施形態に係る半導体メモリ装置の構造を示す図であり、 第 7図は本発明の実施形態に 係る半導体メモリ装置の製作方法を示すフロー図であり、 第 8図は S i Cを 1 20 0°Cで熱酸化した場合の、 S i O 2及び S i OXの含有率を示す図であり、 第 9図は S i Cを 1 000°Cで熱酸化した場合の、 S i O 2及び S i OXの含有率を示す図で あり、 第 1 0図は本発明の実施形態におけるメサ型の半導体メモリ装置の構造図であ り、 第 1 1図は従来の構造における半導体メモリ装置のメモリ動作回数の動特性を測 定した結果を示す図であり、 第 1 2図は本発明の実施形態における半導体メモリ装置 のメモリ動作回数の動特性を測定した結果を示す図であり、 第 1 3図は従来の半導体 メモリ装置の構成を示す回路図であり、 第 1 4図は従来の半導体メモリ装置の構成を 示す回路図であり、 第 1 5図は従来の半導体メモリ装置の構成を示す回路図である。 発明を実施するための最良の形態
本発明の実施形態に係る半導体メモリ装置について図面を参照しながら説明す る。 第 1図は半導体メモリ装置の平面図、 第 2図は第 1図の X_X線に沿った断面図 である。 P型 S i (シリ コン） 基板 10の表面に N+型 S i層 1 1からなる 2本のヮ ード線 WL O, WL 1が X方向に延びている。 また、 2本のワード線 WL 0， WL 1 上には層間絶縁膜 1 2を介して、 導電材料からなる 2本のビット線 B L 0, B L 1が y方向に延びて、 前記ワード線 WL 0， WL 1に交差している。
また、 ワード線 WL O, WL 1とビッ ト線 B L 0， B L 1の 4つの交差点に対 応してメモリセル CE L 1 1〜CE L 14が形成されている。 各メモリセル CE L 1 1〜C E L 1 4は、 N+型 S i層 1 1の表面に形成されたスィツチング層 1 3で構成 されている。 そして、 スイッチング層 1 3の上の層間絶縁膜 1 2にはコンタク トホー ルが形成されている。 このコンタク トホール內に形成された電極 1 4を介して、 スィ ツチング層 1 3の上面は、 対応するビッ ト線 B L O， B L 1に電気的に接続されてい る。
スイッチング層 1 3は、 第 3図に示すように、 N+型 S i層 1 1の表面に積層 された S i C (炭化シリ コン） 層 1 3 Aと、 S i C層 1 3 A上に積層された S i酸化 層 1 3 Bとから構成されている。 従って、 スイ ッチング層 1 3の最上層の S i酸化層 1 3 Bの上面が、対応するビッ ト線 B L 0 , B L 1に電気的に接続されることになる。 尚、 第 1図では説明の便宜上、 2本のビッ ト線 B L O， B L 1、 ワード線 WL O , W L 1だけを示してあるが、 実際の半導体メモリ装置ではさらに多数のビッ ト線とヮー ド線が同様の構成で設けられ、 それらの交差点にメモリセルが形成されることになる。
そして、 メモリセル C E L 1 1〜C E L 1 4に流れる電流をセンスするため、 ビッ ト線 B L O， B L又はワード線 WL O, WL 1に不図示のセンスアンプが設けら れる。 さらに、 ビッ ト線 B L O， B L 1、 ワード線 WL O， WL 1に書き込み、 読み 出し、 消去に対応した電位を印加するための、 不図示の電位印加手段が設けられてい る。
スィツチング層 1 3の各種特性や製造方法については後で詳しく説明するが、 ここでは第 4図を参照してその電気的特性の概略を説明する。 第 4図はスィツチング 層 1 3に印加される電圧と、 スイ ッチング層 1 3に流れる電流との関係を示している。 スイッチング層 1 3の上層のビッ ト線からヮード線に向けて電流が流れる時がプラス の電圧、 つまり順方向電圧であり、 逆にワード線からビッ ト線に向けて電流が流れる 時がマイナスの電圧、 つまり逆方向電圧であるとする。 実際には前記電位印加手段に よりビッ ト線、 ワード線に印加する電位を制御することにより、 スイ ッチング層 1 3 に印加される電圧が発生する。
いま、 スイ ッチング層 1 3が O F F状態 （消去状態） の場合、 抵抗の高い状態 でありプラスの電圧を印加しても電流は非常に小さい。 さらにプラスの電圧を高くす ると、 O F F状態から O N状態 （書き込み状態） への遷移が起こり、 スイッチング層
1 3は抵抗の低い状態になり、 プラスの電圧を印加すると O F F状態に比して大きな 電流が流れるようになる。
そして、 この O N状態でマイナスの電圧を印加すると、 逆方向電流が流れる。 そして、 マイナスの電圧を高くすると O N状態から O F F状態への遷移が起こり、 ス ィツチング層 1 3は抵抗の高い消去状態に戻り、 逆方向電流も殆ど流れなくなる。
尚、 読み出し時には、 O F F状態から O N状態への遷移が起こらない程度のプ ラスの電圧を印加して、 スイッチング層 1 3を介してビッ ト線又はヮード線に流れる セル電流をセンスアンプによってセンスすればよレ、。
上記スイ ッチング層 1 3の構成によれば、 第 4図の破線で囲んだ部分の逆方向 電流は、 ダイォードの逆方向リーク電流程度に小さくできることが本発明者により確 認されている。 これは、 スイッチング層 1 3がダイオードの働きを有しているためで ある。 したがって、 本実施形態の回路は、 第 1 4図のようなダイオードを組み込んだ 回路と等価になる。 また、 スイ ッチング層 1 3を O N状態から O F F状態に遷移させ るためには、 ある程度大きなマイナスの電圧を印加すればよく、 大きな逆方向電流を 流す必要はない。
従って、 従来のように、 スイッチング層 1 3とは別個にダイォードゃリセッ ト 電極を設けることなく回り込み電流を防止することができる。 そして、 別個にダイォ ードゃリセッ ト電極を設ける必要がないので、 メモリセルの占有面積を非常に小さく することができ、 これにより高集積化されたスィツチング抵抗 R A Mを実現すること ができる。
以下、 上述の半導体メモリ装置の動作について、 第 1図、 第 2図及び表 1を参 照しながら、 さらに詳しく説明する。
表 1
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以下の説明において、 Η+レベルとは、 スイ ッチング層 1 3の状態を OFF 状態か ら ON状態に遷移させるのに十分な程度のプラス電位であり、Hレベルとは H+より低く、 スイッチング層 1 3の状態が遷移しない程度のプラス電位とする。 また し レベルは、 Hレベルより低電位であり、 通常は接地電位である。 また、 「F L」 とはフローテイン グ状態であることを示している。
[書き込み動作]
いま、 ビッ ト線 B L 1 とワード線 W L 0の交差点のメモリセル C E L 1 1が選 択されたとする。 この時、 ビッ ト線 B L 1の電位は H +レベル、 ワード線 W L 0の電 位は Lレベルに設定される。 メモリセル C E L 1 1の初期状態が O F F (消去状態） とすると、 スイッチング層 1 3が O F F状態から O N状態に遷移する。
メモリセル C E L 1 2については、 選択のビッ ト線 B L 1は H +に設定され、 非選択のヮ一ド線 WL 1は Hレベル又はフローティング状態に設定されることで、 ス イッチング層 1 3には大きな電圧が印加されず、 ONZO F F状態の変化はない。 ま た、 メモリセル C E L 1 3については、 非選択のヮード線 WL 1が Hレベルに設定さ れた場合には、 ビッ ト線 B L 0の電位が Lレベルのため逆方向電圧が印加されるが、 その逆方向電圧は大きくないため ONZO F F状態の変化はない。 さらに、 メモリセ ル CE L 14については、 ビッ ト線 B L 0、 ワード線 WL 0とも Lレベルのため、 ス ィツチング層 1 3には電圧が印加されず、 ONZO F F状態の変化は生じない。
[読み出し動作]
いま、 メモリセル C E L 1 1が選択されたとする。 この時、 ビット線 B L 1の 電位は Ηレベル、 ワー ド線 WL 0の電位は Lレベルに設定される。 ビッ ト線 B L 1の Ηレベルは、 O F F状態から ON状態への遷移が起きるほど高くはない。これにより、 メモリセル CE L 1 1に読み出し電流が流れる。 この時、 非選択のヮ一ド線 WL 1は Hレベルに、 非選択のビット線 B L 0は Lレベルに設定される。 このため、 メモリセ ル C E L 1 3のスィツチング層 1 3には逆方向電圧が印加されるが、 上述のように逆 方向電流はダイオー ドの逆方向リーク電流程度に小さいので、 大きな回り込み電流は 発生しない。
[消去動作]
いま、 メモリセル CE L 1 1が選択されたとする。 この時、 ビッ ト線 B L 1の 電位は Lレベル、 ワード線 WL 0の電位は H+レベルに設定される。 これにより、 メ モリセル C E L 1 1に大きな逆方向電圧が印加され、 メモリセル C E L 1 1のスイツ チング層 1 3は ON状態から O F F状態に遷移する。 また、 この時、 非選択のビット 線 B L 0と非選択のヮード線 WL 1はフローティング状態に設定しておけば、 メモリ セル C E L 2〜C E L 4のスィツチング層 1 3に大きな逆方向電圧が印加されること はなく、 O N Z O F F状態の変化は生じない。
以下、 スイッチング層 1 3を用いたメモリセルの各種特性、 製造方法、 好まし い構成について詳しく説明する。 以下の説明において、 「S i」 は前記 N +型 S i層 1 1に、 「 S i C」 は S i C層 1 3 Aに、 「S i酸化物」 は前記 S i酸化層 1 3 Bに対応 している。 また、 「S i Cと S i酸化物の積層物」 がスイッチング層 1 3に対応してい る。
第 5図に、 バンド図によるメモリ動作のモデルを示す。 S i酸化物は、 酸化温 度が 1 0 0 0度と低い場合、完全酸化物である S i O 2と、不完全酸化物 S i O X ( X < 2 ) が混在する。 またこの酸化物は、 S i Cの Cが除去される過程を通して形成さ れたため、 温度が低いと他の原子と結合していない未結合手をもった S iが結晶欠陥 として存在し、 かっこの未結合手が電子を放出しており、 プラスに帯電した S i +と して残存する。 よって、 S i酸化物の領域、 および S i酸化物と S i Cとの界面にこ のようなドナー型欠陥が存在する。 特に S i酸化物と S i Cとの界面により多くのド ナー型欠陥が存在する （第 5図の （1 ) )。
S i酸化物の表面にプラスの電圧をかけていく と、 S i基板の抵抗が低いため に、 印加した電圧は主に S i酸化物と S i Cにかかる。 しかし、 S i酸化物が障壁と なるために電流はほとんど流れない。 つまり、 メモリ装置全体として抵抗の高い状態 となる。 この抵抗の高い状態が O F F状態となる （第 5図の （2 ) )。
S iのバンドギヤップは 1. 1 e V、 S i Cのバンドギヤップは立方晶構造の場合
2. 3 e Vである。 電圧をさらに増加すると、 S i Cと S i基板とにバンドギヤップ差が あるために、 ある電圧を超えたところで、 S i基板から S i C側に電子が注入され、 S i酸化物と S i Cとの界面に多く存在している、 ドナー型欠陥である S i +に電子 が捕獲される。 このとき、 S i基板から電子が捕獲された領域まで電圧がかかりにく くなり、 電子の捕獲量の少ない S i酸化物の領域に多くの電圧がかかるようになる。 このため、 S i酸化物に強い電界が発生し、 電子が S i酸化物をトンネルするように なり電流が流れる。 よってメモリ装置全体として抵抗が低下したことになる。 この抵 抗の低い状態が ON状態である （第 5図の （3))。 O F F状態から ON状態に遷移す ることは情報 " 1 " の書き込みに対応する。
メモリ装置が ON状態にあるとき、 S i酸化物の表面にマイナスの電圧を印加 すると、 電子はドナー型欠陥の S i +に捕獲されたままなので、 電圧が主に S i酸化 物にかかり、引き続き電子が S i酸化物をトンネルして電流が流れる（第 5図の（4))。 しかし、 S i酸化物の表面にさらにマイナスの電圧を印加すると、 捕獲されていた電 子が放出され S i +となり、 電子は S i基板側に戻される。 よって、 再び電圧が S i 酸化物と S i Cの双方にかかるようになる （第 5図の （5))。 結果的に S i酸化物の 電界が弱まって、 電子が S i酸化物をトンネルできなくなり、 電流がほとんど流れな くなる。 すなわちメモリ装置の抵抗が全体として増加したことになり、 O F F状態と なる （第 5図の （6))。 ON状態から O F F状態に遷移することは情報の消去または 情報 "0" の書き込みに対応する。
即ち、 このメモリ動作は S i酸化物に形成されるドナー型欠陥を利用している。 電子が S i酸化物および S i酸化物と S i Cとの界面に発生する ドナー型欠陥 S i + に捕獲されると ON状態になり、 電子がドナ一型欠陥から放出されると O F F状態に なる。 よって、 ON状態を論理値 " 1 " の記憶、 O F F状態を論理値 "0" の記憶と するメモリ動作として対応させることが出来る。 S i酸化物にかける電圧をプラス側 に十分大きくすれば OF F状態から ON状態に、 逆にマイナス側に十分大きくすれば ◦ N状態から O F F状態に変えることが出来る。 また、 低い電圧で電流が流れるか流 れないかを調べれば装置の記憶値である "0 (OF F状態）" カゝ " 1 (ON状態）" か、 を読み取ることが出来る。
なお、 S i Cを酸化した方が、 S iを直接酸化するより ドナ一型欠陥をより多 く形成可能である。 これは、 S i Cを酸化することにより、 Cの除去及び S i酸化物 の形成が容易にできるからである。 また、 S i Cがあることで、 欠陥での電子捕獲の 有無により、 電圧が S i Cと S i酸化物の両方にかかる場合と、 S i酸化物のみにか かる場合とに変化して、 電流の流れやすさ、 即ち、 メモリ装置の抵抗を変化している ことになる。
第 6図は、半導体メモリ装置の構成図である。 1は S i基板層、 2は S i C層、 3は第 2の S i酸化層、 4は第 1の S i酸化層である。 S i基板層 1は、 N型にドー ビングした S i (111) 基板を用いる。 これは、 電子濃度の高い N型の S i基板を用い るとメモリ動作を効果的に実現できるためである。 また、 S i +の欠陥量は S i酸化 物内および S i酸化物と S i Cとの界面で制御されるため、 S i基板層 1上に形成す る S i C自体は欠陥が少なく結晶性が高いほうが良い。 S i基板の面方位が（111)面で あると、 結晶性の高い S i Cが成膜できる。
以下、 第 7図のフローチャートを用いて、 半導体メモリ装置の作製方法を説明 する。 N型にドーピングした S i (111)基板層 1上に、 C VD法により S i C層 2を形 成する （ステップ S l )。 S i C層 2は、 ドーピングしたものでも、 していないもので もどちらでも良い。 N型にドーピングした S i基板層 1上に、 P型にドーピングした
S i C層 2を形成しても良レ、。 次に、 熱酸化装置に酸素を導入し、 酸化雰囲気中 1 1 0 0度以上の温度で S i Cを熱酸化する。 これにより、 S i C層 2の上部に第 1の S i酸化層 4が形成される (ステップ S 3 )。 第 1の S i酸化層 4の厚さは、 2〜 2 0 n mが好ましレ、。
第 1の S i酸化層 4は高温で S i Cを熱酸化するので、 S i O 2の含有率を 9 0 %以上にすることができる。 第 8図に、 S i Cを 1 2 0 0度で熱酸化を行った場合 の、 S i酸化物表面から S i Cまでの深さ方向における S i酸化物の含有率を示す。 第 8図より、 完全酸化物である S i O 2の含有率が、 S i酸化物の表面から S i Cと の界面近くまで 9 0 %程度存在している。 それに対して、 不完全酸化物である S i O Xの含有率が、 S i酸化物表面で 1 0 %程度、 S i Cとの界面付近でさえも 3 0 °/0程 度しか存在していない。 これより、 第 1の S i酸化層 4は、 ほぼ完全酸化物 S i O 2 で構成されていると考えられる。
次に、酸化温度を 1 1 0 0度未満に下げて、 S i Cを熱酸化する。 これにより、 3 1じ層2と第1の 3 1酸化層 4の間に第 2の S i酸化層 3が形成される （ステップ S 5 )。 第 2の S i酸化層 3の厚さは、 1 0 n m以下が好ましい。
第 2の S i酸化層 3では第 1の S i酸化層 4より低い温度で S i Cを熱酸化す るので、 不完全酸化物 S i O Xの割合が第 1の S i酸化層 4より高い。 第 9図に、 S i Cを 1 0 0 0度で熱酸化を行った場合の、 S i酸化物表面から S i Cまでの深さ方 向における S i酸化物の含有率を示す。 第 9図より、 S i酸化物の表面において、 完 全酸化物 S i O 2の含有率が 6 5 %程度と、 1 2 0 0度で熱酸化を行った場合よりも 少なく、 それに対して不完全酸化物である S i O Xの含有率が、 表面で 3 5 %程度、 S i Cとの界面付近では 6 5 %程度と高くなっている。 これより、 第 2の S i酸化物 3は、 不完全酸化物 S i O Xが混在して構成されていると考えられる。 なお、 S i基板層 1として S i (100)基板を用いても良い。 また、 適時、 S i C を形成した後や S i酸化層を形成した後に、 A rなどの不活性雰囲気中で、 熱処理を 行っても良い。 また、 S i H 4と N 2 Oの混合ガスを用いて、 化学気相成長法 （C V D法） により、 S i C上に S i酸化層を堆積する堆積法を用いて、 第 1及び第 2の S i酸化層を形成しても良い。 S i Cを酸化雰囲気中で熱酸化して第 2の S i酸化層を 形成した後に、 堆積法で第 1の S i酸化層を形成してもよい。 また、 第 2及び第 1の S i酸化層の両方を堆積法で形成してもよい。
メモリ装置の集積化のために、 第 1 0図のように第 1の S i酸化層 4、 第 2の S i酸化層 3、 S i C層 2をメサ型にエッチングし、 第 1の S i酸化層 4の上部と、 S i基板 1にそれぞれ電極 5、 6を形成する。 電極は A u、 P t、 N i、 A 1などが 用いられる。 多数のメサ型メモリ装置の上部は立体的に配線し、 電気的に 1つのメモ リ装置を選択できるようにすれば良い。
以下、 さらに具体的な製造方法について説明する。 N型にドーピングした 0 . 1 - 0 . 5 Ω cm S i (100)基板層 1上に、 C V D法により S i C層 2を 4 0 0オングス トロームの厚さにェピタキシャル形成した。 次に、 熱酸化装置に酸素を導入し、 酸化 雰囲気中で 1 2 0 0度で 3分間酸化し、 第 1の S i酸化層 4を形成した。 この第 1の S i酸化層 4の厚みは 1 2 n mであった。
次に、 酸化温度を 1 0 0 0度に下げて 5分間酸化し、 第 2の S i酸化層 3を形 成した。 第 2の S i酸化層 3の厚みは 2 n mであった。
次に、 第 1の S i酸化層 4、 第 2の S i酸化層 3、 S i C層 2をメサ型にエツ チングし、 第 1の S i酸化層 4の上部に A u電極 5を、 S i基板層 1に A 1電極 6を 形成した。 その後、 メサ型上部に立体的配線を形成し、集積型メモリ装置を構成した。 X線光電子分光法による解析の結果、 第 1の S i酸化層 4は 9 5〜 1 0 0 %の S i O 2を含み、 第 2の S i酸化層 3の S i 0 2は 5 0〜8 9 %であった。
第 1 1図は従来の構造による半導体メモリ装置の動作回数、 第 1 2図は上記実 施形態の半導体メモリ装置におけるメモリ動作回数を測定した結果である。 なお、 第 1 1図、 1 2の縦軸は、 メモリの O N状態に対する O F F状態の抵抗比、 つまり、 O N状態に比べて O F F状態ではどの程度電流が流れにくいかを示している。 抵抗比 = 1のときは、 O N状態、 O F F状態の間で電流が変化していないことになり、 メモリ として動作していないことに対応する。
本実施形態では、 従来の、 1 0 0 0度で熱酸化した S i酸化層が 1層のみの場 合に比べ、 繰り返し特性が 1 0 0 0倍以上向上している。 また、 従来ではメモリ動作 回数が 1 0 0回を超えると、抵抗比が 1に近づき、メモリ動作が困難になってくるが、 本実施形態では動作回数が 1 0 5回以上でも抵抗比が 1 . 5以上あり、 安定したメモ リ動作を行うことができる。 また、 電子を捕獲する欠陥領域を第 2の S i酸化層 3の 厚みである 2 n .mの極めて狭い範囲に制限できたため、 捕獲された電子も電圧の印加 で容易に放出されやすく、 O N (情報 " 1 " の書込みに対応）、 O F F (情報の消去、 或いは、 情報 " 0 " の書込みに対応） 繰り返し回数が 1 0 5回以上に達した。
上記スィツチング層 1 3の S i酸化層 1 3 Bの構成として、 第 1の S i酸化層 4、 第 2の S i酸化層 3の 2層構造を採用することにより、 同様の効果を得ることが できる。
尚、 本発明は上記実施形態に限定されることなく、 その要旨を逸脱しない範囲 で変更が可能である。 例えば、 上記実施形態においては、 P型 S i基板 1 0上に N + 型 S i層 1 1を形成し、 その N +型 S i層 1 1上にスイッチング層 1 3を形成してい るが、 N型 S i基板上に P +型 S i層を形成し、 その N+型 S i層上にスイッチング 層 1 3を形成しても良い。

Claims

請 求 の 範 囲
基板と、
前記基板の表面上に延びる複数の S i層からなる複数のヮード線と、 前記複数のヮード線に交差して前記基板上に延びる複数のビット線と、 前記ビッ ト線と前記ヮード線の各交差点で前記 S i層の表面に形成され、 O N 状態と O F F状態の間でスイッチングする、 スイッチング層と、 を備え、 前記スィツチング層は、前記 S i層上に積層された S i C層と、前記 S i C層 上に積層された S i酸化層とを含み、前記 S i酸化層が前記ビット線に電気的に 接続されていることを特徴とする半導体メモリ装置。
前記 S i酸化層は、 S i C層上に積層された第 1の S i酸化層と、前記第 1の S i酸化層に積層された第 2の S i酸化層を含み、
前記第 2の S i酸化層の S i O 2の構成割合が、前記第 1の S i酸化層の S i O 2の構成割合より大きいことを特徴とする請求項 1に記載の半導体メモリ装 置
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