JP2011135050A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2011135050A JP2011135050A JP2010251759A JP2010251759A JP2011135050A JP 2011135050 A JP2011135050 A JP 2011135050A JP 2010251759 A JP2010251759 A JP 2010251759A JP 2010251759 A JP2010251759 A JP 2010251759A JP 2011135050 A JP2011135050 A JP 2011135050A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- state
- variable resistance
- bond
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/884—Other compounds of groups 13-15, e.g. elemental or compound semiconductors
Abstract
【課題】本発明の実施形態は、誤動作が生じる確率を抑え、かつ消費電力を低減させることができる不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、第1の配線と、前記第1の配線と対向する位置に在る第2の配線と、前記第1の配線と前記第2の配線との間に在り、前記第1の配線と前記第2の配線とを介して印加される電圧または供給される電流により、第1の抵抗率を有する第1の状態と、前記第1の抵抗率よりも、より高い第2の抵抗率を有する第2の抵抗状態との間を可逆的に変化することが可能な可変抵抗層とを備え、前記可変抵抗層は、炭素と珪素の化合物を主成分とし、且つ水素を含むことを特徴とする不揮発性半導体記憶装置が提供される。
【選択図】図8
【解決手段】実施形態によれば、第1の配線と、前記第1の配線と対向する位置に在る第2の配線と、前記第1の配線と前記第2の配線との間に在り、前記第1の配線と前記第2の配線とを介して印加される電圧または供給される電流により、第1の抵抗率を有する第1の状態と、前記第1の抵抗率よりも、より高い第2の抵抗率を有する第2の抵抗状態との間を可逆的に変化することが可能な可変抵抗層とを備え、前記可変抵抗層は、炭素と珪素の化合物を主成分とし、且つ水素を含むことを特徴とする不揮発性半導体記憶装置が提供される。
【選択図】図8
Description
本発明の実施形態は、不揮発性半導体記憶装置に関する。
低抵抗状態と高抵抗状態とを切り替えることができる抵抗変化素子を有する不揮発性半導体記憶装置(ReRAM:抵抗変化型メモリ)が知られている。ここで、誤動作(誤スイッチ)の確率を低くするため、抵抗変化素子には、低抵抗状態と高抵抗状態との間における抵抗比が高い炭素からなるものが提案されている。
この様な炭素を主成分とした抵抗変化材料を用いる場合、低抵抗状態における電気抵抗率(以下、単に抵抗率と称する)をより高めることで、セルに流れる電流の量、引いては、消費電力を低減させることが要求されるようになってきている。
しかしながら、消費電力の低減(極端な場合には、セル電流の増加により抵抗変化素子が破壊されることの回避)と誤動作(誤スイッチ)確率の低減の両課題を解決できる抵抗変化材料は、未だ提案されていない。
この様な炭素を主成分とした抵抗変化材料を用いる場合、低抵抗状態における電気抵抗率(以下、単に抵抗率と称する)をより高めることで、セルに流れる電流の量、引いては、消費電力を低減させることが要求されるようになってきている。
しかしながら、消費電力の低減(極端な場合には、セル電流の増加により抵抗変化素子が破壊されることの回避)と誤動作(誤スイッチ)確率の低減の両課題を解決できる抵抗変化材料は、未だ提案されていない。
本発明の実施形態は、誤動作が生じる確率を抑え、かつ消費電力を低減させることができる不揮発性半導体記憶装置を提供する。
実施形態によれば、第1の配線と、前記第1の配線と対向する位置に在る第2の配線と、前記第1の配線と前記第2の配線との間に在り、前記第1の配線と前記第2の配線とを介して印加される電圧または供給される電流により、第1の抵抗率を有する第1の状態と、前記第1の抵抗率よりも、より高い第2の抵抗率を有する第2の抵抗状態との間を可逆的に変化することが可能な可変抵抗層とを備え、前記可変抵抗層は、炭素と珪素の化合物を主成分とし、且つ水素を含むことを特徴とする不揮発性半導体記憶装置が提供される。
以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、図中の矢印X、矢印Y、矢印Zは互いに直交する方向を表している。
図1は、本実施の形態に係る不揮発性半導体記憶装置1を例示する模式回路図である。 図2は、メモリセルアレイ10の一例を例示する模式斜視図である。
図3、図4は、他の実施形態に係るメモリセルアレイの一例を例示する模式斜視図である。
なお、図2〜図4においては、メモリ層60などを取り囲むようにして形成される絶縁層66(例えば、図5を参照)を省略して描いている。
図1は、本実施の形態に係る不揮発性半導体記憶装置1を例示する模式回路図である。 図2は、メモリセルアレイ10の一例を例示する模式斜視図である。
図3、図4は、他の実施形態に係るメモリセルアレイの一例を例示する模式斜視図である。
なお、図2〜図4においては、メモリ層60などを取り囲むようにして形成される絶縁層66(例えば、図5を参照)を省略して描いている。
図1に示すように、不揮発性半導体記憶装置1には、メモリセルアレイ10、ワード線選択回路20a、ワード線駆動回路20b、ビット線選択回路30a、ビット線駆動回路30bが設けられている。
メモリセルアレイ10には、互いに交差するワード線WL(WL1、WL2)(第1の配線)及びビット線BL(BL1、BL2)(第2の配線)、並びにワード線WLとビット線BLとの交差部に配置されたメモリセル11(11a〜11d)が設けられている。
すなわち、ワード線WLと、ワード線WLと対向する位置に在るビット線BLと、が設けられている。
また、ワード線WLとビット線BLとの間に在り、ワード線WLとビット線BLとを介して印加される電圧または供給される電流により、第1の抵抗率を有する第1の状態と、第1の抵抗率よりも、より高い第2の抵抗率を有する第2の抵抗状態との間を可逆的に変化することが可能な可変抵抗層63(図5を参照)が設けられている。
すなわち、ワード線WLと、ワード線WLと対向する位置に在るビット線BLと、が設けられている。
また、ワード線WLとビット線BLとの間に在り、ワード線WLとビット線BLとを介して印加される電圧または供給される電流により、第1の抵抗率を有する第1の状態と、第1の抵抗率よりも、より高い第2の抵抗率を有する第2の抵抗状態との間を可逆的に変化することが可能な可変抵抗層63(図5を参照)が設けられている。
ワード線WLは、Y方向に所定ピッチをもって配列され、X方向に延びるように形成されている。ビット線BLは、X方向に所定ピッチをもって配列され、Y方向に延びるように形成されている。メモリセル11(11a〜11d)は、X方向及びY方向に形成される面上にマトリクス状に配置されている。
また、各メモリセル11には、直列接続されたダイオード12と抵抗変化素子13とが設けられている。ダイオード12は、記憶(書き込み)/再生(読み出し)時における回り込み電流(sneak current)を防止するために配置されている。抵抗変化素子13は、後述する可変抵抗層63として機能し、電圧の印加または電流の供給により低抵抗状態と高抵抗状態とを繰り返し変化させることができる。そして、この2つの状態における抵抗率に基づいてデータを不揮発的に記憶する。ダイオード12のアノードは、ワード線WLに接続され、ダイオード12のカソードは、抵抗変化素子13の一端に接続されている。抵抗変化素子13の他端は、ビット線BLに接続されている。
ワード線選択回路20aには、複数の選択トランジスタ14(14a、14b)が設けられている。選択トランジスタ14の一端は、ワード線WLの一端に接続され、選択トランジスタ14の他端は、ワード線駆動回路20bに接続されている。選択トランジスタ14のゲートには、信号Sa(Sa1、Sa2)が供給される。そして、信号Saを制御することにより、ワード線WLを選択的にワード線駆動回路20bに接続することができるようになっている。
ワード線駆動回路20bは、メモリセル11に記憶されているデータの消去、メモリセル11へのデータの書き込み、及びメモリセル11からのデータの読み出しに必要な電圧をワード線WLへ印加する。または、データの消去、データの書き込み、データの読み出しに必要な電流をワード線WLへ供給する。
ワード線駆動回路20bは、メモリセル11に記憶されているデータの消去、メモリセル11へのデータの書き込み、及びメモリセル11からのデータの読み出しに必要な電圧をワード線WLへ印加する。または、データの消去、データの書き込み、データの読み出しに必要な電流をワード線WLへ供給する。
ビット線選択回路30aには、複数の選択トランジスタ15(15a、15b)が設けられている。選択トランジスタ15の一端は、ビット線BLの一端に接続され、選択トランジスタ15の他端は、ビット線駆動回路30bに接続されている。選択トランジスタ15のゲートには、信号Sb(Sb1、Sb2)が供給される。そして、信号Sbを制御することにより、ビット線BLを選択的にビット線駆動回路30bに接続することができるようになっている。
ビット線駆動回路30bは、メモリセル11に記憶されているデータの消去、メモリセル11へのデータの書き込み、及びメモリセル11からのデータの読み出しに必要な電圧をビット線BLへ印加する。または、データの消去、データの書き込み、データの読み出しに必要な電流をビット線BLへ供給する。また、ビット線駆動回路30bは、ビット線BLを介して読み出されたデータを外部に出力する。
ビット線駆動回路30bは、メモリセル11に記憶されているデータの消去、メモリセル11へのデータの書き込み、及びメモリセル11からのデータの読み出しに必要な電圧をビット線BLへ印加する。または、データの消去、データの書き込み、データの読み出しに必要な電流をビット線BLへ供給する。また、ビット線駆動回路30bは、ビット線BLを介して読み出されたデータを外部に出力する。
次に、図2〜図4を参照して、メモリセルアレイの構成について例示をする。
図2に示すように、メモリセルアレイ10は、ワード線WLとビット線BLとの交差部にメモリ層60を配置したいわゆるクロスポイント型の構成を有している。
図2に示すように、メモリセルアレイ10は、ワード線WLとビット線BLとの交差部にメモリ層60を配置したいわゆるクロスポイント型の構成を有している。
メモリセルアレイ10は、基板40の主面上に第1導電層50、メモリ層60、第2導電層70の順に下層から上層へとZ方向に積層された構成を有する。ここで、第1導電層50は、前述したワード線WLとして機能する。メモリ層60は、前述したメモリセル11として機能する。第2導電層70は、前述したビット線BLとして機能する。
第1導電層50は、Y方向に所定ピッチをもって、X方向に延びるストライプ状に形成されている。第1導電層50は、導電性材料(例えば、金属など)から形成されている。第1導電層50は、耐熱性が高く、且つ抵抗率の低い材料から形成されている。例えば、タングステン(W)、チタン(Ti)、タンタル(Ta)、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。
メモリ層60は、第1導電層50上に設けられ、X方向及びY方向においてマトリクス状に配置されている。
メモリ層60は、第1導電層50上に設けられ、X方向及びY方向においてマトリクス状に配置されている。
第2導電層70は、X方向に所定ピッチをもって、Y方向に延びるストライプ状に形成されている。第2導電層70は、メモリ層60の上面と接するように形成されている。第2導電層70は、耐熱性が高く、且つ抵抗率の低い材料から形成されている。例えば、タングステン(W)、チタン(Ti)、タンタル(Ta)、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。なお、第1導電層50と第2導電層70とを同じ材料から形成することもできるし、異なる材料から形成することもできる。
また、図2に例示をしたメモリセルアレイ10は、第1導電層50、メモリ層60、第2導電層70が一層ずつ設けられたものであるがこれに限定されるわけではない。
例えば、図3に例示をしたメモリセルアレイ10aのように、前述したメモリセルアレイ10の構成に加えて、さらに上層(Z方向)に絶縁層を介して第1導電層50、メモリ層60、第2導電層70が積層された構成を有するものであってもよい。
例えば、図3に例示をしたメモリセルアレイ10aのように、前述したメモリセルアレイ10の構成に加えて、さらに上層(Z方向)に絶縁層を介して第1導電層50、メモリ層60、第2導電層70が積層された構成を有するものであってもよい。
また、例えば、図4に例示をしたメモリセルアレイ10bのように、前述したメモリセルアレイ10の第2導電層70の上層(Z方向)に形成されたメモリ層60、及びこのメモリ層60の上層(Z方向)に形成された第1導電層50を有する構成であってもよい。すなわち、メモリセルアレイは、図4に例示をしたメモリセルアレイ10bのように、上下のメモリ層60において第2導電層70を共有する構成であってもよい。
次に、メモリ層60の構成に関してさらに例示をする。
図5は、メモリ層60の構成を例示する模式断面図である。なお、図5は、図2に例示をしたメモリセルアレイ10における断面を表したものである。
図5に示すように、メモリ層60は、ダイオード層61、第1電極層62、可変抵抗層63、第2電極層64の順に下層から上層へとZ方向に積層された構成を有する。
図5は、メモリ層60の構成を例示する模式断面図である。なお、図5は、図2に例示をしたメモリセルアレイ10における断面を表したものである。
図5に示すように、メモリ層60は、ダイオード層61、第1電極層62、可変抵抗層63、第2電極層64の順に下層から上層へとZ方向に積層された構成を有する。
ダイオード層61は、第1導電層50の上層(Z方向)に形成されている。ダイオード層61は、前述したダイオード12として機能する。ダイオード層61は、例えば、MIM(Metal-Insulator-Metal)構造、PIN構造(P+poly-Silicon - Intrinsic - N+poly-Silicon)を有するものとすることができる。
第1電極層62は、ダイオード層61の上層(Z方向)に形成されている。
第1電極層62は、以下に示す「元素群g1」から選択される少なくとも1種類以上の金属、もしくは、例えば、「化合物群g2」のような「元素群g1」の窒化物、炭化物の何れかから形成されるようにすることができる。或いは、これらの混合体から形成されるようにすることができる。
元素群g1:タングステン(W)、タンタル(Ta)、シリコン(Si)、イリジウム(Ir)、ルビジウム(Ru)、金(Au)、白金(Pt)、パラジウム(Pd)、モリブデン(Mo)、ニッケル(Ni)、クロム(Cr)、コバルト(Co)、チタン(Ti)
化合物群g2:Ti−N、Ti−Si−N、Ta−N、Ta−Si−N、Ti−C、Ta−C、W−N
可変抵抗層63は、第1電極層62の上層(Z方向)に形成されている。可変抵抗層63は、前述した抵抗変化素子13として機能する。可変抵抗層63は、印加される電圧及び通電される電流の少なくともいずれかによって抵抗率を変化させる。可変抵抗層63の膜厚は、例えば、3nm(ナノメートル)以上70nm(ナノメートル)以下とすることができる。
なお、可変抵抗層63の組成などに関しては後述する。
第1電極層62は、以下に示す「元素群g1」から選択される少なくとも1種類以上の金属、もしくは、例えば、「化合物群g2」のような「元素群g1」の窒化物、炭化物の何れかから形成されるようにすることができる。或いは、これらの混合体から形成されるようにすることができる。
元素群g1:タングステン(W)、タンタル(Ta)、シリコン(Si)、イリジウム(Ir)、ルビジウム(Ru)、金(Au)、白金(Pt)、パラジウム(Pd)、モリブデン(Mo)、ニッケル(Ni)、クロム(Cr)、コバルト(Co)、チタン(Ti)
化合物群g2:Ti−N、Ti−Si−N、Ta−N、Ta−Si−N、Ti−C、Ta−C、W−N
可変抵抗層63は、第1電極層62の上層(Z方向)に形成されている。可変抵抗層63は、前述した抵抗変化素子13として機能する。可変抵抗層63は、印加される電圧及び通電される電流の少なくともいずれかによって抵抗率を変化させる。可変抵抗層63の膜厚は、例えば、3nm(ナノメートル)以上70nm(ナノメートル)以下とすることができる。
なお、可変抵抗層63の組成などに関しては後述する。
第2電極層64は、可変抵抗層63の上面と第2導電層70の下面との間に形成されている。第2電極層64は、以下に示す「元素群g3」から選択される少なくとも1種類以上の金属、もしくは、例えば、「化合物群g4」のような「元素群g3」の窒化物、炭化物の何れかから形成されるようにすることができる。或いは、これらの混合体から形成されるようにすることができる。
元素群g3:タングステン(W)、タンタル(Ta)、シリコン(Si)、イリジウム(Ir)、ルビジウム(Ru)、金(Au)、白金(Pt)、パラジウム(Pd)、モリブデン(Mo)、ニッケル(Ni)、クロム(Cr)、コバルト(Co)、チタン(Ti)
化合物群g4:Ti−N、Ti−Si−N、Ta−N、Ta−Si−N、Ti−C、Ta−C、W−N
絶縁層66は、マトリクス状に配置された各メモリ層60の間に形成されている。絶縁層66は、いわゆる素子間絶縁層として機能する。絶縁層66は、絶縁性材料から形成することができる。例えば、ポリイミドやフタロシアニン系有機分子材料などから形成することができる。
元素群g3:タングステン(W)、タンタル(Ta)、シリコン(Si)、イリジウム(Ir)、ルビジウム(Ru)、金(Au)、白金(Pt)、パラジウム(Pd)、モリブデン(Mo)、ニッケル(Ni)、クロム(Cr)、コバルト(Co)、チタン(Ti)
化合物群g4:Ti−N、Ti−Si−N、Ta−N、Ta−Si−N、Ti−C、Ta−C、W−N
絶縁層66は、マトリクス状に配置された各メモリ層60の間に形成されている。絶縁層66は、いわゆる素子間絶縁層として機能する。絶縁層66は、絶縁性材料から形成することができる。例えば、ポリイミドやフタロシアニン系有機分子材料などから形成することができる。
次に、可変抵抗層63の組成などに関してさらに例示をする。
ここで、誤動作(誤スイッチ)の確率を低くするためには、低抵抗状態と高抵抗状態との間における抵抗比が高い抵抗変化材料を用いて可変抵抗層63を形成するようにすることが好ましい。抵抗比が高い抵抗変化材料としては、炭素からなるものを例示することができる。
本発明者らは検討の結果、可変抵抗層に関し、抵抗比が高く、且つ低抵抗状態における抵抗率が、従来よりも高い抵抗変化材料に関する知見を得た。
以下、本発明者らの得た知見について説明をする。
本発明者らの得た知見によれば、抵抗比が高く、且つ低抵抗状態における抵抗率がより高くなるようにするためには、炭素(C)と珪素(Si)の化合物を主成分とし、さらに、水素(H)を含む材料とするか、この材料に、さらに、窒素(N)と酸素(O)とから選択された少なくとも1種類以上の元素を含む材料とすることが好ましい。
この場合、結合として、Si-C結合、Si-(CHx)結合(xは整数)、及びSi-H結合とを有するものとするか、これに、-CH2-結合、-C=C-結合、Si-N結合、及びSi-NHx結合(xは整数)、-NHx結合(xは整数)、及びSi-C6Hx結合(xは整数)からなる群より選択された少なくとも1種類以上の結合をさらに有するものとすることが好ましい。ここで、C6Hxはベンゼンの置換基であるフェニル基である。
ここで、誤動作(誤スイッチ)の確率を低くするためには、低抵抗状態と高抵抗状態との間における抵抗比が高い抵抗変化材料を用いて可変抵抗層63を形成するようにすることが好ましい。抵抗比が高い抵抗変化材料としては、炭素からなるものを例示することができる。
本発明者らは検討の結果、可変抵抗層に関し、抵抗比が高く、且つ低抵抗状態における抵抗率が、従来よりも高い抵抗変化材料に関する知見を得た。
以下、本発明者らの得た知見について説明をする。
本発明者らの得た知見によれば、抵抗比が高く、且つ低抵抗状態における抵抗率がより高くなるようにするためには、炭素(C)と珪素(Si)の化合物を主成分とし、さらに、水素(H)を含む材料とするか、この材料に、さらに、窒素(N)と酸素(O)とから選択された少なくとも1種類以上の元素を含む材料とすることが好ましい。
この場合、結合として、Si-C結合、Si-(CHx)結合(xは整数)、及びSi-H結合とを有するものとするか、これに、-CH2-結合、-C=C-結合、Si-N結合、及びSi-NHx結合(xは整数)、-NHx結合(xは整数)、及びSi-C6Hx結合(xは整数)からなる群より選択された少なくとも1種類以上の結合をさらに有するものとすることが好ましい。ここで、C6Hxはベンゼンの置換基であるフェニル基である。
また、組成式をSix(CaNbOc)yHzとした場合、原子比x、y、z、a、b、cの範囲が5≦x≦40、20≦y≦60、5≦z≦65、50≦a≦100、0≦b≦20、0≦c≦4となるようにすることが好ましい。
また、低抵抗状態における所望の抵抗率を得るために、可変抵抗層においては、オフ状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の状態を含めた可変抵抗層のオフ状態等が相当する。)の場合、またはフォーミング処理前の高抵抗状態における単層膜の場合、可変抵抗層の抵抗率が、102Ω・cm以上となるようにすることが好ましい。
この様な可変抵抗層とすれば、誤動作が生じる確率を抑え、かつ消費電力をより低減させることができる。また、熱による膜収縮率が小さく、電極との密着力が大きい可変抵抗層とすることができる。
また、低抵抗状態における所望の抵抗率を得るために、可変抵抗層においては、オフ状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の状態を含めた可変抵抗層のオフ状態等が相当する。)の場合、またはフォーミング処理前の高抵抗状態における単層膜の場合、可変抵抗層の抵抗率が、102Ω・cm以上となるようにすることが好ましい。
この様な可変抵抗層とすれば、誤動作が生じる確率を抑え、かつ消費電力をより低減させることができる。また、熱による膜収縮率が小さく、電極との密着力が大きい可変抵抗層とすることができる。
ここでは、一例として、炭素(C)と珪素(Si)の化合物を主成分とし、且つ水素(H)を含み、これに、さらに、窒素(N)と酸素(O)の両方を含む材料について例示をする。表1は、これらの元素、即ち、炭素(C)、珪素(Si)、水素(H)、窒素(N)及び酸素(O)が含まれている場合において、それら元素間の組成比と結合状態との関係を例示するための表である。
この場合、組成比は、成膜後における単層膜状態のものをX線光電子分光(XPS:X-ray Photoelectron Spectroscopy)法を用いて計測した。X線光電子分光法においては、表面に炭化水素系の炭素が吸着するとその影響を受けて分析精度が悪化するおそれがある。そのため、十分に真空引きした後、アルゴン(Ar)等の不活性ガスのイオンを用いてクリーニングを行い、その後に分析を行うようにした。
この場合、組成比は、成膜後における単層膜状態のものをX線光電子分光(XPS:X-ray Photoelectron Spectroscopy)法を用いて計測した。X線光電子分光法においては、表面に炭化水素系の炭素が吸着するとその影響を受けて分析精度が悪化するおそれがある。そのため、十分に真空引きした後、アルゴン(Ar)等の不活性ガスのイオンを用いてクリーニングを行い、その後に分析を行うようにした。
また、結合状態は、成膜後における単層膜状態のものを真空中において赤外吸収分光(IR:infrared spectroscopy)法を用いて計測した。ここで、結合状態の割合を求める場合には、赤外吸収分光法により得られたスペクトルをピーク分離してそれぞれのピークにおける面積比から結合状態の割合を導出するようにすればよい。
なお、11個のサンプルを作成し、それぞれのサンプルにおける組成比と結合状態とを計測するようにした。また、表1においては、Six(CaNbOc)yHzとした場合の組成比としている。
また、図6は、各サンプルにおける組成分布を例示する三元状態図(三角グラフ図)である。
なお、三元状態図(三角グラフ図)中の数値は表1に記載されているサンプル番号を表している。
なお、11個のサンプルを作成し、それぞれのサンプルにおける組成比と結合状態とを計測するようにした。また、表1においては、Six(CaNbOc)yHzとした場合の組成比としている。
また、図6は、各サンプルにおける組成分布を例示する三元状態図(三角グラフ図)である。
なお、三元状態図(三角グラフ図)中の数値は表1に記載されているサンプル番号を表している。
表1から分かるように、炭素(C)と珪素(Si)と水素(H)とを含むものであれば、窒素(N)や酸素(O)が含まれていても、少なくともSi-C結合、Si-(CHx)結合(xは整数)、及びSi-H結合とを有するものとすることができる。また、窒素(N)や酸素(O)が含まれるようにすることで、-CH2-結合、-C=C-結合、Si-N結合、Si-NHx結合(xは整数)、-NHx結合(xは整数)、及びSi-C6Hx(xは整数)を有するものとすることができる。
なお、一例として、Si-C結合の構造式を[化1]に、Si-(CHx)x結合(xは整数)の構造式を[化2]に、-CH2−結合の構造式を[化3]に、-C=C-結合の構造式を[化4]に、Si-N結合の構造式を[化5]に、-NHx結合(xは整数)の構造式を[化6]に、Si-C6Hx結合(xは整数)の構造式を[化7]に例示する。
次に、電圧印加などにより抵抗率の変化が生じた際の結合状態について例示をする。
電圧印加などにより抵抗率の変化が生じた際の結合状態を計測することは困難である。そのため、電圧印加などが行われた際の温度上昇に対応させて単層膜状態のサンプルを500℃以上に加熱した場合と、加熱前とにおいて結合状態を、赤外吸収分光法を用いて計測した。なお、単層膜状態のサンプルの表面にはキャップ層を形成して脱離種による組成変化を抑制するようにした。
次に、電圧印加などにより抵抗率の変化が生じた際の結合状態について例示をする。
電圧印加などにより抵抗率の変化が生じた際の結合状態を計測することは困難である。そのため、電圧印加などが行われた際の温度上昇に対応させて単層膜状態のサンプルを500℃以上に加熱した場合と、加熱前とにおいて結合状態を、赤外吸収分光法を用いて計測した。なお、単層膜状態のサンプルの表面にはキャップ層を形成して脱離種による組成変化を抑制するようにした。
図7は、加熱前後における結合状態について例示をするグラフ図である。
図7から分かるように、加熱後においては、加熱前に比べてC=Cの結合が増加している。ここで、例えば、可変抵抗層は、電圧を印加することでジュール熱などによりC=C結合ができ、C=C結合のsp2混成軌道成分、もしくはパイ電子の成分が寄与することで、可変抵抗層においては、オフ状態(高抵抗状態)からセット状態(低抵抗状態)になると考えられる。
図7から分かるように、加熱後においては、加熱前に比べてC=Cの結合が増加している。ここで、例えば、可変抵抗層は、電圧を印加することでジュール熱などによりC=C結合ができ、C=C結合のsp2混成軌道成分、もしくはパイ電子の成分が寄与することで、可変抵抗層においては、オフ状態(高抵抗状態)からセット状態(低抵抗状態)になると考えられる。
なお、可変抵抗層に関し、一例として、可変抵抗層の一部に含まれる結合の構造式を用いて、オフ状態(高抵抗状態)の[化8]からC=C結合が増加して、オン状態(低抵抗状態)の[化9]になる場合を例示する。この場合、例えば、オフ状態(高抵抗状態)の[化8]から水素(H)結合が切れることでC=C結合が増加して、オン状態(低抵抗状態)の[化9]になるものと考えられる。
一方、本発明者らの得た他の知見によれば、可変抵抗層63をリセット状態(書き込まれたデータを消去する状態)とする場合において電圧を印加するなどすれば、例えばジュール熱により、高抵抗率となる結合状態、即ちSi-C結合の割合を増加させることができる。そのため、可変抵抗層63を低抵抗状態から高抵抗状態に変化させることができるものと考えられる。
一方、本発明者らの得た他の知見によれば、可変抵抗層63をリセット状態(書き込まれたデータを消去する状態)とする場合において電圧を印加するなどすれば、例えばジュール熱により、高抵抗率となる結合状態、即ちSi-C結合の割合を増加させることができる。そのため、可変抵抗層63を低抵抗状態から高抵抗状態に変化させることができるものと考えられる。
また、可変抵抗層63の抵抗変化モデルの一例として、可変抵抗層63と電極(第1電極層62、及び第2電極層64)との界面での反応(ここでは、酸化還元反応を含む)が起きることや、可変抵抗層63にフィラメントが形成されることで、可変抵抗層において、オン状態(低抵抗状態)とオフ状態(高抵抗状態)に変化し得ることが考えられる。
また、ここで、可変抵抗層63に含まれる水素(H)の効果としては、例えば、水素(H)結合が切れてシリコン(Si)のダングリングボンドやSi-H結合などの欠陥が膜中に形成される(例えば、[化8]の結合状態から[化10]の結合状態へと変化する)ことで、例えば、可変抵抗層63の結合状態がC=C結合へと変化し易くなったり、可変抵抗層63と電極(第1電極層62、及び第2電極層64))との界面での反応が促進したり、または可変抵抗層63にフィラメントが形成され易くなったり、欠陥を通して原子が移動し易くなったりして、可変抵抗層63の抵抗変化が促進する等のことが考えられる。
また、本発明者らの得た他の知見によれば、Si-N結合、Si-NHx結合(xは整数)、Si-C結合、Si-C6Hx結合(xは整数)などは、膜(可変抵抗層63)の骨格形成に寄与することが判明した。その中でも、Si-N結合、Si-NHx結合(xは整数)、-NHx結合(xは整数)が存在すれば、可変抵抗層63と電極(第1電極層62、及び第2電極層64)との密着力を大きくでき、可変抵抗層としての膜の収縮率を小さくすることができる。
また、ここで、可変抵抗層63に含まれる水素(H)の効果としては、例えば、水素(H)結合が切れてシリコン(Si)のダングリングボンドやSi-H結合などの欠陥が膜中に形成される(例えば、[化8]の結合状態から[化10]の結合状態へと変化する)ことで、例えば、可変抵抗層63の結合状態がC=C結合へと変化し易くなったり、可変抵抗層63と電極(第1電極層62、及び第2電極層64))との界面での反応が促進したり、または可変抵抗層63にフィラメントが形成され易くなったり、欠陥を通して原子が移動し易くなったりして、可変抵抗層63の抵抗変化が促進する等のことが考えられる。
また、本発明者らの得た他の知見によれば、Si-N結合、Si-NHx結合(xは整数)、Si-C結合、Si-C6Hx結合(xは整数)などは、膜(可変抵抗層63)の骨格形成に寄与することが判明した。その中でも、Si-N結合、Si-NHx結合(xは整数)、-NHx結合(xは整数)が存在すれば、可変抵抗層63と電極(第1電極層62、及び第2電極層64)との密着力を大きくでき、可変抵抗層としての膜の収縮率を小さくすることができる。
表2は、組成比と密着力との関係を例示するための表である。
なお、表2は、表1に示した各サンプルの密着力を評価したものである。この場合、密着力の評価はJIS規格(JIS K5400)に基づいたクロスカット法により行うものとした。
なお、表2は、表1に示した各サンプルの密着力を評価したものである。この場合、密着力の評価はJIS規格(JIS K5400)に基づいたクロスカット法により行うものとした。
表1に示したように、サンプル1〜11の中にはSi-N結合、Si-NHx結合(xは整数)、-NHx結合(xは整数)が含まれている。そのため、抵抗変化層と、例えば、この抵抗変化層と接続する電極との密着力を大きくすることができる。
しかしながら、その様な場合であっても、表2のサンプル9のように(C+N+O)yの割合が多くなると、即ち炭素(C)の割合が全体の約60%程度まで多くなると、熱による膜の収縮や吸湿性が大きくなるので、例えば電極材料等に対して、膜は、密着力が弱まり、引いては剥がれやすくなる。そのため、炭素(C)の割合が、全体の約60%程度、或いはそれよりも多くなると可変抵抗層63と電極(第1電極層62、第2電極層64)との密着力が小さくなりすぎるおそれがある。
また、本発明者らの得た他の知見によれば、Si-N結合、Si-NHx 結合(xは整数)、及び-NHx 結合(xは整数)が存在すれば、可変抵抗層63の耐熱性を向上させることができる。そのため、熱による膜収縮率を小さくすることができる。よって、Si-N結合、Si-NHx結合(xは整数)、及び-NHx結合(xは整数)の結合状態が存在するようにすれば、可変抵抗層63においては、膜の収縮率を抑え、その耐熱性を高めることができる。
表3は、サンプル1〜11と膜収縮率との関係を例示するための表である。
なお、表3は、表1に示した各サンプルの膜収縮率を評価したものである。この場合、膜収縮率が30%を超えると、温度分布(温度の高低差)によっては均一な膜厚を有する膜(可変抵抗層63)を形成することが難しくなる。そのため、30%を評価の基準としている。
また、単層膜状態のものを真空中において500℃以上、1000℃以下に加熱し、膜厚の減少量を走査型電子顕微鏡(SEM:Scanning Electron Microscope)により断面分析、または膜厚の減少量をX線反射法(XRR)により分析した。そして、膜厚の減少量から膜収縮率を求めるようにした。なお、対象となる膜の膜厚は20nm(ナノメートル)〜100nm(ナノメートル)程度とした。
なお、表3は、表1に示した各サンプルの膜収縮率を評価したものである。この場合、膜収縮率が30%を超えると、温度分布(温度の高低差)によっては均一な膜厚を有する膜(可変抵抗層63)を形成することが難しくなる。そのため、30%を評価の基準としている。
また、単層膜状態のものを真空中において500℃以上、1000℃以下に加熱し、膜厚の減少量を走査型電子顕微鏡(SEM:Scanning Electron Microscope)により断面分析、または膜厚の減少量をX線反射法(XRR)により分析した。そして、膜厚の減少量から膜収縮率を求めるようにした。なお、対象となる膜の膜厚は20nm(ナノメートル)〜100nm(ナノメートル)程度とした。
表1に示したように、サンプル9、10のものにもSi−N結合、Si−NHx (xは整数)、及び−NHx 結合(xは整数)が含まれている。そのため、熱による膜収縮率を小さくすることができる。
しかしながら、その様な場合であっても、表3のサンプル9のように、(C+N+O)yの割合が全体の約60%程度まで多くなり、合わせて、Sixの割合が全体の約5%より少なくなると、すなわち炭素(C)の割合が多くなり過ぎると、熱による膜の収縮率が大きくなるので、膜収縮率の値が30%を超えてしまうことになる。
また、表3のサンプル10のように水素(H)の割合が全体の約70%より多くなると、過熱された場合に水素(H)が脱離し易くなるため、熱収縮率が大きくなり、膜収縮率が30%を超えてしまうことになる。
なお、サンプル3、6のようにSi−N結合、Si-NHx結合(xは整数)、及び−NHx結合(xは整数)が含まれていない場合には、炭素(C)や水素(H)の割合を少なくすることで熱による膜の収縮率を小さくすることができる。そのため、Si−N結合、Si−NHx結合(xは整数)、及び-NHx結合(xは整数)が含まれていない場合には、炭素(C)や水素(H)の割合を少なくすることで熱による膜の収縮率が30%を超えないようにすることができる。
表4は、サンプル1〜11と抵抗率との関係を例示するための表である。
なお、表4は、表1に示した各サンプルの抵抗率を評価したものである。この場合、本発明者らの得た知見によれば、高抵抗状態(即ち、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。)、またはフォーミング処理前の高抵抗状態における単層膜としての可変抵抗層の抵抗率が102Ω・cm未満となると、低抵抗状態に設定したときに、可変抵抗層の抵抗率が低くなりすぎて、セル電流が増加して消費電力が大きくなるという問題が生じる。そのため、102Ω・cm以上を評価の基準としている。
また、抵抗率は、直流4端子法、Van der Pauw法、4探針法または直流3端子ガードリング法などを用いて計測することができるが、表4における計測ではVan der Pauw法、直流3端子ガードリング法を用いるものとした。
なお、表4は、表1に示した各サンプルの抵抗率を評価したものである。この場合、本発明者らの得た知見によれば、高抵抗状態(即ち、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。)、またはフォーミング処理前の高抵抗状態における単層膜としての可変抵抗層の抵抗率が102Ω・cm未満となると、低抵抗状態に設定したときに、可変抵抗層の抵抗率が低くなりすぎて、セル電流が増加して消費電力が大きくなるという問題が生じる。そのため、102Ω・cm以上を評価の基準としている。
また、抵抗率は、直流4端子法、Van der Pauw法、4探針法または直流3端子ガードリング法などを用いて計測することができるが、表4における計測ではVan der Pauw法、直流3端子ガードリング法を用いるものとした。
表4のサンプル9のように(C+N+O)yの割合が多くなると、すなわち炭素(C)の割合が多くなると抵抗率が102Ω・cm未満となる。そのため、炭素(C)の割合が全体の約60%より多くなるとセル電流が増加して消費電力が大きくなりすぎるおそれがある。
また、サンプル11のように、珪素(Si)の割合が全体の約50%以上多くなる場合にも、抵抗率が102Ω・cm未満となることが分かる。そのため、珪素(Si)の割合が全体の約50%以上まで多くなると、セル電流が増加して消費電力が大きくなりすぎるおそれがある。ここで、サンプル10はアモルファスシリコンとなるような膜である。すなわち、炭素(C)などの量は全体の20%未満となる。この様な膜は、抵抗率は高いが結晶化していないため電流が非常に流れにくく、さらに流れる電流の速度が遅いという問題がある。そのため、サンプル10のようにアモルファスシリコンとなるような組成比のものは、記憶装置の可変抵抗層に用いるものとしては不適切である。
ここで、水素(H)が5%未満であると、膜密度が増えて、シリコン(Si)のダングリングボンドや膜中の欠陥が形成され難くなったり、または、それによって、電極(第1電極層62、及び第2電極層64)との界面での反応や、フィラメントの形成が抑制される等して、可変抵抗層63が抵抗変化し難くなることが、一例として考えられる。
次に、各成分、即ち、炭素(C)、珪素(Si)、水素(H)、窒素(N)、及び酸素(O)の組成比の適正範囲に関して例示をする。
本発明者らは、以上に例示したことをさらに検討した結果、組成比の適正範囲に関する知見を得た。
すなわち、本発明者らの得た知見によれば、組成式をSix(CaNbOc)yHzとした場合、原子比x、y、z、a、b、cの範囲が5≦x≦40、20≦y≦60、5≦z≦65、50≦a≦100、0≦b≦20、0≦c≦4となるようにすることが好ましい。
本発明者らは、以上に例示したことをさらに検討した結果、組成比の適正範囲に関する知見を得た。
すなわち、本発明者らの得た知見によれば、組成式をSix(CaNbOc)yHzとした場合、原子比x、y、z、a、b、cの範囲が5≦x≦40、20≦y≦60、5≦z≦65、50≦a≦100、0≦b≦20、0≦c≦4となるようにすることが好ましい。
その様にすれば、炭素(C)と珪素(Si)の化合物を主成分とし、かつ水素(H)を含む材料とするか、この材料に、さらに、窒素(N)と酸素(O)とから選択された少なくとも1種類以上の元素を含む材料とすることができる。
また、結合として、Si-C結合、Si-(CHx)(xは整数)、及びSi-H結合とを有するものとするか、これに、-CH2-結合、-C=C-結合、Si-N結合、Si-NHx 結合(xは整数)、-NHx 結合(xは整数)、及びSi-C6Hx 結合(xは整数)の群より選択された少なくとも1種類以上の結合をさらに有するものとすることができる。
また、結合として、Si-C結合、Si-(CHx)(xは整数)、及びSi-H結合とを有するものとするか、これに、-CH2-結合、-C=C-結合、Si-N結合、Si-NHx 結合(xは整数)、-NHx 結合(xは整数)、及びSi-C6Hx 結合(xは整数)の群より選択された少なくとも1種類以上の結合をさらに有するものとすることができる。
また、可変抵抗層63と電極(第1電極層62、第2電極層64)との密着力を大きくすることができる。
また、真空中において500℃以上、1000℃以下に加熱した場合の膜収縮率が30%以下となるようにすることができる。
また、オフ状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。)、またはフォーミング処理前の高抵抗状態における単層膜としての可変抵抗層の抵抗率が、102Ω・cm以上となるようにすることができる。
このことによって、可変抵抗層のセット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態等が相当する。)における可変抵抗層の抵抗率を従来よりも高くすることができ、セル電流を低減させ、引いては消費電力量を従来よりも抑制することができる。
また、真空中において500℃以上、1000℃以下に加熱した場合の膜収縮率が30%以下となるようにすることができる。
また、オフ状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。)、またはフォーミング処理前の高抵抗状態における単層膜としての可変抵抗層の抵抗率が、102Ω・cm以上となるようにすることができる。
このことによって、可変抵抗層のセット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態等が相当する。)における可変抵抗層の抵抗率を従来よりも高くすることができ、セル電流を低減させ、引いては消費電力量を従来よりも抑制することができる。
図8は、組成比の適正範囲を例示する三角グラフ図である。
図8は、図6に組成比の適正範囲Aを記載したものであり、三角グラフ図中の数値は表1などに記載されているサンプル番号を表している。
すなわち、組成式をSix(CaNbOc)yHzとした場合、原子比x、y、z、a、b、cの範囲が5≦x≦40、20≦y≦60、5≦z≦65、50≦a≦100、0≦b≦20、0≦c≦4となるような範囲(適正範囲A)を記載したものである。
図8は、図6に組成比の適正範囲Aを記載したものであり、三角グラフ図中の数値は表1などに記載されているサンプル番号を表している。
すなわち、組成式をSix(CaNbOc)yHzとした場合、原子比x、y、z、a、b、cの範囲が5≦x≦40、20≦y≦60、5≦z≦65、50≦a≦100、0≦b≦20、0≦c≦4となるような範囲(適正範囲A)を記載したものである。
この場合、適正範囲Aに含まれるサンプル1〜8は、前述したように、密着力、膜収縮率、抵抗率が適正なものとなる。
一方、適正範囲Aに含まれないサンプル9は、前述したように密着力、抵抗率が小さくなりすぎる。また、適正範囲Aに含まれないサンプル10は、前述したように膜収縮率が大きくなりすぎる。なお、サンプル10はアモルファスシリコンとなるような膜である。この様な膜は、抵抗率は高いが結晶化していないため電流が非常に流れにくく、さらに流れる電流の速度が遅いという問題がある。そのため、サンプル10のようにアモルファスシリコンとなるような組成比のものは、可変抵抗層に用いるものとしては不適切である。また、適正範囲Aに含まれないサンプル11は、抵抗率が小さくなりすぎる。
一方、適正範囲Aに含まれないサンプル9は、前述したように密着力、抵抗率が小さくなりすぎる。また、適正範囲Aに含まれないサンプル10は、前述したように膜収縮率が大きくなりすぎる。なお、サンプル10はアモルファスシリコンとなるような膜である。この様な膜は、抵抗率は高いが結晶化していないため電流が非常に流れにくく、さらに流れる電流の速度が遅いという問題がある。そのため、サンプル10のようにアモルファスシリコンとなるような組成比のものは、可変抵抗層に用いるものとしては不適切である。また、適正範囲Aに含まれないサンプル11は、抵抗率が小さくなりすぎる。
次に、組成比を適正範囲A内とした場合におけるスイッチング特性について例示をする。すなわち、適正範囲Aに含まれるサンプル1〜8について行ったスイッチング特性の評価について例示をする。
図9は、スイッチング特性の評価に用いた評価装置を例示する模式断面図である。
図9に示すように、評価装置100には、基板40a、メモリ層60a、導電層65a、絶縁層66a、測定パッド68a、測定パッド69aが設けられている。
メモリ層60aは、基板40aの主面上に設けられている。
メモリ層60aは、第1電極層62a、可変抵抗層63a、第2電極層64aの順に下層から上層へとZ方向に積層された構成を有する。
第1電極層62aは、基板40aの主面上に形成されている。
可変抵抗層63aは、柱状を呈し、第1電極層62aの上面から積層方向(Z方向)に延びるように形成されている。
第2電極層64aは、可変抵抗層63a及び絶縁層66aの上層に形成されている。
導電層65aは、第2電極層64aの上面を覆うように設けられている。
図9は、スイッチング特性の評価に用いた評価装置を例示する模式断面図である。
図9に示すように、評価装置100には、基板40a、メモリ層60a、導電層65a、絶縁層66a、測定パッド68a、測定パッド69aが設けられている。
メモリ層60aは、基板40aの主面上に設けられている。
メモリ層60aは、第1電極層62a、可変抵抗層63a、第2電極層64aの順に下層から上層へとZ方向に積層された構成を有する。
第1電極層62aは、基板40aの主面上に形成されている。
可変抵抗層63aは、柱状を呈し、第1電極層62aの上面から積層方向(Z方向)に延びるように形成されている。
第2電極層64aは、可変抵抗層63a及び絶縁層66aの上層に形成されている。
導電層65aは、第2電極層64aの上面を覆うように設けられている。
絶縁層66aは、第1導電層62aの上層であって、可変抵抗層63aの側面を取り囲むように形成されている。
測定パッド68a、測定パッド69aは、直径寸法が100マイクロメートル(μm)程度のものとした。
第1電極層62aと測定パッド68aとは配線67bを介して電気的に接続されている。第2電極層64aと測定パッド69aとは配線67aを介して電気的に接続されている。
測定パッド68a、測定パッド69aは、直径寸法が100マイクロメートル(μm)程度のものとした。
第1電極層62aと測定パッド68aとは配線67bを介して電気的に接続されている。第2電極層64aと測定パッド69aとは配線67aを介して電気的に接続されている。
第1電極層62a、第2電極層64aは、前述した第1電極層62、第2電極層64と同じ材料から形成されている。
可変抵抗層63aは、前述した可変抵抗層63と同じ材料から形成され、組成比がサンプル1〜8のものとそれぞれ同じにされている。
なお、寸法が異なる可変抵抗層63に対する評価をも合わせて行うようにした。具体的には、直径寸法が0.25マイクロメートル(μm)、高さ寸法が10ナノメートル(nm)のものと、直径寸法が0.043マイクロメートル(μm)、高さ寸法が5ナノメートル(nm)のものと、直径寸法が0.25マイクロメートル(μm)、高さ寸法が3ナノメートル(nm)のものに対する評価を行うようにした。
導電層65aは、金属などの導電体から形成されている。
絶縁層66aは、二酸化珪素(SiO2)などから形成されている。
測定パッド68a、測定パッド69a、配線67a、配線67bは、アルミニウム(Al)、タングステン(W)などの導電体から形成されている。
なお、必要に応じて保護抵抗などの付随する回路を適宜設けるようにすることもできる。
可変抵抗層63aは、前述した可変抵抗層63と同じ材料から形成され、組成比がサンプル1〜8のものとそれぞれ同じにされている。
なお、寸法が異なる可変抵抗層63に対する評価をも合わせて行うようにした。具体的には、直径寸法が0.25マイクロメートル(μm)、高さ寸法が10ナノメートル(nm)のものと、直径寸法が0.043マイクロメートル(μm)、高さ寸法が5ナノメートル(nm)のものと、直径寸法が0.25マイクロメートル(μm)、高さ寸法が3ナノメートル(nm)のものに対する評価を行うようにした。
導電層65aは、金属などの導電体から形成されている。
絶縁層66aは、二酸化珪素(SiO2)などから形成されている。
測定パッド68a、測定パッド69a、配線67a、配線67bは、アルミニウム(Al)、タングステン(W)などの導電体から形成されている。
なお、必要に応じて保護抵抗などの付随する回路を適宜設けるようにすることもできる。
次に、評価の手順について例示をする。
スイッチング特性の評価は、プローブ対を用いて行なった。この場合、プローブ対の先端が、10ナノメートル(nm)以下に先鋭化されているものを用いた。
まず、プローブ対を測定パッド68a、69aに接触させて、書き込み/消去に用いられる1〜15Vの電圧を印加する。この場合、書き込みは、例えば、10nsec〜100msec幅で、1〜15Vの電圧パルスを印加することにより行なう。消去は、例えば、10nsec〜100msec幅で、0.2〜15Vの電圧パルスを印加することにより行なう。
スイッチング特性の評価は、プローブ対を用いて行なった。この場合、プローブ対の先端が、10ナノメートル(nm)以下に先鋭化されているものを用いた。
まず、プローブ対を測定パッド68a、69aに接触させて、書き込み/消去に用いられる1〜15Vの電圧を印加する。この場合、書き込みは、例えば、10nsec〜100msec幅で、1〜15Vの電圧パルスを印加することにより行なう。消去は、例えば、10nsec〜100msec幅で、0.2〜15Vの電圧パルスを印加することにより行なう。
なお、評価を行うサンプルの材料及び構造により、書き込み/消去の際のパルス幅の最適値は異なる。また、書き込み/消去の際のパルス幅は、スイッチング回数により若干異なるものとなる場合もある。そのため、評価にあたり前述した範囲の中で最適なパルス幅を選択するようにした。
次に、書き込み又は消去の後に、読み出しを行なうことによりスイッチング特性を評価する。読み出しは、プローブ対を介して、パルス幅が10〜1000nsec、電圧が0.1〜0.5V程度の電圧パルスを印加し、メモリ層60aの抵抗率、電流、電圧等を測定することにより行う。
次に、評価結果について例示をする。
まず、直径寸法が0.25マイクロメートル(μm)、高さ寸法が10ナノメートル(nm)、組成比がサンプル1〜8のものとそれぞれ同じもののスイッチング特性の評価結果について例示をする。
可変抵抗層において、リセット状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。)での可変抵抗層の抵抗率は、104Ω・cm以上、また、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態等が相当する。)での可変抵抗層の抵抗率は、102Ω・cm以上であった。これは、誤動作(誤スイッチ)の確率を低く抑え、且つ低消費電力とすることができることを意味する。また、ここで、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態等が相当する。)での可変抵抗層の抵抗率は、102Ω・cm以上であるため、セル電流を適正な範囲内に抑えることができ、消費電力を抑えることができる。
また、サイクル寿命は、1万サイクル以上を実現することができた。
まず、直径寸法が0.25マイクロメートル(μm)、高さ寸法が10ナノメートル(nm)、組成比がサンプル1〜8のものとそれぞれ同じもののスイッチング特性の評価結果について例示をする。
可変抵抗層において、リセット状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。)での可変抵抗層の抵抗率は、104Ω・cm以上、また、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態等が相当する。)での可変抵抗層の抵抗率は、102Ω・cm以上であった。これは、誤動作(誤スイッチ)の確率を低く抑え、且つ低消費電力とすることができることを意味する。また、ここで、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態等が相当する。)での可変抵抗層の抵抗率は、102Ω・cm以上であるため、セル電流を適正な範囲内に抑えることができ、消費電力を抑えることができる。
また、サイクル寿命は、1万サイクル以上を実現することができた。
次に、直径寸法が0.043マイクロメートル(μm)、高さ寸法が5ナノメートル(nm)、組成比がサンプル1〜8のものとそれぞれ同じもののスイッチング特性の評価結果について例示をする。
可変抵抗層において、リセット状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。)の可変抵抗層の抵抗率は、104Ω・cm以上、また、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。)の可変抵抗層の抵抗率は、102Ω・cm以上であった。これは、誤動作(誤スイッチ)の確率を低く抑え、且つ低消費電力とすることができることを意味する。
また、ここで、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。)の抵抗率は、102Ω・cm以上であり、セル電流を適正な範囲内に抑えることができるので、消費電力を抑えることができる。
可変抵抗層において、リセット状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態等が相当する。)の可変抵抗層の抵抗率は、104Ω・cm以上、また、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。)の可変抵抗層の抵抗率は、102Ω・cm以上であった。これは、誤動作(誤スイッチ)の確率を低く抑え、且つ低消費電力とすることができることを意味する。
また、ここで、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。)の抵抗率は、102Ω・cm以上であり、セル電流を適正な範囲内に抑えることができるので、消費電力を抑えることができる。
また、サイクル寿命は、1万サイクル以上を実現することができた。
次に、直径寸法が0.25μm、及び高さの寸法が3nmで、組成比が前述のサンプル1〜8のものとそれぞれ同じであるものについて、そのスイッチング特性の評価結果を例示する。
可変抵抗層において、リセット状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態が相当する。)の可変抵抗層の抵抗率は、104Ω・cm以上、また、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。)可変抵抗層の抵抗率は、102Ω・cm以上であった。これは、誤動作(誤スイッチ)の確率を低く抑え、且つ低消費電力とすることができることを意味する。 また、ここで、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。)の抵抗率は、102Ω・cm以上であり、セル電流を適正な範囲内に抑えることができるので、消費電力を抑えることができる。
また、サイクル寿命は、1万サイクル以上を実現することができた。
次に、直径寸法が0.25μm、及び高さの寸法が3nmで、組成比が前述のサンプル1〜8のものとそれぞれ同じであるものについて、そのスイッチング特性の評価結果を例示する。
可変抵抗層において、リセット状態(即ち、これは、高抵抗状態であり、具体的には、データ等を消去する状態、またはその他の可変抵抗層のオフ状態が相当する。)の可変抵抗層の抵抗率は、104Ω・cm以上、また、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。)可変抵抗層の抵抗率は、102Ω・cm以上であった。これは、誤動作(誤スイッチ)の確率を低く抑え、且つ低消費電力とすることができることを意味する。 また、ここで、セット状態(即ち、これは、低抵抗状態であり、具体的には、データ等の書き込み状態、またはその他の可変抵抗層のオン状態が相当する。)の抵抗率は、102Ω・cm以上であり、セル電流を適正な範囲内に抑えることができるので、消費電力を抑えることができる。
また、サイクル寿命は、1万サイクル以上を実現することができた。
以上に例示をしたように、図8において例示をした適正範囲A内の組成比とした場合であっても良好なスイッチング特性を有するものとすることができる。
また、本発明者らの得た他の知見によれば、シリコン(Si)のダングリングボンド密度を増加させるようにすれば、熱による膜収縮率やスイッチング特性の変動率を小さくすることができる。また、Si-H結合量を増加させるようにすれば、熱による膜収縮率やスイッチング特性の変動率を小さくすることができる。
なお、以下においては、一例として、シリコン(Si)のダングリングボンド密度およびSi-H結合量の双方を変化させた場合の影響を例示する。
例えば、シリコン(Si)のダングリングボンド密度を10%増加させ、Si-H結合量を60%増加させた場合、熱による膜収縮率を7%程度小さくすることができる。
また、シリコン(Si)のダングリングボンド密度を増加させたり、Si-H結合量を増加させたりすれば、「書き込み時電圧バラツキVset−σ」、「書き込み時電流バラツキIset−σ」、「消去時電流バラツキIreset−σ」を低減させることができる。すなわち、シリコン(Si)のダングリングボンド密度を増加させたり、Si-H結合量を増加させたりすれば、スイッチング特性の変動率を小さくすることができる。
例えば、シリコン(Si)のダングリングボンド密度を10%増加させ、Si-H結合量を60%増加させた場合、「書き込み時電圧バラツキVset−σ」を67%程度低減させることができる。
この場合、「書き込み時電流バラツキIset−σ」を38%程度低減させることができ、「消去時電流バラツキIreset−σ」を49%程度低減させることができる。
以上に説明をしたように、可変抵抗層において、シリコン(Si)のダングリングボンド密度およびSi-H結合量の少なくともいずれかを増加させるようにすれば、熱による膜収縮率、スイッチング特性の改善を図ることができる。そのため、誤動作が生じる確率を抑え、かつ消費電力を低減させることができる。
なお、以下においては、一例として、シリコン(Si)のダングリングボンド密度およびSi-H結合量の双方を変化させた場合の影響を例示する。
例えば、シリコン(Si)のダングリングボンド密度を10%増加させ、Si-H結合量を60%増加させた場合、熱による膜収縮率を7%程度小さくすることができる。
また、シリコン(Si)のダングリングボンド密度を増加させたり、Si-H結合量を増加させたりすれば、「書き込み時電圧バラツキVset−σ」、「書き込み時電流バラツキIset−σ」、「消去時電流バラツキIreset−σ」を低減させることができる。すなわち、シリコン(Si)のダングリングボンド密度を増加させたり、Si-H結合量を増加させたりすれば、スイッチング特性の変動率を小さくすることができる。
例えば、シリコン(Si)のダングリングボンド密度を10%増加させ、Si-H結合量を60%増加させた場合、「書き込み時電圧バラツキVset−σ」を67%程度低減させることができる。
この場合、「書き込み時電流バラツキIset−σ」を38%程度低減させることができ、「消去時電流バラツキIreset−σ」を49%程度低減させることができる。
以上に説明をしたように、可変抵抗層において、シリコン(Si)のダングリングボンド密度およびSi-H結合量の少なくともいずれかを増加させるようにすれば、熱による膜収縮率、スイッチング特性の改善を図ることができる。そのため、誤動作が生じる確率を抑え、かつ消費電力を低減させることができる。
次に、不揮発性半導体記憶装置1の作用、すなわち、メモリセル11への書き込み動作、読み出し動作、及び消去動作を実行する場合について例示をする。
なお、一例として、図1に示したメモリセル11aが選択され、メモリセル11aを対象として各種動作を実行する場合について例示をする。また、メモリセル11aに所定の電圧を印加して書き込み動作や消去動作を実行する場合について例示をする。
なお、一例として、図1に示したメモリセル11aが選択され、メモリセル11aを対象として各種動作を実行する場合について例示をする。また、メモリセル11aに所定の電圧を印加して書き込み動作や消去動作を実行する場合について例示をする。
先ず、書き込み動作(セット動作)について例示をする。
書き込み動作においては、選択されたワード線WL1の電位が、選択されたビット線BL1の電位よりも相対的に高く設定される。例えば、ビット線BL1を接地電位とするのであれば、ワード線WL1に正の電位が与えられるようにすればよい。
書き込み動作においては、選択されたワード線WL1の電位が、選択されたビット線BL1の電位よりも相対的に高く設定される。例えば、ビット線BL1を接地電位とするのであれば、ワード線WL1に正の電位が与えられるようにすればよい。
この様にして選択されたメモリセル11aに所定の電圧が印加されると、そのメモリセル11a内に電位勾配が生じて電流パルスが流れる。この電流パルスによって、抵抗変化素子13の抵抗が高抵抗状態から低抵抗状態に変化する。
また、この書き込み動作時にワード線WL1に印加される電圧のパルス幅は、消去動作時に印加される電圧のパルス幅よりも長いものとされる。すなわち、書き込み動作時には、消去動作時よりも長時間に亘ってワード線WL1に電圧が印加される。
なお、書き込み動作時には、非選択のワード線WL2、及び非選択のビット線BL2は、全て同電位にバイアスしておくことが望ましい。また、書き込み動作前のスタンバイ時には、全てのワード線WL1、WL2、及び全てのビット線BL1、BL2をプリチャージしておくことが望ましい。
次に、消去動作(リセット動作)について例示をする。
消去動作においては、選択されたワード線WL1の電位が、選択されたビット線BL1の電位よりも相対的に高く設定される。例えば、ビット線BL1を接地電位とするのであれば、ワード線WL1に正の電位が与えられるようにすればよい。
消去動作においては、選択されたワード線WL1の電位が、選択されたビット線BL1の電位よりも相対的に高く設定される。例えば、ビット線BL1を接地電位とするのであれば、ワード線WL1に正の電位が与えられるようにすればよい。
この様にして選択されたメモリセル11aに大電流パルスが流れると、それにより生じたジュール熱、及び残留熱によって、消去動作が実行される。或いは、前述した大電流パルスによる印加電圧、若しくは電流エネルギーそのものにより、消去動作が実行される。この消去動作においては、抵抗変化素子13抵抗が低抵抗状態から高抵抗状態に変化する。
また、前述したように、この消去動作時にワード線WL1に印加される電圧のパルス幅は、書込動作時に印加される電圧のパルス幅よりも短いものとされる。すなわち、消去動作時には、書き込み動作時よりも短時間でワード線WL1に電圧が印加される。
以上のようにして、消去動作時のパルス幅と、書き込み動作時のパルス幅とを使い分けることにより、消去動作と書き込み動作とを区別して実行することができる。
以上のようにして、消去動作時のパルス幅と、書き込み動作時のパルス幅とを使い分けることにより、消去動作と書き込み動作とを区別して実行することができる。
次に、読み出し動作について例示をする。
読み出し動作においては、電流パルス(読み出し電流パルス)が、選択されたビット線BL1から選択されたメモリセル11aに与えられる。そして、ビット線駆動回路30bにおいて、ビット線BL1からの電流が読み出され、メモリセル11aの抵抗率が測定されることにより、読み出し動作が実行される。ただし、メモリセル11aに与える電流パルス(読み出し電流パルス)は、メモリセル11aを構成する材料が抵抗変化を起こさない程度の微小な値とされている。
読み出し動作においては、電流パルス(読み出し電流パルス)が、選択されたビット線BL1から選択されたメモリセル11aに与えられる。そして、ビット線駆動回路30bにおいて、ビット線BL1からの電流が読み出され、メモリセル11aの抵抗率が測定されることにより、読み出し動作が実行される。ただし、メモリセル11aに与える電流パルス(読み出し電流パルス)は、メモリセル11aを構成する材料が抵抗変化を起こさない程度の微小な値とされている。
次に、本実施の形態に係る不揮発性半導体記憶装置の製造方法について例示をする。
なお、一例として、図2に例示をしたメモリセルアレイ10を有する不揮発性半導体記憶装置1の製造方法について例示をする。
図10は、不揮発性半導体記憶装置の製造方法について例示する模式工程断面図である。
まず、図10(a)に示すように、基板40の主面上に、第1導電層50、ダイオード層61、第1電極層62、可変抵抗層63、第2電極層64、ストッパ層72、エッチングマスク90を、下からこの順番で形成する。すなわち、各層を第1の方向(X軸方向)及び第2の方向(Y軸方向)に対して略垂直な方向(Z軸方向)に積層して積層体を形成する。なお、エッチングマスク90には第1の方向(X軸方向)に延在する開口90aが設けられている。
なお、一例として、図2に例示をしたメモリセルアレイ10を有する不揮発性半導体記憶装置1の製造方法について例示をする。
図10は、不揮発性半導体記憶装置の製造方法について例示する模式工程断面図である。
まず、図10(a)に示すように、基板40の主面上に、第1導電層50、ダイオード層61、第1電極層62、可変抵抗層63、第2電極層64、ストッパ層72、エッチングマスク90を、下からこの順番で形成する。すなわち、各層を第1の方向(X軸方向)及び第2の方向(Y軸方向)に対して略垂直な方向(Z軸方向)に積層して積層体を形成する。なお、エッチングマスク90には第1の方向(X軸方向)に延在する開口90aが設けられている。
次に、図10(b)に示すように、積層体(第1導電層50乃至エッチングマスク90が積層された状態のもの)にエッチング処理を行い、素子分離領域80を形成させる。すなわち、エッチングマスク90の開口90aを介してエッチング処理を行うことで前記積層体に第1の素子分離領域80を形成させる。エッチング処理は、基板40と第1導電層50との界面深さまで行う。
次に、図10(c)に示すように、素子分離領域80が形成されたものの表面に、例えばプラズマCVD(Chemical Vapor Deposition)法を用いて第1の絶縁層66bを形成させる。原料ガスとしては、例えばSiH4/O2を例示することができる。これにより、可変抵抗層63やダイオード層61の側面を含む側壁に、不純物の少ない高品質な絶縁層を形成することができる。
第1の絶縁層66bは、素子分離領域80の表面と、エッチングマスク90の主面とに形成される。そのため、素子分離領域80及びその近傍に、溝80aが形成される。
第1の絶縁層66bは、素子分離領域80の表面と、エッチングマスク90の主面とに形成される。そのため、素子分離領域80及びその近傍に、溝80aが形成される。
次に、図10(d)に示すように、第1の絶縁層66bの表面に、例えばスピンコート法を用いて第2の絶縁層66cを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝80aに塗布剤が充填されることで第2の絶縁層66cが形成されると、素子分離領域80は第1の絶縁層66bと第2の絶縁層66cとによって埋込が行われることになる。すなわち、素子分離領域80に絶縁層66が形成されることになる。この様にして、第1の方向(X軸方向)の絶縁層66が形成される。
次に、図10(e)に示すように、積層体の上面を、例えばCMP法を用いて平坦化する。平坦化は、ストッパ層72がなくなるまで行うようにする。すなわち、絶縁層66となる材料が堆積した積層体の主面を平坦化して第2電極層64を露出させる。なお、ストッパ層72と第2導電層70とを一体化させる場合には、平坦化の終点をストッパ層72が露出するまでとすることができる。
次に、図10(f)に示すように、積層体の上面に第2導電層70、エッチングマスク90を、下からこの順番で形成する。なお、エッチングマスク90には第2の方向(Y軸方向)に延在する開口90bが設けられている。
そして、前述したものと同様にして、素子分離領域80と絶縁層66の形成、平坦化などを行う。
すなわち、まず、エッチングマスク90の開口90bを介してエッチング処理を行い素子分離領域80を形成させる。エッチング処理は、第2電極層64と第2導電層70との界面深さまで行う。次に、スピンコート法などを用いて絶縁層66を形成する。そして、積層体の上面を、例えばCMP法を用いて平坦化し、第2導電層70を露出させる。
そして、前述したものと同様にして、素子分離領域80と絶縁層66の形成、平坦化などを行う。
すなわち、まず、エッチングマスク90の開口90bを介してエッチング処理を行い素子分離領域80を形成させる。エッチング処理は、第2電極層64と第2導電層70との界面深さまで行う。次に、スピンコート法などを用いて絶縁層66を形成する。そして、積層体の上面を、例えばCMP法を用いて平坦化し、第2導電層70を露出させる。
以上のようにして、ワード線WLである第1導電層50、ダイオード層61、第1電極層62、可変抵抗層63、第2電極層64、ビット線BLである第2導電層70が所望の形状に加工される。なお、図3、図4に例示をしたもののように、積層構造のメモリセルアレイとする場合には、前述した手順を繰り返せばよい。
ここで、第1導電層50、ダイオード層61、第1電極層62、第2電極層64、ストッパ層72、第2導電層70の形成方法としては、例えばスパッタリング法、CVD(Chemical Vapor Deposition)法(熱CVD法、プラズマCVD法)などを例示することができる。
また、可変抵抗層63は、例えば、以下のようにして形成することができる。
可変抵抗層63の形成には、CVD(Chemical Vapor Deposition)法(熱CVD法、プラズマCVD法)、蒸着法、ドーピング法、スパッタリング法などを用いることができる。すなわち、可変抵抗層63を形成する工程において、CVD法、蒸着法、ドーピング法、スパッタリング法からなる群より選択された1種により可変抵抗層63が形成されるようにすることができる。そして、可変抵抗層63を形成する工程において、少なくとも、炭素と、珪素と、水素と、を含む可変抵抗層63を形成するようにする。
可変抵抗層63の形成には、CVD(Chemical Vapor Deposition)法(熱CVD法、プラズマCVD法)、蒸着法、ドーピング法、スパッタリング法などを用いることができる。すなわち、可変抵抗層63を形成する工程において、CVD法、蒸着法、ドーピング法、スパッタリング法からなる群より選択された1種により可変抵抗層63が形成されるようにすることができる。そして、可変抵抗層63を形成する工程において、少なくとも、炭素と、珪素と、水素と、を含む可変抵抗層63を形成するようにする。
CVD法においては、メチル基またはフェニル基を含むシラン(SiH4)系のガスをそれぞれ単独で用いることができるし、アンモニア(NH3)と炭化水素(CH)系の少なくとも1種類のガスと、シラン(SiH4)系のガスとを混合して用いることができる。
このようなガスを用いるものとすれば、これらのガスに含まれる水素(H)、窒素(N)、酸素(O)などを膜の一部と反応させることで水素(H)、窒素(N)、酸素(O)などを膜中に導入したり、酸化物もしくは窒化物との混合体を形成したりすることができる。また、ヘリウム(He)、アルゴン(Ar)、窒素(N2)などのガスをキャリアガスとして用いることもできる。
このようなガスを用いるものとすれば、これらのガスに含まれる水素(H)、窒素(N)、酸素(O)などを膜の一部と反応させることで水素(H)、窒素(N)、酸素(O)などを膜中に導入したり、酸化物もしくは窒化物との混合体を形成したりすることができる。また、ヘリウム(He)、アルゴン(Ar)、窒素(N2)などのガスをキャリアガスとして用いることもできる。
ここで、本発明者らの得た知見によれば、シラン(SiH4)系のガスとアンモニア(NH3)を用いて可変抵抗層63を形成する場合、アンモニア(NH3)の割合を少なくすれば、シリコン(Si)のダングリングボンド密度を増加させることができる。
例えば、前述したサンプル13は、アンモニア(NH3)を添加せずにシラン(SiH4)系のガスのみで可変抵抗層63を形成した場合である。
そのため、シリコン(Si)のダングリングボンド密度を増加させるという観点からはアンモニア(NH3)の割合を少なくすることが好ましい。
ただし、アンモニア(NH3)を添加すれば熱による膜収縮率をさらに小さくすることができる。
そのため、アンモニア(NH3)の割合は、シリコン(Si)のダングリングボンド密度の増加と、熱による膜収縮率のさらなる低減とを考慮して決定するようにすることができる。
例えば、前述したサンプル13は、アンモニア(NH3)を添加せずにシラン(SiH4)系のガスのみで可変抵抗層63を形成した場合である。
そのため、シリコン(Si)のダングリングボンド密度を増加させるという観点からはアンモニア(NH3)の割合を少なくすることが好ましい。
ただし、アンモニア(NH3)を添加すれば熱による膜収縮率をさらに小さくすることができる。
そのため、アンモニア(NH3)の割合は、シリコン(Si)のダングリングボンド密度の増加と、熱による膜収縮率のさらなる低減とを考慮して決定するようにすることができる。
CVD法には幾つかの方法があるが、プラズマCVD(PECVD)法が500℃以下の比較的低温において膜を形成することができるため好適である。この場合、プラズマの周波数は、通常商用に用いられる周波数帯(13.56MHz)としてもよいし、さらに低周波数の帯域としてもよい。
また、蒸着法においては、液体状の原料を気化させ、これを凝縮させることで可変抵抗層63を形成するようにすることができる。この様にすれば、液体の状態において成分を調整したり、気化後に他のガスと混合したりすることができるので、種々のバリエーションを取ることができる。そのため、膜の形成における自由度を高めることが可能となる。
ドーピング法においては、例えば、炭素(C)、水素(H)を主成分とする膜に珪素(Si)、または珪素(Si)と窒素(N)とをドーピングすることにより可変抵抗層63を形成するようにすることができる。ドーピングする方法としては、熱拡散法、イオン注入法等を用いることができる。
スパッタ法においては、炭化珪素(SiC)などからなるスパッタリング・ターゲットを用いるようにすることができる。この場合、スパッタガスにはアルゴン(Ar)などの不活性ガスが用いられるため、形成される膜中に水素(H)、窒素(N)、酸素(O)を導入することができない。そのため、膜中に水素(H)、窒素(N)、酸素(O)を導入するために、水素(H)、窒素(N)、酸素(O)を含むガスを反応ガスとして導入する。反応ガスとしては、例えば、炭化水素(CH)系のガスなどを例示することができる。スパッタ法には幾つかの方法があるが、マグネトロン・スパッタ法が量産性に優れるため好適である。
本実施の形態に係る不揮発性半導体記憶装置1においては、可変抵抗層63が、炭素(C)と珪素(Si)の化合物を主成分とし、且つ水素(H)を含む材料か、または、この材料に、さらに、窒素(N)と酸素(O)とから選択された少なくとも1種類以上の元素を含む材料から形成されている。これらの材料は、結合状態として、Si−C結合、Si-(CHx)結合(xは整数)、及びSi−H結合とを有するものから形成されているか、または、これらの結合状態に、さらに、Si−C結合、Si−(CHx)結合(xは整数)、Si−H結合、−CH2−結合、−C=C−結合、Si−N結合、Si−NHx結合(xは整数)、−NHx結合(xは整数)、及びSi−C6Hx 結合(xは整数)からなる群より選択された少なくとも1種類以上の結合状態とをさらに有するものから形成されている。また、可変抵抗層63は、前述した化合物の成分において、組成式をSix(CaNbOc)yHzとした場合、原子比x、y、z、a、b、cの範囲が5≦x≦40、20≦y≦60、5≦z≦65、50≦a≦100、0≦b≦20、0≦c≦4となるものから形成されている。また可変抵抗層63は、オフ状態(高抵抗状態)、またはフォーミング処理前の高抵抗状態における単層膜での抵抗率が102Ω・cm以上、さらに好ましくは104Ω・cm以上のものから形成されている。
そのため、本実施の形態に係る不揮発性半導体記憶装置1によれば、従来の不揮発性半導体記憶装置と比べて低い電圧による書き込みまたは消去が可能となる。また、書き込み/消去の抵抗率の差を102Ω・cm以上、さらに好ましくは104Ω・cm以上とすることができる。その結果、消費電力を低減させるとともに誤動作が生じる確率を低減させることができる。
また、熱による膜収縮率が小さく電極との密着力が大きい抵抗変化層63を有するものとすることができる。そのため、歩留まり、生産性などを向上させることができる。また、信頼性などの品質を向上させることもできる。
この場合、図2〜図4に例示をしたようなクロスポイント型の不揮発性半導体記憶装置1とすれば、各々のメモリセル11に個別にMOSトランジスタを設ける必要がないため、高集積化が可能となる。
また、熱による膜収縮率が小さく電極との密着力が大きい抵抗変化層63を有するものとすることができる。そのため、歩留まり、生産性などを向上させることができる。また、信頼性などの品質を向上させることもできる。
この場合、図2〜図4に例示をしたようなクロスポイント型の不揮発性半導体記憶装置1とすれば、各々のメモリセル11に個別にMOSトランジスタを設ける必要がないため、高集積化が可能となる。
また、本実施の形態に係る不揮発性半導体記憶装置の製造方法によれば、前述した構成及び効果を有する可変抵抗層63を備えた不揮発性半導体記憶装置1を効率よく製造することができる。
以上、本実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、不揮発性半導体記憶装置1が備える各要素の形状、寸法、数、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、不揮発性半導体記憶装置1が備える各要素の形状、寸法、数、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、メモリ層60にダイオード層61を有するものを例示したが、これに限定されるわけではない。例えば、可変抵抗層63が電圧の印加方向によって電気抵抗を変化させるものであれば、ダイオード層61を省略することができる。
また、メモリ層60において可変抵抗層63の上面に第2電極層64を設けるようにしたがこれに限定されるわけではない。例えば、可変抵抗層63がジュール熱によりその抵抗率を変化させるものであれば、可変抵抗層63と第2電極層64との間にヒータ層を設けるようにすることができる。この場合、ヒータ層は、電圧を印加することで発熱する層とすることができる。
また、メモリ層60において可変抵抗層63の上面に第2電極層64を設けるようにしたがこれに限定されるわけではない。例えば、可変抵抗層63がジュール熱によりその抵抗率を変化させるものであれば、可変抵抗層63と第2電極層64との間にヒータ層を設けるようにすることができる。この場合、ヒータ層は、電圧を印加することで発熱する層とすることができる。
また、本実施の形態に係る不揮発性半導体記憶装置1は、各種の電気機械などに記録媒体として設けるようにすることができる。例えば、パーソナルコンピュータに読み込み可能な記録媒体として設けるようにすることができる。本実施の形態に係る不揮発性半導体記憶装置1を記録媒体として設けるようにすれば、HDD(hard disk drive)やフラッシュメモリなどを設ける場合と比べて、より高記録密度、かつより低消費電力とすることができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
1 不揮発性半導体記憶装置、10 メモリセルアレイ、11 メモリセル、12 ダイオード、13 抵抗変化素子、20a ワード線選択回路、20b ワード線駆動回路、30a ビット線選択回路、30b ビット線駆動回路、40 基板、50 第1導電層、60 メモリ層、61 ダイオード層、62 第1電極層、63 可変抵抗層、64 第2電極層、66 絶縁層、70 第2導電層、80 素子分離領域、90 エッチングマスク、BL ビット線、WL ワード線
Claims (8)
- 第1の配線と、前記第1の配線と対向する位置に在る第2の配線と、
前記第1の配線と前記第2の配線との間に在り、前記第1の配線と前記第2の配線とを介して印加される電圧または供給される電流により、第1の抵抗率を有する第1の状態と、前記第1の抵抗率よりも、より高い第2の抵抗率を有する第2の抵抗状態との間を可逆的に変化することが可能な可変抵抗層とを備え、
前記可変抵抗層は、炭素と珪素の化合物を主成分とし、且つ水素を含むことを特徴とする不揮発性半導体記憶装置。 - 前記可変抵抗層は、さらに、窒素及び酸素から選択された少なくとも1種類以上の元素をさらに含むこと、を特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記可変抵抗層は、Si−C結合、Si-(CHx)結合(xは整数)及びSi-H結合を含むことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記可変抵抗層は、-CH2-結合、-C=C-結合、Si−N結合、Si−NHx結合(xは整数)、−NHx 結合(xは整数)、Si−C6Hx結合(xは整数)からなる群より選択された少なくとも1種類以上を有することを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記可変抵抗層は、組成式をSix(CaNbOc)yHzとした場合、原子比x、y、z、a、b、cの範囲が5≦x≦40、20≦y≦60、5≦z≦65、50≦a≦100、0≦b≦20、0≦c≦4となるようにすることを特徴とする請求項1〜4のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記可変抵抗層は、前記第1の状態において、前記第2の状態よりも、−C=C−結合状態を多く有する状態にあり、かつ前記第2の状態においては、前記第1の状態よりも、Si−C結合状態を多く有する状態にあることを特徴とする請求項1〜5のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記可変抵抗層は、消去する状態で、抵抗率が102Ω・cm以上であることを特徴とする請求項1〜6のいずれか1つに記載の不揮発性半導体記憶装置。
- 前記可変抵抗層は、フォーミング処理前の状態で、抵抗率が102Ω・cm以上であることを特徴とする請求項1〜6のいずれか1つに記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010251759A JP2011135050A (ja) | 2009-11-30 | 2010-11-10 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009272927 | 2009-11-30 | ||
JP2009272927 | 2009-11-30 | ||
JP2010251759A JP2011135050A (ja) | 2009-11-30 | 2010-11-10 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011135050A true JP2011135050A (ja) | 2011-07-07 |
Family
ID=44066641
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010251759A Pending JP2011135050A (ja) | 2009-11-30 | 2010-11-10 | 不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US8735859B2 (ja) |
JP (1) | JP2011135050A (ja) |
WO (1) | WO2011065537A1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014049660A (ja) * | 2012-08-31 | 2014-03-17 | Toshiba Corp | 不揮発性記憶装置 |
US9735201B2 (en) | 2015-03-19 | 2017-08-15 | Kabushiki Kaisha Toshiba | Memory device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013187256A (ja) * | 2012-03-06 | 2013-09-19 | Toshiba Corp | 不揮発性抵抗変化素子 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL61678A (en) * | 1979-12-13 | 1984-04-30 | Energy Conversion Devices Inc | Programmable cell and programmable electronic arrays comprising such cells |
JP2008118108A (ja) * | 2006-08-25 | 2008-05-22 | Qimonda Ag | 情報記憶素子およびその製造方法 |
US8030637B2 (en) | 2006-08-25 | 2011-10-04 | Qimonda Ag | Memory element using reversible switching between SP2 and SP3 hybridized carbon |
US20080102278A1 (en) | 2006-10-27 | 2008-05-01 | Franz Kreupl | Carbon filament memory and method for fabrication |
JP2009135291A (ja) * | 2007-11-30 | 2009-06-18 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
JP5277500B2 (ja) * | 2008-08-25 | 2013-08-28 | 国立大学法人東京農工大学 | 半導体メモリ装置の製造方法 |
-
2010
- 2010-11-10 JP JP2010251759A patent/JP2011135050A/ja active Pending
- 2010-11-29 US US13/512,774 patent/US8735859B2/en active Active
- 2010-11-29 WO PCT/JP2010/071267 patent/WO2011065537A1/ja active Application Filing
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014049660A (ja) * | 2012-08-31 | 2014-03-17 | Toshiba Corp | 不揮発性記憶装置 |
US9735201B2 (en) | 2015-03-19 | 2017-08-15 | Kabushiki Kaisha Toshiba | Memory device |
Also Published As
Publication number | Publication date |
---|---|
US8735859B2 (en) | 2014-05-27 |
WO2011065537A1 (ja) | 2011-06-03 |
US20120273743A1 (en) | 2012-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101205047B1 (ko) | 불휘발성 반도체 메모리 및 그의 제조 방법 | |
US8334525B2 (en) | Nonvolatile semiconductor memory device including a variable resistance layer including carbon | |
JP6791845B2 (ja) | スイッチ素子および記憶装置 | |
US8648323B2 (en) | Nonvolatile memory device and method of fabricating the same | |
JP5589054B2 (ja) | 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法 | |
JP4555397B2 (ja) | 抵抗変化型不揮発性記憶装置 | |
US7786459B2 (en) | Memory element and memory device comprising memory layer positioned between first and second electrodes | |
US7884347B2 (en) | Phase-change memory device and method of fabricating the same | |
JP5039857B2 (ja) | 記憶装置およびその製造方法 | |
JP4613478B2 (ja) | 半導体記憶素子及びこれを用いた半導体記憶装置 | |
JP2010192800A (ja) | 不揮発性半導体記憶装置 | |
JP2010141046A (ja) | 不揮発性半導体メモリ及び半導体記憶装置 | |
WO2011052239A1 (ja) | 抵抗変化型不揮発性記憶装置およびメモリセルの形成方法 | |
SG192658A1 (en) | Semiconductor structure and semiconductor device including a diode structure and methods of forming same | |
WO2011065537A1 (ja) | 不揮発性半導体記憶装置 | |
JP6308136B2 (ja) | 記憶素子および記憶装置 | |
JP5422534B2 (ja) | 不揮発性抵抗変化素子および不揮発性抵抗変化素子の製造方法 | |
JP2007157941A (ja) | 記憶素子及び記憶装置 | |
JP2012160640A (ja) | 不揮発性半導体記憶装置 | |
JP2012004277A (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |