JP2012004277A - 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP2012004277A JP2012004277A JP2010136898A JP2010136898A JP2012004277A JP 2012004277 A JP2012004277 A JP 2012004277A JP 2010136898 A JP2010136898 A JP 2010136898A JP 2010136898 A JP2010136898 A JP 2010136898A JP 2012004277 A JP2012004277 A JP 2012004277A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance change
- density
- resistance
- change layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 47
- 239000004065 semiconductor Substances 0.000 title claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000002086 nanomaterial Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000006185 dispersion Substances 0.000 claims description 48
- 238000001035 drying Methods 0.000 claims description 9
- 239000007788 liquid Substances 0.000 claims description 6
- 238000003860 storage Methods 0.000 claims description 2
- 230000002265 prevention Effects 0.000 abstract 1
- 239000000463 material Substances 0.000 description 22
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 17
- 238000005530 etching Methods 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229910052799 carbon Inorganic materials 0.000 description 11
- 238000011049 filling Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910021393 carbon nanotube Inorganic materials 0.000 description 7
- 239000002041 carbon nanotube Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- XMWRBQBLMFGWIX-UHFFFAOYSA-N C60 fullerene Chemical class C12=C3C(C4=C56)=C7C8=C5C5=C9C%10=C6C6=C4C1=C1C4=C6C6=C%10C%10=C9C9=C%11C5=C8C5=C8C7=C3C3=C7C2=C1C1=C2C4=C6C4=C%10C6=C9C9=C%11C5=C5C8=C3C3=C7C1=C1C2=C4C6=C2C9=C5C3=C12 XMWRBQBLMFGWIX-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 229910007991 Si-N Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910006294 Si—N Inorganic materials 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 150000001875 compounds Chemical group 0.000 description 3
- 229910003472 fullerene Inorganic materials 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000007921 spray Substances 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 229910011208 Ti—N Inorganic materials 0.000 description 1
- 229910008934 W—N Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 229910021389 graphene Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000002048 multi walled nanotube Substances 0.000 description 1
- 239000002074 nanoribbon Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- IEQIEDJGQAUEQZ-UHFFFAOYSA-N phthalocyanine Chemical compound N1C(N=C2C3=CC=CC=C3C(N=C3C4=CC=CC=C4C(=N4)N3)=N2)=C(C=CC=C2)C2=C1N=C1C2=CC=CC=C2C4=N1 IEQIEDJGQAUEQZ-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920001709 polysilazane Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 229910052701 rubidium Inorganic materials 0.000 description 1
- IGLNJRXAVVLDKE-UHFFFAOYSA-N rubidium atom Chemical compound [Rb] IGLNJRXAVVLDKE-UHFFFAOYSA-N 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- -1 single wall Chemical compound 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/021—Formation of switching materials, e.g. deposition of layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】本発明の実施形態は、電極間の短絡を防止することができ、電極との接触面積を大きくすることができる導電性ナノマテリアルを含む抵抗変化層を有する不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施形態によれば、基板の主面上を第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により第１の抵抗状態と第２の抵抗状態との間を可逆的に変化可能な導電性ナノマテリアルを含む抵抗変化層と、を備え、前記抵抗変化層は、前記第１の方向及び前記第２の方向に対して略垂直な第３の方向に沿って密度が変化していることを特徴とする不揮発性半導体記憶装置が提供される。
【選択図】図６
【解決手段】実施形態によれば、基板の主面上を第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により第１の抵抗状態と第２の抵抗状態との間を可逆的に変化可能な導電性ナノマテリアルを含む抵抗変化層と、を備え、前記抵抗変化層は、前記第１の方向及び前記第２の方向に対して略垂直な第３の方向に沿って密度が変化していることを特徴とする不揮発性半導体記憶装置が提供される。
【選択図】図６
Description
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
不揮発性半導体記憶装置（ＲｅＲＡＭ；抵抗変化型メモリ）に設けられる抵抗変化素子（抵抗変化層）の材料として、カーボンナノチューブやフラーレンなどの炭素系ナノマテリアル（以下、単に炭素系ナノマテリアルと称する）が検討されている。
ここで、炭素系ナノマテリアルを含む抵抗変化層は、構造上、間隙を有することになる。そのため、抵抗変化層を挟んで電極を形成するような場合には、抵抗変化層の形成後に電極が形成される際に抵抗変化層の間隙が導電体物質で埋まってしまい電極間が短絡するおそれがある。この場合、抵抗変化層を挟んで形成された電極間が短絡すると、抵抗変化層に電圧を印加することができず、抵抗変化を生じさせることができないという問題がある。
また、抵抗変化層の膜厚が薄くなるほど電極間の距離が短くなるので、短絡が起こりやすくなる。そのため、抵抗変化層の薄膜化、ひいては不揮発性半導体記憶装置の高集積化が困難となる。さらに、炭素系ナノマテリアル同士の間に間隙が生ずるため、抵抗変化層と電極との接触面積が小さくなり密着性が不足して、剥がれが生じやすくなるおそれがある。加えて、抵抗変化層と電極との接触面積が小さくなることで接触抵抗が高くなるおそれもある。
本発明の実施形態は、電極間の短絡を防止することができ、電極との接触面積を大きくすることができる導電性ナノマテリアルを含む抵抗変化層を有する不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供する。
実施形態によれば、基板の主面上を第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により第１の抵抗状態と第２の抵抗状態との間を可逆的に変化可能な導電性ナノマテリアルを含む抵抗変化層と、を備え、前記抵抗変化層は、前記第１の方向及び前記第２の方向に対して略垂直な第３の方向に沿って密度が変化していることを特徴とする不揮発性半導体記憶装置が提供される。
また、他の実施形態によれば、基板の主面上を第１の方向に延在する第１の配線と、前記第１の方向と非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により第１の抵抗状態と第２の抵抗状態との間を可逆的に変化可能な導電性ナノマテリアルを含む抵抗変化層と、を有する不揮発性半導体記憶装置の製造方法であって、前記抵抗変化層を形成する工程において、前記第１の方向及び前記第２の方向に対して略垂直な第３の方向に沿って密度を変化させること、を特徴とする不揮発性半導体記憶装置の製造方法が提供される。
以下、図面を参照しつつ、本発明の実施の形態について例示をする。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。また、図中の矢印Ｘ、矢印Ｙ、矢印Ｚは互いに直交する方向を表している。
図１は、本実施の形態に係る不揮発性半導体記憶装置１を例示する模式回路図である。 図２は、メモリセルアレイ１０の一例を例示する模式斜視図である。
図３、図４は、他の実施形態に係るメモリセルアレイの一例を例示する模式斜視図である。
なお、図２〜図４においては、メモリ層６０などを取り囲むようにして形成される絶縁層６６（例えば、図５を参照）を省略して描いている。
図１は、本実施の形態に係る不揮発性半導体記憶装置１を例示する模式回路図である。 図２は、メモリセルアレイ１０の一例を例示する模式斜視図である。
図３、図４は、他の実施形態に係るメモリセルアレイの一例を例示する模式斜視図である。
なお、図２〜図４においては、メモリ層６０などを取り囲むようにして形成される絶縁層６６（例えば、図５を参照）を省略して描いている。
図１に示すように、不揮発性半導体記憶装置１には、メモリセルアレイ１０、ワード線選択回路２０ａ、ワード線駆動回路２０ｂ、ビット線選択回路３０ａ、ビット線駆動回路３０ｂが設けられている。
メモリセルアレイ１０には、互いに交差するワード線ＷＬ（ＷＬ１、ＷＬ２）及びビット線ＢＬ（ＢＬ１、ＢＬ２）、並びにワード線ＷＬとビット線ＢＬとの交差部に配置されたメモリセル１１（１１ａ〜１１ｄ）が設けられている。
すなわち、基板４０（図５を参照）の主面上を第１の方向に延在する第１の配線（例えば、Ｘ方向に延在するワード線ＷＬ）と、第１の方向と非平行な第２の方向に延在する第２の配線（例えば、Ｙ方向に延在するビット線ＢＬ）と、が設けられている。また、第１の配線と第２の配線との間に挟持され第１の配線と第２の配線とを介して印加される電圧または供給される電流により第１の抵抗状態と第２の抵抗状態との間を可逆的に変化可能な導電性ナノマテリアルを含む抵抗変化層６３（図５を参照）が設けられている。
すなわち、基板４０（図５を参照）の主面上を第１の方向に延在する第１の配線（例えば、Ｘ方向に延在するワード線ＷＬ）と、第１の方向と非平行な第２の方向に延在する第２の配線（例えば、Ｙ方向に延在するビット線ＢＬ）と、が設けられている。また、第１の配線と第２の配線との間に挟持され第１の配線と第２の配線とを介して印加される電圧または供給される電流により第１の抵抗状態と第２の抵抗状態との間を可逆的に変化可能な導電性ナノマテリアルを含む抵抗変化層６３（図５を参照）が設けられている。
ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。メモリセル１１（１１ａ〜１１ｄ）は、Ｘ方向及びＹ方向に形成される面上にマトリクス状に配置されている。
また、各メモリセル１１には、直列接続されたダイオード１２と抵抗変化素子１３とが設けられている。ダイオード１２は、記憶（書き込み）／再生（読み出し）時における回り込み電流（sneak current）を防止するために配置されている。抵抗変化素子１３は、電圧の印加または電流の供給により低抵抗状態と高抵抗状態とを繰り返し変化させることができる。そして、この２つの状態における抵抗値に基づいてデータを不揮発的に記憶する。ダイオード１２のアノードは、ワード線ＷＬに接続され、ダイオード１２のカソードは、抵抗変化素子１３の一端に接続されている。抵抗変化素子１３の他端は、ビット線ＢＬに接続されている。
ワード線選択回路２０ａには、複数の選択トランジスタ１４（１４ａ、１４ｂ）が設けられている。選択トランジスタ１４の一端は、ワード線ＷＬの一端に接続され、選択トランジスタ１４の他端は、ワード線駆動回路２０ｂに接続されている。選択トランジスタ１４のゲートには、信号Ｓａ（Ｓａ１、Ｓａ２）が供給される。そして、信号Ｓａを制御することにより、ワード線ＷＬを選択的にワード線駆動回路２０ｂに接続することができるようになっている。
ワード線駆動回路２０ｂは、メモリセル１１に記憶されているデータの消去、メモリセル１１へのデータの書き込み、及びメモリセル１１からのデータの読み出しに必要な電圧をワード線ＷＬへ印加する。または、データの消去、データの書き込み、データの読み出しに必要な電流をワード線ＷＬへ供給する。
ビット線選択回路３０ａには、複数の選択トランジスタ１５（１５ａ、１５ｂ）が設けられている。選択トランジスタ１５の一端は、ビット線ＢＬの一端に接続され、選択トランジスタ１５の他端は、ビット線駆動回路３０ｂに接続されている。選択トランジスタ１５のゲートには、信号Ｓｂ（Ｓｂ１、Ｓｂ２）が供給される。そして、信号Ｓｂを制御することにより、ビット線ＢＬを選択的にビット線駆動回路３０ｂに接続することができるようになっている。
ビット線駆動回路３０ｂは、メモリセル１１に記憶されているデータの消去、メモリセル１１へのデータの書き込み、及びメモリセル１１からのデータの読み出しに必要な電圧をビット線ＢＬへ印加する。または、データの消去、データの書き込み、データの読み出しに必要な電流をビット線ＢＬへ供給する。また、ビット線駆動回路３０ｂは、ビット線ＢＬを介して読み出されたデータを外部に出力する。
次に、図２〜図４を参照して、メモリセルアレイの構成について例示をする。
図２に示すように、メモリセルアレイ１０は、ワード線ＷＬとビット線ＢＬとの交差部にメモリ層６０を配置したいわゆるクロスポイント型の構成を有している。
図２に示すように、メモリセルアレイ１０は、ワード線ＷＬとビット線ＢＬとの交差部にメモリ層６０を配置したいわゆるクロスポイント型の構成を有している。
メモリセルアレイ１０は、基板４０の主面上に第１導電層５０、メモリ層６０、第２導電層７０の順に下層から上層へとＺ方向に積層された構成を有する。ここで、第１導電層５０は、前述したワード線ＷＬとして機能する。メモリ層６０は、前述したメモリセル１１として機能する。第２導電層７０は、前述したビット線ＢＬとして機能する。
第１導電層５０は、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層５０は、導電性材料（例えば、金属など）から形成されている。第１導電層５０は、耐熱性が高く、且つ電気抵抗値の低い材料から形成されることが望ましい。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。
メモリ層６０は、第１導電層５０上に設けられ、Ｘ方向及びＹ方向においてマトリクス状に配置されている。
メモリ層６０は、第１導電層５０上に設けられ、Ｘ方向及びＹ方向においてマトリクス状に配置されている。
第２導電層７０は、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層７０は、メモリ層６０の上面と接するように形成されている。第２導電層７０は、耐熱性が高く、且つ電気抵抗値の低い材料から形成されることが望ましい。例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、及びこれらの窒化物、もしくはこれらを積層したものなどを例示することができる。なお、第１導電層５０と第２導電層７０とを同じ材料から形成することもできるし、異なる材料から形成することもできる。
また、図２に例示をしたメモリセルアレイ１０は、第１導電層５０、メモリ層６０、第２導電層７０が一層ずつ設けられたものであるがこれに限定されるわけではない。
例えば、図３に例示をしたメモリセルアレイ１０ａのように、前述したメモリセルアレイ１０の構成に加えて、さらに上層（Ｚ方向）に絶縁層を介して第１導電層５０、メモリ層６０、第２導電層７０が積層された構成を有するものであってもよい。
例えば、図３に例示をしたメモリセルアレイ１０ａのように、前述したメモリセルアレイ１０の構成に加えて、さらに上層（Ｚ方向）に絶縁層を介して第１導電層５０、メモリ層６０、第２導電層７０が積層された構成を有するものであってもよい。
また、例えば、図４に例示をしたメモリセルアレイ１０ｂのように、前述したメモリセルアレイ１０の第２導電層７０の上層（Ｚ方向）に形成されたメモリ層６０、及びこのメモリ層６０の上層（Ｚ方向）に形成された第１導電層５０を有する構成であってもよい。すなわち、メモリセルアレイは、図４に例示をしたメモリセルアレイ１０ｂのように、上下のメモリ層６０において第２導電層７０を共有する構成であってもよい。
次に、メモリ層６０の構成に関してさらに例示をする。
図５は、メモリ層６０の構成を例示する模式断面図である。なお、図５は、図２に例示をしたメモリセルアレイ１０における断面を表したものである。
図５に示すように、メモリ層６０は、ダイオード層６１、第１電極層６２、抵抗変化層６３、第２電極層６４の順に下層から上層へとＺ方向に積層された構成を有する。
図５は、メモリ層６０の構成を例示する模式断面図である。なお、図５は、図２に例示をしたメモリセルアレイ１０における断面を表したものである。
図５に示すように、メモリ層６０は、ダイオード層６１、第１電極層６２、抵抗変化層６３、第２電極層６４の順に下層から上層へとＺ方向に積層された構成を有する。
ダイオード層６１は、第１導電層５０の上層（Ｚ方向）に形成されている。ダイオード層６１は、前述したダイオード１２として機能する。ダイオード層６１は、例えば、ＭＩＭ（Metal-Insulator-Metal）構造、ＰＩＮ構造（P+poly-Silicon - Intrinsic - N+poly-Silicon）を有するものとすることができる。
第１電極層６２は、ダイオード層６１の上層（Ｚ方向）に形成されている。
第１電極層６２は、以下に示す「化合物群ｇ１」から選択される少なくとも１種類以上の窒化物、炭化物の何れかから形成されるようにすることができる。或いは、これらの混合体から形成されるようにすることができる。すなわち、化合物群ｇ１から選択される少なくとも１種類以上の窒化物と炭化物との混合体から形成されるようにすることができる。
化合物群ｇ１：Ｔｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｓｉ−Ｎ、Ｔｉ−Ｃ、Ｔａ−Ｃ、Ｓｉ−Ｃ、Ｗ−Ｎ
また、第１電極層６２は、以下に示す「元素群ｇ２」から選択される少なくとも１種類以上の元素と、「元素群ｇ３」から選択される少なくとも１種類以上の元素と、を含み積層状に形成されたもの（積層膜）とすることもできる。
元素群ｇ２：水素（Ｈ）、ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｓｉ）、チタン（Ｔｉ）
元素群ｇ３：タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、ルビジウム（Ｒｕ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）
抵抗変化層６３は、後述する導電性ナノマテリアルを含み、第１電極層６２の上層（Ｚ方向）に形成されている。抵抗変化層６３は、前述した抵抗変化素子１３として機能する。すなわち、抵抗変化層６３の電気抵抗には、異なる二つ以上の状態が存在し、その状態を可逆的に変化させることができるようになっている。例えば、第１電極層６２と第２電極層６４とを介して抵抗変化層６３に電圧を印加することにより、抵抗変化層６３の電気抵抗が、二つ以上の状態から選ばれる一つの状態から、他の状態へと変化するものを例示することができる。一例としては、抵抗変化層６３の電気抵抗が、低抵抗状態から高抵抗状態へ、高抵抗状態から低抵抗状態へと変化するものを例示することができる。
そして、この様な電気抵抗の状態の違いを、例えば、２値データ（"０"及び"１"）に対応させてデータを記憶保持する。
電気抵抗の状態が変化する原理は明確ではないが、電界の印加による導電性ナノマテリアルの構造変化、例えば、微小なナノオーダースケールの導電体同士の間における間隔変動、欠陥導入と修復、ｓｐ２結合とｓｐ３結合との間における変化などによるものと考えられる。
第１電極層６２は、以下に示す「化合物群ｇ１」から選択される少なくとも１種類以上の窒化物、炭化物の何れかから形成されるようにすることができる。或いは、これらの混合体から形成されるようにすることができる。すなわち、化合物群ｇ１から選択される少なくとも１種類以上の窒化物と炭化物との混合体から形成されるようにすることができる。
化合物群ｇ１：Ｔｉ−Ｎ、Ｔｉ−Ｓｉ−Ｎ、Ｔａ−Ｎ、Ｔａ−Ｓｉ−Ｎ、Ｓｉ−Ｎ、Ｔｉ−Ｃ、Ｔａ−Ｃ、Ｓｉ−Ｃ、Ｗ−Ｎ
また、第１電極層６２は、以下に示す「元素群ｇ２」から選択される少なくとも１種類以上の元素と、「元素群ｇ３」から選択される少なくとも１種類以上の元素と、を含み積層状に形成されたもの（積層膜）とすることもできる。
元素群ｇ２：水素（Ｈ）、ボロン（Ｂ）、窒素（Ｎ）、シリコン（Ｓｉ）、チタン（Ｔｉ）
元素群ｇ３：タングステン（Ｗ）、タンタル（Ｔａ）、シリコン（Ｓｉ）、イリジウム（Ｉｒ）、ルビジウム（Ｒｕ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）
抵抗変化層６３は、後述する導電性ナノマテリアルを含み、第１電極層６２の上層（Ｚ方向）に形成されている。抵抗変化層６３は、前述した抵抗変化素子１３として機能する。すなわち、抵抗変化層６３の電気抵抗には、異なる二つ以上の状態が存在し、その状態を可逆的に変化させることができるようになっている。例えば、第１電極層６２と第２電極層６４とを介して抵抗変化層６３に電圧を印加することにより、抵抗変化層６３の電気抵抗が、二つ以上の状態から選ばれる一つの状態から、他の状態へと変化するものを例示することができる。一例としては、抵抗変化層６３の電気抵抗が、低抵抗状態から高抵抗状態へ、高抵抗状態から低抵抗状態へと変化するものを例示することができる。
そして、この様な電気抵抗の状態の違いを、例えば、２値データ（"０"及び"１"）に対応させてデータを記憶保持する。
電気抵抗の状態が変化する原理は明確ではないが、電界の印加による導電性ナノマテリアルの構造変化、例えば、微小なナノオーダースケールの導電体同士の間における間隔変動、欠陥導入と修復、ｓｐ２結合とｓｐ３結合との間における変化などによるものと考えられる。
抵抗変化層６３は、導電性ナノマテリアルを含んだものとすることができる。一例としては、導電性ナノマテリアルから形成された抵抗変化層６３を例示することができる。ここで、導電性ナノマテリアルは微小なナノオーダースケールの導電体（例えば、カーボンなど）からなる立体構造体である。導電性ナノマテリアルとしては、例えば、カーボンナノチューブ、フラーレン、グラフェン、カーボンナノリボンなどの炭素系ナノマテリアルや、シリコン系ナノマテリアルなどを例示することができる。また、カーボンナノチューブとしては、シングルウォール、ダブルウォール、マルチウォールなどのカーボンナノチューブを例示することができる。ただし、例示をしたものに限定されるわけではなく、導電性を有するナノマテリアルであればよい。
抵抗変化層６３の膜厚は、例えば、５ｎｍ（ナノメートル）以上７０ｎｍ（ナノメートル）以下とすることができる。
抵抗変化層６３は、第１の方向（例えば、Ｘ方向）及び第２の方向（例えば、Ｙ方向）に対して略垂直な第３の方向（例えば、Ｚ方向）に沿って密度が変化している。
なお、抵抗変化層６３の密度の変化に関する詳細は後述する。
抵抗変化層６３の膜厚は、例えば、５ｎｍ（ナノメートル）以上７０ｎｍ（ナノメートル）以下とすることができる。
抵抗変化層６３は、第１の方向（例えば、Ｘ方向）及び第２の方向（例えば、Ｙ方向）に対して略垂直な第３の方向（例えば、Ｚ方向）に沿って密度が変化している。
なお、抵抗変化層６３の密度の変化に関する詳細は後述する。
第２電極層６４は、抵抗変化層６３の上面と第２導電層７０の下面との間に形成されている。第２電極層６４は、前述した第１電極層６２の材料と同様の材料から形成するようにすることができる。
絶縁層６６は、マトリクス状に配置された各メモリ層６０の間に形成されている。絶縁層６６は、いわゆる素子間絶縁層として機能する。絶縁層６６は、絶縁性材料から形成するようにすることができる。例えば、ポリイミドやフタロシアニン系有機分子材料などから形成するようにすることができる。
絶縁層６６は、マトリクス状に配置された各メモリ層６０の間に形成されている。絶縁層６６は、いわゆる素子間絶縁層として機能する。絶縁層６６は、絶縁性材料から形成するようにすることができる。例えば、ポリイミドやフタロシアニン系有機分子材料などから形成するようにすることができる。
次に、抵抗変化層６３の構成に関してさらに例示をする。
図６は、抵抗変化層の構成を例示する模式図である。
前述したように、メモリ層６０は、ダイオード層６１、第１電極層６２、抵抗変化層６３、第２電極層６４の順に下層から上層へとＺ方向に積層された構成を有する。
ここで、導電性ナノマテリアル（例えば、炭素系ナノマテリアル）を含む抵抗変化層は、ナノオーダレベルの立体構造体となっている。そのため、密度（充填率）、即ち単位体積当たりに占める原子の割合が、多元系金属酸化物から形成された膜と比べて充填率で２５％〜７５％程度低くなる。その結果、導電性ナノマテリアルを含む抵抗変化層には間隙が生ずることになる。この間隙は、いづれの導電性ナノマテリアルを含む場合においても存在する。例えば、シングルウォール、ダブルウォール、マルチウォールのカーボンナノチューブ、やフラーレンなどのいづれの炭素系ナノマテリアルを含む場合においても存在する。そして、導電性ナノマテリアルの分子構造が大きくなるほど最密充填率は小さくなる傾向にある。
この様な場合、密度が低い抵抗変化層の上に第２電極層６４を形成すると、間隙内に第２電極層６４の材料が侵入しやすくなる。特に、ＣＶＤ(Chemical Vapor Deposition；化学気相成長)法を用いて第２電極層６４を形成すると、第２電極層６４の材料がより顕著に間隙内に侵入する。そして、間隙内に侵入した第２電極層６４の材料が第１電極層６２と接触すると、第２電極層６４と第１電極層６２とが電気的に接続されて短絡が発生し、メモリセル（メモリ層６０）の正常動作ができなくなる。
図６は、抵抗変化層の構成を例示する模式図である。
前述したように、メモリ層６０は、ダイオード層６１、第１電極層６２、抵抗変化層６３、第２電極層６４の順に下層から上層へとＺ方向に積層された構成を有する。
ここで、導電性ナノマテリアル（例えば、炭素系ナノマテリアル）を含む抵抗変化層は、ナノオーダレベルの立体構造体となっている。そのため、密度（充填率）、即ち単位体積当たりに占める原子の割合が、多元系金属酸化物から形成された膜と比べて充填率で２５％〜７５％程度低くなる。その結果、導電性ナノマテリアルを含む抵抗変化層には間隙が生ずることになる。この間隙は、いづれの導電性ナノマテリアルを含む場合においても存在する。例えば、シングルウォール、ダブルウォール、マルチウォールのカーボンナノチューブ、やフラーレンなどのいづれの炭素系ナノマテリアルを含む場合においても存在する。そして、導電性ナノマテリアルの分子構造が大きくなるほど最密充填率は小さくなる傾向にある。
この様な場合、密度が低い抵抗変化層の上に第２電極層６４を形成すると、間隙内に第２電極層６４の材料が侵入しやすくなる。特に、ＣＶＤ(Chemical Vapor Deposition；化学気相成長)法を用いて第２電極層６４を形成すると、第２電極層６４の材料がより顕著に間隙内に侵入する。そして、間隙内に侵入した第２電極層６４の材料が第１電極層６２と接触すると、第２電極層６４と第１電極層６２とが電気的に接続されて短絡が発生し、メモリセル（メモリ層６０）の正常動作ができなくなる。
この短絡を抑制する方法として、抵抗変化層の厚膜化が考えられるが、膜厚寸法の増加には、プロセス時間の増大、アスペクト比の増大による微細加工の難易度上昇というデメリットがある。
また、抵抗変化層の密度を高くすれば、間隙内に第２電極層６４の材料が侵入し難くなるので短絡を抑制することができる。しかしながら、抵抗変化層の密度を単に高くすれば、スイッチング特性（低抵抗状態と高抵抗状態との切替に関する特性）が低下するという新たな問題が生じる。
また、抵抗変化層の密度を高くすれば、間隙内に第２電極層６４の材料が侵入し難くなるので短絡を抑制することができる。しかしながら、抵抗変化層の密度を単に高くすれば、スイッチング特性（低抵抗状態と高抵抗状態との切替に関する特性）が低下するという新たな問題が生じる。
そのため、本実施の形態においては、膜厚方向（Ｚ方向）において均一な密度を有する抵抗変化層とするのではなく、膜厚方向（Ｚ方向）において密度が変化する抵抗変化層とすることで、短絡の抑制とスイッチング特性の低下抑制とを図るようにしている。
例えば、図６（ａ）に示すように、抵抗変化層の形成後に形成される電極側（図６（ａ）に例示をしたものの場合には第２電極層６４の側）の抵抗変化層の密度が高くなるようにしている。図６（ａ）に示すものの場合には、抵抗変化層６８の密度が抵抗変化層６７の密度より高くなるようにしている。
すなわち、抵抗変化層６３は、第３の方向（膜厚方向；Ｚ方向）における基板４０の側の第１の端部６３ｂと、第１の端部６３ｂとは反対側の第２の端部６３ｃと、を有し、第２の端部６３ｃの側の密度が第３の方向（膜厚方向；Ｚ方向）における中央部の密度より高くなるようにしている。
例えば、図６（ａ）に示すように、抵抗変化層の形成後に形成される電極側（図６（ａ）に例示をしたものの場合には第２電極層６４の側）の抵抗変化層の密度が高くなるようにしている。図６（ａ）に示すものの場合には、抵抗変化層６８の密度が抵抗変化層６７の密度より高くなるようにしている。
すなわち、抵抗変化層６３は、第３の方向（膜厚方向；Ｚ方向）における基板４０の側の第１の端部６３ｂと、第１の端部６３ｂとは反対側の第２の端部６３ｃと、を有し、第２の端部６３ｃの側の密度が第３の方向（膜厚方向；Ｚ方向）における中央部の密度より高くなるようにしている。
この場合、例えば、第２の端部６３ｃの側の密度を第３の方向（膜厚方向；Ｚ方向）における中央部の密度の３倍以上とすることができる。図６（ａ）に示すものの場合には、抵抗変化層６８の密度（充填率）を抵抗変化層６７の密度（充填率）の３倍以上とすることができる。例えば、抵抗変化層６８の充填率を７５％程度、抵抗変化層６７の充填率を２５％程度とすることができる。
この様にすれば、密度の高い抵抗変化層６８により第２電極層６４の材料が抵抗変化層の間隙内に侵入することを抑制することができる。そのため、第２電極層６４と第１電極層６２との間における短絡を抑制することができる。また、密度の低い抵抗変化層６７によりスイッチング特性が低下することを抑制することができる。
また、短絡が起こりにくくなるので抵抗変化層の厚み寸法をその分薄くすることができる。そのため、不揮発性半導体記憶装置の高集積化を容易とすることができる。
また、導電性ナノマテリアル同士の間の間隙が小さくなるので、抵抗変化層６８と第２電極層６４との接触面積を大きくすることができる。そのため、抵抗変化層６８と第２電極層６４との密着性を向上させることができる。また、抵抗変化層６８と第２電極層６４との間における接触抵抗を低減させることができる。
この様にすれば、密度の高い抵抗変化層６８により第２電極層６４の材料が抵抗変化層の間隙内に侵入することを抑制することができる。そのため、第２電極層６４と第１電極層６２との間における短絡を抑制することができる。また、密度の低い抵抗変化層６７によりスイッチング特性が低下することを抑制することができる。
また、短絡が起こりにくくなるので抵抗変化層の厚み寸法をその分薄くすることができる。そのため、不揮発性半導体記憶装置の高集積化を容易とすることができる。
また、導電性ナノマテリアル同士の間の間隙が小さくなるので、抵抗変化層６８と第２電極層６４との接触面積を大きくすることができる。そのため、抵抗変化層６８と第２電極層６４との密着性を向上させることができる。また、抵抗変化層６８と第２電極層６４との間における接触抵抗を低減させることができる。
また、図６（ｂ）に示すように、抵抗変化層の形成前に形成される電極側（図６（ｂ）に例示をしたものの場合には第１電極層６２の側）の抵抗変化層の密度をも高くするようにすることができる。図６（ｂ）に示すものの場合には、抵抗変化層６９の密度が抵抗変化層６７の密度より高くなるようにすることができる。
すなわち、第１の端部６３ｂの側の密度が第３の方向（膜厚方向；Ｚ方向）における中央部の密度より高くなるようにすることができる。
すなわち、第１の端部６３ｂの側の密度が第３の方向（膜厚方向；Ｚ方向）における中央部の密度より高くなるようにすることができる。
この場合、例えば、第１の端部６３ｂの側の密度を第３の方向（膜厚方向；Ｚ方向）における中央部の密度の３倍以上とすることができる。図６（ｂ）に示すものの場合には、抵抗変化層６９の密度（充填率）を抵抗変化層６７の密度（充填率）の３倍以上とすることができる。例えば、抵抗変化層６９の充填率を７５％程度、抵抗変化層６７の充填率を２５％程度とすることができる。
この様にすれば、密度の高い抵抗変化層６９により間隙内に侵入した第２電極層６４の材料が第１電極層６２に到達することを抑制することができる。そのため、第２電極層６４と第１電極層６２との間における短絡をより確実に抑制することができる。また、密度の低い抵抗変化層６７によりスイッチング特性が低下することを抑制することができる。
また、短絡が起こりにくくなるので抵抗変化層の厚み寸法をさらに薄くすることができる。そのため、不揮発性半導体記憶装置の高集積化をさらに容易とすることができる。 また、前述した抵抗変化層６８と第２電極層６４との場合と同様に、抵抗変化層６９と第１電極層６２との接触面積を大きくすることができる。そのため、抵抗変化層６９と第１電極層６２との密着性を向上させることができる。また、抵抗変化層６９と第１電極層６２との間における接触抵抗を低減させることができる。
この様にすれば、密度の高い抵抗変化層６９により間隙内に侵入した第２電極層６４の材料が第１電極層６２に到達することを抑制することができる。そのため、第２電極層６４と第１電極層６２との間における短絡をより確実に抑制することができる。また、密度の低い抵抗変化層６７によりスイッチング特性が低下することを抑制することができる。
また、短絡が起こりにくくなるので抵抗変化層の厚み寸法をさらに薄くすることができる。そのため、不揮発性半導体記憶装置の高集積化をさらに容易とすることができる。 また、前述した抵抗変化層６８と第２電極層６４との場合と同様に、抵抗変化層６９と第１電極層６２との接触面積を大きくすることができる。そのため、抵抗変化層６９と第１電極層６２との密着性を向上させることができる。また、抵抗変化層６９と第１電極層６２との間における接触抵抗を低減させることができる。
なお、図６（ａ）、図６（ｂ）においては、密度の異なる層を設けるようにしたが、これに限定されるわけではない。例えば、密度が段階的に変化したり、密度が漸次変化したりしてもよい。
次に、不揮発性半導体記憶装置１の作用、すなわち、メモリセル１１への書き込み動作、読み出し動作、及び消去動作を実行する場合について例示をする。
なお、一例として、図１に示したメモリセル１１ａが選択され、メモリセル１１ａを対象として各種動作を実行する場合について例示をする。また、メモリセル１１ａに所定の電圧を印加して書き込み動作や消去動作を実行する場合について例示をする。
なお、一例として、図１に示したメモリセル１１ａが選択され、メモリセル１１ａを対象として各種動作を実行する場合について例示をする。また、メモリセル１１ａに所定の電圧を印加して書き込み動作や消去動作を実行する場合について例示をする。
先ず、書き込み動作（セット動作）について例示をする。
書き込み動作においては、選択されたワード線ＷＬ１の電位が、選択されたビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位が与えられるようにすればよい。
書き込み動作においては、選択されたワード線ＷＬ１の電位が、選択されたビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位が与えられるようにすればよい。
この様にして選択されたメモリセル１１ａに所定の電圧が印加されると、そのメモリセル１１ａ内に電位勾配が生じて電流パルスが流れる。この電流パルスによって、抵抗変化素子１３の電気抵抗が高抵抗状態から低抵抗状態に変化する。
また、この書き込み動作時にワード線ＷＬ１に印加される電圧のパルス幅は、消去動作時に印加される電圧のパルス幅よりも長いものとされる。すなわち、書き込み動作時には、消去動作時よりも長時間に亘ってワード線ＷＬ１に電圧が印加される。
なお、書き込み動作時には、非選択のワード線ＷＬ２、及び非選択のビット線ＢＬ２は、すべて同電位にバイアスしておくことが望ましい。また、書き込み動作前のスタンバイ時には、すべてのワード線ＷＬ１、ＷＬ２、及びすべてのビット線ＢＬ１、ＢＬ２をプリチャージしておくことが望ましい。
次に、消去動作（リセット動作）について例示をする。
消去動作においては、選択されたワード線ＷＬ１の電位が、選択されたビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位が与えられるようにすればよい。
消去動作においては、選択されたワード線ＷＬ１の電位が、選択されたビット線ＢＬ１の電位よりも相対的に高く設定される。例えば、ビット線ＢＬ１を接地電位とするのであれば、ワード線ＷＬ１に正の電位が与えられるようにすればよい。
この様にして選択されたメモリセル１１ａに大電流パルスが流れると、それにより生じたジュール熱、及び残留熱によって、消去動作が実行される。或いは、前述した大電流パルスによる印加電圧、若しくは電流エネルギーそのものにより、消去動作が実行される。この消去動作においては、抵抗変化素子１３の電気抵抗が低抵抗状態から高抵抗状態に変化する。
また、前述したように、この消去動作時にワード線ＷＬ１に印加される電圧のパルス幅は、書込動作時に印加される電圧のパルス幅よりも短いものとされる。すなわち、消去動作時には、書き込み動作時よりも短時間でワード線ＷＬ１に電圧が印加される。
以上のようにして、消去動作時のパルス幅と、書き込み動作時のパルス幅とを使い分けることにより、消去動作と書き込み動作とを区別して実行することができる。
以上のようにして、消去動作時のパルス幅と、書き込み動作時のパルス幅とを使い分けることにより、消去動作と書き込み動作とを区別して実行することができる。
次に、読み出し動作について例示をする。
読み出し動作においては、電流パルス（読み出し電流パルス）が、選択されたビット線ＢＬ１から選択されたメモリセル１１ａに与えられる。そして、ビット線駆動回路３０ｂにおいて、ビット線ＢＬ１からの電流が読み出され、メモリセル１１ａの電気抵抗値が測定されることにより、読み出し動作が実行される。ただし、メモリセル１１ａに与える電流パルス（読み出し電流パルス）は、メモリセル１１ａを構成する抵抗変化層が抵抗状態の変化を起こさない程度の微小な値とされている。
読み出し動作においては、電流パルス（読み出し電流パルス）が、選択されたビット線ＢＬ１から選択されたメモリセル１１ａに与えられる。そして、ビット線駆動回路３０ｂにおいて、ビット線ＢＬ１からの電流が読み出され、メモリセル１１ａの電気抵抗値が測定されることにより、読み出し動作が実行される。ただし、メモリセル１１ａに与える電流パルス（読み出し電流パルス）は、メモリセル１１ａを構成する抵抗変化層が抵抗状態の変化を起こさない程度の微小な値とされている。
本実施の形態に係る不揮発性半導体記憶装置１によれば、密度の高い部分（例えば、抵抗変化層６８）により抵抗変化層の形成後に形成される電極（図６に例示をしたものの場合には第２電極層６４）の材料が抵抗変化層の間隙内に侵入することを抑制することができる。また、密度の低い部分（例えば、抵抗変化層６７）によりスイッチング特性が低下することを抑制することができる。また、密度の高い部分（例えば、抵抗変化層６８）と第２電極層６４との接触面積を大きくすることができるので、抵抗変化層と第２電極層６４との密着性を向上させたり、抵抗変化層と第２電極層６４との間における接触抵抗を低減させたりすることができる。そのため、不揮発性半導体記憶装置１の動作の安定化を図ることができる。
また、第１の端部６３ｂの側の密度をも高くする場合（例えば、抵抗変化層６９を設ける場合）には、密度の高い部分（例えば、抵抗変化層６９）と第１電極層６２との接触面積を大きくすることができるので、抵抗変化層と第１電極層６２との密着性を向上させたり、抵抗変化層と第１電極層６２との間における接触抵抗を低減させたりすることができる。
また、短絡が起こりにくくなるので抵抗変化層の厚み寸法をその分薄くすることができる。そのため、不揮発性半導体記憶装置の高集積化を容易とすることができる。
また、第１の端部６３ｂの側の密度をも高くする場合（例えば、抵抗変化層６９を設ける場合）には、密度の高い部分（例えば、抵抗変化層６９）と第１電極層６２との接触面積を大きくすることができるので、抵抗変化層と第１電極層６２との密着性を向上させたり、抵抗変化層と第１電極層６２との間における接触抵抗を低減させたりすることができる。
また、短絡が起こりにくくなるので抵抗変化層の厚み寸法をその分薄くすることができる。そのため、不揮発性半導体記憶装置の高集積化を容易とすることができる。
次に、本実施の形態に係る不揮発性半導体記憶装置１の製造方法について例示をする。 なお、一例として、図２に例示をしたメモリセルアレイ１０を有する不揮発性半導体記憶装置１の製造方法について例示をする。
図７は、不揮発性半導体記憶装置１の製造方法について例示をする模式工程断面図である。
まず、図７（ａ）に示すように、基板４０の主面上に、第１導電層５０、ダイオード層６１、第１電極層６２、抵抗変化層６３、第２電極層６４、ストッパ層７２、エッチングマスク９０を、下からこの順番で形成する。すなわち、各層を第１の方向（Ｘ軸方向）及び第２の方向（Ｙ軸方向）に対して略垂直な方向（Ｚ軸方向）に積層して積層体を形成する。なお、エッチングマスク９０には第１の方向（Ｘ軸方向）に延在する開口９０ａが設けられている。
図７は、不揮発性半導体記憶装置１の製造方法について例示をする模式工程断面図である。
まず、図７（ａ）に示すように、基板４０の主面上に、第１導電層５０、ダイオード層６１、第１電極層６２、抵抗変化層６３、第２電極層６４、ストッパ層７２、エッチングマスク９０を、下からこの順番で形成する。すなわち、各層を第１の方向（Ｘ軸方向）及び第２の方向（Ｙ軸方向）に対して略垂直な方向（Ｚ軸方向）に積層して積層体を形成する。なお、エッチングマスク９０には第１の方向（Ｘ軸方向）に延在する開口９０ａが設けられている。
ここで、第１導電層５０、ダイオード層６１、第１電極層６２、第２電極層６４、ストッパ層７２、第２導電層７０の形成方法としては、例えばスパッタリング法、ＣＶＤ（Chemical Vapor Deposition）法（例えば、熱ＣＶＤ法、プラズマＣＶＤ法など）などを例示することができる。
この場合、ＣＶＤ法を用いて第２電極層６４を形成するようにすれば、抵抗変化層６３の間隙内に第２電極層６４の材料がより侵入しやすくなる。そのため、第２電極層６４の形成にはスパッタリング法を用いるようにすることが好ましい。
なお、抵抗変化層６３の形成に関する詳細は後述する。
この場合、ＣＶＤ法を用いて第２電極層６４を形成するようにすれば、抵抗変化層６３の間隙内に第２電極層６４の材料がより侵入しやすくなる。そのため、第２電極層６４の形成にはスパッタリング法を用いるようにすることが好ましい。
なお、抵抗変化層６３の形成に関する詳細は後述する。
次に、図７（ｂ）に示すように、積層体（第１導電層５０〜エッチングマスク９０が積層されたもの）にエッチング処理を行い、素子分離領域８０を形成させる。すなわち、エッチングマスク９０の開口９０ａを介してエッチング処理を行うことで前記積層体に第１の素子分離領域８０を形成させる。エッチング処理は、基板４０と第１導電層５０との界面深さまで行う。
次に、図７（ｃ）に示すように、素子分離領域８０が形成されたものの表面に、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて第１の絶縁層６６ｂを形成させる。原料ガスとしては、例えばＳｉＨ４／Ｏ２を例示することができる。これにより、抵抗変化層６３やダイオード層６１の側面を含む側壁に、不純物の少ない高品質な絶縁層を形成することができる。
第１の絶縁層６６ｂは、素子分離領域８０の表面と、エッチングマスク９０の主面とに形成される。そのため、素子分離領域８０及びその近傍に、溝８０ａが形成される。
第１の絶縁層６６ｂは、素子分離領域８０の表面と、エッチングマスク９０の主面とに形成される。そのため、素子分離領域８０及びその近傍に、溝８０ａが形成される。
次に、図７（ｄ）に示すように、第１の絶縁層６６ｂの表面に、例えばスピンコート法を用いて第２の絶縁層６６ｃを形成する。この際に用いられる塗布剤としては、例えばポリシラザンなどを例示することができる。溝８０ａに塗布剤が充填されることで第２の絶縁層６６ｃが形成されると、素子分離領域８０は第１の絶縁層６６ｂと第２の絶縁層６６ｃとによって埋込が行われることになる。すなわち、素子分離領域８０に絶縁層６６が形成されることになる。この様にして、第１の方向（Ｘ軸方向）の絶縁層６６が形成される。
次に、図７（ｅ）に示すように、積層体の上面を、例えばＣＭＰ（Chemical Mechanical Polishing ）法を用いて平坦化する。平坦化は、ストッパ層７２がなくなるまで行うようにする。すなわち、絶縁層６６となる材料が堆積した積層体の主面を平坦化して第２電極層６４を露出させる。なお、ストッパ層７２と第２導電層７０とを一体化させる場合には、平坦化の終点をストッパ層７２が露出するまでとすることができる。
次に、図７（ｆ）に示すように、積層体の上面に第２導電層７０、エッチングマスク９０を、下からこの順番で形成する。なお、エッチングマスク９０には第２の方向（Ｙ軸方向）に延在する開口９０ｂが設けられている。
そして、前述したものと同様にして、素子分離領域８０と絶縁層６６の形成、平坦化などを行う。
すなわち、まず、エッチングマスク９０の開口９０ｂを介してエッチング処理を行い素子分離領域８０を形成させる。エッチング処理は、第２電極層６４と第２導電層７０との界面深さまで行う。次に、スピンコート法などを用いて絶縁層６６を形成する。そして、積層体の上面を、例えばＣＭＰ法を用いて平坦化し、第２導電層７０を露出させる。
そして、前述したものと同様にして、素子分離領域８０と絶縁層６６の形成、平坦化などを行う。
すなわち、まず、エッチングマスク９０の開口９０ｂを介してエッチング処理を行い素子分離領域８０を形成させる。エッチング処理は、第２電極層６４と第２導電層７０との界面深さまで行う。次に、スピンコート法などを用いて絶縁層６６を形成する。そして、積層体の上面を、例えばＣＭＰ法を用いて平坦化し、第２導電層７０を露出させる。
以上のようにして、ワード線ＷＬである第１導電層５０、ダイオード層６１、第１電極層６２、抵抗変化層６３、第２電極層６４、ビット線ＢＬである第２導電層７０が所望の形状に加工される。なお、図３、図４に例示をしたもののように、積層構造のメモリセルアレイとする場合には、同様の手順を繰り返せばよい。
次に、抵抗変化層の形成についてさらに例示をする。
図８は、抵抗変化層の形成について例示をする模式工程断面図である。
なお、図８は、図６（ａ）に例示をした抵抗変化層６３を形成する場合である。
まず、図８（ａ）に示すように、前述のようにして基板４０の主面上に第１導電層５０、ダイオード層６１、第１電極層６２を下からこの順番で形成し、第１電極層６２の表面に抵抗変化層６７を積層するようにして形成する。
例えば、水、アルコール等に導電性ナノマテリアルを分散させた分散液を第１電極層６２の表面に供給し、これを乾燥させることで抵抗変化層６７を形成するようにすることができる。この場合、分散液の供給には、スプレー法、インクジェット法、スピンコート法など各種の方法を用いることができる。また、乾燥は、ベーク炉などを用いて行うようにすることができる。
図８は、抵抗変化層の形成について例示をする模式工程断面図である。
なお、図８は、図６（ａ）に例示をした抵抗変化層６３を形成する場合である。
まず、図８（ａ）に示すように、前述のようにして基板４０の主面上に第１導電層５０、ダイオード層６１、第１電極層６２を下からこの順番で形成し、第１電極層６２の表面に抵抗変化層６７を積層するようにして形成する。
例えば、水、アルコール等に導電性ナノマテリアルを分散させた分散液を第１電極層６２の表面に供給し、これを乾燥させることで抵抗変化層６７を形成するようにすることができる。この場合、分散液の供給には、スプレー法、インクジェット法、スピンコート法など各種の方法を用いることができる。また、乾燥は、ベーク炉などを用いて行うようにすることができる。
次に、図８（ｂ）に示すように、抵抗変化層６７の表面に、抵抗変化層６７より密度の高い抵抗変化層６８を積層するようにして形成する。抵抗変化層６７の表面に抵抗変化層６８が積層されることで、抵抗変化層６３が形成されることになる。
抵抗変化層６８の形成方法は、抵抗変化層６７の形成方法と同様とすることができる。すなわち、水、アルコール等に導電性ナノマテリアルを分散させた分散液を抵抗変化層６７の表面に供給し、これを乾燥させることで抵抗変化層６８を形成するようにすることができる。この場合、分散液の供給には、スプレー法、インクジェット法、スピンコート法など各種の方法を用いることができる。また、乾燥は、ベーク炉などを用いて行うようにすることができる。
抵抗変化層６８の形成方法は、抵抗変化層６７の形成方法と同様とすることができる。すなわち、水、アルコール等に導電性ナノマテリアルを分散させた分散液を抵抗変化層６７の表面に供給し、これを乾燥させることで抵抗変化層６８を形成するようにすることができる。この場合、分散液の供給には、スプレー法、インクジェット法、スピンコート法など各種の方法を用いることができる。また、乾燥は、ベーク炉などを用いて行うようにすることができる。
この場合、形成される抵抗変化層の密度は、分散液中の導電性ナノマテリアルの分散濃度により制御することができる。すなわち、抵抗変化層６８の形成に用いられる分散液の分散濃度を、抵抗変化層６７の形成に用いられる分散液の分散濃度より高くすることで、形成される抵抗変化層６８の密度が抵抗変化層６７の密度より高くなるようにすることができる。
例えば、抵抗変化層６７の形成に用いられる分散液の分散濃度を０．５重量％程度、抵抗変化層６８の形成に用いられる分散液の分散濃度を２重量％程度とすることができる。
例えば、抵抗変化層６７の形成に用いられる分散液の分散濃度を０．５重量％程度、抵抗変化層６８の形成に用いられる分散液の分散濃度を２重量％程度とすることができる。
また、形成される抵抗変化層の密度は、分散液中の導電性ナノマテリアルの寸法により制御することもできる。例えば、導電性ナノマテリアルの断面寸法（例えば、直径寸法）を小さく、または、長さ寸法を短くすることで形成される抵抗変化層の密度を高くするようにすることができる。
例えば、導電性ナノマテリアルがカーボンナノチューブの場合、抵抗変化層６７の形成に用いられるカーボンナノチューブの直径寸法を１０ｎｍ（ナノメートル）程度、長さ寸法を５００ｎｍ（ナノメートル）程度とし、抵抗変化層６８の形成に用いられるカーボンナノチューブの直径寸法を２ｎｍ（ナノメートル）程度、長さ寸法を１００ｎｍ（ナノメートル）程度とすることができる。
例えば、導電性ナノマテリアルがカーボンナノチューブの場合、抵抗変化層６７の形成に用いられるカーボンナノチューブの直径寸法を１０ｎｍ（ナノメートル）程度、長さ寸法を５００ｎｍ（ナノメートル）程度とし、抵抗変化層６８の形成に用いられるカーボンナノチューブの直径寸法を２ｎｍ（ナノメートル）程度、長さ寸法を１００ｎｍ（ナノメートル）程度とすることができる。
また、形成される抵抗変化層の密度は、供給された分散液の層の厚み寸法により制御することもできる。
本発明者らの得た知見によれば、分散液を供給し、これを乾燥させることで抵抗変化層を形成する場合、供給された分散液の層の厚み寸法を小さくすれば形成される抵抗変化層の密度を高くすることができる。
本発明者らの得た知見によれば、分散液を供給し、これを乾燥させることで抵抗変化層を形成する場合、供給された分散液の層の厚み寸法を小さくすれば形成される抵抗変化層の密度を高くすることができる。
図９は、分散液の層の厚み寸法と形成される抵抗変化層の密度との関係を例示する模式図である。
図９（ａ）に示すように、分散液１６３ａの層の厚み寸法Ｈ１が大きい場合には形成される抵抗変化層の密度が低くなる。これに対して、図９（ｂ）に示すように、分散液１６３ｂの層の厚み寸法Ｈ２が小さい場合には形成される抵抗変化層の密度が高くなる。
分散液１６３ａの層の厚み寸法Ｈ１が大きい場合には、導電性ナノマテリアルが膨らんだ状態で溶剤が除去されるので、形成される抵抗変化層の密度が低くなると考えられる。 これに対して、分散液１６３ｂの層の厚み寸法Ｈ２が小さい場合には、導電性ナノマテリアルが押しつぶされた状態で溶剤が除去されるので、形成される抵抗変化層の密度が高くなると考えられる。
この場合、密度が高く厚み寸法の小さい抵抗変化層が形成されることになるが、分散液の供給、乾燥を繰り返すことで、密度の高い抵抗変化層の厚みを所望の寸法とすることができる。また、分散液の供給、乾燥を繰り返すことで、先に形成された抵抗変化層の間隙に次に供給された分散液中の導電性ナノマテリアルが侵入し、形成される抵抗変化層の密度がさらに高くなる。
図９（ａ）に示すように、分散液１６３ａの層の厚み寸法Ｈ１が大きい場合には形成される抵抗変化層の密度が低くなる。これに対して、図９（ｂ）に示すように、分散液１６３ｂの層の厚み寸法Ｈ２が小さい場合には形成される抵抗変化層の密度が高くなる。
分散液１６３ａの層の厚み寸法Ｈ１が大きい場合には、導電性ナノマテリアルが膨らんだ状態で溶剤が除去されるので、形成される抵抗変化層の密度が低くなると考えられる。 これに対して、分散液１６３ｂの層の厚み寸法Ｈ２が小さい場合には、導電性ナノマテリアルが押しつぶされた状態で溶剤が除去されるので、形成される抵抗変化層の密度が高くなると考えられる。
この場合、密度が高く厚み寸法の小さい抵抗変化層が形成されることになるが、分散液の供給、乾燥を繰り返すことで、密度の高い抵抗変化層の厚みを所望の寸法とすることができる。また、分散液の供給、乾燥を繰り返すことで、先に形成された抵抗変化層の間隙に次に供給された分散液中の導電性ナノマテリアルが侵入し、形成される抵抗変化層の密度がさらに高くなる。
以上に例示をしたように、抵抗変化層６７の形成においては、供給された分散液の層の厚み寸法を大きくし密度の低い抵抗変化層６７が形成されるようにすることができる。また、抵抗変化層６８の形成においては、供給された分散液の層の厚み寸法を小さくし、必要に応じて分散液の供給、乾燥を繰り返すことで密度が高く且つ所望の厚み寸法を有する抵抗変化層６８が形成されるようにすることができる。
次に、図８（ｃ）に示すように、抵抗変化層６８の表面に第２電極層６４を積層するようにして形成する。
この場合、ＣＶＤ法を用いて第２電極層６４を形成するようにすれば、抵抗変化層６３の間隙内に第２電極層６４の材料がより侵入しやすくなる。そのため、第２電極層６４の形成にはスパッタリング法を用いるようにすることが好ましい。
この場合、ＣＶＤ法を用いて第２電極層６４を形成するようにすれば、抵抗変化層６３の間隙内に第２電極層６４の材料がより侵入しやすくなる。そのため、第２電極層６４の形成にはスパッタリング法を用いるようにすることが好ましい。
図１０も、抵抗変化層の形成について例示をする模式工程断面図である。
なお、図１０は、図６（ｂ）に例示をした抵抗変化層６３ａを形成する場合である。
まず、図１０（ａ）に示すように、前述のようにして基板４０の主面上に第１導電層５０、ダイオード層６１、第１電極層６２を下からこの順番で形成し、第１電極層６２の表面に次に形成される抵抗変化層６７より密度の高い抵抗変化層６９を積層するようにして形成する。
次に、図１０（ｂ）に示すように、抵抗変化層６９の表面に、抵抗変化層６９より密度の低い抵抗変化層６７を積層するようにして形成する。
次に、図１０（ｃ）に示すように、抵抗変化層６７の表面に、抵抗変化層６７より密度の高い抵抗変化層６８を積層するようにして形成する。抵抗変化層６７の表面に抵抗変化層６８が積層されることで、抵抗変化層６３ａが形成されることになる。
次に、図１０（ｄ）に示すように、抵抗変化層６８の表面に第２電極層６４を積層するようにして形成する。
この場合、ＣＶＤ法を用いて第２電極層６４を形成するようにすれば、抵抗変化層６３ａの間隙内に第２電極層６４の材料がより侵入しやすくなる。そのため、第２電極層６４の形成にはスパッタリング法を用いるようにすることが好ましい。
なお、抵抗変化層６７、抵抗変化層６８、抵抗変化層６９の形成方法や密度の制御方法に関しては前述したものと同様とすることができるので、詳細な説明は省略する。
なお、図１０は、図６（ｂ）に例示をした抵抗変化層６３ａを形成する場合である。
まず、図１０（ａ）に示すように、前述のようにして基板４０の主面上に第１導電層５０、ダイオード層６１、第１電極層６２を下からこの順番で形成し、第１電極層６２の表面に次に形成される抵抗変化層６７より密度の高い抵抗変化層６９を積層するようにして形成する。
次に、図１０（ｂ）に示すように、抵抗変化層６９の表面に、抵抗変化層６９より密度の低い抵抗変化層６７を積層するようにして形成する。
次に、図１０（ｃ）に示すように、抵抗変化層６７の表面に、抵抗変化層６７より密度の高い抵抗変化層６８を積層するようにして形成する。抵抗変化層６７の表面に抵抗変化層６８が積層されることで、抵抗変化層６３ａが形成されることになる。
次に、図１０（ｄ）に示すように、抵抗変化層６８の表面に第２電極層６４を積層するようにして形成する。
この場合、ＣＶＤ法を用いて第２電極層６４を形成するようにすれば、抵抗変化層６３ａの間隙内に第２電極層６４の材料がより侵入しやすくなる。そのため、第２電極層６４の形成にはスパッタリング法を用いるようにすることが好ましい。
なお、抵抗変化層６７、抵抗変化層６８、抵抗変化層６９の形成方法や密度の制御方法に関しては前述したものと同様とすることができるので、詳細な説明は省略する。
また、分散液中の導電性ナノマテリアルの分散濃度、分散液中の導電性ナノマテリアルの寸法、供給された分散液の層の厚み寸法を制御することで、形成される抵抗変化層の密度を変化させることができるが、これらを単独で用いてもよいし、適宜組み合わせて用いてもよい。
また、図６（ａ）、図６（ｂ）に例示をしたような密度の異なる層を有する抵抗変化層を形成してもよいし、密度が段階的に変化したり密度が漸次変化したりする様な抵抗変化層を形成してもよい。この場合、密度が段階的に変化したり密度が漸次変化したりするように、抵抗変化層を形成する工程を複数回に分けて行うようにすることができる。
また、図６（ａ）、図６（ｂ）に例示をしたような密度の異なる層を有する抵抗変化層を形成してもよいし、密度が段階的に変化したり密度が漸次変化したりする様な抵抗変化層を形成してもよい。この場合、密度が段階的に変化したり密度が漸次変化したりするように、抵抗変化層を形成する工程を複数回に分けて行うようにすることができる。
以上に例示をしたように、本実施の形態に係る不揮発性半導体記憶装置の製造方法は、抵抗変化層を形成する工程において、第１の方向（例えば、Ｘ方向）及び第２の方向（例えば、Ｙ方向）に対して略垂直な第３の方向（例えば、Ｚ方向）における密度を変化させるようにしている。
また、抵抗変化層を形成する工程において、導電性ナノマテリアルを分散させた分散液を供給し、これを乾燥させることで抵抗変化層を形成するようにしている。
また、抵抗変化層を形成する工程において、分散液中の導電性ナノマテリアルの分散濃度、分散液中の導電性ナノマテリアルの寸法、供給された分散液の層の厚み寸法、からなる群より選択された少なくとも１種により密度を変化させるようにしている。
また、形成される抵抗変化層は、第３の方向（例えば、Ｚ方向）における基板４０の側の第１の端部６３ｂと、第１の端部６３ｂとは反対側の第２の端部６３ｃと、を有し、抵抗変化層を形成する工程において、第２の端部６３ｃの側の密度を第３の方向（例えば、Ｚ方向）における中央部の密度より高くするようにしている。
また、抵抗変化層を形成する工程において、さらに第１の端部６３ｂの側の密度を第３の方向（例えば、Ｚ方向）における中央部の密度より高くするようにしている。
また、抵抗変化層を形成する工程において、導電性ナノマテリアルを分散させた分散液を供給し、これを乾燥させることで抵抗変化層を形成するようにしている。
また、抵抗変化層を形成する工程において、分散液中の導電性ナノマテリアルの分散濃度、分散液中の導電性ナノマテリアルの寸法、供給された分散液の層の厚み寸法、からなる群より選択された少なくとも１種により密度を変化させるようにしている。
また、形成される抵抗変化層は、第３の方向（例えば、Ｚ方向）における基板４０の側の第１の端部６３ｂと、第１の端部６３ｂとは反対側の第２の端部６３ｃと、を有し、抵抗変化層を形成する工程において、第２の端部６３ｃの側の密度を第３の方向（例えば、Ｚ方向）における中央部の密度より高くするようにしている。
また、抵抗変化層を形成する工程において、さらに第１の端部６３ｂの側の密度を第３の方向（例えば、Ｚ方向）における中央部の密度より高くするようにしている。
本実施の形態に係る不揮発性半導体記憶装置の製造方法によれば、密度の高い部分（例えば、抵抗変化層６８）により抵抗変化層の形成後に形成される電極（図８、図１０に例示をしたものの場合には第２電極層６４）の材料が抵抗変化層の間隙内に侵入することを抑制することができる。そのため、第２電極層６４と第１電極層６２との間における短絡を抑制することができる。また、密度の低い部分（例えば、抵抗変化層６７）によりスイッチング特性が低下することを抑制することができる。また、密度の高い部分（例えば、抵抗変化層６８）と第２電極層６４との接触面積を大きくすることができるので、抵抗変化層と第２電極層６４との密着性を向上させたり、抵抗変化層と第２電極層６４との間における接触抵抗を低減させたりすることができる。
また、第１の端部６３ｂの側の密度をも高くする場合（例えば、抵抗変化層６９を設ける場合）には、密度の高い部分（例えば、抵抗変化層６９）と第１電極層６２との接触面積を大きくすることができるので、抵抗変化層と第１電極層６２との密着性を向上させたり、抵抗変化層と第１電極層６２との間における接触抵抗を低減させたりすることができる。
また、短絡が起こりにくくなるので抵抗変化層の厚み寸法をその分薄くすることができる。そのため、不揮発性半導体記憶装置の高集積化を容易とすることができる。
そのため、歩留まりや生産性の向上を図ることができる。
また、第１の端部６３ｂの側の密度をも高くする場合（例えば、抵抗変化層６９を設ける場合）には、密度の高い部分（例えば、抵抗変化層６９）と第１電極層６２との接触面積を大きくすることができるので、抵抗変化層と第１電極層６２との密着性を向上させたり、抵抗変化層と第１電極層６２との間における接触抵抗を低減させたりすることができる。
また、短絡が起こりにくくなるので抵抗変化層の厚み寸法をその分薄くすることができる。そのため、不揮発性半導体記憶装置の高集積化を容易とすることができる。
そのため、歩留まりや生産性の向上を図ることができる。
以上、本実施の形態について例示をした。しかし、本発明はこれらの記述に限定されるものではない。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、不揮発性半導体記憶装置１が備える各要素の形状、寸法、数、材質、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
前述の実施の形態に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。
例えば、不揮発性半導体記憶装置１が備える各要素の形状、寸法、数、材質、配置などは、例示をしたものに限定されるわけではなく適宜変更することができる。
また、メモリ層６０にダイオード層６１を有するものを例示したがこれに限定されるわけではない。例えば、抵抗変化層６３が電圧の印加方向によって電気抵抗を変化させるものであれば、ダイオード層６１を省略することができる。
また、メモリ層６０において抵抗変化層６３の上面に第２電極層６４を設けるようにしたがこれに限定されるわけではない。例えば、抵抗変化層６３がジュール熱によりその抵抗値を変化させるものであれば、抵抗変化層６３と第２電極層６４との間にヒータ層を設けるようにすることができる。この場合、ヒータ層は、電圧を印加することで発熱する層とすることができる。
なお、ヒータ層を設ける場合には、密度の高い部分（例えば、抵抗変化層６８）によりヒータ層の材料が抵抗変化層の間隙内に侵入することを抑制することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
また、メモリ層６０において抵抗変化層６３の上面に第２電極層６４を設けるようにしたがこれに限定されるわけではない。例えば、抵抗変化層６３がジュール熱によりその抵抗値を変化させるものであれば、抵抗変化層６３と第２電極層６４との間にヒータ層を設けるようにすることができる。この場合、ヒータ層は、電圧を印加することで発熱する層とすることができる。
なお、ヒータ層を設ける場合には、密度の高い部分（例えば、抵抗変化層６８）によりヒータ層の材料が抵抗変化層の間隙内に侵入することを抑制することができる。
また、前述した各実施の形態が備える各要素は、可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
１ 不揮発性半導体記憶装置、１０ メモリセルアレイ、１１ メモリセル、１２ ダイオード、１３ 抵抗変化素子、２０ａ ワード線選択回路、２０ｂ ワード線駆動回路、３０ａ ビット線選択回路、３０ｂ ビット線駆動回路、４０ 基板、５０ 第１導電層、６０ メモリ層、６１ ダイオード層、６２ 第１電極層、６３ 抵抗変化層、６３ａ 抵抗変化層、６３ｂ 第１の端部、６３ｃ 第２の端部、６４ 第２電極層、６６ 絶縁層、６７ 抵抗変化層、６８ 抵抗変化層、６９ 抵抗変化層、７０ 第２導電層、８０ 素子分離領域、９０ エッチングマスク、１６３ａ 分散液、１６３ｂ 分散液、ＢＬ ビット線、ＷＬ ワード線
Claims (10)
- 基板の主面上を第１の方向に延在する第１の配線と、
前記第１の方向と非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により第１の抵抗状態と第２の抵抗状態との間を可逆的に変化可能な導電性ナノマテリアルを含む抵抗変化層と、
を備え、
前記抵抗変化層は、前記第１の方向及び前記第２の方向に対して略垂直な第３の方向に沿って密度が変化していることを特徴とする不揮発性半導体記憶装置。 - 前記抵抗変化層は、前記第３の方向における前記基板の側の第１の端部と、前記第１の端部とは反対側の第２の端部と、を有し、
前記第２の端部の側の密度が前記第３の方向における中央部の密度より高いこと、を特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記抵抗変化層は、前記第１の端部の側の密度が前記第３の方向における中央部の密度より高いこと、を特徴とする請求項２記載の不揮発性半導体記憶装置。
- 前記抵抗変化層は、前記第２の端部の側の密度が前記第３の方向における中央部の密度の３倍以上であること、を特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
- 前記抵抗変化層は、前記第１の端部の側の密度が前記第３の方向における中央部の密度の３倍以上であること、を特徴とする請求項２〜４のいずれか１つに記載の不揮発性半導体記憶装置。
- 基板の主面上を第１の方向に延在する第１の配線と、
前記第１の方向と非平行な第２の方向に延在する第２の配線と、
前記第１の配線と前記第２の配線との間に挟持され前記第１の配線と前記第２の配線とを介して印加される電圧または供給される電流により第１の抵抗状態と第２の抵抗状態との間を可逆的に変化可能な導電性ナノマテリアルを含む抵抗変化層と、
を有する不揮発性半導体記憶装置の製造方法であって、
前記抵抗変化層を形成する工程において、前記第１の方向及び前記第２の方向に対して略垂直な第３の方向沿って密度を変化させること、を特徴とする不揮発性半導体記憶装置の製造方法。 - 前記抵抗変化層を形成する工程において、前記導電性ナノマテリアルを分散させた分散液を供給し、これを乾燥させることで抵抗変化層を形成すること、を特徴とする請求項６記載の不揮発性半導体記憶装置の製造方法。
- 前記抵抗変化層を形成する工程において、前記分散液中の導電性ナノマテリアルの分散濃度、前記分散液中の導電性ナノマテリアルの寸法、供給された前記分散液の層の厚み寸法、からなる群より選択された少なくとも１種により前記密度を変化させること、を特徴とする請求項７記載の不揮発性半導体記憶装置の製造方法。
- 前記抵抗変化層は、前記第３の方向における前記基板の側の第１の端部と、前記第１の端部とは反対側の第２の端部と、を有し、
前記抵抗変化層を形成する工程において、前記第２の端部の側の密度を前記第３の方向における中央部の密度より高くすること、を特徴とする請求項６〜８のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。 - 前記抵抗変化層を形成する工程において、前記第１の端部の側の密度を前記第３の方向における中央部の密度より高くすること、を特徴とする請求項９記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010136898A JP2012004277A (ja) | 2010-06-16 | 2010-06-16 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
| US13/044,951 US8729517B2 (en) | 2010-06-16 | 2011-03-10 | Nonvolatile semiconductor memory device and method for manufacturing nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010136898A JP2012004277A (ja) | 2010-06-16 | 2010-06-16 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012004277A true JP2012004277A (ja) | 2012-01-05 |
Family
ID=45327842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010136898A Pending JP2012004277A (ja) | 2010-06-16 | 2010-06-16 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8729517B2 (ja) |
| JP (1) | JP2012004277A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11121318B2 (en) | 2020-01-29 | 2021-09-14 | International Business Machines Corporation | Tunable forming voltage for RRAM device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7504051B2 (en) | 2003-09-08 | 2009-03-17 | Nantero, Inc. | Applicator liquid for use in electronic manufacturing processes |
| JP5119436B2 (ja) | 2006-12-28 | 2013-01-16 | 国立大学法人大阪大学 | 不揮発性メモリセルおよびその製造方法、抵抗可変型不揮発性メモリ装置、並びに不揮発性メモリセルの設計方法 |
| TW201001629A (en) | 2008-04-11 | 2010-01-01 | Sandisk 3D Llc | Memory cell that includes a carbon nano-tube reversible resistance-switching element and methods of forming the same |
| US7915637B2 (en) * | 2008-11-19 | 2011-03-29 | Nantero, Inc. | Switching materials comprising mixed nanoscopic particles and carbon nanotubes and method of making and using the same |
| WO2010085227A1 (en) * | 2009-01-26 | 2010-07-29 | Hewlett-Packard Company, L.P. | Semiconductor memristor devices |
| JP4951044B2 (ja) | 2009-08-28 | 2012-06-13 | 株式会社東芝 | 不揮発性メモリ装置及びその製造方法 |
| WO2011133158A1 (en) * | 2010-04-22 | 2011-10-27 | Hewlett-Packard Development Company, L.P. | Switchable two-terminal devices with diffusion/drift species |
| US8441835B2 (en) * | 2010-06-11 | 2013-05-14 | Crossbar, Inc. | Interface control for improved switching in RRAM |
-
2010
- 2010-06-16 JP JP2010136898A patent/JP2012004277A/ja active Pending
-
2011
- 2011-03-10 US US13/044,951 patent/US8729517B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20110309318A1 (en) | 2011-12-22 |
| US8729517B2 (en) | 2014-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4460646B2 (ja) | 不揮発性記憶素子、不揮発性記憶装置、および不揮発性半導体装置 | |
| US8648323B2 (en) | Nonvolatile memory device and method of fabricating the same | |
| TWI455383B (zh) | 非揮發性半導體記憶體及其製造方法 | |
| JP2010192800A (ja) | 不揮発性半導体記憶装置 | |
| US8030637B2 (en) | Memory element using reversible switching between SP2 and SP3 hybridized carbon | |
| TWI437695B (zh) | 氧化鋁銅為主之記憶體元件及其製造方法 | |
| TWI540775B (zh) | 電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法 | |
| KR101162447B1 (ko) | 불휘발성 기억 장치 및 그 제조 방법 | |
| EP1892722A1 (en) | Information storage elements and methods of manufacture thereof | |
| JP5039857B2 (ja) | 記憶装置およびその製造方法 | |
| JP2011014640A (ja) | 不揮発性半導体記憶装置 | |
| JP2009081251A (ja) | 抵抗変化素子とその製造方法ならびに抵抗変化型メモリ | |
| US20080078982A1 (en) | Current focusing memory architecture for use in electrical probe-based memory storage | |
| WO2006009090A1 (ja) | 記憶素子 | |
| US8860000B2 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JP2008078509A (ja) | 多層構造の抵抗層を備える不揮発性メモリセルおよびその製造方法、並びにそれを用いた抵抗可変型不揮発性メモリ装置 | |
| JP5216254B2 (ja) | メモリ素子アレイ | |
| JP5580126B2 (ja) | 不揮発性記憶装置及びその製造方法 | |
| JP2013122985A (ja) | 半導体記憶装置 | |
| JP2010016075A (ja) | 記憶装置及び半導体装置 | |
| CN102947935B (zh) | 电阻变化元件的制造方法 | |
| JP2012004277A (ja) | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 | |
| WO2011065537A1 (ja) | 不揮発性半導体記憶装置 | |
| KR20200028278A (ko) | 트랜지스터 없는 메모리 셀 | |
| JP2014049749A (ja) | 不揮発性半導体記憶装置 |