KR20200028278A - 트랜지스터 없는 메모리 셀 - Google Patents

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민 카오
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Abstract

일부 실시예에서, 본 개시는 집적 회로에 관한 것이다. 집적 회로는 데이터 상태를 저장하도록 구성된 동작적 자기 터널 접합(MTJ) 디바이스를 갖는다. 동작적 MTJ 디바이스는 비트라인에 커플링된다. 조정 액세스 장치가 동작적 MTJ 디바이스와 제1 워드라인 사이에 커플링된다. 조정 액세스 장치는, 동작적 MTJ 디바이스에 제공되는 전류를 제어하도록 구성되는 하나 이상의 조정 MTJ 디바이스를 갖는다.

Description

트랜지스터 없는 메모리 셀{TRANSISTORLESS MEMORY CELL}
본 발명은 트랜지스터 없는 메모리 셀에 관한 것이다.
오늘날 수많은 전자 디바이스에는 데이터를 저장하도록 구성된 전자 메모리가 들어있다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리는 전원이 켜져있을 때 데이터를 저장하는 반면에, 비휘발성 메모리는 전원이 제거되었을 때 데이터를 저장할 수 있다. 자기 저항식 랜덤 액세스 메모리(MRAM; Magneto-resistive random-access memory)는 차세대 비휘발성 메모리 기술에 대한 하나의 유망한 후보이다.
일부 실시예에서, 본 개시는 집적 회로에 관한 것이다. 집적 회로는 데이터 상태를 저장하도록 구성된 동작적(operative) 자기 터널 접합(MTJ; magnetic tunnel junction) 디바이스를 갖는다. 동작적 MTJ 디바이스는 비트라인에 커플링된다. 조정(regulating) 액세스 장치가 동작적 MTJ 디바이스와 제1 워드라인 사이에 커플링된다. 조정 액세스 장치는, 동작적 MTJ 디바이스에 제공되는 전류를 제어하도록 구성되는 하나 이상의 조정 MTJ 디바이스를 갖는다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 동작적 자기 터널 접합(MTJ) 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 회로의 일부 실시예의 개략도를 예시한다.
도 2는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 MTJ 디바이스를 포함하는 조정 액세스 장치를 갖는 메모리 회로의 일부 추가의 실시예의 개략도를 예시한다.
도 3a 내지 도 3c는 도 2의 개시된 메모리 회로의 판독 및 기록 동작의 일부 실시예의 개략도를 예시한다.
도 4a 및 도 4b는 도 2의 개시된 메모리 회로에 대응하는 집적 칩의 단면도의 일부 실시예를 예시한다.
도 5a 및 도 5b는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 회로의 일부 추가의 실시예를 예시한다.
도 6a 및 도 6b는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 회로의 일부 추가의 실시예를 예시한다.
도 7a 및 도 7b는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 회로의 일부 추가의 실시예를 예시한다.
도 8a 및 도 8b는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 회로의 일부 추가의 실시예를 예시한다.
도 9 내지 도 12는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 포함하는 메모리 셀을 포함한 메모리 회로를 갖는 집적 칩을 형성하는 방법의 일부 실시예를 예시한다.
도 13은 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 포함하는 메모리 셀을 포함한 메모리 회로를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 흐름도를 예시한다.
다음의 개시는 제공되는 주제의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
자기 저항식 랜덤 액세스 메모리(MRAM; Magneto-resistive random-access memory) 셀은 전도성 전극들 사이에 수직으로 배열된 자기 터널 접합(MTJ; magnetic tunnel junction)을 포함한다. MTJ는 터널 배리어 층에 의해 자유 층으로부터 분리되어 있는 고정 층(pinned layer)을 포함한다. 고정 층의 자기 배향은 정적인 반면에(즉, 고정됨), 자유 층의 자기 배향은 고정 층의 배향에 대하여 평행 구성과 역평행(anti-parallel) 구성 간에 전환할 수 있다. 평행 구성은 제1 비트 값(예컨대, 논리 "1")으로서 데이터를 디지털 저장하는 낮은 저항 상태를 제공한다. 역평행 구성은 제2 비트 값(예컨대, 논리 "0")으로서 데이터를 디지털 저장하는 높은 저항 상태를 제공한다.
집적 칩의 기능이 증가함에 따라, 더 많은 메모리에 대한 필요성도 또한 증가하며, 집적 칩 설계자 및 제조자로 하여금 집적 칩의 크기 및 전력 소비를 감소시키면서 가용 메모리의 양을 증가시키게 한다. 이러한 목적을 달성하기 위해, 메모리 셀 컴포넌트의 크기는 지난 수 세기에 걸쳐 공격적으로 축소되어 왔다. 다른 메모리 타입보다 MTJ 디바이스의 하나의 이점은, MTJ 디바이스의 MTJ는 매우 작은 크기로 제조될 수 있다는 점이다. 그러나, MRAM 셀에서, 판독 및/또는 기록 동작 동안 연관된 MTJ 디바이스에 전압 및/또는 전류를 선택적으로 제공하는 데에 구동 트랜지스터(즉, 액세스 트랜지스터)가 사용된다. MRAM 셀은 일반적으로 기록 동작을 위해 비교적 높은 전압 및/또는 전류를 사용하기 때문에, 구동 트랜지스터의 크기는 비교적 클 수 있다. MRAM 셀의 MTJ는 작은 크기를 갖도록 제조될 수 있지만, 구동 트랜지스터의 비교적 큰 크기가, 메모리 어레이 내의 MRAM 셀이 얼마나 축소될 수 있는지를 한정한다.
본 개시는, 일부 실시예에서, 구동 트랜지스터를 포함하지 않는(즉, 메모리 셀에 전압 및/또는 전류를 제공하는 데에 구동 트랜지스터를 사용하지 않는) 복수의 메모리 셀(예컨대, MRAM 셀)을 갖는 메모리 어레이를 포함하는 집적 칩에 관한 것이다. 대신, 복수의 메모리 셀은 각각, 메모리 어레이 내의 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정(regulating) 액세스 장치를 포함한다. 조정 액세스 장치는 동작적 MTJ 디바이스에 커플링된 하나 이상의 조정 MTJ 디바이스를 갖는다. 하나 이상의 조정 MTJ 디바이스는, 동작적 MTJ 디바이스에 제공되는 전류를 제어(즉, 조정)함으로써 동작적 MTJ 디바이스에의 액세스를 선택적으로 제공하도록 구성된다. 메모리 어레이 내의 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 조정 액세스 장치를 사용함으로써, 크기가 더 이상 구동 트랜지스터의 크기에 좌우되지 않기 때문에, 메모리 어레이 내의 메모리 셀(예컨대, MRAM 셀)의 크기는 감소될 수 있다.
도 1은 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 회로(100)의 일부 실시예의 개략도를 예시한다.
메모리 회로(100)는 복수의 메모리 셀(104a,1-104b,2)을 갖는 메모리 어레이(102)를 포함한다. 복수의 메모리 셀(104a,1-104b,2)은 행(row) 및/또는 열(column)로 메모리 어레이(102) 내에 배열된다. 예를 들어, 메모리 셀의 제1 행은 메모리 셀(104a,1 및 104a,2)을 포함하는 반면에, 메모리 셀의 제1 열은 메모리 셀(104a,1 및 104b,1)을 포함한다. 일부 실시예에서, 복수의 메모리 셀(104a,1-104b,2)은 복수의 MRAM 셀을 포함할 수 있다.
복수의 메모리 셀(104a,1-104b,2)(예컨대, MRAM 셀)은 각각 조정 액세스 장치(108)에 커플링된 동작적 MTJ 디바이스(106)를 포함한다. 동작적 MTJ 디바이스(106)는 유전체 터널 배리어(112a)에 의해 자유 층(114a)으로부터 분리된 고정 층(110a)을 갖는 자기 터널 접합(MTJ)을 포함한다. 고정 층(110a)은 고정되어 있는 자화(magnetization)를 갖는 반면에, 자유 층(114a)은 동작 동안에(터널 자기저항(TMR; tunnel magnetoresistance) 효과를 통해) 고정 층(110a)의 자화에 관련하여 평행이거나(즉, "P" 상태) 역평행이도록(즉, "AP" 상태) 변경될 수 있는 자화를 갖는다. 고정 층(110a)과 자유 층(114a)의 자화 간의 관계는 MTJ의 저항 상태를 정의하며, 그에 의해 복수의 메모리 셀(104a,1-104bb,2)이 메모리 셀 내의 동작적 MTJ 디바이스(106)의 저항에 기초하는 값을 갖는 데이터 상태를 각자 저장할 수 있게 한다. 예를 들어, 제1 메모리 셀(104a,1)은, 제1 동작적 MTJ 디바이스(106a,1)가 낮은 저항 상태를 갖는 경우 제1 비트 값(예컨대, 논리 "0")을 저장할 것이고 아니면 제1 동작적 MTJ 디바이스(106a,1)가 높은 저항 상태를 갖는 경우 제2 비트 값(예컨대, 논리 "1")을 저장할 것이다.
조정 액세스 장치(108)는 각각 연관된 동작적 MTJ 디바이스(106)에 제공되고 있는 전류가 제어될 수 있는 저항을 갖는다. 예를 들어, 제1 조정 액세스 장치(108a,1)는 제1 동작적 MTJ 디바이스(106a,1)에 제공되는 전류를 제어하도록 구성되고, 제2 조정 액세스 장치(108b,1)는 제2 동작적 MTJ 디바이스(106b,1)에 제공되는 전류를 제어하도록 구성되며, 기타 등등이다. 조정 액세스 장치(108)는 동작적 MTJ 디바이스(106)에 제공되는 전류를 제어함으로써 메모리 어레이(102) 내의 하나 이상의 동작적 MTJ 디바이스(106)에의 액세스를 선택적으로 제공하도록 구성된다.
일부 실시예에서, 조정 액세스 장치(108)는, 유전체 터널 배리어(112b)에 의해 자유 층(114b)으로부터 분리된 고정 층(110b)을 갖는 MTJ를 각각 포함하는 하나 이상의 조정 MTJ 디바이스(109)를 포함할 수 있다. 예를 들어, 일부 실시예에서, 조정 액세스 장치(108)는 연관된 동작적 MTJ 디바이스(106)에 평행하게 커플링된 제1 조정 MTJ 디바이스 및 제2 조정 MTJ 디바이스(206)를 포함할 수 있다. 일부 실시예에서, 제1 조정 MTJ 디바이스, 제2 조정 MTJ 디바이스, 및 동작적 MTJ 디바이스(106)는 각각 유전체 터널 배리어에 의해 자유 층으로부터 분리된 고정 층을 갖는 MTJ를 포함한다. 일부 실시예에서, 고정 층(110)은 코발트(Co), 철(Fe), 붕소(B), 니켈(Ni), 루테늄(Ru), 이리듐(Ir), 플래티늄(Pt) 등을 포함할 수 있다. 일부 실시예에서, 유전체 터널 배리어는 산화마그네슘(MgO), 산화알루미늄(Al2O3) 등을 포함할 수 있다. 일부 실시예에서, 자유 층은 코발트(Co), 철(Fe), 붕소(B), 등을 포함할 수 있다.
다른 실시예에서, 조정 액세스 장치(108)는 하나 이상의 저항기(예컨대, 탄탈 질화물, 탄탈, 티타늄 질화물, 티타늄, 텅스텐 등을 포함하는 박막 저항)를 포함할 수 있다. 예를 들어, 일부 실시예에서, 조정 액세스 장치(108)는 동작적 MTJ 디바이스(106)에 평행하게 커플링된 제1 박막 저항 및 제2 박막 저항을 포함할 수 있다. 다양한 실시예에서, 조정 액세스 장치(108)는 실질적으로 유사한 크기를 갖거나 상이한 크기를 갖는 저항기를 포함할 수 있다.
메모리 어레이(102)는 복수의 비트라인(BL 1 -BL 2 ) 및 복수의 워드라인(WL 1 -WL 2 )에 의해 제어 회로(115)에 커플링된다. 일부 실시예에서, 제어 회로(115)는 복수의 비트라인(BL 1 -BL 2 )에 커플링된 비트라인 디코더(116) 및 복수의 워드라인(WL 1 -WL 2 )에 커플링된 워드라인 디코더(118)를 포함한다. 조정 액세스 장치(108)는 워드라인(WL x (x=1 또는 2))과 동작적 MTJ 디바이스(106) 사이에 커플링되며, 동작적 MTJ 디바이스(106)는 조정 액세스 장치(108)와 비트라인(BL y (y=1 또는 2)) 사이에 커플링된다.
동작적 MTJ 디바이스(106)에 액세스하기 위해, 비트라인 디코더(116)는 제어 유닛(120)으로부터 수신된 어드레스(S ADDR1 )에 기초하여 비트라인(BL 1 -BL 2 ) 중의 하나 이상에 신호(예컨대, 전압)를 선택적으로 제공하도록 구성되며, 워드라인 디코더(118)는 제어 유닛(120)으로부터 수신된 어드레스(S ADDR2 )에 기초하여 워드라인(WL 1 -WL 2 ) 중의 하나 이상에 신호(예컨대, 전압)를 선택적으로 제공하도록 구성된다. 조정 액세스 장치(108)는 연관된 동작적 MTJ 디바이스(106)에 신호가 제공하는 전류를 조정하도록 구성되며, 그에 의해 연관된 동작적 MTJ 디바이스(106)에의 액세스를 선택적으로 제공한다. 예를 들어, 기록 동작 동안, 메모리 어레이(102) 내의 조정 액세스 장치(108)는, 선택된 메모리 셀 내의 동작적 MTJ 디바이스에 최소 스위칭(switching) 전류(즉, 메모리 셀의 데이터 상태를 변경할 수 있을 만큼 충분한 전류) 이상인 전류를 제공하면서, 선택되지 않은 메모리 셀 내의 동작적 MTJ 디바이스에 최소 스위칭 전류보다 작은 전류를 제공할 수 있다.
동작적 MTJ 디바이스(106)에 대한 액세스를 선택적으로 제공하도록 조정 액세스 장치(108)를 사용함으로써, 구동 트랜지스터 없는 메모리 셀을 제공한다. 구동 트랜지스터 없는 메모리 셀을 가짐으로써, 메모리 어레이(102)의 크기가 감소될 수 있게 해주며, 그에 의해 메모리 회로(100)의 성능을 개선하고 비용을 감소시킨다.
도 2는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 MTJ 디바이스를 포함하는 조정 액세스 장치를 갖는 메모리 회로(200)의 일부 추가의 실시예의 개략도를 예시한다.
메모리 회로(200)는 행 및 열로 배열된 복수의 메모리 셀(202a,1-202c,3)(예컨대, MRAM 셀)을 갖는 메모리 어레이(102)를 포함한다. 복수의 메모리 셀(202a,1-202c,3)은 각각, 데이터를 저장하도록 구성된 동작적 MTJ 디바이스(106) 및 동작적 MTJ 디바이스(106)에 제공되는 전류를 조정함으로써 동작적 MTJ 디바이스(106)에의 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치(108)를 포함한다.
일부 실시예에서, 조정 액세스 장치(108)는 동작적 MTJ 디바이스(106)의 동일 층에 커플링된, 제1 조정 MTJ 디바이스(204) 및 제2 조정 MTJ 디바이스(206)를 포함한다. 예를 들어, 제1 조정 MTJ 디바이스(204) 및 제2 조정 MTJ 디바이스(206)는 둘 다 동작적 MTJ 디바이스(106)의 고정 층(110)에 커플링될 수 있다. 일부 실시예에서, 제1 조정 MTJ 디바이스(204)는 동작적 MTJ 디바이스(106)와 제1 워드라인(WL x (x=1,3,5)) 사이에 커플링되고, 제2 조정 MTJ 디바이스(206)는 동작적 MTJ 디바이스(106)와 제2 워드라인(WL y (y=2,4,6)) 사이에 커플링된다. 예를 들어, 제1 메모리 셀(202a,1)에서, 제1 조정 MTJ 디바이스(204)는 동작적 MTJ 디바이스(106)와 워드라인(WL 1 ) 사이에 커플링되며, 제2 조정 MTJ 디바이스(206)는 동작적 MTJ 디바이스(106)와 워드라인(WL 2 ) 사이에 커플링된다.
제1 조정 MTJ 디바이스(204), 제2 조정 MTJ 디바이스(206), 및 동작적 MTJ 디바이스(106)는 각각 유전체 터널 배리어(112)에 의해 자유 층(114)으로부터 분리된 고정 층(110)을 갖는 MTJ를 포함한다. 일부 실시예에서, 고정 층(110)은 코발트(Co), 철(Fe), 붕소(B), 니켈(Ni), 루테늄(Ru), 이리듐(Ir), 플래티늄(Pt) 등을 포함할 수 있다. 일부 실시예에서, 유전체 터널 배리어(112)는 산화마그네슘(MgO), 산화알루미늄(Al2O3) 등을 포함할 수 있다. 일부 실시예에서, 자유 층(114)은 코발트(Co), 철(Fe), 붕소(B), 등을 포함할 수 있다.
동작 동안, 워드라인 디코더(118)는 메모리 어레이(102)에 커플링된 하나 이상의 워드라인(WL 1 -WL 6 )에 신호를 선택적으로 인가하도록 구성되고, 비트라인 디코더(116)는 메모리 어레이(102)에 커플링된 하나 이상의 비트라인(BL 1 -BL 3 )에 신호를 선택적으로 인가하도록 구성된다. 하나 이상의 워드라인(WL 1 -WL 6 ) 및 하나 이상의 비트라인(BL 1 -BL 3 )에 신호를 선택적으로 인가함으로써, 복수의 동작적 MTJ 디바이스(106) 중의 상이한 동작적 MTJ 디바이스들에 상호 배타적인 방식으로 선택적으로 액세스될 수 있다.
예를 들어, 도 3a 및 도 3b는 도 2의 메모리 회로(200)의 기록 동작의 일부 실시예의 개략도(300 및 302)를 예시한다. 개략도(300 및 302)로 도시된 기록 동작은 기록 동작을 수행하는 방법의 하나의 비한정적인 예이다. 다른 실시예에서, 기록 동작을 수행하는 다른 방법이 대안으로서 사용될 수 있다.
도 3a 및 도 3b에 예시된 기록 동작은, 메모리 어레이(102)의 전체 행에 데이터를 기록하기 위해 2단계 프로세스를 사용하도록, 제1 동작(도 3a에 도시됨) 동안 메모리 어레이의 한 행에 있는 하나 이상의 메모리 셀에 제1 데이터 상태를 기록하고, 그 후에 후속 제2 동작(도 3b에 도시됨) 동안 메모리 어레이의 그 행에 있는 하나 이상의 메모리 셀에 제2 데이터 상태를 기록한다. MTJ 디바이스에 데이터를 기록하기 위해, MTJ 디바이스를 통해 제공된 전류는 스위칭 전류(즉, 임계 스위칭 전류)보다 더 커야 한다는 것을 알아야 할 것이다. 스위칭 전류보다 크지 않은 전류는, 저항 상태 간의 전환을 일으키지 못하고, 따라서 메모리 어레이(102) 내의 MTJ 디바이스에 데이터를 기록하지 못할 것이다. 일부 실시예에서, 개시된 기록 동작은, 선택된 셀과 선택되지 않은 셀 간의 격리를 제공하도록, 높은 저항 상태에 있는 조정 MTJ 디바이스(예컨대, 도 2의 204-206)로써 수행될 수 있다.
도 3a의 개략도(300)에 도시된 바와 같이, 기록 동작의 제1 동작은, 메모리 어레이(102)의 제1 행(301)에 있는 제1 메모리 셀(202a,1) 및 제3 메모리 셀(202a,3) 내의 동작적 MTJ 디바이스에 제1 데이터 상태를 기록함으로써 수행된다. 기록 동작의 제1 동작은, 워드라인(WL 1 및 WL 2 )에 제1 비제로 바이어스 전압(V 1 )(예컨대, 2V) 을, 워드라인(WL 3 )에 제2 비제로 바이어스 전압(V 2 )(예컨대, 6V)을, 비트라인(BL 1 및 BL 3 )에 제3 비제로 바이어스 전압(V 3 )(예컨대, 8V)을, 그리고 비트라인(BL 2 )에 제4 비제로 바이어스 전압(V 4 )(예컨대, 4V)을 인가함으로써 수행된다. 제1 비제로 바이어스 전압(V 1 )(예컨대, 2V)과 제3 비제로 바이어스 전압(V 3 )(예컨대, 8V) 간의 차이는 제1 전류(I 1 )가 제1 메모리 셀(202a,1) 및 제3 메모리 셀(202a,3) 내의 조정 MTJ 디바이스를 통해 흐르게 한다. 제1 전류(I 1 )는 스위칭 전류(I SW )보다 작으며, 그리하여 제1 메모리 셀(202a,1) 및 제3 메모리 셀(202a,3) 내의 조정 MTJ 디바이스의 상태는 변하지 않는다. 그러나, 조정 MTJ 디바이스로부터의 전류가 함께 더해지고, 그리하여 제1 전류(I 1 )의 두 배인 전류가 제1 메모리 셀(202a,1) 및 제3 메모리 셀(202a,3) 내의 동작적 MTJ 디바이스를 통해 흐른다. 제1 전류(I 1 )의 두 배인 전류는 스위칭 전류(I SW )보다 더 크며, 그리하여 제1 데이터 상태가 제1 메모리 셀(202a,1) 및 제3 메모리 셀(202a,3) 내의 동작적 MTJ 디바이스에 기록되게 한다.
제2 메모리 셀(202a,2) 내의 동작적 MTJ 디바이스는 기록 동작의 제1 동작에 의해 영향을 받지 않는데, 제1 비제로 바이어스 전압(V 1 )(예컨대, 2V)과 제4 비제로 바이어스 전압(V 4 )(예컨대, 4V) 간의 차이는 제2 전류(I 2 )가 제2 메모리 셀(202a,2) 내의 조정 MTJ 디바이스를 통해 흐르게 하기 때문이다. 그러나, 제2 전류(I 2 )의 두 배는 스위칭 전류(I SW )보다 더 작고, 그리하여 데이터 상태는 제2 메모리 셀(202a,2) 내의 동작적 MTJ 디바이스에 기록되지 않는다. 마찬가지로, 워드라인(WL 3 및 WL 4 )에 커플링된 동작적 MTJ 디바이스도 또한 기록 동작의 제1 동작에 의해 영향받지 않는다.
도 3b의 개략도(302)에 도시된 바와 같이, 기록 동작의 제2 동작은, 메모리 어레이(102)의 제1 행(301)에 있는 제2 메모리 셀(202a,2) 내의 동작적 MTJ 디바이스에 제2 데이터 상태를 기록함으로써 수행된다. 기록 동작의 제2 동작은, 워드라인(WL 1 및 WL 2 )에 제1 비제로 바이어스 전압(V 1 )(예컨대, 6V)을, 비트라인(BL 1 및 BL 3 )에 제2 비제로 바이어스 전압(V 2 )(예컨대, 2V)을, 그리고 비트라인(BL 2 )에 제3 바이어스 전압(V 3 )(예컨대, 0V)을 인가함으로써 수행된다. 제1 비제로 바이어스 전압(V 1 )(예컨대, 6V)과 제3 바이어스 전압(V 3 )(예컨대, 0V) 간의 차이로 인해, 제1 전류(I 1 )가 제2 메모리 셀(202a,2) 내의 조정 MTJ 디바이스를 통해 흐르게 된다. 제1 전류(I 1 )는 스위칭 전류(I SW )보다 더 작으며, 그리하여 제2 메모리 셀(202a,2) 내의 조정 MTJ 디바이스의 상태는 변하지 않는다. 그러나, (제2 메모리 셀(202a,2) 내의 동작적 MTJ 디바이스를 통해 흐르는) 제1 전류(I 1 )의 두 배는 스위칭 전류(I SW )보다 더 크고, 그리하여 제2 데이터 상태가 제2 메모리 셀(202a,2) 내의 동작적 MTJ 디바이스에 기록되게 한다.
제1 비제로 바이어스 전압(V 1 )(예컨대, 6V)과 제2 비제로 바이어스 전압(V 2 )(예컨대, 2V) 간의 차이로 인해 스위칭 전류보다 더 작은 제2 전류(I 2 )가 제1 메모리 셀(202a,1) 및 제3 메모리 셀(202a,3) 내의 조정 MTJ 디바이스를 통해 흐르기 때문에, 제1 메모리 셀(202a,1) 및 제3 메모리 셀(202a,3) 내의 동작적 MTJ 디바이스는 기록 동작의 제2 동작에 의해 영향을 받지 않는다. 그러나, 제2 전류(I 2 )는 스위칭 전류(I SW )보다 더 작으며, 그리하여 데이터 상태가 제1 메모리 셀(202a,1) 및 제3 메모리 셀(202a,3) 내의 동작적 MTJ 디바이스에 기록되지 않는다.
도 3c는 동작적 MTJ 디바이스로부터 데이터 상태를 판독하는 판독 동작을 도시한 개략도(304)의 일부 실시예를 예시한다.
개략도(304)에 도시된 바와 같이, 판독 동작은, 워드라인(WL 1 )에 제1 비제로 바이어스 전압(V 1 )(예컨대, 2V)을 인가함으로써 제1 메모리 셀(202a,1) 내의 제1 동작적 MTJ 디바이스에 대해 수행된다. 제1 비제로 바이어스 전압(V 1 )은 판독 전류(I R )가 제1 메모리 셀(202a,1) 내의 제1 동작적 MTJ 디바이스를 통해 통과하게 할 것이다. 제1 동작적 MTJ 디바이스를 통해 통과하는 판독 전류(I R )는, 제1 동작적 MTJ 디바이스의 저항 상태에 따라 좌우되는 값을 갖는다. 예를 들어, 제1 동작적 MTJ 디바이스가 낮은 저항 상태에 있는 경우(예컨대, 논리 '0'을 저장함), 판독 전류(I R )는 제1 동작적 MTJ 디바이스가 높은 저항 상태에 있는 경우(예컨대, 논리 '1'을 저장함)보다 더 클 것이다.
일부 실시예에서, 비트라인 디코더(116)는 메모리 어레이(102)의 원하는 출력을 결정하도록 구성된 멀티플렉서를 포함할 수 있다. 멀티플렉서는 제1 메모리 셀(202a,1) 내의 제1 동작적 MTJ 디바이스로부터 감지 증폭기(306)에 판독 전류(I R )를 선택적으로 제공하도록 구성되며, 감지 증폭기(306)는 제1 메모리 셀(202a,1) 내의 제1 동작적 MTJ 디바이스에 저장된 데이터 상태를 결정하기 위해 전류(I R )를 전류 소스(308)에 의해 생성된 기준 전류(I REF )와 비교하도록 구성된다.
도 4a는 도 2의 메모리 어레이(102)에 대응하는 집적 칩(400)의 일부 실시예의 단면도를 예시한다.
집적 칩(400)은 기판(402) 위에 배열된 유전체 구조물(404)을 포함한다. 유전체 구조물(404)은 제1 메모리 셀(202a,1) 및 제1 메모리 셀(202a,1)에 측방향으로 인접하게 위치되어 있는 제2 메모리 셀(202b,1)을 둘러싼다. 유전체 구조물(404)은 복수의 전도성 상호접속 층(406a-406c)을 더 둘러싼다. 일부 실시예에서, 유전체 구조물(404)은 복수의 적층된 ILD 층을 포함할 수 있다. 다양한 실시예에서, 복수의 적층된 ILD 층은 실리콘 산화물, 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물 등 중의 하나 이상을 포함할 수 있다. 다양한 실시예에서, 복수의 전도성 상호접속 층(406a-406c)은 구리, 알루미늄, 텅스텐, 탄소 나노튜브 등을 포함할 수 있다.
제1 메모리 셀(202a,1) 및 제2 메모리 셀(202b,1)은 각각 조정 액세스 장치(108) 및 동작적 MTJ 디바이스(106)를 포함한다. 조정 액세스 장치(108)는 복수의 워드라인(WL 1 -WL 4 )을 정의하는 제1 상호접속 층(406a)에 커플링된다. 복수의 워드라인(WL 1 -WL 4 ) 중의 둘은 도 2의 메모리 어레이(102)의 행 내의 각자의 메모리 셀에 커플링된다. 예를 들어, 워드라인(WL 1 -WL 2 )은 제1 행에 있는 제1 메모리 셀(202a,1)에 커플링될 수 있고, 워드라인(WL 3 -WL 4 )은 제2 행에 있는 제2 메모리 셀(202b,1)에 커플링될 수 있다. 일부 실시예에서, 복수의 워드라인(WL 1 -WL 4 )은 비제로 간격(d) 만큼 기판(402)으로부터 분리될 수 있다. 제2 상호접속 층(406b)이 조정 액세스 장치(108)과 동작적 MTJ 디바이스(106) 사이에 배열된다. 동작적 MTJ 디바이스(106)는 비트라인(BL 1 )을 정의하는 제3 상호접속 층(406c)에 더 커플링되며, 이는 메모리 어레이(102)의 열 내에 배열된 메모리 셀 내의 동작적 MTJ 디바이스(106)에 커플링된다. 예를 들어, 비트라인(BL 1 )은 도 2의 메모리 어레이(102)의 열 내의 동작적 MTJ 디바이스(106)에 커플링된다.
일부 실시예에서, 동작적 MTJ 디바이스(106)는, 복수의 전도성 상호접속 층(406a-406c)을 포함하고 기판(402)을 통해 연장하지 않는 연속적인 전도성 경로에 의해, 비트라인(BL z (z=1,2))과 워드라인(WL x (x=1,3)) 사이에 커플링된다. 일부 실시예에서, 동작적 MTJ 디바이스(106)는 동작적 MTJ 디바이스(106)에의 액세스를 제어하도록 구성된 액세스 트랜지스터 디바이스 바로 위에 있지 않다.
일부 실시예에서, 조정 액세스 장치(108)는 제1 조정 MTJ 디바이스(204) 및 제2 조정 MTJ 디바이스(206)를 포함한다. 제1 조정 MTJ 디바이스(204), 제2 조정 MTJ 디바이스(206), 및 동작적 MTJ 디바이스(106)는 각각 하부 전극 비아(408)와 상부 전극 비아(410) 사이에 수직으로 배열된 MTJ를 포함한다. 일부 실시예에서, 상부 전극 비아(410)는 비아(412)(예컨대, 구리 비아)에 의해 위의 상호접속 층에 커플링될 수 있다. 일부 실시예에서, 하부 전극 비아(408) 및 상부 전극 비아(410)는 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄(Ti), 탄탈(Ta) 등과 같은 금속을 포함할 수 있다. 일부 실시예에서, 제2 상호접속 층(406b)은 제1 조정 MTJ 디바이스(204) 바로 위로부터 제2 조정 MTJ 디바이스(206) 바로 위로 연속적으로 연장한다.
제1 조정 MTJ 디바이스(204), 제2 조정 MTJ 디바이스(206), 및 동작적 MTJ 디바이스(106)의 MTJ는 각각 유전체 터널 배리어(112)에 의해 분리된 자유 층(114) 및 고정 층(110)을 포함한다. 자유 층(114)은 전기 신호(예컨대, 전류)에 응답하여 변하도록 구성되는 자기 모멘트를 갖는다. 고정 층(110)은 기준 자기 방향으로서 작용하도록 그리고/또는 자유 층(114)에 미치는 자기적 영향을 감소시키도록 구성되는 고정된 자기 방향을 갖는다. 일부 실시예에서, MTJ의 하나 이상은 추가의 층을 포함할 수 있다. 예를 들어, 일부 실시예에서, MTJ의 하나 이상은 하부 전극 비아(408)와 제1 고정 층 사이에 반강자성 층을 포함할 수 있다. 다른 실시예에서, MTJ의 하나 이상은, MTJ의 성능을 개선하기 위해 다양한 방식으로 배열된 추가의 고정 층(예컨대, 제1 추가의 고정 층, 제2 추가의 고정 층 등) 및/또는 추가의 자유 층(예컨대, 제1 추가의 자유 층, 제2 추가의 자유 층 등)을 포함할 수 있다.
도 4b는 도 2의 메모리 어레이(102)에 대응하는 집적 칩(414)의 일부 대안의 실시예의 단면도를 예시한다.
집적 칩(414)은 기판(402) 위에 배열된 유전체 구조물(404)을 포함한다. 유전체 구조물(404)은 제1 메모리 셀(202a,1)을 둘러싼다. 제1 메모리 셀(202a,1)은 동작적 MTJ 디바이스(106) 및 제1 조정 MTJ 디바이스(204)와 제2 조정 MTJ 디바이스(206)를 갖는 조정 액세스 장치(108)를 포함한다.
유전체 구조물(404)은 복수의 전도성 상호접속 층(406a-406f)을 더 둘러싼다. 복수의 전도성 상호접속 층(406a-406f)은, 제1 메모리 셀(202a,1)의 동작적 MTJ 디바이스(106), 제1 조정 MTJ 디바이스(204), 및 제2 조정 MTJ 디바이스(206) 바로 아래에 연속적인 구조물로서 연장하는 제1 상호접속 층(406a)을 포함한다. 제1 상호접속 층(406a)은, 제2 상호접속 층(406b) 및 제1 복수의 비아(412a)에 의해 제1 메모리 셀(202a,1)의 동작적 MTJ 디바이스(106), 제1 조정 MTJ 디바이스(204) 및 제2 조정 MTJ 디바이스(206)에 커플링된다. 제3 상호접속 층(406c)은, 도 2의 메모리 어레이(102)의 열 내의 각자의 메모리 셀에 커플링되는 2개의 워드라인(WL 1 -WL 2 ) 및 도 2의 메모리 어레이(102)의 행 내의 각자의 메모리 셀에 커플링되는 비트라인(BL 1 )을 정의하는 이산 상호접속 구조물을 갖는다. 일부 실시예에서, 제1 메모리 셀(202a,1)의 동작적 MTJ 디바이스(106), 제1 조정 MTJ 디바이스(204) 및 제2 조정 MTJ 디바이스(206)는 제2 복수의 비아(412b)에 의해 제3 상호접속 층(406c)에 커플링될 수 있다.
일부 실시예에서, 하나 이상의 추가의 메모리 셀이 제1 메모리 셀(202a,1) 위에 배열될 수 있다. 이러한 실시예에서, 제4 상호접속 층(406d)은, 제2 메모리 셀(202b,1)의 동작적 MTJ 디바이스(106), 제1 조정 MTJ 디바이스(204) 및 제2 조정 MTJ 디바이스(206) 바로 아래에 연속적인 구조물로서 연장한다. 제4 상호접속 층(406d)은, 제5 상호접속 층(406e) 및 제3 복수의 비아(412c)에 의해 제2 메모리 셀(202a,2)의 동작적 MTJ 디바이스(106), 제1 조정 MTJ 디바이스(204) 및 제2 조정 MTJ 디바이스(206)에 커플링된다. 제6 상호접속 층(406f)은, 도 2의 메모리 어레이(102)의 열 내의 각자의 메모리 셀에 커플링되는 워드라인(WL 3 -WL 4 ) 중의 둘 및 도 2의 메모리 어레이(102)의 행 내의 각자의 메모리 셀에 커플링되는 비트라인(BL 2 )을 정의한다. 일부 실시예에서, 제2 메모리 셀(202a,2)의 동작적 MTJ 디바이스(106), 제1 조정 MTJ 디바이스(204) 및 제2 조정 MTJ 디바이스(206)는 제4 복수의 비아(412d)에 의해 제6 상호접속 층(406f)에 커플링될 수 있다.
다른 실시예(도시되지 않음)에서, 하나 이상의 추가의 메모리 셀이 제1 메모리 셀(202a,1)에 측방향으로 인접하게 배열될 수 있다. 일부 이러한 실시예에서, 메모리 어레이 내의 메모리 셀은 동일한 상호접속 층 상에 서로 측방향으로 인접하게 배열될 수 있다.
도 4a 및 도 4b에 도시된 집적 칩(400 및 414)은, 도 2의 메모리 어레이(102)를 구현할 수 있는 집적 칩의 2개의 비한정적인 실시예이며, 대안의 실시예에서 다른 구현이 사용될 수 있다는 것을 알 수 있을 것이다.
일부 실시예에서, 조정 액세스 장치 내의 조정 MTJ 디바이스는 동일 크기를 가질 수 있다. 다른 실시예에서, 조정 액세스 장치 내의 조정 MTJ 디바이스는 서로 그리고/또는 동작적 MTJ 디바이스와 상이한 크기를 가질 수 있다. 예를 들어, 도 5a는 상이한 크기를 갖는 조정 디바이스를 포함하는 조정 액세스 장치를 갖는 메모리 회로(500)의 일부 추가의 실시예의 개략도를 예시한다.
메모리 셀(500)은, 데이터를 저장하도록 구성된 동작적 MTJ 디바이스(106) 및 동작적 MTJ 디바이스(106)에의 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치(108)를 각각 포함하는 복수의 메모리 셀(502a,1-502c,3)을 포함한다. 조정 액세스 장치(108)는 동작적 MTJ 디바이스(106)의 동일 층에 커플링된, 제1 조정 MTJ 디바이스(504) 및 제2 조정 MTJ 디바이스(506)를 포함한다. 제1 조정 MTJ 디바이스(504)는 제1 워드라인(예컨대, WL 1 )과 동작적 MTJ 디바이스(106) 사이에 커플링되며, 제2 조정 MTJ 디바이스(506)는 제2 워드라인(예컨대, WL 2 )과 동작적 MTJ 디바이스(106) 사이에 커플링된다. 동작적 MTJ 디바이스(106)는 제1 비트라인(예컨대, BL 1 )에 더 커플링된다.
도 5b는 도 5a의 메모리 회로(500)에 대응하는 집적 칩의 일부 실시예의 단면도(508)를 예시한다. 단면도(508)에 도시된 바와 같이, 제1 조정 MTJ 디바이스(504)는 제1 크기(예컨대, 제1 폭 w 1 )를 갖고, 제2 조정 MTJ 디바이스는 제1 크기와 상이한 제2 크기(예컨대, 제2 폭 w 2 )를 갖는다. 제1 조정 MTJ 디바이스(504)의 제1 크기는 제1 조정 MTJ 디바이스(504)에 더 큰 전류를 허용할 수 있는 더 큰 스위칭 전류를 제공한다. 일부 실시예에서, 동작적 MTJ 디바이스(106)는 제1 크기 및 제2 크기와 상이한 제3 크기(예컨대, 제3 폭 w 3 )를 갖는다.
도 6a 및 도 6b는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 회로를 포함하는 집적 칩의 일부 추가의 실시예를 예시한다.
도 6a는 행 및 열로 배열된 복수의 메모리 셀(602a,1-602c,3)을 갖는 메모리 회로(600)의 개략도를 예시한다. 복수의 메모리 셀(602a,1-602c,3)은, 데이터를 저장하도록 구성된 동작적 MTJ 디바이스(106) 및 동작적 MTJ 디바이스(106)에의 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치(108)를 각각 포함한다. 조정 액세스 장치(108)는 워드라인(WL x (x = 1, 2, 3))과 바이어스-전압-라인(BVL y (y = 1, 2, 3)) 사이에 커플링된 조정 MTJ 디바이스(604)를 포함한다. 동작적 MTJ 디바이스(106)는 바이어스-전압-라인(BVL y )과 비트라인(BL z (z = 1, 2, 3)) 사이에 커플링된다.
복수의 메모리 셀(602a,1-602c,3)은 제어 회로(607)에 커플링된다. 제어 회로(607)는, 비트 라인(BL z, ) 중의 하나 이상에 신호를 선택적으로 인가하도록 구성된 비트라인 디코더(116), 워드라인(WL x ) 중의 하나 이상에 신호를 선택적으로 인가하도록 구성된 워드라인 디코더(118), 및 바이어스-전압-라인(BVL y ) 중의 하나 이상에 신호를 선택적으로 인가하도록 구성된 바이어스 회로(606)를 포함한다. 일부 실시예에서, 워드라인 디코더(118) 및 바이어스 회로(606)는 동일한 회로 요소를 포함할 수 있다(즉, 워드라인 디코더(118)가 바이어스-전압-라인(BVL y )에 신호를 인가할 수 있음).
동작 동안, 동작적 MTJ 디바이스(106)에 액세스하기 위해, 바이어스 회로(606) 및 워드라인 디코더(118)는, 메모리 어레이(102)의 행 내의 조정 MTJ 디바이스(604)의 값을 설정하도록 바이어스-전압 라인(BVL y ) 및 워드라인(WL x )에 전압을 인가할 수 있다. 비트라인 디코더(116)는 그 후에, 복수의 메모리 셀(602a,1-602c,3) 중의 선택되지 않은 메모리 셀에 액세스하지 않고서 복수의 메모리 셀(602a,1-602c,3) 중의 선택된 메모리 셀이 액세스될 수 있게 하는 비트라인 전압을 인가할 수 있다.
예를 들어, 제1 메모리 셀(602a,1) 내의 동작적 MTJ 디바이스(106)에 데이터를 기록하기 위해, 제1 바이어스 전압 세트가 제1 워드라인(WL 1 )에 그리고 제1 바이어스-전압-라인(BVL 1 )에 인가될 수 있다. 제1 바이어스 전압 세트는 제1 행 내의 조정 액세스 장치(108)에 낮은 저항을 제공한다. 다른 행 내의 조정 액세스 장치(108)에 높은 저항을 제공하도록, 제2 바이어스 전압 세트가 다른 행에 있는 바이어스-전압-라인(BVL 2 )에 그리고 워드라인(WL1)에 인가될 수 있다. 그 다음, 비트라인 전압이 제1 비트라인(BL 1 )에 인가된다. 제1 메모리 셀(602a,1) 내의 조정 액세스 장치의 낮은 저항은, 큰 전류(예컨대, 스위칭 전류보다 더 큼)가 제1 메모리 셀(602a,1) 내의 동작적 MTJ 디바이스를 통해 흐르게 하며, 제2 메모리 셀(602a,2) 내의 조정 액세스 장치의 높은 저항은, 낮은 전류(예컨대, 스위칭 전류보다 더 작음)가 제2 메모리 셀(602a,2) 내의 동작적 MTJ 디바이스를 통해 흐르게 한다.
도 6b는 도 6a의 메모리 회로(600)에 대응하는 집적 칩의 일부 실시예의 단면도(608)를 예시한다.
도 7a 및 도 7b는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 회로를 포함하는 집적 칩의 일부 추가의 실시예를 예시한다.
도 7a는 행 및 열로 배열된 복수의 메모리 셀(702a,1-702c,3)을 갖는 메모리 회로(700)의 일부 추가의 실시예의 개략도를 예시한다. 복수의 메모리 셀(702a,1-702c,3)은, 데이터를 저장하도록 구성된 동작적 MTJ 디바이스(106) 및 동작적 MTJ 디바이스(106)에의 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치(108)를 각각 포함한다.
조정 액세스 장치(108)는 동작적 MTJ 디바이스(106)의 동일 층에 커플링된, 제1 조정 MTJ 디바이스(204) 및 제2 조정 MTJ 디바이스(206)를 포함한다. 제1 조정 MTJ 디바이스(204)는 복수의 워드라인(WL 1 -WL 3 ) 중의 제1 워드라인과 복수의 바이어스-전압-라인(BVL 1 -BVL 3 ) 중의 제1 바이어스-전압-라인 사이에 커플링된다. 제2 조정 MTJ 디바이스(206)는 복수의 비트라인(BL 1 -BL 6 ) 중의 제1 비트라인과 복수의 바이어스-전압-라인(BVL 1 -BVL 3 ) 중의 제1 바이어스-전압-라인 사이에 커플링된다. 동작적 MTJ 디바이스(106)는 복수의 바이어스-전압-라인(BVL 1 -BVL 3 ) 중의 제1 바이어스-전압-라인과 복수의 비트라인(BL 1 -BL 6 ) 중의 제2 비트라인 사이에 커플링된다.
동작 동안, 비트라인 디코더(116)는 비트 라인(BL 1 -BL 6 ) 중의 하나 이상에 신호를 선택적으로 인가하도록 구성되고, 워드라인 디코더(118)는 워드라인(WL 1 -WL 3 ) 중의 하나 이상 및 바이어스-전압-라인(BVL 1 -BVL 3 ) 중의 하나 이상에 신호를 선택적으로 인가하도록 구성된다. 인가된 신호는 제1 조정 MTJ 디바이스(204) 내의 전류가 메모리 어레이(102)의 전체 열에 제공되는 전압에 기초하여 생성되게 하며, 조정 액세스 장치(108)를 비트라인(BL 2 )에 커플링함으로써, 제2 조정 MTJ 디바이스(206) 내의 전류가 메모리 어레이(102)의 전체 행에 제공되는 전압에 기초하여 생성되게 한다. 조정 액세스 장치를 상이한 방향으로 연장하는 비트라인 및 워드라인에 커플링하는 것은 메모리 어레이(102)의 메모리 셀들 간의 개선된 격리를 허용한다.
도 7b는 도 7a의 메모리 회로(700)에 대응하는 집적 회로의 일부 추가의 실시예의 단면도(704)를 예시한다.
도 8a 및 도 8b는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 회로를 포함하는 집적 칩의 일부 추가의 실시예를 예시한다.
도 8a는 제1 조정 MTJ 디바이스(804), 제2 조정 MTJ 디바이스(806), 및 제3 조정 MTJ 디바이스(808)를 포함하는 조정 액세스 장치(108)를 갖는 메모리 회로(800)의 일부 추가의 실시예의 개략도를 예시한다. 제1 조정 MTJ 디바이스(804)는 제1 워드라인(예컨대, WL 1 )과 제1 바이어스-전압-라인(예컨대, BVL 1 ) 사이에 커플링되고, 제2 조정 MTJ 디바이스(806)는 제2 워드라인(예컨대, WL 2 )과 제1 바이어스-전압-라인(예컨대, BVL 1 ) 사이에 커플링되고, 제3 조정 MTJ 디바이스(808)는 제1 바이어스-전압-라인(예컨대, BVL 1 )과 동작적 MTJ 디바이스(106) 사이에 커플링된다. 동작적 MTJ 디바이스(106)는 제3 조정 MTJ 디바이스(808)와 제1 비트라인(예컨대, BL 1 ) 사이에 커플링된다. 제3 조정 MTJ 디바이스(808)의 포함은, 연관된 동작적 MTJ 디바이스(106) 내의 전류를 제어하도록 상이한 저항을 생성하는 데 있어서 보다 나은 유연성을 조정 액세스 장치(108)에 제공한다.
도 8b는 도 8a의 메모리 회로(800)에 대응하는 집적 회로의 일부 실시예의 단면도(810)를 예시한다.
도 2 내지 도 8b에 예시된 동작 및/또는 장치는 조정 MTJ 디바이스를 갖는 조정 액세스 장치에 관련하여 기재되어 있지만, 개시된 메모리 셀은 이러한 실시예에 한정되지 않는다는 것을 알 수 있을 것이다. 대신, 대안의 실시예에서, 도 2 내지 도 8b의 동작 및/또는 장치가 수행될 수 있고 그리고/또는 조정 박막 저항(예컨대, 탄탈, 탄탈 질화물, 티타늄, 텅스텐 등을 포함함)을 갖는 조정 액세스 장치를 포함할 수 있다.
도 9 내지 도 12는 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 셀(예컨대, MRAM 셀)을 포함하는 메모리 회로를 갖는 집적 칩을 형성하는 방법의 일부 실시예의 단면도(900-1200)를 예시한다. 도 9 내지 도 12는 방법에 관련하여 기재되어 있지만, 도 9 내지 도 12에 개시된 구조물은 이러한 방법에 한정되지 않으며 대신에 방법과 독립적인 구조물로서 단독으로도 구성될 수 있다는 것을 알 수 있을 것이다.
도 9의 단면도(900)에 도시된 바와 같이, 제1 상호접속 층(406a)이 기판(402) 위에 형성된다. 일부 실시예에서, 제1 상호접속 층(406a)은 기판(402) 위에 제1 층간 유전체(ILD) 층(904)을 형성함으로써 형성된다. 일부 실시예에서, 제1 ILD 층(904)은 하나 이상의 추가의 유전체 층(902)에 의해 기판(402)으로부터 분리될 수 있다. 제1 ILD 층(904)은 트렌치(906)를 정의하도록 패터닝된다. 일부 실시예에서, 제1 ILD 층(904)은, 제1 ILD 층(904) 위에 패터닝된 마스킹 층(도시되지 않음)을 형성하고, 패터닝된 마스킹 층에 의해 덮이지 않은 제1 ILD 층(904)의 부분을 제거하도록 에칭 프로세스를 수행함으로써, 패터닝될 수 있다. 전도성 재료가 트렌치(906) 내에 형성되며, 다음에 제1 상호접속 층(406a)을 형성하도록 후속 평탄화 프로세스(예컨대, 화학 기계적 연마 프로세스)가 이어진다.
다양한 실시예에서, 기판(402)은 반도체 웨이퍼 및/또는 웨이퍼 상의 하나 이상의 다이와 같은 임의의 유형의 반도체 바디(예컨대, 실리콘, SiGe, SOI 등) 뿐만 아니라, 그와 연관된 임의의 다른 유형의 반도체 및/또는 에피텍셜 층일 수 있다. 일부 실시예에서, 제1 ILD 층(904)은 실리콘 이산화물(SiO2), SiCOH, 플루오로실리케이트 유리, 포스페이트 유리(예컨대, 보로포스페이트(borophosphate) 실리케이트 유리) 등과 같은 하나 이상의 유전체 재료를 포함할 수 있다. 일부 실시예에서, 전도성 재료는 퇴적 프로세스(예컨대, CVD, PVD, PE-CVD, ALD 등)에 의해 형성된 금속(예컨대, 텅스텐, 알루미늄 등)을 포함할 수 있다. 다양한 실시예에서, 제1 상호접속 층(406a)은 제1 상호접속 와이어 층, 제2 상호접속 층, 제3 상호접속 와이어 층, 또는 더 높은 금속 상호접속 와이어 층일 수 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 복수의 하부 전극 비아(408)가 제1 상호접속 층(406a)의 상부 표면 위에 형성된다. 복수의 하부 전극 비아(408)는 유전체 층(1002)에 의해 둘러싸인다. 일부 실시예에서, 유전체 층(1002)은 제1 상호접속 층(406a) 위에 퇴적되며, 그 다음 개구를 통해 하부 전극을 정의하도록 선택적으로 패터닝될 수 있다. 그 다음, 복수의 하부 전극 비아(408)는 하부 전극 비아 개구 내의 퇴적 프로세스에 의해 형성된다. 다양한 실시예에서, 유전체 층(1002)은 실리콘 카바이드, 실리콘 리치 산화물, TEOS(tetraethyl orthosilicate) 등 중의 하나 이상을 포함할 수 있다. 다양한 실시예에서, 복수의 하부 전극 비아(408)는 티타늄, 티타늄 질화물, 탄탈 등과 같은 전도성 재료를 포함할 수 있다.
복수의 MTJ 디바이스(106, 204 및 206)가 복수의 하부 전극 비아(408) 위에 형성된다. 복수의 MTJ 디바이스(106, 204 및 206)는 각각 유전체 터널 배리어(112)에 의해 자유 층(114)으로부터 분리된 고정 층(110)을 갖는 MTJ를 포함한다. 일부 실시예에서, 고정 층(110)은 하부 전극 비아(408)에 접촉하도록 형성될 수 있다. 다른 실시예에서, 자유 층(114)은 하부 전극 비아(408)에 접촉하도록 형성될 수 있다. 복수의 MTJ 디바이스(106, 204 및 206) 중의 하나는 데이터 상태를 저장하도록 구성된 동작적 MTJ 디바이스(106)를 포함한다. 복수의 MTJ 디바이스(106, 204, 및 206) 중의 하나 이상은, 연관된 동작적 MTJ 디바이스(106)에 제공된 전류를 제어(즉, 조정)하도록 구성되는 조정 액세스 장치(108) 내에 배치된 조정 MTJ 디바이스(204 및 206)를 포함한다.
일부 실시예에서, 복수의 MTJ 디바이스(106, 204, 및 206)는 동시에 형성될 수 있다. 예를 들어, 일부 실시예에서, 복수의 MTJ 디바이스(106, 204, 및 206)는, 유전체 층(1002) 및 복수의 하부 전극 비아(408) 위에 자기 고정 막(magnetic pinned film)을 퇴적하고, 자기 고정 막 위에 유전체 배리어 막을 형성하고, 유전체 배리어 막 위에 자기 자유 막을 형성함으로써, 형성될 수 있다. 복수의 MTJ 디바이스(106, 204, 및 206)를 정의하도록 자기 고정 막, 유전체 배리어 층, 및 자기 자유 막에 대해 하나 이상의 패터닝 프로세스가 수행된다. 다른 실시예에서, 복수의 MTJ 디바이스(106, 204, 및 206)는 상이한 시간에 형성될 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 복수의 상부 전극 비아(410)가 복수의 MTJ 디바이스(106, 204, 및 206) 위에 형성된다. 복수의 상부 전극 비아(410)는 제2 ILD 층(1102)에 의해 둘러싸인다. 일부 실시예에서, 제2 ILD 층(1102)은 복수의 MTJ 디바이스(106, 204 및 206) 위에 퇴적되며, 그 다음, 상부 전극 비아 개구를 정의하도록 선택적으로 패터닝될 수 있다. 이어서, 복수의 상부 전극 비아(410)가 상부 전극 비아 개구 내의 퇴적 프로세스에 의해 형성된다. 다양한 실시예에서, 제2 ILD 층(1102)은 실리콘 이산화물(SiO2), SiCOH, 플루오로실리케이트 유리, 포스페이트 유리(예컨대, 보로포스페이트 실리케이트 유리) 등과 같은 하나 이상의 유전체 재료를 포함할 수 있다. 다양한 실시예에서, 복수의 상부 전극 비아(410)는 티타늄, 티타늄 질화물, 탄탈 등과 같은 전도성 재료를 포함할 수 있다.
제2 상호접속 층(406b)이 복수의 MTJ 디바이스(106, 204, 및 206) 위의 제3 ILD 층(1104) 내에 형성된다. 일부 실시예에서, 제2 상호접속 층(406b)은 제1 메모리 셀(202a,1)의 비트라인(BL 1 ) 및 하나 이상의 워드라인(WL 1 -WL 2 )을 정의하는 복수의 상호접속 구조물을 포함한다. 일부 실시예에서, 제3 ILD 층(1104)은 하나 이상의 퇴적 프로세스(예컨대, PVD, CVD, PE-CVD 등)에 의해 형성된 유전체(예컨대, 산화물, 로우 k 유전체, 또는 울트라 로우 k 유전체)를 포함할 수 있다. 제2 상호접속 층(406b)은 제3 ILD 층(1104) 내에 개구를 형성하도록 제3 ILD 층(1104)을 선택적으로 에칭함으로써 형성될 수 있다. 그 다음, 전도성 재료(예컨대, 구리 및/또는 알루미늄)가 개구 내에 퇴적되며, 다음에 제2 상호접속 층(406b)을 형성하도록 후속 평탄화 프로세스(예컨대, 화학 기계적 연마 프로세스)가 이어진다.
도 12의 단면도(1200)에 도시된 바와 같이, 제2 메모리 셀(202b,1)이 제1 메모리 셀(202a,1) 위에 형성될 수 있다. 제2 메모리 셀(202b,1)은 동작적 MTJ 디바이스(106) 및 제3 상호접속 층(406c)과 제4 상호접속 층(406d) 사이에 형성된 조정 MTJ 디바이스(204 및 206)를 갖는 조정 액세스 장치(108)를 포함할 수 있다. 제2 메모리 셀(202b,1)은 도 9 내지 도 11에 관련하여 기재된 바와 유사한 동작들에 따라 형성될 수 있다.
도 13은 동작적 MTJ 디바이스에 대한 액세스를 선택적으로 제공하도록 구성된 조정 액세스 장치를 갖는 메모리 셀(예컨대, MRAM 셀)을 포함하는 메모리 회로를 갖는 집적 칩을 형성하는 방법(1300)의 일부 실시예의 흐름도를 예시한다.
방법(1300)은 일련의 동작들 또는 이벤트들로서 아래에 예시 및 기재되어 있지만, 이러한 동작들 또는 이벤트들의 예시된 순서는 한정하는 의미로 해석되어서는 안 됨을 알 수 있을 것이다. 예를 들어, 일부 동작들은 여기에 예시 및/또는 기재된 바와 상이한 순서로 그리고/또는 이와 다른 동작 또는 이벤트와 동시에 일어날 수 있다. 추가적으로, 예시된 모든 동작들이 여기에 기재된 하나 이상의 양상 또는 실시예를 구현하는 데에 요구되지 않을 수 있다. 또한, 여기에 도시된 동작들 중의 하나 이상은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
1302에서, 제1 상호접속 층이 기판 위에 형성된다. 제1 상호접속 층은 기판 위의 제1 ILD 층 내에 형성될 수 있다. 도 9는 동작 1302에 대응하는 일부 실시예의 단면도(900)를 예시한다.
1304에서, 제1 상호접속 층의 연속적인 상부 표면 바로 위에 복수의 하부 전극 비아가 형성된다. 도 10은 동작 1304에 대응하는 일부 실시예의 단면도(1000)를 예시한다.
1306에서, 복수의 하부 전극 비아 바로 위에 복수의 MTJ 디바이스가 형성된다. 복수의 MTJ 디바이스는 동작적 MTJ 디바이스 및 하나 이상의 조정 MTJ 디바이스를 포함한다. 도 10은 동작 1306에 대응하는 일부 실시예의 단면도(1000)를 예시한다.
1308에서, 복수의 MTJ 디바이스 바로 위에 복수의 상부 전극 비아가 형성된다. 도 11은 동작 1308에 대응하는 일부 실시예의 단면도(1100)를 예시한다.
1310에서, 복수의 상부 전극 비아 위에 복수의 상호접속 구조물을 갖는 제2 상호접속 층이 형성된다. 복수의 상호접속 구조물은 비트라인 및 하나 이상의 워드라인을 정의한다. 도 11은 동작 1310에 대응하는 일부 실시예의 단면도(1100)를 예시한다.
동작 1302 내지 1310은 기판 위에 제1 메모리 셀을 형성한다. 일부 실시예에서, 동작 1302 내지 1310은 제1 메모리 셀 위에 제2 메모리 셀을 형성하도록 반복될 수 있다(동작 1312로서 도시됨). 도 12는 동작 1312에 대응하는 일부 실시예의 단면도(1200)를 예시한다.
방법(1300)은 MTJ 디바이스를 포함하는 조정 액세스 장치를 갖는 메모리 셀(예컨대, MRAM 셀)을 포함하는 메모리 회로를 형성하는 방법을 기재하고 있지만, 다른 실시예에서 조정 장치는 저항기(예컨대, 박막 저항)를 포함할 수 있다는 것을 알 수 있을 것이다. 이러한 실시예에서, 동작적 MTJ 디바이스는 제1 동작 세트에 의해 형성될 수 있으며(1306에서), 저항기를 포함하는 조정 장치는 분리된 제2 동작 세트에 의해 형성될 수 있다(1306과 1308 사이에 일어남). 예를 들어, 동작적 MTJ의 형성(1306에서) 후에, 저항기는 하나 이상의 퇴적 및 에칭 프로세스에 의해 형성될 수 있다.
따라서, 일부 실시예에서, 본 개시는 구동 트랜지스터(즉, 액세스 트랜지스터)를 갖지 않는 메모리 셀(예컨대, MRAM 셀)에 관한 것이다. 대신, 메모리 셀은 동작적 MTJ 디바이스에의 액세스를 선택적으로 제공하도록 구성된 하나 이상의 조정 MTJ 디바이스를 갖는 조정 액세스 장치를 포함한다.
일부 실시예에서, 본 개시는 집적 칩에 관한 것이다. 상기 집적 칩은, 비트라인에 커플링된 동작적(operative) 자기 터널 접합(MTJ; magnetic tunnel junction) 디바이스로서, 데이터 상태를 저장하도록 구성되는, 상기 동작적 MTJ 디바이스; 및 상기 동작적 MTJ 디바이스와 제1 워드라인 사이에 커플링된 조정(regulating) 액세스 장치를 포함하고, 상기 조정 액세스 장치는, 상기 동작적 MTJ 디바이스에 제공되는 전류를 제어하도록 구성되는 하나 이상의 조정 MTJ 디바이스를 포함한다. 일부 실시예에서, 상기 하나 이상의 조정 MTJ 디바이스는 각각, 고정 층(pinned layer); 유전체 배리어 층; 및 상기 유전체 배리어 층에 의해 상기 고정 층으로부터 분리된 자유 층을 포함한다. 일부 실시예에서, 상기 조정 액세스 장치는, 제2 워드라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 더 포함하고, 상기 제1 워드라인 및 상기 제2 워드라인은 워드라인 디코더에 커플링된다. 일부 실시예에서, 상기 제1 조정 MTJ 디바이스는 상기 제2 조정 MTJ 디바이스보다 더 큰 크기를 갖는다. 일부 실시예에서, 상기 조정 액세스 장치는, 제2 비트라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 더 포함하고, 상기 제1 워드라인은 워드라인 디코더에 커플링되고, 상기 비트라인 및 상기 제2 비트라인은 비트라인 디코더에 커플링된다. 일부 실시예에서, 상기 동작적 MTJ 디바이스는 액세스 트랜지스터 디바이스 바로 위에 있지 않다. 일부 실시예에서, 상기 집적 칩은, 제1 조정 MTJ 디바이스와 상기 동작적 MTJ 디바이스 사이에 커플링된 바이어스-전압-라인을 더 포함한다. 일부 실시예에서, 상기 동작적 MTJ 디바이스는, 기판 위에 배치된 유전체 구조물에 의해 제1 조정 MTJ 디바이스로부터 측방향으로 분리된다. 일부 실시예에서, 상기 집적 칩은, 상기 동작적 MTJ 디바이스 바로 위에 있는 메모리 셀 내에 배열된 제2 동작적 MTJ 디바이스를 더 포함하고, 상기 제2 동작적 MTJ 디바이스는 제2 데이터 상태를 저장하도록 구성된다. 일부 실시예에서, 상기 동작적 MTJ 디바이스는, 상기 기판을 통해 연장하지 않는 연속적인 전도성 경로에 의해 상기 비트라인과 상기 제1 워드라인 사이에 커플링된다.
다른 실시예에서, 본 개시는 집적 회로에 관한 것이다. 상기 집적 회로는, 기판 위의 유전체 구조물 내에 배열된 제1 상호접속 층으로서, 상기 유전체 구조물에 의해 상기 기판으로부터 분리되어 있는, 상기 제1 상호접속 층; 및 상기 제1 상호접속 층 바로 위에 배열되며 데이터 상태를 저장하도록 구성된 동작적 MTJ 디바이스를 포함하고, 상기 동작적 MTJ 디바이스는, 복수의 상호접속 층을 포함하고 상기 기판을 통해 연장하지 않는 연속적인 전도성 경로에 의해 비트라인과 제1 워드라인 사이에 전기적으로 커플링된다. 일부 실시예에서, 상기 집적 회로는, 상기 제1 워드라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제1 조정 MTJ 디바이스를 포함하는 조정 액세스 장치를 더 포함하고, 상기 제1 조정 MTJ 디바이스는, 제1 유전체 배리어 층에 의해 제1 자유 층으로부터 분리된 제1 고정 층을 갖는다. 일부 실시예에서, 상기 제1 상호접속 층은 상기 동작적 MTJ 디바이스 바로 아래로부터 상기 제1 조정 MTJ 디바이스 바로 아래로 연속적으로 연장한다. 일부 실시예에서, 상기 집적 회로는, 제2 워드라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 더 포함하고, 상기 제1 워드라인 및 상기 제2 워드라인은 워드라인 디코더에 커플링된다. 일부 실시예에서, 상기 제1 조정 MTJ 디바이스는 상기 제2 조정 MTJ 디바이스와 상이한 크기를 갖는다. 일부 실시예에서, 상기 집적 회로는, 제2 비트라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 더 포함하고, 상기 제1 워드라인은 워드라인 디코더에 커플링되고, 상기 제2 비트라인은 비트라인 디코더에 커플링된다. 일부 실시예에서, 상기 집적 회로는, 상기 제1 조정 MTJ 디바이스와 상기 동작적 MTJ 디바이스 사이에 커플링된 바이어스-전압-라인을 더 포함하고, 상기 바이어스-전압-라인은, 상기 바이어스-전압-라인에 바이어스 전압을 선택적으로 인가하도록 구성된 바이어스 회로에 커플링된다.
또 다른 실시예에서, 본 개시는 집적 회로를 형성하는 방법에 관한 것이다. 상기 방법은, 기판 위에 제1 상호접속 층을 형성하는 단계; 상기 제1 상호접속 층 바로 위에 복수의 MTJ 디바이스를 형성하는 단계로서, 상기 복수의 MTJ 디바이스는 동작적 MTJ 디바이스 및 상기 동작적 MTJ 디바이스에 흐르는 전류를 선택적으로 제어하도록 구성된 하나 이상의 조정 MTJ 디바이스를 포함하는 것인, 상기 복수의 MTJ 디바이스를 형성하는 단계; 및 상기 복수의 MTJ 디바이스 위에 제2 상호접속 층을 형성하는 단계를 포함하고, 상기 제1 상호접속 층과 상기 제2 상호접속 층 중의 하나 또는 둘 다는, 비트라인 및 하나 이상의 워드라인을 정의한다. 일부 실시예에서, 상기 하나 이상의 조정 MTJ 디바이스는 각각, 고정 층, 자유 층, 및 상기 고정 층과 상기 자유 층 사이에 배치된 유전체 배리어 층을 포함한다. 일부 실시예에서, 상기 방법은, 상기 동작적 MTJ 디바이스 및 상기 하나 이상의 조정 MTJ 디바이스를 동시에 형성하는 단계를 더 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 칩에 있어서,
비트라인에 커플링된 동작적(operative) 자기 터널 접합(MTJ; magnetic tunnel junction) 디바이스로서, 데이터 상태를 저장하도록 구성되는, 상기 동작적 MTJ 디바이스; 및
상기 동작적 MTJ 디바이스와 제1 워드라인 사이에 커플링된 조정(regulating) 액세스 장치를 포함하고,
상기 조정 액세스 장치는, 상기 동작적 MTJ 디바이스에 제공되는 전류를 제어하도록 구성되는 하나 이상의 조정 MTJ 디바이스를 포함하는 것인 집적 칩.
실시예 2. 실시예 1에 있어서, 상기 하나 이상의 조정 MTJ 디바이스는 각각,
고정 층(pinned layer);
유전체 배리어 층; 및
상기 유전체 배리어 층에 의해 상기 고정 층으로부터 분리된 자유 층
을 포함하는 것인 집적 칩.
실시예 3. 실시예 1에 있어서, 상기 조정 액세스 장치는,
상기 제1 워드라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제1 조정 MTJ 디바이스; 및
제2 워드라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 포함하고,
상기 제1 워드라인 및 상기 제2 워드라인은 워드라인 디코더에 커플링되는 것인 집적 칩.
실시예 4. 실시예 3에 있어서, 상기 제1 조정 MTJ 디바이스는 상기 제2 조정 MTJ 디바이스보다 더 큰 크기를 갖는 것인 집적 칩.
실시예 5. 실시예 1에 있어서, 상기 조정 액세스 장치는,
상기 제1 워드라인과 제2 비트라인 사이에 커플링된 제1 조정 MTJ 디바이스; 및
상기 제2 비트라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 포함하고,
상기 제1 워드라인은 워드라인 디코더에 커플링되고, 상기 비트라인 및 상기 제2 비트라인은 비트라인 디코더에 커플링되는 것인 집적 칩.
실시예 6. 실시예 1에 있어서, 상기 동작적 MTJ 디바이스는 액세스 트랜지스터 디바이스 바로 위에 있지 않는 것인 집적 칩.
실시예 7. 실시예 1에 있어서,
제1 조정 MTJ 디바이스와 상기 동작적 MTJ 디바이스 사이에 커플링된 바이어스-전압-라인을 더 포함하는 집적 칩.
실시예 8. 실시예 1에 있어서, 상기 동작적 MTJ 디바이스는, 기판 위에 배치된 유전체 구조물에 의해 제1 조정 MTJ 디바이스로부터 측방향으로 분리되는 것인 집적 칩.
실시예 9. 실시예 8에 있어서,
상기 동작적 MTJ 디바이스 바로 위에 있는 메모리 셀 내에 배열된 제2 동작적 MTJ 디바이스를 더 포함하고, 상기 제2 동작적 MTJ 디바이스는 제2 데이터 상태를 저장하도록 구성되는 것인 집적 칩.
실시예 10. 실시예 1에 있어서, 상기 동작적 MTJ 디바이스는, 상기 동작적 MTJ 디바이스 아래의 반도체 기판을 통해 연장하지 않는 연속적인 전도성 경로에 의해 상기 비트라인과 상기 제1 워드라인 사이에 커플링되는 것인 집적 칩.
실시예 11. 집적 회로에 있어서,
기판 위의 유전체 구조물 내에 배열된 제1 상호접속 층으로서, 상기 유전체 구조물에 의해 상기 기판으로부터 분리되어 있는, 상기 제1 상호접속 층; 및
상기 제1 상호접속 층 바로 위에 배열되며 데이터 상태를 저장하도록 구성된 동작적 MTJ 디바이스를 포함하고,
상기 동작적 MTJ 디바이스는, 복수의 상호접속 층을 포함하고 상기 기판을 통해 연장하지 않는 연속적인 전도성 경로에 의해 비트라인과 제1 워드라인 사이에 전기적으로 커플링되는 것인 집적 회로.
실시예 12. 실시예 11에 있어서,
상기 제1 워드라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제1 조정 MTJ 디바이스를 포함하는 조정 액세스 장치를 더 포함하고,
상기 제1 조정 MTJ 디바이스는, 제1 유전체 배리어 층에 의해 제1 자유 층으로부터 분리된 제1 고정 층을 포함하는 것인 집적 회로.
실시예 13. 실시예 12에 있어서, 상기 제1 상호접속 층은 상기 동작적 MTJ 디바이스 바로 아래로부터 상기 제1 조정 MTJ 디바이스 바로 아래로 연속적으로 연장하는 것인 집적 회로.
실시예 14. 실시예 12에 있어서,
제2 워드라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 더 포함하고,
상기 제1 워드라인 및 상기 제2 워드라인은 워드라인 디코더에 커플링되는 것인 집적 회로.
실시예 15. 실시예 14에 있어서, 상기 제1 조정 MTJ 디바이스는 상기 제2 조정 MTJ 디바이스와 상이한 크기를 갖는 것인 집적 회로.
실시예 16. 실시예 12에 있어서,
제2 비트라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 더 포함하고,
상기 제1 워드라인은 워드라인 디코더에 커플링되고, 상기 제2 비트라인은 비트라인 디코더에 커플링되는 것인 집적 회로.
실시예 17. 실시예 12에 있어서,
상기 제1 조정 MTJ 디바이스와 상기 동작적 MTJ 디바이스 사이에 커플링된 바이어스-전압-라인을 더 포함하고,
상기 바이어스-전압-라인은, 상기 바이어스-전압-라인에 바이어스 전압을 선택적으로 인가하도록 구성된 바이어스 회로에 커플링되는 것인 집적 회로.
실시예 18. 집적 회로를 형성하는 방법에 있어서,
기판 위에 제1 상호접속 층을 형성하는 단계;
상기 제1 상호접속 층 바로 위에 복수의 MTJ 디바이스를 형성하는 단계로서, 상기 복수의 MTJ 디바이스는 동작적 MTJ 디바이스 및 상기 동작적 MTJ 디바이스로 흐르는 전류를 선택적으로 제어하도록 구성된 하나 이상의 조정 MTJ 디바이스를 포함하는 것인, 상기 복수의 MTJ 디바이스를 형성하는 단계; 및
상기 복수의 MTJ 디바이스 위에 제2 상호접속 층을 형성하는 단계를 포함하고,
상기 제1 상호접속 층과 상기 제2 상호접속 층 중의 하나 또는 둘 다는, 비트라인 및 하나 이상의 워드라인을 정의하는 것인, 집적 회로를 형성하는 방법.
실시예 19. 실시예 18에 있어서, 상기 하나 이상의 조정 MTJ 디바이스는 각각,
고정 층;
자유 층; 및
상기 고정 층과 상기 자유 층 사이에 배치된 유전체 배리어 층
을 포함하는 것인, 집적 회로를 형성하는 방법.
실시예 20. 실시예 18에 있어서,
상기 동작적 MTJ 디바이스 및 상기 하나 이상의 조정 MTJ 디바이스를 동시에 형성하는 단계를 더 포함하는, 집적 회로를 형성하는 방법.

Claims (10)

  1. 집적 칩에 있어서,
    비트라인에 커플링된 동작적(operative) 자기 터널 접합(MTJ; magnetic tunnel junction) 디바이스로서, 데이터 상태를 저장하도록 구성되는, 상기 동작적 MTJ 디바이스; 및
    상기 동작적 MTJ 디바이스와 제1 워드라인 사이에 커플링된 조정(regulating) 액세스 장치를 포함하고,
    상기 조정 액세스 장치는, 상기 동작적 MTJ 디바이스에 제공되는 전류를 제어하도록 구성되는 하나 이상의 조정 MTJ 디바이스를 포함하는 것인 집적 칩.
  2. 청구항 1에 있어서, 상기 하나 이상의 조정 MTJ 디바이스는 각각,
    고정 층(pinned layer);
    유전체 배리어 층; 및
    상기 유전체 배리어 층에 의해 상기 고정 층으로부터 분리된 자유 층
    을 포함하는 것인 집적 칩.
  3. 청구항 1에 있어서, 상기 조정 액세스 장치는,
    상기 제1 워드라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제1 조정 MTJ 디바이스; 및
    제2 워드라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 포함하고,
    상기 제1 워드라인 및 상기 제2 워드라인은 워드라인 디코더에 커플링되는 것인 집적 칩.
  4. 청구항 1에 있어서, 상기 조정 액세스 장치는,
    상기 제1 워드라인과 제2 비트라인 사이에 커플링된 제1 조정 MTJ 디바이스; 및
    상기 제2 비트라인과 상기 동작적 MTJ 디바이스 사이에 커플링된 제2 조정 MTJ 디바이스를 포함하고,
    상기 제1 워드라인은 워드라인 디코더에 커플링되고, 상기 비트라인 및 상기 제2 비트라인은 비트라인 디코더에 커플링되는 것인 집적 칩.
  5. 청구항 1에 있어서, 상기 동작적 MTJ 디바이스는 액세스 트랜지스터 디바이스 바로 위에 있지 않는 것인 집적 칩.
  6. 청구항 1에 있어서,
    제1 조정 MTJ 디바이스와 상기 동작적 MTJ 디바이스 사이에 커플링된 바이어스-전압-라인을 더 포함하는 집적 칩.
  7. 청구항 1에 있어서, 상기 동작적 MTJ 디바이스는, 기판 위에 배치된 유전체 구조물에 의해 제1 조정 MTJ 디바이스로부터 측방향으로 분리되는 것인 집적 칩.
  8. 청구항 1에 있어서, 상기 동작적 MTJ 디바이스는, 상기 동작적 MTJ 디바이스 아래의 반도체 기판을 통해 연장하지 않는 연속적인 전도성 경로에 의해 상기 비트라인과 상기 제1 워드라인 사이에 커플링되는 것인 집적 칩.
  9. 집적 회로에 있어서,
    기판 위의 유전체 구조물 내에 배열된 제1 상호접속 층으로서, 상기 유전체 구조물에 의해 상기 기판으로부터 분리되어 있는, 상기 제1 상호접속 층; 및
    상기 제1 상호접속 층 바로 위에 배열되며 데이터 상태를 저장하도록 구성된 동작적 MTJ 디바이스를 포함하고,
    상기 동작적 MTJ 디바이스는, 복수의 상호접속 층을 포함하고 상기 기판을 통해 연장하지 않는 연속적인 전도성 경로에 의해 비트라인과 제1 워드라인 사이에 전기적으로 커플링되는 것인 집적 회로.
  10. 집적 회로를 형성하는 방법에 있어서,
    기판 위에 제1 상호접속 층을 형성하는 단계;
    상기 제1 상호접속 층 바로 위에 복수의 MTJ 디바이스를 형성하는 단계로서, 상기 복수의 MTJ 디바이스는 동작적 MTJ 디바이스 및 상기 동작적 MTJ 디바이스로 흐르는 전류를 선택적으로 제어하도록 구성된 하나 이상의 조정 MTJ 디바이스를 포함하는 것인, 상기 복수의 MTJ 디바이스를 형성하는 단계; 및
    상기 복수의 MTJ 디바이스 위에 제2 상호접속 층을 형성하는 단계를 포함하고,
    상기 제1 상호접속 층과 상기 제2 상호접속 층 중의 하나 또는 둘 다는, 비트라인 및 하나 이상의 워드라인을 정의하는 것인, 집적 회로를 형성하는 방법.
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