JP2004537848A - 磁気抵抗記憶装置（ｍｒａｍ）の電流供給部および排出部の構成 - Google Patents

Abstract

ＭＲＡＭ装置４００は、記憶素子アレイ４１１内の全ての記憶セルに対して、ほぼ等しい長さおよび抵抗値の書き込み経路を有している。ＣＶＣ回路は、記憶素子アレイ４１１に関して、ＭＲＡＭ装置４０１の導電線に沿った書き込み経路の長さが、アレイ４１１内の全ての記憶セルに対してほぼ同じになるように配置されており、書き込み経路に沿った抵抗値がほぼ同じであることを保証している。したがって、記憶素子アレイ４１１のセルに書き込むためにＣＶＣ回路によって供給される書き込み電流の量は、ほぼ同じになる。

Description

本特許は、アメリカ仮特許明細書番号６０／２６３、９０９（２００１年１月２４日）の特典を主張するものであり、その内容を含むものである。
【０００１】
（技術分野）
本発明は、概して、半導体装置に関するものであり、特に磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）装置の製造に関するものである。
【０００２】
（発明の背景）
半導体は、ラジオ、テレビ、および、パーソナルコンピュータ機器などの、電子応用機器用の集積回路に用いられている。半導体装置の１形態として、情報を記憶するために電荷を用いたダイナミックランダムアクセスメモリー（ＤＲＡＭ）およびフラッシュメモリーのような、半導体記憶装置が挙げられる。
【０００３】
記憶装置の最近の開発は、半導体技術と磁気学とを組み合わせたスピン電子工学を含んでいる。電子のスピンは、電荷よりもむしろ、「１」または「０」の存在を示すために用いられる。このようなスピン電子装置は、異なる金属層において、互いに直交する導電線を含み、その導電線が磁気積層体（ｍａｇｎｅｔｉｃ ｓｔａｃｋ）を間に挟んでいる、磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）である。導電線が重なる地点は、交差点（ｃｒｏｓｓ ｐｏｉｎｔ）と呼ばれている。導電線の１つを介して流れる電流は、導電線の周りに磁界を引き起こし、磁気極性を、ワイヤ、すなわち導電線に沿った特定の方向に方向づける。他方の導電線を介して流れる電流もまた、磁界を引き起こし、磁気極性の向きを部分的に変えることができる。「０」または「１」で示されたデジタル情報を、磁気モーメントの配列の中に記憶できる。磁気成分の抵抗は、モーメントの配列に応じて変化する。記憶された状態は、成分の抵抗状態を検出することによって素子から読み出される。記憶セル（ｍｅｍｏｒｙ ｃｅｌｌ）は、行および列を有するマトリクスあるいはアレイ（ａｒｒａｙ）構造で導電線および交差点を配置することによって、構成してもよい。
【０００４】
ＤＲＡＭのような従来の半導体記憶装置と比較して、ＭＲＡＭの利点は、ＭＲＡＭが小型に製造されることができ、不揮発性であるという点にある。例えば、ＭＲＡＭを利用したパーソナルコンピュータ（ＰＣ）の「起動」時間は、ＤＲＡＭを利用した従来のＰＣのように長くはない。ＭＲＡＭは、ＤＲＡＭまたはフラッシュメモリーよりも、集積回路（ｃｈｉｐ）上の記憶ビット（ｍｅｍｏｒｙ ｂｉｔ）を多く有する記憶装置を備えることができる。つまり、ＭＲＡＭは、書き換えられる（ｂｅ ｒｅｆｒｅｓｈｅｄ）必要がなく、記憶されたデータを「思い出す」機能を有している。
【０００５】
ＭＲＡＭは、従来の記憶装置とは異なるように機能するので、設計および製造の課題をもたらす。
【０００６】
（発明の概要）
本発明は、アレイ内の各記憶セルに対して、抵抗値がほぼ同じである書き込み経路（ｗｒｉｔｅ ｐａｔｈ）を備えたＭＲＡＭ装置を提供する。電流／電圧制御（ＣＶＣ）回路は、ＭＲＡＭアレイ内の各記憶セルへの書き込み経路がほぼ同じ長さであり、したがって、書き込み経路の抵抗値がほぼ同じであるように、配置される。
【０００７】
以下を含む記憶装置の好ましい実施形態が、開示されている。つまり、この記憶装置には、アレイ内に配置された複数の記憶セル、記憶セルの下に配置され、第１方向に位置づけられた複数の第１導電線、第１および第２導電線の交差点に位置する記憶セルの上に配置され、第２方向に位置づけられた複数の第２導電線、および、電流供給部および電流排出部を含んだ複数のＣＶＣ回路が含まれている。ＣＶＣ回路は、第１および第２導電線の各端部に接続されている。また、記憶セルを、ＣＶＣ回路のうちの１つから、第１および第２導電線の反対側の端部に位置するＣＶＣ回路に電流を流すことによって、アドレス指定できる（ａｄｄｒｅｓｓａｂｌｅ）。このＣＶＣ回路は、各電流供給部と排出部との間の第１および第２導電線の長さが、アドレス指定される（ａｄｄｒｅｓｓｅｄ）各記憶セルについてはほぼ同じであるように、配置されている。
【０００８】
また、複数の第１および第２導電線に接続されている記憶セルのアレイを有する記憶装置の好ましい実施形態が、開示されている。この記憶装置には、第１および第２導電線の各端部に接続された少なくとも１つの電流／電圧制御（ＣＶＣ）回路が含まれている。また、各ＣＶＣ回路には、電流供給部および電流排出部が含まれている。これらのＣＶＣ回路は、ＣＶＣ回路のうちの１つから、第１および第２導電線の反対側の端部に位置するＣＶＣ回路に電流を流すことによって用いられている。また、ＣＶＣ回路は、対向するＣＶＣ回路間の第１および第２導電線の長さが、書き込まれる各記憶セルについてはほぼ同じであるように構成されている。
【０００９】
さらに、記憶装置の製造方法の好ましい実施形態が、開示されている。この製造方法には、アレイ内に複数の記憶セルを備える工程と、記憶セルの下に複数の第１導電線を配置する工程と、記憶セルの上に複数の第２導電線を配置する工程と、第１および第２導電線の各端部に、電流供給部および電流排出部を含んだ複数のＣＶＣ回路を接続する工程とが含まれている。第１導電線は第１方向に位置づけられ、第２導電線は第２方向に位置づけられ、記憶セルは第１および第２導電線の交差点に位置している。また、この記憶セルを、ＣＶＣ回路のうちの１つから第１および第２導電線の反対側の端部に位置するＣＶＣ回路に電流を流すことによって、アドレス指定できる。また、ＣＶＣ回路は、各電流供給部と排出部との間の第１および第２導電線の抵抗が、アドレス指定される各記憶セルについてはほぼ同じであるように、配置されている。
【００１０】
また、記憶セルのプログラミング方法の好ましい実施形態も、開示されている。このプログラミング方法には、第１電流が、第１導電線によって、記憶セルのアレイを含んだ半導体記憶装置の第１記憶セルを通して流される工程と、第２電流が、第２導電線によって、第２記憶セルを通して流される工程とが含まれている。また、第１および第２導電線の抵抗は、ほぼ同じである。
【００１１】
本発明の好ましい実施形態の利点は、ＭＲＡＭアレイ内の各記憶セルのワード線および／またはビット線に沿った導電書き込み経路の長さがほぼ同じであるように、ＭＲＡＭにおけるＣＶＣ回路を構成している点にある。したがって、アレイ内の記憶セル用の書き込み経路抵抗および書き込み電流は、選択されたワード線またはビット線の位置とは無関係に、ほぼ同じである。このことは、特定の記憶セルに書き込むときに、隣接する記憶セルを妨害しないので、有効である。この妨害は、非常に高い書き込み電流が記憶セルへの書き込みに用いられる際に発生してしまうものである。本発明の実施形態によれば、書き込み経路の長さおよび抵抗値がほぼ同じであるため、書き込み余地（ｗｒｉｔｅ ｍａｒｇｉｎ）または選択性が増大する。本発明の好ましい実施形態は、書き込み電流が全てのワード線およびビット線に対してほぼ一定であり、電流経路間の抵抗値が極めて均一なＭＲＡＭアレイを提供する。ＣＶＣ回路は、主ワード線（ｍａｓｔｅｒ ｗｏｒｄｌｉｎｅ）までの抵抗または距離がアレイ内の全記憶セルについて同じであるように、配置されている。本発明の実施形態によれば、少量の電流を必要とするＣＶＣ回路を利用できる。
【００１２】
（図面の簡単な説明）
本発明の上記特徴は、添付図面との関連において、以下の説明を考慮することによってより明瞭に理解される。図１は、記憶セルを呼び出す（ａｃｃｅｓｓｉｎｇ）ために各記憶セルの上下に配置されたワード線およびビット線を用いてアレイ内に配置された磁気積層体記憶セルを有する従来のＭＲＡＭ装置を示す、透視図である。図２は、長さの異なる様々な記憶セルへの書き込み経路を用いて、アレイの各縁部（ｅｄｇｅ）にＣＶＣ回路を備えたＭＲＡＭアレイを示す図である。図３は、アレイの各角部（ｃｏｒｎｅｒ）にＣＶＣ回路を備えた結果、異なる記憶セルに対する書き込み経路がほぼ同じ長さとなる、本発明の実施形態を示す図である。図４は、記憶セルアレイ、および、セルアレイ（ｃｅｌｌ ａｒｒａｙ）の縁部の周りに配置される複数のＣＶＣ回路を備えた結果、アレイ内の記憶セルに対して異なる長さの書き込み経路となる、ＭＲＡＭ装置の構成を示す図である。図５は、図４に示したアレイの一側面に位置するＣＶＣ回路と、アレイの反対側に位置する他のＣＶＣ回路との間の書き込み経路に沿った抵抗を示す回路図である。図６は、アレイの角部にＣＶＣ回路を備えた本発明の実施形態を示す図である。図７は、アレイの角部に位置し、対向するＣＶＣ回路間の距離を最小にするように配置されたＣＶＣ回路を備えた、本発明の他の実施形態を示す図である。図８は、記憶素子アレイ（ｍｅｍｏｒｙ ａｒｒａｙ）の水平縁部（ｈｏｒｉｚｏｎｔａｌ ｅｄｇｅ）および垂直縁部（ｖｅｒｔｉｃａｌ ｅｄｇｅ）に沿って配置されており、対向するＣＶＣ回路間の距離を最小にするように配置されたＣＶＣ回路を備えた、本発明の実施形態に基づくＭＲＡＭ装置の構成を示す図である。
【００１３】
異なる図において一致する数字および記号は、別に示す場合を除いて、一致する箇所を指している。これらの図は、好ましい実施形態に関連する様相を明確に示すために描かれており、必ずしも縮尺どおりに示したものではない。
【００１４】
（好ましい実施形態の詳細な説明）
ＭＲＡＭ装置構造の潜在的問題、および、本発明の好ましい実施形態の説明について論じた後、本発明の実施形態の利点についていくつか論じる。
【００１５】
ＭＲＡＭ装置を製造するために、通常、磁気金属積層体が集積回路（ＩＣ）の製造中の配線工程（ｂａｃｋ−ｅｎｄ−ｏｆ−ｌｉｎｅ、ＢＥＯＬ）において組み込まれる。磁気積層体は、その間に誘電体薄膜を有する、多くの異なる金属層を含んでいる。磁気積層体全体の厚さは、例えば、数十ナノメートルであってもよい。交差点のＭＲＡＭ構造として、磁気積層体は、通常、２つの金属配線平面の交点（例えば、互いにある角度で異なる方向に伸びる、金属２（Ｍ２）層と金属３（Ｍ３）層との交点）に、配置されている。通常、磁気積層体の上端はＭ２配線層導電線に、下端はＭ３配線層導電線にそれぞれ接触している。
【００１６】
図１に、例えばアルミニウムまたは銅のような導電材料からなる第１および第２方向に伸びる導電線１２・２２を備えた、従来のＭＲＡＭ装置１０を示す。通常、単結晶シリコンのシリコン上にシリコン酸化物を含んだ、加工中の製品が備えられている（図示せず）。この製品は、他の導電層または他の半導体素子（例えば、トランジスタ、ダイオード等）を含んでいてもよい。例えば、ＧａＡｓ、ＩｎＰ、Ｓｉ／Ｇｅ、および、ＳｉＣのような化合物半導体がシリコンの代わりに用いられてもよい。
【００１７】
第１中間面誘電層（ｆｉｒｓｔ ｉｎｔｅｒ−ｌｅｖｅｌ ｄｉｅｌｅｃｔｒｉｃ ｌａｙｅｒ）（図示せず）が、加工中の製品の上に堆積される。この中間面誘電層は、例えば酸化シリコンを含んでいてもよい。中間面誘電層は、例えばビア（ｖｉａｓ）用にパターン化され、エッチングされる。ビアは、例えば、銅、タングステンのような金属、または、他の金属によって充填されてもよい。
【００１８】
次に、金属被覆層（例えばＭ２層）が形成される。導電線１２用に銅を用いる場合、通常、導電線１２を形成するためにダマシン（ｄａｍａｓｃｅｎｅ）工程が用いられる。誘電体がパターン化され、エッチングされる。そして、Ｍ２層内に導電線１２を形成するために、溝（ｔｒｅｎｃｈｅｓ）が導体材料によって充填される。
【００１９】
次に、磁気積層体１４が、導電線１２の上に形成される。磁気積層体１４は、通常、例えばＰｔＭｎ、ＣｏＦｅ、Ｒｕ、および、ＮｉＦｅのような材料からなる複数の層を含んだ、第１磁気層２０を含んでいる。この第１磁気層２０は、硬層と呼ばれることも多い。また、磁気積層体１４は誘電層１８を含んでおり、この誘電層は、例えばＡｌ_２Ｏ_３を含み、第１磁気層２０の上に堆積されている。誘電層１８は、トンネル層と呼ばれることも多い。また、磁気積層体１４は、第１磁気層２０と同様の材料を有する多層構造を含んだ第２磁気層１６、を含んでいる。第２磁気層１６は、軟層と呼ばれることも多い。磁気積層体１４を形成するために、第１磁気層２０、誘電層１８、および、第２磁気層１６がパターン化される。
【００２０】
磁気積層体１４の上に、導電線１２とは異なる方向に伸びる、例えばＭ３層内の導電線２２が形成される。導電線２２が銅を含んでいる場合、通常は再び、ダマシン工程を用いる。誘電層（図示せず）は、磁気積層体１４および導電線２２の上に堆積される。この誘電層を、導電線２２を形成するために導電材料によって充填される溝にパターン化し、エッチングする。あるいは、ダマシン工程以外の工程を、導電線１２・２２を形成するために用いてもよい。導電線１２・２２は、記憶素子アレイ１０のワード線およびビット線として機能する。
【００２１】
磁気積層体１４層の順序は逆でもよい。例えば、硬層２０を絶縁層１８の上に、軟層１６をその下に配置してもよい。同様に、ワード線１２およびビット線２２は、磁気積層体１４の上下どちらに配置してもよい。
【００２２】
ＭＲＡＭにおいて、情報は、磁気積層体１４の軟磁気層１６に蓄積される。情報を蓄積するためには、磁界が必要である。この磁界は、導電線１２・２２に通電されるワード線電流およびビット線電流によって供給される。ＣＶＣ回路は、記憶素子アレイ内の各ワード線およびビット線に書き込み電流を供給するために用いられる。ＣＶＣ回路は大量のシリコン領域を占めている。そして、通常、１つまたはそれ以上のＣＶＣ回路が、アレイの各側面に配置される。
【００２３】
図２および図３は、アレイの各側面にＣＶＣ回路を１つだけ有するＭＲＡＭアレイを用いて、本発明の実施形態の概念を示している。図２は、ＭＲＡＭアレイ１０の好ましくない実施形態を示している。このＭＲＡＭアレイは、記憶セルアレイ１１の端部の中心領域に位置するＣＶＣ回路ＣＶＣ１・ＣＶＣ２・ＣＶＣ３・ＣＶＣ４によってワード線電流およびビット線電流が供給される。各ＣＶＣ回路ＣＶＣ１・ＣＶＣ２・ＣＶＣ３・ＣＶＣ４は、電流供給部および電流排出部を含んでいる。また、ＣＶＣ回路ＣＶＣ１・ＣＶＣ２・ＣＶＣ３・ＣＶＣ４は、シリコン領域を保護するワード線およびビット線によって共有されている。例えばワード線電流がアレイ１１の左側から右側に流れる場合、活性化された左ＣＶＣ回路ＣＶＣ４の電流供給部が用いられ、活性化された右ＣＶＣ回路ＣＶＣ２の電流排出部が用いられる。
【００２４】
書き込み経路の抵抗値は、書き込み経路１５Ａ／１５Ｂの長さの関数である。例えば、経路が長い場合、抵抗値は高くなる。また、書き込み経路の長さ／抵抗値は、記憶セル１４Ａ／１４Ｂに書き込むために、ＣＶＣ回路ＣＶＣ４／ＣＶＣ２によって供給される書き込み電流量に影響を与える。例えば、書き込み経路１５Ａ／１５Ｂが長い場合、書き込み経路１５Ａ／１５Ｂに沿った電圧降下が高くなる。これによって、ＣＶＣ回路ＣＶＣ４／ＣＶＣ２の動作点（ｏｐｅｒａｔｉｏｎ ｐｏｉｎｔ）が異なってしまう。
【００２５】
図２に示したＭＲＡＭ１０構成の好ましくない実施形態の問題点は、アレイ１１の個々の記憶セル１４Ａ／１４Ｂの書き込み経路１５Ａ／１５Ｂの長さが異なっている点にある。例えば、記憶セル１４Ａ用の書き込み経路１５Ａは、記憶セル１４Ｂ用の書き込み経路１５Ｂよりも長い。書き込み経路１５Ａ中の主ワード線（ｍａｓｔｅｒ ｗｏｒｄ ｌｉｎｅ、ＭＷＬ）２３の部分は、書き込み経路１５Ｂ中のＭＷＬ２３の部分よりも長い。したがって、書き込み経路１５Ａの抵抗値は、書き込み経路１５Ｂの抵抗値よりも高い。そして、論理状態を記憶セル１４Ｂに書き込むためよりも高い書き込み電流が、論理状態を記憶セル１４Ａに書き込むために、対応するＣＶＣ回路によって供給される。したがって、アレイ１１の個々のＭＲＡＭ記憶セル１４Ａ／１４Ｂ用の書き込み電流は、均一ではない。なぜなら、書き込み経路の長さが異なることによって、選択されたアレイ１１内の記憶セル１４Ａ／１４Ｂの位置によって異なる書き込み経路抵抗値を引き起こすからである。
【００２６】
本発明の実施形態の目的は、選択された記憶セル１４Ａ／１４Ｂの位置に関係なく、ＭＲＡＭアレイ１０の各記憶セル１４Ａ／１４Ｂ用の書き込み電流を均一にすることにある。記憶セル１４Ａに書き込むために、高すぎる書き込み電流を用いる必要がある場合、隣接する記憶セル１４Ｃに、意図せずに書き込んでしまい、装置１０を損傷させ、蓄積された情報を喪失し、および／または、記憶セル１４Ａ／１４Ｂ／１４Ｃに誤った情報を記憶してしまう。
【００２７】
本発明の実施形態は、アレイ内の各記憶セルに対して長さおよび抵抗値がほぼ同じである書き込み経路を備えたＭＲＡＭの構成を提供することによって、技術的利点を達成する。本発明の実施形態によって、ＭＲＡＭアレイの記憶セルの書き込み余地または選択性は、書き込み経路の長さおよび抵抗がほぼ同じであるため、増大する。
【００２８】
図３に、ワード線およびビット線１１７／１２３によってＣＶＣ回路ＣＶＣ１・ＣＶＣ２・ＣＶＣ３・ＣＶＣ４に接続された記憶セルからなるアレイ１１１を含んだＭＲＡＭ装置１００を備えた、本発明の好ましい実施形態を示す。ＣＶＣ回路ＣＶＣ１・ＣＶＣ２・ＣＶＣ３・ＣＶＣ４は、アレイ１１１の角に位置しており、アレイ１１１の各記憶セル１１４に対する書き込み経路１１７の長さおよび抵抗値は、ほぼ同じである。例えば、記憶セル１１４Ａおよび１１４Ｂに対する書き込み経路１１７Ａおよび１１７Ｂの長さおよび抵抗値は、ほぼ同じである。書き込み経路１１７Ａに関して、アレイ１１１の左側に位置するＭＷＬ１２３は、アレイ１１１の右側に位置するＭＷＬよりも長いが、各書き込み経路１１７の有効な長さは、アレイ１１１の各記憶セル１１４についてほぼ同じである。なぜなら、各書き込み経路１１７に対する垂直方向の距離の総計は、ほぼ同じだからである。したがって、書き込み経路１１７Ａ／１１７Ｂの抵抗値および長さは、書き込まれる記憶セル１１４Ａ／１１４Ｂの位置とは無関係である。それは、アレイ１１１の記憶セル１１４に関して、ＣＶＣ回路ＣＶＣ１・ＣＶＣ２・ＣＶＣ３・ＣＶＣ４が斬新に（特にアレイ１１１の角部に）配置されたからである。
【００２９】
図４および図６〜図８は、ＭＲＡＭアレイの各縁部に位置する１つよりも多いＣＶＣ回路を有するＭＲＡＭを例証する、本発明の実施形態を示している。図４は、本発明の好ましくない実施形態として、ＭＲＡＭセルアレイ１１１の各縁部Ａ・Ｂ・Ｃ・Ｄに沿って位置する、いくつかのＣＶＣ回路ＣＶＣ０・ＣＶＣ１・ＣＶＣ２・ＣＶＣ３（ＣＶＣ０Ａ・ＣＶＣ０Ｂ等として示している）を有するアレイ１１１を備えた、ＭＲＡＭ２００に関する構成を例証している。図４の構成のようにＣＶＣ回路を配置することによって、図２に示したＭＲＡＭの回路構成と同じ問題が明らかになる。つまり、アレイ２１１内の記憶セルの書き込み経路の長さが同じではなく、そのために、抵抗値が同じではないという問題がある。
【００３０】
ＭＲＡＭ２００は、ビット線復号器２１３およびワード線復号器２１５を含んでいる。これらの復号器は、書き込まれる記憶セルに対するワード線およびビット線を選択するために用いられるトランジスタＸ１およびＸ２に接続されている。通常、ここで説明する本発明の実施形態では、ワード線復号器およびビット線復号器は記憶装置設計（ｍｅｍｏｒｙ ｄｅｓｉｇｎ）に含まれているが、各図に必ずしも含まれているわけではない。トランジスタＸ１は、示されているように、主ビット線（ＭＢＬの）ＭＢＬ０Ａ・ＭＢＬ１Ａ・ＭＢＬ２Ａ・ＭＢＬ３Ａに接続されている。同様に、トランジスタＸ２は、ＭＷＬのＭＷＬ０Ａ・ＭＷＬ１Ａ・ＭＷＬ２Ａ・ＭＷＬ３Ａに接続されている。
【００３１】
記憶セル（図示せず）までの書き込み経路の全抵抗は、一定のワード線またはビット線導電線抵抗、および、ＭＷＬ導電線の使用部分の抵抗を含む。例えば、ワード線ＷＬ＜１２７＞に対する書き込み経路２１４Ａは、ＣＶＣ３Ｄから主ワード線ＭＷＬ３Ｄ（Ｒ_ｖａｒ１）まで、および、ＭＷＬ３ＤからＷＬ＜１２７＞まで、および、ＷＬ＜１２７＞（Ｒ_ＷＬ）に沿って継続する水平な導電線２１２、および、ＷＬ＜１２７＞からＭＷＬ３Ｂ（Ｒ_ｖａｒ２）までの水平な導電線を含んでいる。しかし、ワード線ＷＬ＜１２４＞に対する書き込み経路２１４Ｂは、ＣＶＣ０Ｄから主ワード線ＭＷＬ０Ｄ（Ｒ_ｖａｒ１）まで、および、ＭＷＬ０ＤからＷＬ＜１２４＞まで、および、ＷＬ＜１２４＞（Ｒ_ＷＬ）に沿って継続する部分、そして、ＷＬ＜１２４＞からＭＷＬ０Ｂまで、および、ＭＷＬ０Ｂの長さに沿ってＣＶＣ０Ｂ（Ｒ_ｖａｒ２）にかけて、の水平な導電線を含んでいる。ＷＬ＜１２４＞の書き込み経路は、ＭＲＡＭ２００の構成におけるＷＬ＜１２７＞の書き込み経路よりも長い。なぜなら、経路２１４Ａと２１４Ｂとの抵抗Ｒ_ｖａｒ２が、異なっている（例えば、経路２１４Ｂの抵抗Ｒ_ｖａｒ２は、経路２１４Ｂの抵抗Ｒ_ｖａｒ２よりも大きい。）からである。したがって、異なるワード線２１４Ａ・２１４Ｂ（およびビット線）の全書き込み経路抵抗は、選択されたワード線またはビット線の位置に応じて異なっている。例えば、ＷＬ＜１２４＞の書き込み経路２１４Ａの全抵抗は、ＭＷＬ＜０＞に対応する関連部分（ｒｅｌｅｖａｎｔ ｐａｒｔ）を含んでおり、ＷＬ＜１２７＞の書き込み経路１２４Ａの全抵抗よりもはるかに高い。したがって、ＷＬ＜１２７＞に供給される書き込み電流は、ＷＬ＜１２４＞に供給される書き込み電流と同じではない。増大する抵抗値によって生じた電圧降下は、電流供給部の電流に影響を与える。
【００３２】
図５は、図４に示したアレイ２１１内の記憶セルの書き込み経路２１４における抵抗を示す概略図２３０である。示されているように、電流供給部またはＣＶＣ０ＤのようなＣＶＣ回路は、通常、トランジスタＸ４に接続されるトランジスタＸ５を含んでいる。基準電圧（ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ）Ｖ_ｒｅｆは、トランジスタＸ５のゲート（ｇａｔｅ）に印加され、トランジスタＸ５のソース（ｓｏｕｒｃｅ）は接地されている。トランジスタＸ４のソースは電圧供給部Ｖ_ｄｄに接続されている。また、この電圧供給源（ｖｏｌｔａｇｅ ｓｏｕｒｃｅ）Ｖ_ｄｄは、トランジスタＸ３に接続されている。ＣＶＣ回路ＣＶＣ０Ｄ用の概略図は典型例であり、本発明の実施形態のＣＶＣ回路ＣＶＣＸＹ（Ｘ＝０，１，２，または３、および、Ｙ＝Ａ，Ｂ，Ｃ，またはＤ。Ｙは、アレイ２１１の縁部を示す。）は、他の概略図および構成を代替的に含んでいてもよい。
【００３３】
ＣＶＣ回路ＣＶＣ０Ｄは、アレイ２１１の左側に位置するＣＶＣ０Ｄと、セルアレイ内に描かれた線（ｅｔｃｈ ｌｉｎｅ）との間の導電性を描いた線（ｃｏｎｄｕｃｔｉｖｅ ｅｔｃｈ ｌｉｎｅ）を表す抵抗Ｒ_ｖａｒ１によって表される水平な導電線に接続されている。抵抗Ｒ_ｖａｒ１は、概略図に示していないワード線復号器（図４の２１５）に接続されているＷＬ−ＳＥＬ−Ｄトランジスタ（図４のＸ２）に接続されている。ＷＬ−ＳＥＬ−Ｄトランジスタは、書き込まれる記憶セルのワード線を選択するために、備えられている。抵抗Ｒ_ＷＬは、セルアレイ２１１内の水平な導電ワード線の抵抗を表している。
【００３４】
ＷＬ−ＳＥＬ−Ｂトランジスタは、書き込まれる記憶セルのワード線を選択するために、備えられている。ＷＬ−ＳＥＬ−Ｂトランジスタは、抵抗Ｒ_ｖａｒ２を有するアレイ２１１の右側面Ｂに位置するＭＷＬ０Ｂに接続されている。ＭＷＬ０Ｂは、アレイ２１１の右側に位置するＣＶＣ回路ＣＶＣ０Ｂの排出部に接続されている。
【００３５】
Ｒ_ｖａｒ１の両端の電圧降下はＶ_ｖａｒ１であり、Ｒ_ＷＬの両端の電圧降下はＶ_ＷＬであり、Ｒ_ｖａｒ２の両端の電圧降下はＶ_ｖａｒ２である。
【００３６】
図５に示した概略図から明らかな、図４に示した構成の問題点は、アレイ２１１の異なる記憶セルに対する抵抗Ｒ_ｖａｒ１およびＲ_ｖａｒ２の値が異なっているという点にある。なぜなら、選択された各記憶セル用の、ＣＶＣ回路とセルアレイ２１１との間の導電線の長さが、異なっているからである。このことを、次の方程式で表す。
【００３７】
Ｉ_ＷＬ＝ｆ（Ｖ_ＤＳ＝Ｖ_ＤＤ−（Ｖ_ｖａｒ１＋Ｖ_ｖａｒ２＋Ｖ_ＷＬ＋・・・））
各ワード線のワード線書込み電流を同じにできるように、記憶アレイ２１１の異なるワード線の電圧降下は一定であることが望ましい。
【００３８】
Ｖ_ｖａｒ１＋Ｖ_ｖａｒ２＝ｃｏｎｓｔ → Ｉ_ＷＬ≒ｃｏｎｓｔ
電圧降下Ｖ_ｖａｒ１およびＶ_ｖａｒ２は、図４に示したＭＲＡＭ２００構成では異なっているので、異なる量の書き込み電流Ｉ_ＷＬが、セルアレイ２１１の各記憶セルに書き込むために供給される。
【００３９】
本発明の実施形態によって、データを指定位置に入れられるワード線の位置とは無関係に書き込み電流を同じにするためには、アレイ２１１内の各記憶セルに対する書き込み経路の抵抗値がほぼ同じである必要がある、ということが、好適に理解できる。
【００４０】
図６は、本発明の好ましい実施形態に関するＭＲＡＭ装置３００の構成を示している。セルアレイ３１１は、複数の記憶セル（図示せず）を含んでいる。これらの記憶セルを、セルアレイ３１１のワード線およびビット線３１２に沿って電流を流すことによってアドレス指定でき、および、書き込みができる、ＭＲＡＭ用の磁気積層体を含んだ記憶セルである。図４に示した構成と同様に、ＣＶＣ回路ＣＶＣ０Ｄ・ＣＶＣ１Ｄ・ＣＶＣ２Ｄ・ＣＶＣ３Ｄ・ＣＶＣ０Ｂ・ＣＶＣ１Ｂ・ＣＶＣ２Ｂ・ＣＶＣ３Ｂは、セルアレイ３１１の縁に沿ってＢおよびＤに配置されるのではなく、セルアレイ３１１の角に配置されている。この構成は、アドレス指定される各記憶セルに対する書き込み経路内の導電線に沿った距離をほぼ同じにすることによって、各記憶セルへの書き込み経路の抵抗をより均一にしている。例えば、ＣＶＣ回路ＣＶＣ２ＤとＣＶＣ２Ｂとの間の書き込み経路３３２は、ＣＶＣ０ＤとＣＶＣ０Ｂとの間の書き込み経路３３４とほぼ同じ長さである。書き込み経路３３２・３３４の両方は、全ワード線およびビット線３１２の長さを長くする。なぜなら、ＣＶＣ回路は、セルアレイ３１１の角に位置しているからである。
【００４１】
図６では、アレイ３１１の角に位置するワード線用のＣＶＣ回路を示しているが、本発明の実施形態に従って、ＣＶＣ回路は、ワード線用またはビット線用、または両方用に、アレイ３１１の角に配置されていてもよい。
【００４２】
本発明の好ましい実施形態に従って、図６に示したＭＲＡＭ３００構成をさらに改良してもよい。注目すべきは、ＣＶＣ回路からワード線までの距離が、用いられるＣＶＣ回路に応じて変化するということである。例えば、ＣＶＣ回路ＣＶＣ２Ｄ・ＣＶＣ２Ｂは、それぞれ、アレイ３１１から距離３３６Ｄ・３３６Ｂの位置に配置されている。距離３３６Ｄ・３３６Ｂは、アレイ３１１からＣＶＣ１Ｄ・ＣＶＣ１Ｂの距離３３８Ｄ・３３８Ｂよりも大きい。したがって、書き込み経路３３２／３３４の長さの差は、図４に示した構成からかなり改良された設計であるとはいえ、示されているＭＲＡＭ３００の構成に依然として存在している。
【００４３】
図７は、図６と同様に、ＭＲＡＭ装置４００の角部にＣＶＣ回路を有する、本発明の好ましい実施形態を示している。しかしながら、図７では、アレイ内の全記憶セルに対する書き込み経路が等しいことをさらに確実にするために、ＣＶＣ回路の順序が、１つの角部において逆になっている。
【００４４】
図６・図７に示したＭＲＡＭ３００／４００構成の他の新たな特徴は、アレイ３１１／４１１の上端縁部（ｔｏｐ ｅｄｇｅ）Ｃに沿ったＣＶＣ回路ＣＶＣ０Ｃ・ＣＶＣ１Ｃ・ＣＶＣ２Ｃ・ＣＶＣ３Ｃの順序が、アレイ３１１／４１１の下端縁部（ｂｏｔｔｏｍ ｅｄｇｅ）Ａに沿ったＣＶＣ回路ＣＶＣ３Ａ・ＣＶＣ２Ａ・ＣＶＣ１Ａ・ＣＶＣ０Ａに対して逆になっていることにある。ＣＶＣ回路順序を逆にすることによって、アレイ３１１／４１１の全記憶セルに対する書き込み経路の長さを等しくすることに有益である。
【００４５】
図８は、記憶セルの書き込み経路の抵抗値の差を最小にする、本発明の他の好ましい実施形態を示している。ＭＲＡＭ５００の構成は、図６・図７のようにアレイの角部に配置されるのではなく、セルアレイ５１１の左縁部（ｌｅｆｔ ｅｄｇｅ）、右縁部（ｒｉｇｈｔ ｅｄｇｅ）、上端縁部（ｔｏｐ）、および、下端縁部（ｂｏｔｔｏｍ）に沿って配置されたＣＶＣ回路を含んでいる。４つのＣＶＣ回路が各縁部に沿って示されているが、２つまたは３つのＣＶＣ回路が、本発明の実施形態に従って、各縁部に沿って配置されていることが好ましい。例えば、ＣＶＣ回路ＣＶＣ３Ｄ・ＣＶＣ２Ｄ・ＣＶＣ１Ｄ・ＣＶＣ０Ｄが、上端から下端までセルアレイ５１１の左垂直側面（ｌｅｆｔ ｖｅｒｔｉｃａｌ ｓｉｄｅ）Ｄに沿って配置され、ＣＶＣ回路ＣＶＣ０Ｂ・ＣＶＣ１Ｂ・ＣＶＣ２Ｂ・ＣＶＣ３Ｂが、上端から下端までセルアレイ５１１の右垂直側面（ｒｉｇｈｔ ｖｅｒｔｉｃａｌ ｓｉｄｅ）Ｂに沿って配置される。同様に、ＣＶＣ回路ＣＶＣ３Ｃ・ＣＶＣ２Ｃ・ＣＶＣ１Ｃ・ＣＶＣ０Ｃは、左から右へ、セルアレイ５１１の上端側面（ｔｏｐ ｓｉｄｅ）Ｃに沿って配置されており、ＣＶＣ回路ＣＶＣ０Ａ・ＣＶＣ１Ａ・ＣＶＣ２Ａ・ＣＶＣ３Ａは、上端から下端へ、セルアレイ５１１の下端側面（ｂｏｔｔｏｍ ｓｉｄｅ）Ａに沿って配置されている。反対側のＣＶＣ回路の順序を逆にすることは、アレイ５１１内の記憶セルへ書き込みための経路の抵抗値がより均一になるので、有効である。なぜなら、例えば、アレイの左側に位置するＣＶＣ回路と、アレイの右側に位置するＣＶＣ回路との間の距離が、より均一になっているからである。注目すべきは、主ワード線（ＭＷＬ）および主ビット線（ＭＢＬ）が、ワード線復号器５１５またはビット線に対してはビット線復号器５１３を用いて、アレイ２１１の様々なワード線（ＷＬ０・ＷＬ２・ＷＬ１２４・ＷＬ１２７）をアドレス指定するために用いられる。
【００４６】
ここで、本発明の実施形態をＭＲＡＭ装置の応用に関して記載してきたが、本発明の実施形態は、半導体記憶装置の他の形態、特に、記憶セルへの書き込みが例えば電圧を印加するよりもむしろ、電流を流すことによって成し遂げられるような形態にも、有効である。本発明の実施形態は、トランジスタアレイ（ｔｒａｎｓｉｓｔｏｒ ａｒｒａｙ）構造を有するＭＲＡＭのように、非交差点（ｎｏｎ−ｃｒｏｓｓ−ｐｏｉｎｔ）ＭＲＡＭ装置においても有効である。また、本発明の実施形態は、例えば、複数の積層された（ｓｔａｃｋｅｄ）記憶セルを有するＭＲＡＭアレイにおいても有効である。
【００４７】
本明細書のいくつかの図では、記憶素子アレイの両方の側面あるいは角に４つのＣＶＣ回路が示されている。しかし、１つまたはそれ以上（例えば、４、８、１６、または、それ以上）のＣＶＣ回路が、本発明の実施形態に従って利用されてもよい。
【００４８】
図６および図７では、ＣＶＣ回路が、ワード線に関してのみ、アレイの角部において示されている。しかし、ワード線、ビット線、または両方のためのＣＶＣ回路を、本発明の実施形態に従って、アレイの角部に配置してもよい。
【００４９】
本発明の実施形態は、アレイ内の全ての記憶セルに対する書き込み電流がほぼ均一であることを保証する、ＭＲＡＭ装置のＣＶＣ回路用の構成であるという技術的利点がある。本発明の実施形態の利点は、ＭＲＡＭのＣＶＣ回路を、各記憶セルに対する書き込み経路がほぼ同じ抵抗値になるように配置する方法を提供する点にある。これによって、各記憶セルに対する書き込み経路の電流は、選択されるワード線および／またはビット線の位置とは無関係に、ほぼ同じになる。このことは、特定の記憶セルに書き込むときに、隣接する記憶セルを妨害しないことを保証するのに有効である。その結果、記憶装置の論理状態をより正確に記憶できるようになる。本発明の実施形態によって、書き込み余地または選択性は、書き込み経路の長さおよび抵抗値がほぼ同じであるので、増大する。本発明の実施形態は、書き込み電流が全てのワード線およびビット線に関してほぼ一定であり、電流経路の長さおよび抵抗値が非常に均一である、ＭＲＡＭアレイを提供する。このＣＶＣ回路は、主ワード線までの抵抗値または距離は最小になるように構成されている。本発明の実施形態によって、少量の電流を必要とするＣＶＣ回路を利用することができる。
【００５０】
本発明を、例証となる実施形態を参照しながら記載してきたが、この明細書は、限定的な意味で解釈されることを意図していない。本発明の他の実施形態と同様に、例証となる実施形態と組み合わせた様々な変型例が、この明細書を参照することによって、当業者には明らかであろう。さらに、製造工程の順序を、当業者が再構成してもよいし、なおも本発明の実施形態の範囲内であってもよい。したがって、特許請求の範囲は、そのようなすべての変型例または実施形態を含んでいる。さらには、本出願の範囲は、明細書に記載した工程、機械、製造、合成物、手段、方法、および、処理の特別な実施形態に限定したものではない。結果的に、特許請求の範囲は、そのような工程、機械、製造、合成物、手段、方法、または処理の範囲に含むことを意図している。
【図面の簡単な説明】
【図１】
記憶セルに呼び出すために各記憶セルの上下に配置されたワード線およびビット線を用いてアレイ内に配置された磁気積層体記憶セルを有する従来のＭＲＡＭ装置を示す、透視図である。
【図２】
長さの異なる様々な記憶セルへの書き込み経路を用いて、アレイの各縁部にＣＶＣ回路を備えたＭＲＡＭアレイを示す図である。
【図３】
アレイの各角部にＣＶＣ回路を備えた結果、様々な記憶セルに対する書き込み経路がほぼ同じ長さとなる、本発明の実施形態を示す図である。
【図４】
記憶セルアレイ、および、セルアレイの縁部の周りに配置される複数のＣＶＣ回路を備えた結果、アレイ内の記憶セルに対して異なる長さの書き込み経路となる、ＭＲＡＭ装置の構成を示す図である。
【図５】
図４に示したアレイの一側面に位置するＣＶＣ回路と、アレイの反対側に位置する他のＣＶＣ回路との間の書き込み経路に沿った抵抗を示す回路図である。
【図６】
アレイの角部にＣＶＣ回路を備えた本発明の実施形態を示す図である。
【図７】
アレイの角部に位置し、対向するＣＶＣ回路間の距離を最小にするように配置されたＣＶＣ回路を備えた、本発明の他の実施形態を示す図である。
【図８】
記憶素子アレイの水平縁部および垂直縁部に沿って配置されており、対向するＣＶＣ回路間の距離を最小にするように配置されたＣＶＣ回路を備えた、本発明の実施形態に基づくＭＲＡＭ装置の構成を示す図である。

Claims (30)

1. アレイ内に配置された複数の記憶セルと、
   上記記憶セルの下に配置され、第１方向に位置づけられた複数の第１導電線と、
   上記記憶セルの上に配置され、第２方向に位置づけられた複数の第２導電線と、
   電流供給部および電流排出部を含んだ複数の電流／電圧制御（ＣＶＣ）回路とを含み、
   上記記憶セルが、第１および第２導電線の交差点に配置され、
   上記ＣＶＣ回路が、第１および第２導電線の各端部に接続され、
   上記記憶セルを、上記ＣＶＣ回路のうちの１つから、第１および第２導電線の反対側の端部に位置するＣＶＣ回路に電流を流すことによって、アドレス指定でき、
   上記ＣＶＣ回路は、各電流供給部と排出部との間の第１および第２導電線の長さが、アドレス指定される各記憶セルについてほぼ同じであるように配置されている記憶装置。
2. 上記アレイが、左垂直縁部、右垂直縁部、下端水平縁部、および、上端水平縁部を含み、
   上記複数のＣＶＣ回路の一部が、アレイの垂直縁部に沿って配置され、
   上記複数のＣＶＣ回路の一部が、アレイの水平縁部に沿って配置されている、請求項１に記載の記憶装置。
3. 上記左垂直縁部のＣＶＣ回路の順序が、上記右垂直縁部のＣＶＣ回路の順序と逆になっている、請求項２に記載の記憶装置。
4. 上記下端水平縁部のＣＶＣ回路の順序が、上記上端水平縁部のＣＶＣ回路の順序と逆になっている、請求項２に記載の記憶装置。
5. 上記アレイが、上端右角部、下端右角部、上端左角部、および、下端左角部を含み、
   上記複数のＣＶＣ回路の一部が、上端右角部および下端左角部に配置されており、
   上記複数のＣＶＣ回路の一部が、上端左角部および下端右角部に配置されている、請求項１に記載の記憶装置。
6. 上記上端右角部のＣＶＣ回路の順序が、上記下端左角部のＣＶＣ回路の順序と逆になっている、請求項５に記載の記憶装置。
7. 上記上端左角部のＣＶＣ回路の順序が、上記下端右角部のＣＶＣ回路の順序と逆になっている、請求項５に記載の記憶装置。
8. 上記第１および第２導電線を通して書き込み電流を流すことにより、各記憶セルにプログラミングできる、請求項１に記載の記憶装置。
9. 各記憶セルが磁気積層体を含んでいる、請求項８に記載の記憶装置。
10. 上記装置が、磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）を含んでいる、請求項９に記載の記憶装置。
11. 複数の第１および第２導電線に接続される記憶セルアレイを有する記憶装置であって、
    上記記憶装置が、
    上記第１および第２導電線の各端部に接続される少なくとも１つの電流／電圧制御（ＣＶＣ）回路を含み、
    上記各ＣＶＣ回路が、電流供給部および電流排出部を含み、
    上記ＣＶＣ回路が、記憶セルに情報を書き込むために、ＣＶＣ回路のうちの１つから、第１および第２導電線の反対側の端部に位置するＣＶＣ回路に電流を流すことによって用いられ、
    上記ＣＶＣ回路は、対向するＣＶＣ回路間の第１および第２導電線の長さが、書き込まれる各記憶セルについてはほぼ同じであるように構成されている、記憶装置。
12. 上記アレイが、左垂直縁部、右垂直縁部、下端水平縁部、上端水平縁部を含み、
    上記複数のＣＶＣ回路の一部が、アレイの垂直縁部に沿って配置されており、
    上記複数のＣＶＣ回路の一部が、アレイの水平縁部に沿って配置されている、請求項１１に記載の記憶装置。
13. 上記左垂直縁部のＣＶＣ回路の順序が、上記右垂直縁部のＣＶＣ回路の順序と逆になっており、
    上記下端水平縁部のＣＶＣ回路の順序が、上記上端水平縁部のＣＶＣ回路の順序と逆になっている、請求項１２に記載の記憶装置。
14. 上記アレイが、上端右角部、下端右角部、上端左角部、および、下端左角部を含み、
    上記複数のＣＶＣ回路の一部が、上端右角部および下端左角部に配置されており、
    上記複数のＣＶＣ回路の一部が、上端左角部および下端右角部に配置されている、請求項１１に記載の記憶装置。
15. 上記上端右角部のＣＶＣ回路の順序が、上記下端左角部のＣＶＣ回路の順序と逆になっており、
    上記上端左角部のＣＶＣ回路の順序が、上記下端右角部のＣＶＣ回路の順序と逆になっている、請求項１４に記載の記憶装置。
16. 各記憶セルが磁気積層体を含んでいる、請求項１１に記載の記憶装置。
17. 上記記憶装置が、磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）を含んでいる、請求項１６に記載の記憶装置。
18. 上記記憶装置がトランジスタアレイＭＲＡＭを含んでいる、請求項１７に記載の記憶装置。
19. 上記記憶装置がトランジスタアレイＭＲＡＭを含んでいる、請求項１３に記載の記憶装置。
20. 上記記憶装置がトランジスタアレイＭＲＡＭを含んでいる、請求項１５に記載の記憶装置。
21. アレイ内に複数の記憶セルを生成する工程と、
    上記記憶セルの下に、第１方向に位置づけられた複数の第１導電線を配置する工程と、
    上記記憶セルの上に、複数の第２導電線を、当該第２導電線が第２方向に位置づけられ、上記記憶セルが第１および当該第２導電線の交差点に位置するように配置する工程と、
    上記第１および第２導電線の各端部に、電流供給部および電流排出部を含んだ複数の電流／電圧制御（ＣＶＣ）回路を接続する工程とを含み、
    上記記憶セルを、ＣＶＣ回路のうちの１つから第１および第２導電線の反対側の端部に位置するＣＶＣ回路に電流を流すことによって、アドレス指定することができ、
    上記ＣＶＣ回路は、各電流供給部と排出部との間の第１および第２導電線の抵抗値がアドレス指定される各記憶セルについて、ほぼ同じであるように配置される、記憶装置の製造方法。
22. 上記アレイが、左垂直縁部、右垂直縁部、下端水平縁部、および、上端水平縁部を含み、
    上記ＣＶＣ回路を接続する工程が、上記ＣＶＣ回路のうちのいくつかを、上記アレイの垂直縁部に沿って配置する工程と、上記ＣＶＣ回路のうちのいくつかを、上記アレイの水平縁部に沿って配置する工程とを含む、請求項２１に記載の方法。
23. さらに、
    上記左垂直縁部のＣＶＣ回路の順序を、上記右垂直縁部のＣＶＣ回路の順序と逆にする工程と、
    上記下端水平縁部のＣＶＣ回路の順序を、上記上端水平縁部のＣＶＣ回路の順序と逆にする工程とを含む、請求項２２に記載の方法。
24. 上記アレイが、上端右角部、下端右角部、上端左角部、および、下端左角部を含み、
    上記ＣＶＣ回路を接続する工程が、上記ＣＶＣ回路のうちのいくつかを上記上端右角部および下端左角部に配置する工程と、上記ＣＶＣ回路のうちのいくつかを上記上端左角部および下端右角部に配置する工程とを含む、請求項２１に記載の方法。
25. さらに、
    上記上端右角部のＣＶＣ回路の順序を、上記下端左角部のＣＶＣ回路の順序と逆にする工程と、
    上記上端左角部のＣＶＣ回路の順序を、上記下端右角部のＣＶＣ回路の順序と逆にする工程とを含む、請求項２４に記載の方法。
26. 各記憶セルは、第１および第２導電線を通して電流を流すことによってプログラミングできる、請求項２１に記載の方法。
27. 上記記憶装置が、磁気抵抗ランダムアクセスメモリー（ＭＲＡＭ）を含んでいる、請求項２６に記載の方法。
28. 複数の導電線に接続され、前記複数の導電線によってアドレス指定できる記憶セルアレイを含んだ半導体記憶装置において、
    第１導電線によって、第１記憶セルを通して第１電流を流す工程と、
    第２導電線によって、第２記憶セルを通して第２電流を流す工程とを含み、
    上記第１および第２導電線が、ほぼ同じ抵抗値を有している、記憶セルのプログラミング方法。
29. 上記第１および第２電流がほぼ同じである、請求項２８に記載の方法。
30. 上記記憶装置が、上記導電線の各端部に接続される電流／電圧制御（ＣＶＣ）回路を含み、
    上記ＣＶＣ回路が、電流供給部および電流排出部を含んでおり、
    上記第１電流を、ＣＶＣ回路電流供給部からＣＶＣ回路電流排出部に流す工程と、
    上記第２電流を、ＣＶＣ回路電流供給部からＣＶＣ回路電流排出部に流す工程とを含む、請求項２８に記載の方法。

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