KR20040004512A - 자기저항 메모리(ｍｒａｍｓ)들 전류소스 및 드레인배치 - Google Patents

자기저항 메모리(ｍｒａｍｓ)들 전류소스 및 드레인배치 Download PDF

Info

Publication number
KR20040004512A
KR20040004512A KR10-2003-7009795A KR20037009795A KR20040004512A KR 20040004512 A KR20040004512 A KR 20040004512A KR 20037009795 A KR20037009795 A KR 20037009795A KR 20040004512 A KR20040004512 A KR 20040004512A
Authority
KR
South Korea
Prior art keywords
cvc
circuits
array
conductive lines
cvc circuits
Prior art date
Application number
KR10-2003-7009795A
Other languages
English (en)
Other versions
KR100565113B1 (ko
Inventor
램머스스테판
Original Assignee
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/885,759 external-priority patent/US6594176B2/en
Application filed by 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 filed Critical 인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority claimed from PCT/US2002/003042 external-priority patent/WO2003001532A2/en
Publication of KR20040004512A publication Critical patent/KR20040004512A/ko
Application granted granted Critical
Publication of KR100565113B1 publication Critical patent/KR100565113B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

교차점 어레이를 형성하는 복수의 비트라인들 및 복수의 워드라인들을 포함하여 이루어지는 메모리디바이스. 비트디코더 및 워드디코더는 각각 비트라인들 및 워드라인들에 결합된다. 스위치회로들의 제1시리즈들은 인접한 비트라인들을 따라 결합되고 위치되므로, 그 결과 상기 어레이는 디바이스의 저항를 거치는 감소시키는 단축된 프로그램 전류경로가 제공되도록 인접한 비트라인을 따라 세그먼트들로 분할된다.

Description

자기저항 메모리(ＭＲＡＭＳ)들 전류소스 및 드레인배치{CURRENT SOURCE AND DRAIN ARRANGEMENT FOR MAGNETORESISTIVE MEMORIES(MRAMS)}
예를 들어, 라디오, 텔레비전, 및 개인 컴퓨팅디바이스를 포함하는 전자적 응용을 위해 집적회로들에 반도체들이 이용된다. 반도체디바이스의 한 가지 종류는 정보를 저장하기 위해서 전하(electron charge)를 사용하는 DRAM(dynamic random access memory)과 같은 반도체저장디바이스 및 플래시메모리이다.
메모리디바이스의 가장 최근의 발전동향은 반도체기술과 마그네틱스를 조합한 스핀 일렉트로닉스를 포함하는 추세이다. 전하보다는 전자의 스핀이 "1" 또는 "0"의 존재를 나타내는 데 사용된다. 이러한 스핀 전자디바이스는 상이한 금속층들내에 서로에 대하여 수직하여 위치된 도전 라인들을 포함하는 마그네틱 램(MRAM)이며, 상기 도전 라인들 사이에 자기스택(magnetic stack)이 끼워져 있다. 도전 라인들이 교차하는 곳을 소위 교차점이라 한다. 도전 라인들 중 하나를 통하여 흐르는 전류는 도전 라인 주변에 자기장을 발생시키며, 와이어 또는 도전 라인을 따라 소정 방향으로 자극(magnetic polarity)의 방위를 잡는다. 다른 도전 라인을 통하여 흐르는 전류는 자기장을 유도하고, 또한 자극을 부분적으로 바꿀 수 있다. "0" 또는 "1"로 표시되는 디지털정보는 정렬된 자기모멘트내에 저장된다. 자기 구성요소의 저항은 모멘트의 정렬에 따라 좌우된다. 저장된 상태는 구성요소의 각각의 상태를 검출함으로써 소자로부터 판독된다. 메모리셀은 행 및 열을 갖는 매트리스 또는 어레이 구조내에 도전 라인들 및 교차점들을 배치시킴으로써 구성될 수 있다.
DRAM과 같은 종래의 반도체메모리디바이스들과 비교하여, MRAM의 장점은 MRAM은 보다 작게 제작될 수 있고 비휘발성 메모리를 제공할 수 있다는 것이다. 예를 들어, MRAM을 이용하는 개인컴퓨터(PC)는 DRAM을 이용하는 종래의 PC와 마찬가지로 긴 "부팅(boot-up)" 시간을 가지지 않을 것이다. MRAM은 DRAM 또는 플래시메모리보다 칩상에 많은 메모리 비트들을 구비한 하나의 메모리를 가질 수 있게 한다. 또한, MRAM은 재생될 필요가 없으며, 저장된 데이터를 "기억하는" 능력을 가지고 있다.
MRAM은 종래의 메모리디바이스과는 상이하게 동작하기 때문에, 설계 및 제조상의 어려움들이 도입된다.
본 특허출원은 2001년 1월 24일 미국 가출원번호 제 60/263,909호를 기초로 한 것이며, 본 명세서에서 인용참조되고 있다.
본 발명은, 일반적으로 반도체디바이스의 제조에 관한 것으로, 더욱 상세하게는 자기저항식 램(MRAM) 디바이스에 관한 것이다.
이하, 첨부한 도면과 연계하여 본 발명의 바람직한 실시예들의 상기 특성들을 보다 알기 쉽게 설명한다.
도 1은 메모리셀들을 어세스하기 위해서 각각의 메모리셀의 위아래에 배치된 워드라인들 및 비트라인들을 갖는, 어레이내에 배열된 자기스택메모리를 갖는 종래기술의 MRAM 디바이스의 사시도;
도 2는 길이가 다른 다양한 메모리셀들에 대한 기록경로들을 갖는, 어레이의 각각의 에지에 위치된 CVC 회로를 갖는 MRAM 어레이들 도시하는 도면;
도 3은 실질적으로 동일한 길이를 갖는 다양한 메모리셀들에 대한 기록경로들을 생성하는, 어레이의 각각의 코너에 위치된 CVC 회로를 갖는 본 발명의 실시예를 예시하는 도면;
도 4는 어레이내의 메모리셀에 대하여 길이가 다른 기록경로들을 생성하는, 셀어레이의 에지 주위에 위치된 복수의 CVC 회로들 및 메모리셀어레이를 갖는 본 발명의 실시예를 예시하는 도면;
도 5는 도 4에 도시된 어레이의 한쪽상에 놓인 CVC 회로와 어레이의 반대쪽에 놓인 또 다른 CVC 회로 사이의 기록경로를 따라 저항을 나타내는 개략적인 다이어그램;
도 6은 어레의 코너들에서 CVC 회로들을 갖는 본 발명의 실시예를 도시하는 도면;
도 7은 대향하는 CVC 회로들간의 거리를 최소화하도록 위치된 CVC 회로들과, 또한 어레이의 코너들에서 CVC 회로들을 갖는 본 발명의 또 다른 실시예를 도시하는 도면;
도 8은 메모리어레이의 수평 및 수직 에지들을 따라 위치된 CVC 회로들을 갖는 본 발명의 실시예에 따른 MRAM 디바이스의 배열을 예시하는 도면이다.
다르게 표시하지 않았다면, 상이한 도면들의 대응하는 번호들 및 부호들은 대응하는 부분들을 나타낸다. 상기 도면들은 바람직한 실시예들의 관련된 실시형태들을 명확히 예시하고자 도시된 것이지, 도시된 것으로 한정하려는 것이 아니다.
본 발명은 어레이내의 각각의 메모리에 대하여 실질적으로 동일한 양의 저항을 갖는 기록경로(write path)들을 갖는 MRAM 디바이스를 제공하는 것이다. 회로/전압제어(CVC) 회로들은 MRAM 어레이 내에 있는 각각의 메모리셀에 대한 기록경로들이 실질적으로 동일한 길이들을 갖도록 배치되므로, 실질적으로 동일한 양의 저항들을 갖는다.
어레이내에 배치된 복수의 메모리셀, 메모리셀 아래에 놓인 복수의 제1도전라인들, 제1방향으로 위치된 제1도전 라인들, 메모리셀들 위에 놓인 복수의 제2도전라인들, 제2방향으로 위치된 제2도전라인들, 제1 및 제2도전라인들의 교차점에 위치된 메모리셀, 및 전류소스 및 전류드레인을 포함하는 복수의 CVC 회로들을 포함하여 이루어지고, 상기 CVC 회로들은 제1 및 제2도전라인들의 각각의 끝단에서 결합되며, 상기 메모리셀들은 상기 CVC 회로들 중 하나로부터 제1 및 제2도전라인들의 대향끝단에 있는 CVC 회로로 전류를 인가함으로써 어드레싱될 수 있으며, 상기 CVC 회로들은 각각의 전류소스와 드레인 사이의 제1 및 제2도전라인들의 길이가 어드레스된 각각의 메모리셀에 대하여 실질적으로 동일하도록 배치되는 메모리디바이스의 바람직한 실시예가 개시된다.
또한, 복수의 제1 및 제2도전라인들에 결합된 메모리셀들의 어레이를 갖는 메모리디바이스의 바람직한 실시예가 개시되며, 상기 메모리디바이스는 제1 및 제2도전라인들의 각각의 끝단에 결합된 적어도 하나의 CVC 회로를 포함하며, 각각의 CVC 회로는 전류소스 및 전류드레인을 포함하고, CVC 회로들은 제1 및 제2도전라인들의 대향끝단에서 하나의 CVC 회로로부터 하나의 CVC 회로 전류를 인가함으로써 메모리셀들에 정보를 기록하도록 되어 있고, 상기 CVC 회로들은 대향하는 CVC 회로들사이의 제1 및 제2도전라인들의 길이가 기록된 각각의 메모리셀과 실질적으로 동일하도록 구성되어 있다.
또한, 어레이내에 배치된 복수의 메모리셀들을 제공하는 단계, 제1방향으로 제1도전라인들을 위치시켜 메모리셀들 밑에 복수의 제1도전라인들을 배치하는 단계, 제2방향으로 제2도전라인들을 위치시키고 제1 및 제2도전라인들의 교차점들에 메모리셀들을 자리잡게 하여 메모리셀들위에 복수의 제2도전라인들을 배치시키는 단계, 및 제1 및 제2도전라인들의 각각의 끝단에 전류소스 및 전류드레인을 포함하는 복수의 CVC 회로들을 결합시키는 단계를 포함하여 이루어지는 메모리디바이스를 제조하는 방법의 바람직한 실시예가 개시되며, 상기 메모리셀들은 제1 및 제2도전라인들의 대향끝단에서 CVC 회로들 중 하나로부터 하나의 CVC 회로로 전류를 인가함으로써 어드레스가능하며, 상기 CVC 회로들은 각각의 전류소스 및 드레인 사이의 상기 제1 및 제2도전라인들의 저항이 어드레스된 각각의 메모리셀들과 실질적으로 동일하도록 배열된다.
또한, 제1도전라인을 갖는 메모리셀들의 어레이를 포함하여 이루어지는 반도체메모리디바이스내에 제1메모리셀을 통하여 제1전류를 통과시키는 단계, 및 제2도전라인을 갖는 제2메모리셀을 통하여 제2전류를 통과시키는 단계를 포함하여 이루어지는 메모리셀들을 프로그래밍하는 방법의 바람직한 실시예가 개시되며, 상기 제1 및 제2도전라인들은 실질적으로 동일한 저항을 갖는다.
본 발명의 바람직한 실시예들의 장점들은 MRAM 어레이내의 각각의 메모리셀에 대하여 워드라인들 및/또는 비트라인들을 따르는 도전기록경로가 실질적으로 동일한 길이를 갖도록 MRAM들내에 CVC 회로들의 배열을 제공하는 것을 포함한다. 그러므로, 어레이내의 메모리셀들에 대한 기록경로저항 및 기록전류들이 선택되는 워드라인 또는 비트라인의 위치와는 독립적으로 실질적으로 동일하다. 이는, 메모리셀에 기록하기 위해서 너무 높은 기록전류가 사용되는 경우에, 교란이 발생하는 데, 특정 메모리셀에 기록하는 때에, 이웃하는 메모리셀들이 교란받지 않기 때문에 유익하다. 본 발명의 바람직한 실시예에 따르면, 실질적으로 같은 기록경로길이들 또는 저항들에 인하여 기록 마진(margin) 또는 선택성이 증가된다. 본 발명의 바람직한 실시예들은 기록전류가 모든 워드 및 비트라인에 걸쳐 거의 일정한 MRAM 어레이를 제공하고, 전류경로에 따른 저항이 매우 균일하다. CVC 회로들은 마스터 워드라인에 대한 저항 또는 거리가 어레이내의 모든 메모리셀들과 동일하도록 배열된다. 본 발명의 실시예에 따르면, 보다 작은 양의 전류를 필요로 하는 CVC 회로들이 활용될 수 있다.
본 발명의 바람직한 실시예의 설명 및 MRAM 디바이스 구성부들이 가지는 잠재적인 문제점을 서술한 다음, 본 발명의 실시예들의 소정의 장점들을 서술한다.
통상적으로, MRAM 디바이스들을 제조하려면, 집적회로(IC)들을 제조하는 동안에 자기금속스택들이 BEOL(back-end-of-line)내에 매입(embed)된다. 자기스택은 층사이에 박막의 유전층을 갖는 금속들의 다수의 상이한 층들을 포함하여 이루어진다. 자기스택은 예를 들어, 총두께가 수십나노미터일 수 있다. 크로스포인트 MRAM 구조체들의 경우, 통상적으로 자기스택은 2개의 금속와이어링레벨들의 교차부, 예를 들어, 서로 각도를 가지고 위치된 상이한 방향들로 나아가는 금속 2(M2) 및 금속 3(M3)층들의 교차부에 위치된다. 통상적으로, 자기스택들의 최상부 및 저부면은 M2 및 M3 와이어링층 도전라인들에 각각 접촉한다.
예를 들어, 제1 및 제2방향으로 나아가고, 알루미늄 또는 구리와 같은 도전물질로 구성된 도전라인들(12, 22)을 갖는 종래기술의 MRAM 디바이스(10)가 도 1에 도시되어 있다. 통상적으로, 예를 들어 단결정 실리콘위에 실리콘산화물로 구성된 작업물(도시되지 않음)이 제공된다. 상기 작업물은 여타의 도전층들 또는 여타의 반도체소자들, 예를 들어 트랜지스터들, 다이오들 등등을 포함할 수 있다. 예를 들어, GaAs, InP, Si/Ge, 및 SiC와 같은 화합물반도체가 실리콘 대신에 사용될 수 있다.
제1인터레벨유전층(도시되지 않음)이 작업물위에 증착된다. 인터레벨유전체는 예를 들어, 이산화규소로 구성될 수 있다. 인터레벨유전층은 예를 들어, 비아들을 위하여 패터닝될 수 있고 에칭될 수 있다. 상기 비아들은 예를 들어, 구리, 텅스텐 또는 여타의 금속들과 같은 금속으로 채워질 수 있다.
그 다음에, 금속배선층, 예를 들어, M2이 형성된다. 도전라인들(12)에 구리가 사용되는 경우, 도전라인들(12)을 형성하기 위해서, 통상적으로 다마신공정이 사용된다. 유전체가 패터닝되고 에칭된 다음, M2층내에 도전라인들(12)을 형성하기 위해서 트렌치가 도전재료로 채워질 수 있다.
그 후, 도전라인들(12) 위에 자기스택(14)이 형성된다. 통상적으로, 자기스택(14)은, 예를 들어 PtMn, CoFe, Ru 및 NiFe와 같은 재료들로 된 복수의 층을 포함하는 제1자기층(20)을 포함하여 이루어진다. 흔히, 상기 제1자기층(20)을 경질층이라 한다. 또한, 자기스택(14)은 제1자기층(20) 위에 퇴적된, 예를 들어 Al2O3로 구성된 유전층(18)을 포함한다. 흔히, 유전층(18)을 터널층이라 한다. 또한, 자기스택(14)은 제1자기층(20)과 유사한 물질로 구성된 다층구조체를 이루는 제2자기층(16)을 포함한다. 흔히, 제2자기층(16)을 연질층이라 한다. 제1자기층(20), 유전층(18) 및 제2자기층(16)은 자기스택(14)들을 형성하도록 패터닝된다.
예를 들어, 도전라인(12)들과 상이한 방향으로 나아가는 M3층내의 도전라인(22)은 자기스택(14)들상에 형성된다. 도전라인(22)들이 구리로 이루어진 경우, 통상적으로 다마신공정이 다시 사용된다. 자기스택(14)들 및 도전라인(22)들 위에 유전층(도시되지 않음)이 증착된다. 유전층은 도전라인(22)들을 형성하기 위해서 도전재료로 채워지는 트렌치들을 따라 패터닝되고 에칭된다. 대안적으로, 도전라인들(12, 22)를 형성하기 위해서, 다마신공정이 아닌 공정이 사용될 수도 있다. 도전라인들(12, 22)은 메모리어레이(10)의 워드라인들 및 비트라인들로 기능한다.
자기스택(14)층들의 순서는 뒤집힐 수 있다. 예를 들어, 경질층(20)이 최상부에 있을 수도 있고, 연질층이 절연층(18)의 저부에 놓일 수도 있다. 유사하게, 워드라인(12)들 및 비트라인(22)들이 자기스택(14)들 위 또는 아래 중 어느 한 곳에 배치될 수 있다.
MRAM에서, 자기스택(14)들의 연질자기층(16)내에 정보가 저장된다. 정보를 저장하기 위해서, 자기장이 필수적이다. 이 자기장은 도전라인들(12, 22)을 통하여 통과되는 워드라인 및 비트라인 전류에 의하여 제공된다. CVC 회로들은 메모리어레이에서 각각의 워드라인 및 비트라인을 위한 기록전류를 제공하는 데 사용된다. CVC 회로들은 실리콘면적의 대부분을 차지하며, 통상적으로 1이상의 CVC 회로들은 어레이의 각각의 측면상에 배치된다.
도 2 및 도 3은 어레이의 각각의 측면상에 있는 오직 1개의 CVC회로를 갖는 MRAM 어레이로 사용되는 본 발명의 실시예의 개념을 예시한다. 도 2는 메모리셀어레이(11)의 에지들의 중심영역에 위치된 CVC 회로들(CVC1, CVC2, CVC3, CVC4)에 의하여 제공되는 워드라인 및 비트라인 전류를 갖는 MRAM 어레이(10)의 덜 바람직한 실시예를 도시한다. 각각의 CVC 회로들(CVC1, CVC2, CVC3, CVC4)은 전류소스 및 전류드레인을 포함하여 이루어진다. CVC 회로들(CVC1, CVC2, CVC3, CVC4)은 실리콘영역을 보호하기 위해서 워드라인들 및 비트라인들에 의하여 공유된다. 예를 들어, 워드라인 전류가 어레이(11)의 좌측부터 어레이(11)의 우측으로 흐르는 경우, 활성화된 좌측의 CVC 회로(CVC4)의 전류소스가 사용되고, 활성화된 우측 CVC회로(CVC2)의 전류드레인이 사용된다.
기록경로의 저항은 기록경로(15A/15B)의 길이의 함수이다. 예를 들어, 경로가 길수록 저항이 높다. 또한, 기록경로의 길이/저항은 메모리셀(14A/14B)에 기록하기 위해서 CVC 회로들(CVC4/CVC2)에 의하여 제공되는 기록전류의 양에 영향을 주며, 기록경로(15A/15B)가 길수록 기록경로(15A/15B)를 따른 전압강하가 커진다. 이로 인해, CVC 회로들(CVC4/CVC2)에서의 작동점이 상이하게 된다.
도 2에 도시된 MRAM(10) 구성의 덜 바람직한 실시예에 따른 문제는 어레이(11)내의 다양한 메모리셀들(14A/14B)에 대한 기록경로들(15A/15B)가 다른 길이를 갖는, 예를 들어 메모리셀 14A에 대한 기록경로(15A)가 메모리셀(14B)에 대한 기록경로(15B)보다 길다는 것이다. 기록경로(15A)는 기록경로(15B)내의 MWL(23)의 부분보다 긴 마스터워드라인(MWL)(23)의 부분을 포함한다. 그러므로, 기록경로(15A)의 저항은 기록경로(15B)의 저항보다 크며, 대응하는 CVC 회로에 의하여 메모리셀(14B)에 로직상태를 기록하는 것보다 메모리셀(14A)에 로직상태를 기록하기 위해서 보다 높은 기록전류가 제공된다. 따라서, 어레이(11)내의 선택된 메모리셀(14A/14B)의 위치에 따라 상이한 기록경로저항을 유발하는 다른 기록경로길이들로 인하여, 어레이(11)내의 다양한 MRAM 메모리셀들(14A/14B)에 대한 기록전류가 균일하지 않다.
본 발명의 실시예의 원리는 선택하는 메모리셀(14A/14B)의 위치와는 관계없이 MRAM 어레이(10)내의 각각의 메모리셀(14A/14B)에 균일한 기록전류를 제공하려는 것이다. 메모리셀(14A)에 기록하기 위해서 너무 높은 기록전류가 사용되어야하는 경우, 이웃하는 메모리셀(14C)가 뜻하지 않게 기록되어 디바이스(10)의 고장, 저장된 정보의 손실, 및/또는 메모리셀들(14A/14B/14C)내에 부정확한 정보의 저장을 유발할 수도 있다.
본 발명의 실시예들은 어레이내의 각각의 메모리셀에 대하여 실질적으로 동일한 길이 및 저항을 갖는 기록경로들로 이루어진 MRAM 구성을 제공함으로써 기술적인 이점을 달성한다. 본 발명의 실시예에 따르면, 실질적으로 동일한 기록경로의 길이들 및 저항들로 인하여, MRAM 어레이내의 메모리셀들의 선택성 또는 기록마진이 증가된다.
도 3은 워드라인들 및 비트라인(117/123)에 의하여 CVC 회로들(CVC1, CVC2, CVC3, CVC4)에 결합된 메모리셀들의 어레이(111)을 포함하는 MRAM 디바이스(100)를 포함하여 이루어지는 본 발명의 바람직한 실시예를 도시한다. CVC 회로들(CVC1, CVC2, CVC3, CVC4)은 어레이(111)의 코너들에 위치되어, 기록경로(117)들이 어레이(111)의 각각의 메모리셀(114)에 대하여 실질적으로 동일한 길이 및 저항을 갖게 한다. 예를 들어, 기록경로들(117A, 117B)은, 예를 들어 메모리셀들(114A, 114B)에 대하여 실질적으로 동일한 길이 및 저항을 가진다. 어레이(111)의 좌측상의 MWL(123)이 어레이(111)의 우측상의 MWL(123)보다 길지라도, 전체 수직거리가 각각의 기록경로(117)에 대하여 실질적으로 동일하기 때문에, 각각의 기록경로(117)의 유효길이는 어레이(111)내의 각각의 메모리셀(114)에 대하여 실질적으로 동일하다. 그러므로, 기록경로(117A/117B)의 저항들 길이들은, 특히 어레이(111)의 코너들에서 어레이(111)의 메모리셀(114)들에 관계된 CVC 회로들(CVC1,CVC2, CVC3, CVC4)의 새로운 위치설정으로 인하여, 기록되는 메모리셀(114A/114B)의 위치와는 관계없다.
도 4 및 도 6 내지 도8은 MRAM 어레이의 각각의 에지에서 1보다 많은 CVC 회로를 갖는 MRAM을 예시하는 본 발명의 실시예들을 도시한다. 도 4는 본 발명의 덜 바람직한 실시예, 즉, (CVC0A, CVC0B, 등등으로 도시된) MRAM 셀어레이(211)의 각각의 에지(A, B, C, D)에 따라 위치된 여러개의 CVC 회로들(CVC0, CVC1, CVC2, CVC3)로 이루어진 어레이(211)를 갖는 MRAM(200)의 구성을 예시한다. 도 4의 구성에 도시된 바와 같이 CVC 회로들을 배열하면, 도 2에 도시된 MRAM의 회로구성에서와 동일한 문제, 즉 어레이(211)내의 메모리셀들의 길이경로들이 동일한 길이를 갖지 않으므로, 동일한 저항을 가지지 않는 문제가 분명히 생긴다.
MRAM(200)은 기록될 메모리셀에 대한 워드라인 및 비트라인을 선택하는 데 사용되는 트랜지스터들(X1, X2)에 결합된 비트라인디코더(213) 및 워드라인디코더(215)를 포함한다. 일반적으로, 본 명세서에서 설명되는 본 발명의 실시예의 경우, 워드라인 및 비트라인 디코더들은 메모리디자인에 포함되지만, 상기 디코더들은 본 명세서의 각각의 도면에서 반드시 도시될 필요는 없다. 트랜지스터(X1)들은 도시된 바와 같이, 마스터 비트라인들(MBL의)(MBL0A, MBL1A, MBL2A, MBL3A)에 결합된다. 유사하게, 트랜지스터(X2)들은 (MWL의)(MWL0B, MWL1B, MWL2B, MWL3B)에 결합된다.
메모리셀(도시되지 않음)에 대한 기록경로의 전체저항은 일정한 워드라인 또는 비트라인의 도전라인 저항 및 MWL 도전라인의 사용된 부분의 저항을 포함한다.예를 들어, 워드라인 WL<127>의 경우, 기록경로(214A)는 CVC3D로부터 마스터워드라인 MWL3D(Rvar1)까지의 수평 도전라인(212), WL<127>(RWL)을 따라 이어지는 MWL3D로부터 WL<127>까지의 라인 및 WL<127>로부터 MWL3B(Rvar2)까지의 수평도전라인을 포함한다. 하지만, 워드라인 WL<124>의 경우, 기록경로(214B)는 CVC0D로부터 마스터워드라인 MWL0D(Rvar1)까지의 수평도전라인, WL<124>(RWL)을 따라 연속하는, MWL0D로부터 WL<124>까지의 라인, 그 다음 WL<124>로부터 MWL0B까지의 라인, 및 MWL0B의 길이를 따라 CVC0B(Rvar2)까지의 라인을 포함한다. 이 MRAM(200) 구성에서, 경로들(214A, 214B)의 저항들(Rvar2)이 상이하기 때문에, 예를 들어 경로(214B)의 저항(Rvar2)이 경로(214B)의 저항(Rvar2)보다 크기 때문에, WL<124>의 기록경로는 WL<127>의 기록경로보다 길다. 그러므로, 상이한 워드라인들(214A, 214B) (및 비트라인들)의 전체 기록경로저항은 선택된 워드라인 또는 비트라인의 위치에 따라 상이하다. 예를 들어, 대응하는 MWL<0>의 관계된 부분을 포함하는 WL<124>의 기록경로(214A)의 전체저항은 WL<127>의 기록경로(214A)의 전체저항보다 훨씬 크다. 그러므로, WL<127>에 제공된 기록저항은 WL<124>에 제공된 기록저항과 동일하지 않다. 증가된 저항에 의하여 생성된 전압강하는 전류소스의 전류에 영향을 준다.
도 5는 도 4에 도시된 어레이(211)내의 메모리셀의 기록경로(214)의 저항을 나타내는 개략도(230)를 예시한다. 통상적으로, CVC0D와 같은 CVC 회로 또는 전류소스는 도시된 바와 같이, 트랜지스터(X4)에 결합된 트랜지스터(X5)를 포함하여 이루어진다. 트랜지스터(X5)의 게이트에 기준전압(Vref)이 인가되고, 트랜지스터(X5)의 소스가 접지로 결합된다. 트랜지스터(X4)의 소스는 전압공급부(Vdd)에 결합되고, 또한 전압공급부(Vdd)는 트랜지스터(X3)에 결합된다. CVC회로(CVC0D)의 개략도가 예시되며, 본 발명의 실시예들의 CVC회로들(CVCXY)(여기서, X=0, 1, 2 또는 3 및 Y= A, B, C 또는 D, 여기서 Y는 어레이(211)의 에지를 나타냄)은 대안적으로 다른 개략도와 구성들을 포함하여 이루어질 수도 있다.
CVC회로(CVC0D)는 셀어레이내의 라인을 에칭하기 위하여 어레이(211)의 좌측상의 CVC0D 사이의 도전에칭라인을 나타내는 저항(Rvar1)으로 나타낸 수평도전라인에 결합된다. 저항(Rvar1)은 워드라인디코더(도 4에 도시된 215)에 결합된 WL-SEL-D 트랜지스터(도 4에 도시된 X2)에 결합되며, 도면상에는 도시되어 있지 않다. WL-SEL-D 트랜지스터는 기록될 메모리셀의 워드라인을 선택하도록 되어 있다. 저항(RWL)은 셀어레이(211)내의 수평도전워드라인의 저항을 나타낸다.
WL-SEL-D 트랜지스터는 기록될 메모리셀의 워드라인을 선택하도록 되어 있다. WL-SEL-D 트랜지스터는 저항(Rvar2)을 갖는 어레이(211)의 우측(B)상의 MWL0B에 결합된다. MWL0B는 어레이(211)의 우측상의 CVC회로(CVC0B)의 드레인에 결합된다.
Rvar1에 걸친 전압강하는 Vvar1이고, RWL에 걸친 전압강하는 VWL이며, Rvar2에 걸린 전압강하는 Vvar2이다.
도 5에 도시된 개략도로부터 분명히 알 수 있듯이, 도 4에 도시된 구성으로 인한 문제점은, CVC 회로들과 셀어레이(211) 사이의 도전라인의 길이가 선택된 각각의 메모리셀에 대하여 상이하기 때문에, 저항들(Rvar1및 Rvar2)이 어레이(211)내의 상이한 메모리셀들에 대하여 상이한 값들을 가진다. 이는 다음의 방정식에 의하여 설명된다. 즉,
각각의 워드라인에 대하여 동일한 워드라인 기록전류를 달성하기 위해서, 메모리어레이(211)내의 상이한 워드라인들에 대한 전압강하가 일정하도록 요구된다. 즉,
전압강하(Vvar1및 Vvar2)가 도 4에 도시된 MRAM(200) 구성과 상이하기 때문에, 상이한 양의 기록전류(IWL)가 셀어레이(211)내의 각각의 메모리셀에 기록하기 위하여 제공될 것이다.
유익하게는, 본 발명의 실시예들에 따르면, 어드레스된 워드라인의 위치와 관계없이 동일한 기록전류를 얻기 위해서는, 각각의 메모리셀에 대한 기록경로저항이 어레이(211)내에서 거의 동일한 값을 가질 필요가 있다.
도 6은 본 발명의 바람직한 실시예에 따른 MRAM 디바이스(300)에 대한 구성을 예시한다. 셀어레이(311)는 어드레스가능하고 셀어레이(311)의 워드라인들 및 비트라인들(312)을 따라 전류를 보냄으로써 기록될 수 있는 MRAM용 자기스택들로구성된 복수의 메모리셀(도시되지 않음)을 포함하여 이루어진다. 도 4에 도시된 구성에서와 마찬가지로, B 및 D에서 셀어레이(311)의 에지를 따라 배치되기 보다는 오히려, 셀어레이(311)의 코너들에 CVC 회로들(CVC0D, CVC1D, CVC2D, CVC3D, CVC0B, CVC1B, CVC2B, CVC3B)이 배치된다. 이 구성은, 기록경로내에서 도전라인들을 따르는 거리를 어드레스되는 각각의 메모리셀에 대하여 실질적으로 동일하게 함으로써 각각의 메모리셀에 대한 기록경로들내 보다 균일한 저항을 생성한다. 예를 들어, CVC 회로들(CVC2D, CVC2B)간의 기록경로(332)가 CVC0D와 CVC0B 사이의 기록경로(334)와 실질적으로 동일한다. CVC 회로들이 셀어레이(311)의 코너들에 위치되기 때문에, 두 기록경로들(332, 334)은 전체 워드라인 및 비트라인(312)의 길이를 연장시킨다.
비록 도 6은 어레이(311)의 코너들에 위치된 워드라인들에 대한 CVC 회로들을 도시하고 있으나, 본 발명의 실시예들에 따라, 워드라인들 또는 비트라인들 또는 둘 다에 대한 CVC 회로들이 어레이(311)의 코너들에 배치될 수 있다.
본 발명의 바람직한 실시예에 따르면, 도 6에 도시된 MRAM(300) 구성을 더욱 향상시킬 수 있다. CVC 회로들로부터 워드라인들까지의 거리는 사용된 CVC 회로에 따라 달라진다는 것의 유의한다. 예를 들어, CVC 회로들(CVC2D, CVC2B)은 각각 어레이(311)로부터 거리 336D 및 336B로 위치된다. 거리(336D, 336B)는 CVC1D 및 CVC1B가 어레이(311)로부터 떨어져 위치되는 거리(338D, 338B)보다 길다. 그러므로, 상기 디자인이 도 4에 도시된 구성보다 실질적으로 개선이 되었을지라도, 기록경로들(332/334)의 길이의 차이는 도시된 MRAM(300)의 구성에 여전히 존재한다.
도 7은 도 6에 도시된 바와 같이 MRAM 디바이스(400)의 코너부에 위치된 CVC 회로들을 갖는 본 발명의 바람직한 실시예를 도시한다. 하지만, 도 7에서, CVC 회로들의 순서는 기록경로들이 어레이내의 모든 메모리셀들에 대하여 동일함을 더욱 확보하기 위해서 1개의 코너에서 반전된다.
도 6 및 도 7에 도시된 MRAM(300/400) 구성들의 또 다른 새로운 특징은 어레이(311/411)의 최상부에지(C)를 따른 CVC 회로들(CVC0C, CVC1C, CVC2C, CVC3C)이 어레이(311/411)의 저부에지(A)를 따른 CVC 회로들(CVC3A, CVC2A, CVC1A, CVC0A)에 대하여 반전된다는 것이다. CVC 회로순서의 상기 반전은 어레이(311/411)내의 모든 메모리셀들에 대하여 기록경로들의 길이를 같게 할 수 있다는 점에서 유익하다.
도 8은 메모리셀들의 기록경로들의 저항의 차이를 최소화하는 본 발명의 또 다른 바람직한 실시예를 예시한다. MRAM(500) 구성은 도 6 및 도 7에서처럼 어레이의 코너보다는, 셀어레이(511)의 좌측에지, 우측에지, 최상부, 저부를 따라 위치된 CVC 회로들을 포함한다. 본 발명의 실시예에 따라서, 각각의 에지를 따라 2개이상의 CVC 회로들이 배치되는 것이 바람직하지만, 4개의 CVC 회로들이 각각의 에지를 따라 도시된다. 예를 들어, CVC 회로들(CVC3D, CVC2D, CVC1D, CVC0D)은 셀어레이(511)의 왼쪽수평측(D)을 따라 최상부로부터 저부까지 위치되고, CVC 회로들(CVC0B, CVC1B, CVC2B, CVC3B)은 셀어레이(511)의 오른쪽수평측(B)을 따라 최상부로부터 저부까지 위치된다. 유사하게, CVC 회로들(CVC3C, CVC2C, CVC1C, CVC0C)은 셀어레이(511)의 최상부측(C)을 따라 왼쪽으로부터 오른쪽으로 위치되고, CVC 회로들(CVC0A, CVC1A, CVC2A, CVC3A)은 셀어레이(511)의 저부측(A)을 따라 최상부로부터 저부까지 위치된다. 대향하는 CVC 회로들의 순서를 뒤집으면, 예를 들어 어레이(511)내의 메모리셀에 기록하기 위한 경로의 저항이 보다 균일해지고, 또한 어레이의 좌측상의 CVC 회로와 어레이의 우측상의 CVC 회로 사이의 거리가 보다 균일해지기 때문에 유익하다. 마스터워드라인(MWL) 및 마스터비트라인(MBL)은 비트라인들용 비트라인디코더(513) 또는 워트라인디코더(515)를 사용하여 어레이(211)의 여러가지의 워드라인(WL0, WL2, WL124, WL127)을 어드레스하는 데 사용되는 것을 유의한다.
비록, MRAM 디바이스들의 응용에 관련하여 본 발명의 실시예들을 설명하였지만, 본 발명의 실시예들은, 특히, 예를 들어 메모리셀들의 기록이 전압을 인가하는 것보다는 오히려 전류를 인가함으로써 달성되는 여타의 종류의 반도체메모리디바이스에도 유익하다. 또한, 본 발명의 실시예들은 트랜지스터어레이의 구조(architecture)를 갖는 MRAM에서와 같은 교차점이 없는 MRAM 디바이스에 유용하다. 또한, 본 발명의 실시예들은 예를 들어, 복수의 적층된 메모리셀들을 갖는 MRAM 어레이들에서도 유용하다.
본 명세서에서는, 4개의 CVC회로들이 몇몇 도면에서 메모리어레이의 측면 또는 코너들에 도시되어 있다. 하지만, 본 발명의 실시예들에 따라, 1이상, 예를 들어, 4, 8, 16 또는 그 이상의 CVC 회로가 이용될 수 있다.
도 6 및 도 7에서, CVC 회로들은 워드라인들에 대하여만 어레이의 코너들에 도시되어 있다. 하지만, 본 발명의 실시예에 따라 워드라인들, 비트라인들 또는 둘 모두에 대한 CVC 회로들이 어레이 코너들에 위치될 수 있다.
본 발명의 실시예들은 어레이내의 모든 메모리셀들에 대하여 실질적으로 균일한 기록전류를 보장하는 MRAM 디바이스의 CVC 회로들에 대한 구성으로서 기술적인 장점들을 달성한다. 본 발명의 실시예들의 장점들은, 각각의 메모리셀에 대한 기록경로들이 거의 동일한 저항들을 가지므로, 각각의 메모리셀에 대한 기록전류들이 선택된 워드라인 및/또는 비트라인의 위치와 관계없이 동일하도록 MRAM내에 CVC 회로들을 배열시키는 방법을 제공하는 것을 포함한다. 이는, 특정 메모리셀에 기록하는 경우, 이웃하는 메모리셀들이 교란되지 않아, 메모리디바이스내의 논리상태를 보다 정확히 저장할 수 있는 것을 보장한다는 점에서 유익하다. 본 발명의 실시예들에 따르면, 실질적으로 동일한 기록경로길이들 또는 저항들로 인하여 기록마진 및 선택성이 증가된다. 본 발명의 실시예들은, 기록전류가 모든 워드라인들 및 비트라인들에 걸쳐 거의 일정하고, 전류경로의 길이 및 저항이 매우 균일한 MRAM 어레이를 제공한다. CVC 회로들은 마스터워드라인들에 대한 저항 또는 길이가 최소화되도록 배열된다. 본 발명의 실시예들에 따르면, 보다 작은 양의 전류를 필요로 하는 CVC 회로들이 이용될 수 있다.
예시적인 실시예들을 참조하여 본 발면을 설명하였지만, 상기의 설명은 제한하려는 견지에서 구성된 것이 아니다. 당업자라면, 상기 설명을 참조하여 예시적인 실시예들과 본 발명의 다른 실시예들을 조합한 다양한 변형례가 가능함을 이해할 것이다. 또한, 본 발명의 실시예들의 범위내에 있으면서, 공정단계의 순서가 당업자에 의하여 재배치될 수도 있다. 그러므로, 첨부된 청구항들은 이러한 변형례들 또는 실시예들을 포괄하기 위함이다. 또한, 본 응용의 기술적 범위를 본 명세서에 설명된 프로세스, 기계장치, 제조, 물질의 조성, 수단, 방법 및 단계로 제한하려는 것이 아니다. 따라서, 첨부된 청구항들은 이러한 프로세스, 기계장치, 제조, 물질의 조성, 수단, 방법들 또는 단계들을 기술적 범위에 포함시키기 위함이다.

Claims (30)

  1. 어레이내에 배열된 복수의 메모리셀들;
    제1방향으로 도전라인들을 위치시켜 상기 메모리셀들의 아래에 배치된 복수의 제1도전라인들;
    제2방향으로 제2도전라인들을 위치시키고 상기 제1 및 제2도전라인들의 교차점들에 메모리셀들을 자리잡게 하여 메모리셀들의 위에 배치된 복수의 제2도전라인들; 및
    상기 제1 및 제2도전라인들의 각각의 끝단에 결합된, 전류소스 및 전류드레인을 포함하는 복수의 전류/전압제어(CVC) 회로들을 포함하는 메모리디바이스에 있어서,
    상기 메모리셀들은 상기 제1 및 제2도전라인들의 대향끝단에 상기 CVC 회로들 중 하나로부터 CVC 회로로 전류를 인가함으로써 어드레싱될 수 있으며, 상기 CVC 회로들은 각각의 전류소스와 드레인 사이의 상기 제1 및 제2도전라인들의 길이가 어드레스된 각각의 메모리셀에 대하여 실질적으로 동일하도록 배열되는 것을 특징으로 하는 메모리디바이스.
  2. 제1항에 있어서,
    상기 어레이는 좌측수직에지, 우측수직에지, 저부수평에지 및 최상부수평에지를 포함하여 이루어지고, 상기 CVC 회로들 중 몇몇은 상기 어레이의 수직 에지들을 따라 위치되며, 상기 CVC 회로들 중 몇몇은 상기 어레이의 수평 에지들을 따라 위치되는 것을 특징으로 하는 메모리디바이스.
  3. 제2항에 있어서,
    좌측수직에지 CVC 회로들의 순서는 우측수직에지 CVC회로들의 순서와 반대인 것을 특징으로 하는 메모리디바이스.
  4. 제2항에 있어서,
    상기 저부수평에지 CVC 회로들의 순서는 최상부수평에지 CVC 회로들의 순서와 반대인 것을 특징으로 하는 메모리디바이스.
  5. 제1항에 있어서,
    상기 어레이는 최상부 우측코너, 저부 우측코너, 최상부 좌측코너 및 저부 좌측코너들을 포함하여 이루어지고, CVC 회로들 중 몇몇은 최상부 우측코너 및 저부 좌측코너에 위치되며, CVC 회로들 중 몇몇은 최상부 좌측코너 및 저부 우측코너에 위치되는 것을 특징으로 하는 메모리디바이스.
  6. 제5항에 있어서,
    최상부 우측코너 CVC 회로들의 순서는 저부 좌측코너 CVC 회로들의 순서와 반대인 것을 특징으로 하는 메모리디바이스.
  7. 제5항에 있어서,
    상기 최상부 좌측코너 CVC 회로들의 순서는 상기 저부 우측코너 CVC 회로들의 순서와 반대인 것을 특징으로 하는 메모리디바이스.
  8. 제1항에 있어서,
    각각의 메모리셀은 제1 및 제2도전라인을 통하여 기록전류를 흐르게 함으로써 프로그램가능한 것을 특징으로 하는 메모리디바이스.
  9. 제8항에 있어서,
    각각의 메모리셀은 자기스택을 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스.
  10. 제9항에 있어서,
    상기 디바이스는 자기저항식 램(MRAM)을 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스.
  11. 복수의 제1 및 제2도전라인들에 결합된 메모리셀들의 어레이를 갖는 메모리디바이스에 있어서, 상기 메모리디바이스는
    상기 제1 및 제2도전라인들의 각각의 끝단에 결합된 적어도 하나의 전류/전압제어(CVC) 회로를 포함하여 이루어지며, 각각의 CVC 회로는 전류소스 및 전류드레인을 포함하고, 상기 CVC 회로들은 제1 및 제2도전라인들의 대향끝단에서 하나의 CVC 회로로부터 하나의 CVC 회로로 전류를 인가함으로써 메모리셀들에 정보를 기록하도록 되어 있고, 상기 CVC 회로들은 대향하는 CVC 회로들사이의 상기 제1 및 제2도전라인들의 길이가 기록되는 각각의 메모리셀에 대하여 실질적으로 동일하도록 배열되는 것을 특징으로 하는 메모리디바이스.
  12. 제11항에 있어서,
    상기 어레이는 좌측수직에지, 우측수직에지, 저부수평에지 및 최상부수직에지를 포함하여 이루어지며, 상기 CVC 회로들 중 몇몇은 상기 어레이의 수직 에지들을 따라 위치되며, 상기 CVC 회로들 중 몇몇은 상기 어레이의 수평 에지들을 따라 위치되는 것을 특징으로 하는 메모리디바이스.
  13. 제12항에 있어서,
    좌측수직에지 CVC 회로들의 순서는 우측수직에지 CVC회로들의 순서와 반대이고, 상기 저부수평에지 CVC 회로들의 순서는 최상부수평에지 CVC 회로들의 순서와 반대인 것을 특징으로 하는 메모리디바이스.
  14. 제11항에 있어서,
    상기 어레이는 최상부 우측코너, 저부 우측코너, 최상부 좌측코너 및 저부좌측코너들을 포함하여 이루어지고, CVC 회로들 중 몇몇은 최상부 우측코너 및 저부 좌측코너에 위치되며, CVC 회로들 중 몇몇은 최상부 좌측코너 및 저부 우측코너에 위치되는 것을 특징으로 하는 메모리디바이스.
  15. 제14항에 있어서,
    최상부 우측코너 CVC 회로들의 순서는 저부 좌측코너 CVC 회로들의 순서와 반대이고, 최상부 좌측코너 CVC 회로들의 순서는 저부 우측코너 CVC 회로들의 순서와 반대인 것을 특징으로 하는 메모리디바이스.
  16. 제11항에 있어서,
    각각의 메모리셀은 자기스택을 포함하여 이루어지는 메모리디바이스.
  17. 상기 메모리디바이스는 자기저항식 램(MRAM)을 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스.
  18. 제17항에 있어서,
    상기 메모리디바이스는 트랜지스터 어레이 MRAM을 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스.
  19. 제13항에 있어서,
    상기 메모리디바이스는 트랜지스터 어레이 MRAM을 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스.
  20. 제15항에 있어서,
    상기 메모리디바이스는 트랜지스터 어레이 MRAM을 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스.
  21. 어레이내에 배열된 복수의 메모리셀들을 제공하는 단계;
    제1방향으로 제1도전라인들을 위치시켜 메모리셀들 밑에 복수의 제1도전라인들을 배치하는 단계;
    제2방향으로 제2도전라인들을 위치시키고 제1 및 제2도전라인들의 교차점들에 메모리셀들을 자리잡게 하여 메모리셀들위에 복수의 제2도전라인들을 배치시키는 단계 및;
    상기 제1 및 제2도전라인들의 각각의 끝단에 전류소스 및 전류드레인을 포함하는 복수의 CVC 회로들을 결합시키는 단계를 포함하여 이루어지는 메모리디바이스를 제조하는 방법에 있어서,
    상기 메모리셀들은 제1 및 제2도전라인들에서 CVC 회로들 중 하나로부터 하나의 CVC 회로로 전류를 인가함으로써 어드레스가능하며, 상기 CVC 회로들은 각각의 전류소스 및 드레인 사이의 상기 제1 및 제2도전라인들의 저항이 어드레스된 각각의 메모리셀들과 실질적으로 동일하도록 배열되는 것을 특징으로 하는 메모리디바이스를 제조하는 방법.
  22. 제21항에 있어서,
    상기 어레이는 좌측수직에지, 우측수직에지, 저부수평에지 및 최상부수평에지를 포함하여 이루어지고, 상기 CVC 회로들을 결합시키는 단계는 상기 어레이의 수직에지들을 따라 상기 CVC 회로들 중 몇몇을 위치시키는 단계와, 상기 어레이의 상기 수평에지들을 따라 상기 CVC 회로들 중 몇몇을 위치시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스를 제조하는 방법.
  23. 제22항에 있어서,
    우측수직에지 CVC 회로들의 순서로부터 좌측수직에지 CVC 회로들의 순서를 반전시키는 단계; 및
    최상부수평에지 CVC 회로들의 순서로부터 저부수평에지 CVC 회로들의 순서를 반전시키는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스를 제조하는 방법.
  24. 제21항에 있어서,
    상기 어레이는 최상부 우측코너, 저부 우측코너, 최상부 좌측코너 및 저부 좌측코너들을 포함하여 이루어지고, 상기 CVC 회로들을 결합시키는 단계는 최상부 우측코너 및 저부 좌측코너에 CVC 회로들 중 몇명을 위치시키는 단계를 포함하여이루어지고, 또한 상기 CVC 회로들을 결합시키는 단계는 최상부 좌측코너 및 저부 우측코너에 CVC 회로들 중 몇몇을 위치시키는 단계를 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스를 제조하는 방법.
  25. 제24항에 있어서,
    저부좌측코너 CVC 회로들의 순서로부터 최상부우측코너 CVC 회로들의 순서를 반전시키는 단계; 및
    저부우측코너 CVC 회로들의 순서로부터 최상부좌측코너 CVC 회로들의 순서를 반전시키는 단계를 더 포함하는 것을 특징으로 하는 메모리디바이스를 제조하는 방법.
  26. 제21항에 있어서,
    각각의 메모리셀은 제1 및 제2도전라인을 통하여 전류를 흐르게 함으로써 프로그램가능한 것을 특징으로 하는 메모리디바이스를 제조하는 방법.
  27. 제26항에 있어서,
    상기 디바이스는 자기저항식 램(MRAM)을 포함하여 이루어지는 것을 특징으로 하는 메모리디바이스를 제조하는 방법.
  28. 도전라인들에 의하여 어드레스가능하고 또한 그것에 결합되는 메모리셀들의어레이를 포함하여 이루어지는 반도체메모리디바이스에서의 메모리셀들을 프로그램하는 방법에 있어서,
    제1 및 제2도전라인들은 실질적으로 동일한 저항을 가지며,
    상기 제1도전라인으로 제1메모리셀을 통하여 제1전류를 흐르게 하는 단계; 및
    상기 제2도전라인으로 제2메모리셀을 통하여 제2전류를 흐르게 하는 단계를 포함하여 이루어지는 것을 특징으로 하는 메모리셀들을 프로그램하는 방법.
  29. 제28항에 있어서,
    상기 제1 및 제2전류들은 실질적으로 동일한 것을 특징으로 하는 메모리셀들을 프로그램하는 방법.
  30. 제28항에 있어서,
    상기 메모리디바이스는 도전라인들의 각각의 끝단에 결합된 전류/전압제어(CVC)회로를 포함하고, 상기 CVC 회로들은 전류소스 및 전류드레인을 포함하여 이루어지며,
    CVC 회로 전류소스로부터 CVC 회로 전류드레인으로 제1전류를 흐르게 하는 단계; 및
    CVC 회로 전류소스로부터 CVC 회로 전류드레인으로 제2전류를 흐르게 하는 단계를 포함하는 특징으로 하는 메모리셀들을 프로그램하는 방법.
KR1020037009795A 2001-06-20 2002-01-25 자기저항 메모리(ｍｒａｍｓ)들 전류소스 및 드레인배치 KR100565113B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US09/885,759 US6594176B2 (en) 2001-01-24 2001-06-20 Current source and drain arrangement for magnetoresistive memories (MRAMs)
US09/885,759 2001-06-20
US26390902P 2002-01-24 2002-01-24
US60/263,909 2002-01-24
PCT/US2002/003042 WO2003001532A2 (en) 2001-01-24 2002-01-25 Current source and drain arrangement for magnetoresistive memories (mrams)

Publications (2)

Publication Number Publication Date
KR20040004512A true KR20040004512A (ko) 2004-01-13
KR100565113B1 KR100565113B1 (ko) 2006-03-30

Family

ID=32474086

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020037009795A KR100565113B1 (ko) 2001-06-20 2002-01-25 자기저항 메모리(ｍｒａｍｓ)들 전류소스 및 드레인배치

Country Status (5)

Country Link
EP (1) EP1433181B1 (ko)
JP (1) JP4381803B2 (ko)
KR (1) KR100565113B1 (ko)
CN (1) CN1535467B (ko)
DE (1) DE60223161T2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101395170B1 (ko) * 2006-10-16 2014-05-16 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 나노와이어 크로스바 접합을 갖는 크로스바 메모리 시스템

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109872749B (zh) * 2017-12-05 2020-12-01 华邦电子股份有限公司 电阻式存储器装置及其操作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2343308B (en) * 1998-10-30 2000-10-11 Nikolai Franz Gregor Schwabe Magnetic storage device
US6111783A (en) * 1999-06-16 2000-08-29 Hewlett-Packard Company MRAM device including write circuit for supplying word and bit line current having unequal magnitudes
US6236611B1 (en) * 1999-12-20 2001-05-22 Motorola, Inc. Peak program current reduction apparatus and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101395170B1 (ko) * 2006-10-16 2014-05-16 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 나노와이어 크로스바 접합을 갖는 크로스바 메모리 시스템

Also Published As

Publication number Publication date
JP4381803B2 (ja) 2009-12-09
DE60223161T2 (de) 2008-08-07
EP1433181B1 (en) 2007-10-24
DE60223161D1 (de) 2007-12-06
CN1535467A (zh) 2004-10-06
EP1433181A2 (en) 2004-06-30
JP2004537848A (ja) 2004-12-16
KR100565113B1 (ko) 2006-03-30
CN1535467B (zh) 2010-04-28

Similar Documents

Publication Publication Date Title
KR100566774B1 (ko) 직렬 ｍｒａｍ 디바이스
KR100443545B1 (ko) Ｍｒａｍ 장치
US6778426B2 (en) Magnetic random access memory including memory cell unit and reference cell unit
US6724653B1 (en) Magnetic random access memory
US8902644B2 (en) Semiconductor storage device and its manufacturing method
JP2011066361A (ja) 半導体記憶装置
US6862210B2 (en) Magnetic random access memory for storing information utilizing magneto-resistive effects
KR100614716B1 (ko) Ｍｒａｍ 저장 장치
US7046546B1 (en) Semiconductor memory device
US6594176B2 (en) Current source and drain arrangement for magnetoresistive memories (MRAMs)
US7613035B2 (en) Magnetic memory device and method of writing into the same
JP6553224B1 (ja) 磁気記憶装置
US7471549B2 (en) Semiconductor memory device
US7142447B2 (en) Nonvolatile memory device with variable resistance element
US6567300B1 (en) Narrow contact design for magnetic random access memory (MRAM) arrays
TW544678B (en) Integrated magnetoresistive semiconductor-memory arrangement
KR100565113B1 (ko) 자기저항 메모리(ｍｒａｍｓ)들 전류소스 및 드레인배치
US6930915B2 (en) Cross-point MRAM array with reduced voltage drop across MTJ&#39;s
US7505306B2 (en) Magnetic memory device
WO2003001532A2 (en) Current source and drain arrangement for magnetoresistive memories (mrams)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee