DE60223161T2

DE60223161T2 - Stromquelle und drainanordnung für magnetoresitive speicher

Info

Publication number: DE60223161T2
Application number: DE60223161T
Authority: DE
Inventors: Stefan Lammers
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2001-06-20
Filing date: 2002-01-25
Publication date: 2008-08-07
Anticipated expiration: 2022-01-26
Also published as: JP4381803B2; EP1433181B1; DE60223161D1; CN1535467A; EP1433181A2; JP2004537848A; KR20040004512A; KR100565113B1; CN1535467B

Description

ERFINDUNGSGEBIET
Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleiterbauelementen und insbesondere MRAM-Bauelemente (Magnetoresistive Random Access Memory – magnetoresistiver Direktzugriffsspeicher).
ALLGEMEINER STAND DER TECHNIK
Halbleiter werden für integrierte Schaltungen für elektronische Anwendungen einschließlich beispielsweise Radios, Fernsehgeräte und PC-Einrichtungen verwendet. Eine Art von Halbleiterbauelement ist ein Halbleiterspeicherungsbauelement wie etwa ein DRAM (Dynamic Random Access Memory – dynamischer Direktzugriffsspeicher) und ein Flash-Speicher, die zum Speichern von Informationen eine Elektronenladung verwenden.
Bei den Speicherbauelementen beinhaltet eine jüngere Entwicklung einer Spin-Elektronik, die Halbleitertechnologie und Magnetik kombiniert. Anstelle der Ladung wird der Spin eines Elektrons verwendet, um das Vorliegen einer "1" oder "0" anzuzeigen. Ein derartiges Spin-Elektronik-Bauelement ist ein MRAM (Magnetoresistive Random Access & Memory), der senkrecht zu einander in verschiedenen Metallschichten positionierte Leiterbahnn enthält, wobei die Leiterbahnen einen magnetischen Stapel zwischen sich schichten. Der Ort, wo sich die Leiterbahnen schneiden, wird als ein Kreuzungspunkt bezeichnet. Ein durch eine der Leiterbahnen fließender Strom erzeugt ein Magnetfeld um die Leiterbahn herum und orientiert die magnetische Polarität in eine gewisse Richtung entlang des Drahtes oder der Leiterbahn. Ein durch die andere Leiterbahn fließender Strom induziert das Magnetfeld und kann auch die magnetische Polarität teilweise drehen. Digitale Informationen, als eine "0" oder "1" dargestellt, werden in der Ausrichtung von magnetischen Momenten gespeichert. Der Widerstand der magnetischen Komponente hängt von der Ausrichtung des Moments ab. Der gespeicherte Zustand wird aus dem Element gelesen, indem der Widerstandszustand der Komponente detektiert wird. Eine Speicherzelle kann konstruiert werden, indem die Leiterbahnen und Kreuzungspunkte in einer Matrix- oder Arraystruktur mit Reihen und Spalten plaziert werden.
Aus US 6,111,783 ist ein MRAM mit einer auf einer Seite der Schreibleitungen angeordneten Stromquelle bekannt.
Ein Vorteil von MRAMs im Vergleich zu traditionellen Halbleiterspeicherbauelementen wie etwa DRAMs besteht darin, daß MRAMs kleiner ausgeführt werden können und einen nichtflüchtigen Speicher liefern. Beispielsweise würde ein MRAMs verwendender PC keine lange Hochfahrzeit wie bei herkömmlichen PCs aufweisen, die DRAMs verwenden. MRAMs gestatten die Fähigkeit, einen Speicher mit mehr Speicherbits auf dem Chip zu haben als DRAMs oder Flash-Speicher. Außerdem braucht ein MRAM nicht aufgefrischt zu werden und besitzt die Fähigkeit, sich an die gespeicherten Daten "zu erinnern".
Weil MRAMs anders als traditionelle Speicherbauelemente arbeiten, werden durch sie Herausforderungen hinsichtlich Design und Herstellung eingeführt.
KURZE DARSTELLUNG DER ERFINDUNG
Die vorliegende Erfindung stellt ein Halbleiterbauelement nach Anspruch 1 und ein Verfahren zum Herstellen eines Halbleiterbauelements nach Anspruch 11 bereit. Strom-/Spannungssteuerschaltungen (CVC – Current/Voltage Control) sind derart angeordnet, daß die Schreibwege zu jeder Speicherzelle innerhalb eines MRAM-Array im wesentlichen die gleichen Längen aufweisen und deshalb im wesentlichen den gleichen Wert von Widerständen aufweisen.
Offenbart wird eine bevorzugte Ausführungsform eines Speicherbauelements, umfassend mehrere in einem Array angeordnete Speicherzellen, mehrere unter den Speicherzellen angeordnete erste Leiterbahnn, wobei die ersten Leiterbahnen in einer ersten Richtung positioniert sind, mehrere über den Speicherzellen angeordnete zweite Leiterbahnn, wobei die zweiten Leiterbahnen in einer zweiten Richtung positioniert sind, wobei sich die Speicherzellen an Kreuzungspunkten der ersten und zweiten Leiterbahnen befinden, und mehrere CVC-Schaltungen einschließlich einer Stromquelle und einer Stromsenke, wobei die CVC-Schaltungen an jedes Ende der ersten und zweiten Leiterbahnen gekoppelt sind, wobei die Speicherzellen adressiert werden können durch Anlegen eines Stroms von einer der CVC-Schaltungen an eine CVC-Schaltung am entgegengesetzten Ende der ersten und zweiten Leiterbahnen, wobei die CVC-Schaltungen so angeordnet sind, daß die Länge der ersten und zweiten Leiterbahnen zwischen jeder Stromquelle und jeder Stromsenke für jede adressierte Speicherzelle im wesentlichen gleich ist.
Ebenfalls offenbart wird eine bevorzugte Ausführungsform eines Speicherbauelements mit einem Array von Speicherzellen, an mehrere erste und zweite Leiterbahnn gekoppelt, wobei das Speicherbauelement mindestens eine an jedes Ende der ersten und zweiten Leiterbahnen gekoppelte CVC-Schaltung umfaßt, jede CVC-Schaltung eine Stromquelle und eine Stromsenke umfaßt, wobei die CVC-Schaltungen ausgelegt sind, Informationen in die Speicherzellen zu schreiben und durch Anlegen eines Stroms von einer CVC-Schaltung an eine CVC-Schaltung am entgegengesetzten Ende der ersten und zweiten Leiterbahnen, wobei die CVC-Schaltungen so angeordnet sind, daß die Länge der ersten und zweiten Leiterbahnen zwischen entgegengesetzten CVC-Schaltungen für jede Speicherzelle, in die geschrieben wird, im wesentlichen die gleiche ist.
Weiterhin offenbart wird eine bevorzugte Ausführungsform eines Verfahrens zum Herstellen eines Speicherbauelements, umfassend:
Bereitstellen mehrerer in einem Array angeordneter Speicherzellen, Anordnen mehrerer erster Leiterbahnen unter den Speicherzellen, wobei die ersten Leiterbahnen in einer ersten Richtung positioniert sind; Anordnen mehrerer zweiter Leiterbahnen über den Speicherzellen, wobei die zweiten Leiterbahnen in einer zweiten Richtung positioniert sind, wobei sich die Speicherzellen an Kreuzungspunkten der ersten und zweiten Leiterbahnen befinden, und Koppeln mehrerer CVC-Schaltungen einschließlich einer Stromquelle und eine Stromsenke an jedem Ende der ersten und zweiten Leiterbahnen, wobei die Speicherzellen adressiert werden können durch Anlegen eines Stroms von einer der CVC-Schaltungen an eine CVC-Schaltung am entgegengesetzten Ende der ersten und zweiten Leiterbahnen, wobei die CVC-Schaltungen so ausgelegt sind, daß der Widerstand der ersten und zweiten Leiterbahnen zwischen jeder Stromquelle und jeder Stromsenke für jede adressierte Speicherzelle im wesentlichen der gleiche ist.
Ebenfalls offenbart wird eine bevorzugte Ausführungsform eines Verfahrens zum Programmieren von Speicherzellen, umfassend das Schicken eines ersten Stroms durch eine erste Speicherzelle in einem Halbleiterspeicherbauelement umfassend ein Array aus Speicherzellen mit einer ersten Leiterbahn und Schicken eines zweiten Stroms durch eine zweite Speicherzelle mit einer zweiten Leiterbahn, wobei die erste und zweite Leiterbahn im wesentlichen den gleichen Widerstand aufweisen.
Zu Vorteilen von bevorzugten Ausführungsformen der Erfindung zählen das Bereitstellen einer Anordnung von CVC-Schaltungen in MRAMs derart, daß die leitenden Schreibwege entlang Wortleitungen und/oder Bitleitungen für jede Speicherzelle in einem MRAM-Array im wesentlichen die gleiche Länge aufweisen: deshalb sind der Schreibwegwiderstandund die Schreibwegströme für die Speicherzellen in dem Array unabhängig von der Position der ausgewählten Wortleitung oder Bitleitung im wesentlichen die gleichen. Dies ist vorteilhaft, weil benachbarte Speicherzellen beim Schreiben in eine bestimmte Speicherzelle nicht gestört werden, wozu es kommen kann, wenn zum Schreiben in eine Speicherzelle ein zu hoher Schreibstrom verwendet wird. Der Schreibspielraum oder die Schreibselektivität ist aufgrund der im wesentlichen gleichen Schreibweglängen und -widerstände gemäß Ausführungsformen der Erfindung erhöht. Bevorzugte Ausführungsformen der vorliegenden Erfindung stellen ein MRAM-Array bereit, wo der Schreibstrom über alle Wort- und Bitleitungen fast konstant ist, und der Widerstand entlang des Stromwegs sehr gleichförmig ist. Die CVC-Schaltungen sind so ausgelegt, daß der Widerstand oder der Abstand von den Hauptwortleitungen für alle Speicherzellen in dem Array der gleiche ist. CVC-Schaltungen, die eine kleinere Strommenge erfordern, können gemäß einer Ausführungsform der vorliegenden Erfindung verwendet werden.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Ein deutlicheres Verständnis der obigen Merkmale von bevorzugten Ausführungsformen der vorliegenden Erfindung ergibt sich aus einer Betrachtung der folgenden Beschreibungen in Verbindung mit beiliegenden Zeichnungen. Es zeigen:
1 eine Perspektivansicht eines MRAM-Bauelements nach dem Stand der Technik mit in einem Array angeordneten Magnetstapelspeicherzellen, wobei Wortleitungen und Bitleitungen unter und über jeder Speicherzelle angeordnet sind für das Zugreifen auf die Speicherzellen;
2 ein MRAM-Array mit einer an jedem Rand des Arrays positionierten CVC-Schaltungen, wobei die Schreibwege zu den verschiedenen Speicherzellen variierende Längen aufweisen;
3 eine Ausführungsform der vorliegenden Erfindung mit einer in jeder Ecke des Arrays positionierten CVC-Schaltung, was dazu führt, daß Schreibwege für die verschiedenen Speicherzellen im wesentlichen die gleichen Längen aufweisen;
4 eine Anordnung eines MRAM-Bauelements mit einem Speicherzellenarray und mehreren, um die Ränder des Zellenarrays positionierten CVC-Schaltungen, was zu Schreibwegen variierender Länge für die Speicherzellen in dem Array führt;
5 ein Schemadiagramm, das den Widerstand entlang des Schreibwegs zwischen einer CVC-Schaltung auf einer Seite des Arrays und einer anderen CVC-Schaltung auf der gegenüberliegenden Seite des in 4 gezeigten Arrays darstellt;
6 eine Ausführungsform der Erfindung mit CVC-Schaltungen in den Ecken des Arrays;
7 eine weitere Ausführungsform der vorliegenden Erfindung mit CVC-Schaltungen in den Ecken des Arrays und wobei die CVC-Schaltungen so positioniert sind, daß der Abstand zwischen entgegengesetzten CVC-Schaltungen auf ein Minimum reduziert ist; und
8 eine Anordnung für ein MRAM-Bauelement gemäß einer Ausführungsform der vorliegenden Erfindung mit entlang der horizontalen und vertikalen Rändern des Speicherarrays positionierten CVC-Schaltungen, wobei die CVC-Schaltungen positioniert sind, um den Abstand zwischen entgegengesetzten CVC-Schaltungen auf ein Minimum zu reduzieren.
Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich, soweit nichts anderes angegeben, auf entsprechende Teile. Die Zeichnungen sind gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsform klar zu veranschaulichen und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
AUSFÜHRLICHE BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN
Potentielle Probleme mit MRAM-Bauelement-Konfigurationen und eine Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung werden erörtert, gefolgt von einer Erörterung einiger Vorteile von Ausführungsformen der vorliegenden Erfindung.
Zum Herstellen von MRAM-Bauelementen werden in der Regel während des Herstellens der integrierten Schaltungen (ICs) magnetische Metallstapel in das BEOL (Back-End-Of-Line) eingebettet. Ein magnetischer Stapel umfaßt viele verschiedene Schichten aus Metallen mit einer dünnen Schicht aus Dielektrikum dazwischen. Der magnetische Stapel kann eine Gesamtdicke von beispielsweise einigen Dutzend Nanometern aufweisen. Für Kreuzungspunkt-MRAM-Strukturen befindet sich der magnetische Stapel üblicherweise am Schnittpunkt von zwei Metallverdrahtungsebenen, beispielsweise am Schnittpunkt aus Metall-2-(M2) und Metall-3-(M3)-Schichten, die in unter einem Winkel zueinander positionierten verschiedenen Richtungen verlaufen. Die Oberseite und Unterseite der magnetischen Stapel kontaktieren üblicherweise die Leiterbahnen in der Verdrahtungsschicht M2 bzw. M3.
Ein MRAM-Bauelement 10 nach dem Stand der Technik mit Leiterbahnen 12 und 22, die in einer ersten und zweiten Richtung verlaufen und aus einem Material wie etwa Aluminium oder Kupfer bestehen (als Beispiel), ist in 1 gezeigt. Ein nicht gezeigtes Werkstück wird bereitgestellt, das in der Regel Siliziumoxid über einem kristallinen Silizium umfaßt, als Beispiel. Das Werkstück kann andere leitende Schichten oder andere Halbleiterelemente umfassen, zum Beispiel Transistoren, Dioden usw. Verbundhalbleiter wie etwa GaAs, InP, Si/Ge und SiC können anstelle von Silizium verwendet werden, als Beispiel.
Eine erste nicht gezeigte Zwischenebenendielektrikumsschicht ist über dem Werkstück abgeschieden. Das Zwischenebenendielektrikum kann beispielsweise Siliziumdioxid umfassen. Die Zwischenschichtdielektrikumsschicht wird beispielsweise für Durchkontakte strukturiert und geätzt. Die Durchkontakte können mit einem Metall wie etwa Kupfer, Wolfram oder anderen Metallen gefüllt sein, als Beispiel.
Als nächstes wird eine Metallisierungsschicht, zum Beispiel eine M2-Schicht, ausgebildet. Wenn für die Leiterbahnen 12 Kupfer verwendet wird, wird in der Regel ein Damascene-Prozeß verwendet, um die Leiterbahnen 12 auszubilden. Das Dielektrikum wird strukturiert und geätzt, und die Gräben werden mit leitendem Material gefüllt, um Leiterbahnn 12 in der M2-Schicht auszubilden.
Als nächstes wird ein magnetischer Stapel 14 über Leiterbahnen 12 ausgebildet. Der magnetische Stapel 14 umfaßt in der Regel eine erste magnetische Schicht 20, die mehrere Schichten aus Materialien wie etwa PtMn, CoFe, Ru und NiFe umfaßt, als Beispiel. Die erste magnetische Schicht 20 wird oftmals als eine harte Schicht bezeichnet. Der magnetische Stapel 14 enthält außerdem eine Dielektrikumsschicht 18, die beispielsweise Al₂O₃ umfaßt und über der ersten magnetischen Schicht 20 abgeschieden ist. Die Dielektrikumsschicht 18 wird oftmals als eine Tunnelschicht bezeichnet. Der magnetische Stapel 14 enthält außerdem eine zweite magnetische Schicht 16, die eine mehrschichtige Struktur mit ähnlichen Materialien wie die erste magnetische Schicht 20 umfaßt. Die zweite magnetische Schicht 16 wird oftmals als die weiche Schicht bezeichnet. Die erste magnetische Schicht 20, die Dielektrikumsschicht 18 und die zweite magnetische Schicht 16 werden zum Ausbilden magnetischer Stapel 14 strukturiert.
Leiterbahnn 22 innerhalb einer M3-Schicht, als Beispiel, die in einer anderen Richtung als die Leiterbahnen 12 verlaufen, werden über magnetischen Stapeln 14 ausgebildet. Wenn Leiterbahnn 22 Kupfer umfassen, wird wiederum in der Regel ein Damascene-Prozeß eingesetzt. Eine nicht gezeigte Dielektrikumsschicht wird über magnetischen Stapeln 14 und Leiterbahnen 22 abgeschieden. Die Dielektrikumsschicht wird strukturiert und mit Gräben geätzt, die mit einem leitenden Material gefüllt werden, um Leiterbahnn 22 auszubilden. Alternativ kann zum Ausbilden von Leiterbahnen 12 und 22 ein anderer als ein Damascene-Prozeß verwendet werden. Leiterbahnn 12 und 22 fungieren als die Wortleitungen und Bitleitungen des Speicherarrays 10.
Die Reihenfolge der Schichten des magnetischen Stapels 14 kann umgekehrt werden, zum Beispiel kann sich die harte Schicht 20 auf der Oberseite befinden, und die weiche Schicht 16 kann sich an der Unterseite der isolierenden Schicht 18 befinden. Analog können die Wortleitungen 12 und Bitleitungen 22 entweder über oder unter den magnetischen Stapeln 14 angeordnet sein.
Bei MRAMs werden Informationen in der weichmagnetischen Schicht 16 der magnetischen Stapel 14 gespeichert. Zum Speichern der Informationen ist ein Magnetfeld erforderlich. Dieses Magnetfeld wird von einem Wortleitungs- und Bitleitungsstrom bereitgestellt, der durch Leiterbahnn 12 und 22 geschickt wird. Mit CVC-Schaltungen wird der Schreibstrom für jede Wortleitung und Bitleitung in dem Speicherarray bereitgestellt. CVC-Schaltungen belegen ein großes Ausmaß an Siliziumfläche, und in der Regel sind eine oder mehrere CVC-Schaltungen auf jeder Seite des Arrays angeordnet.
Die 2 und 3 veranschaulichen das Konzept einer Ausführungsform der vorliegenden Erfindung bei Gebrauch mit einem MRAM-Array mit nur einer CVC-Schaltung auf jeder Seite des Arrays. 2 zeigt eine weniger bevorzugte Ausführungsform eines MRAM-Arrays 10, wobei Wortleitungs- und Bitleitungsströme durch CVC-Schaltungen CVC1, CVC2, CVC3 und CVC4 bereitgestellt werden, die sich in einem zentralen Gebiet der Ränder des Speicherzellenarrays 11 befinden. Jede CVC-Schaltung CVC1, CVC2, CVC3 und CVC4 umfaßt eine Stromquelle und eine Stromsenke. Die CVC-Schaltungen CVC1, CVC2, CVC3 und CVC4 werden zum Einsparen von Siliziumfläche von den Wortleitungen und Bitleitungen gemeinsam benutzt. Wenn beispielsweise der Wortleitungsstrom von der linken Seite des Arrays 11 zur rechten Seite des Arrays 11 geschickt wird, wird die Stromquelle der aktivierten linken CVC-Schaltung CVC4 verwendet und die Stromsenke der aktivierten CVC-Schaltung CVC2 verwendet.
Der Widerstand des Schreibwegs ist eine Funktion der Länge des Schreibwegs 15A/15B, als Beispiel, je länger der Weg, umso höher der Widerstand. Die Länge/der Widerstand des Schreibwegs wirkt sich auch auf die Höhe des Schreibstroms aus, der von den CVC-Schaltungen CVC4/CVC2 zum Schreiben in eine Speicherzelle 14A/14B bereitgestellt wird, als Beispiel, je länger der Schreibweg 15A/15B, umso größer der Spannungsabfall entlang des Schreibwegs 15A/15B. Dies führt zu einem anderen Arbeitspunkt in den CVC-Schaltungen CVC4/CVC2.
Ein Problem bei der weniger bevorzugten Ausführungsform der in 2 gezeigten MRAM-10-Anordnung besteht darin, daß die Schreibwege 15A/15B für die verschiedenen Speicherzellen 14A/14B in dem Array 11 variierende Längen aufweisen, als Beispiel, der Schreibweg 15A für Speicherzelle 14A ist länger als Schreibweg 15B für Speicherzelle 14B. Der Schreibweg 15A enthält einen größeren Abschnitt der Hauptwortleitung (MWL) 23 als der Abschnitt der MWL 23 im Schreibweg 15B. Deshalb ist der Widerstand des Schreibwegs 15A höher als der Widerstand des Schreibwegs 15B, und ein höherer Schreibstrom wird von der entsprechenden CVC-Schaltung geliefert, um einen Logikzustand in die Speicherzelle 14A zu schreiben als um einen Logikzustand in die Speicherzelle 14B zu schreiben. Somit ist der Schreibstrom für die verschiedenen MRAM-Speicherzellen 14A/14B in dem Array 11 wegen der variierenden Schreibweglängen nicht gleichförmig, die je nach der Position der ausgewählten Speicherzelle 14A/14B innerhalb des Arrays 11 einen unterschiedlichen Schreibwegwiderstand verursachen.
Ein Prinzip von Ausführungsformen der Erfindung ist der Wunsch, für jede Speicherzelle 14A/14B in einem MRAM-Array 10 unabhängig von der Position der ausgewählten Speicherzelle 14A/14B einen gleichförmigen Schreibstrom zu erzielen. Wenn ein zu hoher Schreibstrom zum Schreiben in die Speicherzellen 14A verwendet werden muß, kann versehentlich in benachbarte Speicherzellen 14C geschrieben werden, was zu einem Ausfall des Bauelements 10, dem Verlust gespeicherter Informationen und/oder der Speicherung falscher Informationen in Speicherzellen 14A/14B/14C führt.
Mit Ausführungsformen der vorliegenden Erfindung erzielt man technische Vorteile durch Bereitstellen einer MRAM-Anordnung mit Schreibwegen, die für jede Speicherzelle in dem Array im wesentlichen die gleiche Länge und den gleichen Widerstand aufweisen. Der Schreibspielraum oder die Schreibselektivität von Speicherzellen in einem MRAM-Array wird aufgrund der im wesentlichen gleichen Schreibweglängen und -widerstände gemäß Ausführungsformen der Erfindung erhöht.
3 zeigt eine bevorzugte Ausführungsform der vorliegenden Erfindung, die ein MRAM-Bauelement 100 umfaßt, das ein Array 111 aus Speicherzellen enthält, die über Wortleitungen und Bitleitungen 117/123 an CVC-Schaltungen CVC1, CVC2, CVC3 und CVC4 gekoppelt sind. Die CVC-Schaltungen CVC1, CVC2, CVC3 und CVC4 sind in den Ecken des Arrays 111 positioniert, was zu Schreibwegen 117 führt, die für jede Speicherzelle 114 des Arrays 111 im wesentlichen die gleiche Länge und den gleichen Widerstand aufweisen. Beispielsweise weisen die Schreibwege 117A und 117B die gleiche Länge und den gleichen Widerstand für die Speicherzellen 114A und 114B auf, als Beispiel. Wenngleich die MWL 123 auf der linken Seite des Arrays 111 länger ist für den Schreibweg 117A als auf der rechten Seite des Arrays 111, ist die effektive Länge jedes Schreibwegs 117 im wesentlichen die gleiche für jede Speicherzelle 114 in dem Array 111, weil der vertikale Gesamtabstand für jeden Schreibweg 117 im wesentlichen der gleiche ist. Deshalb sind Widerstände und Längen des Schreibwegs 117A/117B unabhängig von der Position der Speicherzelle 114A/114B, in die geschrieben wird, und zwar aufgrund der neuartigen Positionierung der CVC-Schaltungen CVC1, CVC2, CVC3 und CVC4 bezüglich der Speicherzellen 114 des Arrays 111, insbesondere in den Ecken des Arrays 111.
Die 4 und 6–8 zeigen Ausführungsformen der vorliegenden Erfindung, die MRAMs mit mehr als einer CVC-Schaltung an jedem Rand eines MRAM-Arrays aufweisen. 4 zeigt eine weniger bevorzugte Ausführungsform der Erfindung, eine Anordnung für einen MRAM 200, das ein Array 211 mit mehreren CVC-Schaltungen CVC0, CVC1, CVC2 und CVC3 aufweist, entlang jedem Rand A, B, C und D des MRAM-Zellenarrays 211 positioniert (als CVC0A, CVC0B usw. gezeigt). Das Anordnen der CVC-Schaltungen wie in der Anordnung von 4 gezeigt führt zu dem gleichen Problem, das aus der Schaltungsanordnung des in 2 gezeigten MRAM hervorgeht: die Schreibwege der Speicherzellen in dem Array 211 weisen nicht die gleiche Länge und deshalb nicht den gleichen Widerstand auf.
MRAM 200 enthält einen Bitleitungsdecodierer 213 und einen Wortleitungsdecodierer 215, an Transistoren X1 und X2 gekoppelt, mit denen die Wortleitung und Bitleitung für die Speicherzelle ausgewählt wird, in die geschrieben werden soll. Im allgemeinen sind für die hierin beschriebenen Ausführungsformen der Erfindung Wortleitungs- und Bitleitungsdecodierer in den Speicherdesigns enthalten, doch sind die Decodierer nicht notwendigerweise in jeder Figur hierin gezeigt. Transsistoren X1 sind an die Hauptbitleitungen (MBLs) MBL0A, MBL1A, MBL2A und MBL3A gekoppelt, wie gezeigt. Analog sind die Transistoren X2 an die MBLs MBL0B, MBL1B, MBL2B und MBL3B gekoppelt.
Der Gesamtwiderstand eines Schreibwegs zu einer Speicherzelle (nicht gezeigt) umfaßt den konstanten Widerstand der Wort- oder Bitleitungen und den Widerstand des verwendeten Teils der MWL-Leiterbahn. Beispielsweise für Wortleitung WL<127> enthält der Schreibweg 214A eine horizontale Leiterbahn 212 von der CVC3D zur Hauptwortleitung MWL3D (R_var1) und von MWL3D zu WL<127>, weiter entlang WL<127> (R_WL) und eine horizontale Leiterbahn von WL<127> zu MWL3B (R_var2). Für Wortleitung WL<124> enthält der Schreibweg 214B jedoch eine horizontale Leiterbahn von CVC0D zur Hauptwortleitung MWL0D (R_var1), von MWL0D zu WL<124>, weiter entlang WL<124> (R_WL), dann von WL<124> zu MWL0B und entlang der Länge von MWL0B zur CVC0B (R_var2). Der Schreibweg von WL<124> ist länger als der Schreibweg von WL<127> in dieser MRAM-200-Anordnung, weil die Widerstände R_var2 der Wege 214A und 214B verschieden sind, zum Beispiel ist Widerstand R_var2 von Weg 214A größer als Widerstand R_var2 von Weg 214B. Der Gesamtschreibwegwiderstand der verschiedenen Wortleitungen 214A und 214B (und Bitleitungen) differiert deshalb je nach der Position der ausgewählten Wortleitung oder Bitleitung. Beispielsweise ist der Gesamtwiderstand des Schreibwegs 214A von WL<124> einschließlich des relevanten Teils der entsprechenden MWL<0> viel höher als der Gesamtwiderstand des Schreibwegs 214A von WL<127>. Deshalb ist der bereitgestellte Schreibstrom für WL<127> nicht der gleiche wie der bereitgestellte Schreibstrom von WL<124>. Der durch den erhöhten. Widerstand verursachte Spannungsabfall beeinflußt den Stromquellenstrom.
5 veranschaulicht ein Schemadiagramm 230, das den Widerstand in dem Schreibweg 214 einer Speicherzelle in dem in 4 gezeigten Array 211 darstellt. Eine Stromquelle oder eine CVC-Schaltung wie etwa CVC0D umfaßt in der Regel einen an einen Transistor X4 gekoppelten Transistor X5 wie gezeigt. Eine Referenzspannung V_ref ist an die Gateelektrode des Transistors X5 angelegt, und die Sourceelektrode des Transistors X5 ist an Masse gekoppelt. Die Sourceelektrode des Transistors X4 ist an eine Spannungsversorgung V_dd gekoppelt, wobei die Spannungsquelle V_dd auch an einen Transistor X3 gekoppelt ist. Das Schemadiagramm für die CVC-Schaltung CVC0D ist beispielhaft, und die CVC-Schaltungen CVCXY (wobei X = 0, 1, 2 oder 3 und Y = A, B, C oder D, wobei Y einen Rand des Arrays 211 darstellt) von Ausführungsformen der vorliegenden Erfindung können alternativ andere Schemadiagramme und Konfigurationen umfassen.
Die CVC-Schaltung CVC0D ist an eine horizontale Leiterbahn gekoppelt, dargestellt durch den Widerstand R_var1, der die Eck-Leiterbahn zwischen einer CVC0D auf der linken Seite des Arrays 211 zu der Eck-Leiterbahn innerhalb des Zellenarrays darstellt. Der Widerstand R_var1 ist an einen WL-SEL-D-Transistor (X2 in 4) gekoppelt, der an einen in dem Schemadiagramm nicht gezeigten Wortleitungsdecodierer (215 in 4) gekoppelt ist. Der WL-SEL-D-Transistor ist ausgelegt, die Wortleitung der Speicherzelle auszuwählen, in die geschrieben werden soll. Der Widerstand R_WL stellt den Widerstand der horizontalen Wortleitung in dem Zellenarray 211 dar.
Ein WL-SEL-B-Transistor ist dafür ausgelegt, die Wortleitung der Speicherzelle auszuwählen, in die geschrieben werden soll. Der WL-SEL-B-Transistor ist an die MWL0B auf der rechten Seite B des Arrays 211 mit einem Widerstand R_var2 gekoppelt. Die MWL0B ist an die Drainelektrode einer CVC-Schaltung CVC0B auf der rechten Seite des Arrays 211 gekoppelt.
Der Spannungsabfall an R_var1 beträgt V_var1, der Spannunsabfall an R_WL beträgt V_WL, und der Spannungsabfall an R_var2 beträgt V_var2.
Ein Problem mit der in 4 gezeigten Ausführungsform, wie aus dem in 5 gezeigten Schemadiagramm hervorgeht, besteht darin, daß die Widerstände R_var1 und R_var2 für verschiedene Speicherzellen in dem Array 211 verschiedene Werte aufweisen, weil die Länge der Leiterbahn zwischen den CVC-Schaltungen und dem Zellenarray 211 für jede ausgewählte Speicherzelle verschieden ist. Dies wird durch die folgende Gleichung beschrieben: IWL = f(VDS = VDD – (VVar1 + VVar2 + VWL + ...)).
Es wird gewünscht, daß die Spannungsabfälle für die verschiedenen Wortleitungen in dem Speicherarray 211 konstant sein sollen, damit man für jede Wortleitung den gleichen Wortleitungsschreibstrom erzielt: Vvar1 + Vvar2 = konstant → IWL ≈ konstant.
Weil die Spannungsabfälle V_var1 + V_var2 in der in 4 gezeigten MRAM-200-Anordnung verschieden sind, wird eine unterschiedliche Menge an Schreibstrom I_WL geliefert, um in jede Speicherzelle in dem Zellenarray 211 zu schreiben.
Vorteilhafterweise wird gemäß Ausführungsformen der vorliegenden Erfindung erkannt, daß zum Erhalten des gleichen Schreibstroms unabhängig von der Position der adressierten Wortleitung es erforderlich ist, daß der Schreibwegwiderstand für jede Speicherzelle innerhalb des Arrays 211 etwa den gleichen Wert aufweist.
6 veranschaulicht eine Anordnung für ein MRAM-Bauelement 300 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Das Zellenarray 311 umfaßt mehrere nicht gezeigte Speicherzellen, die magnetische Stapel für einen MRAM umfassen, die adressierbar sind und in die geschrieben werden kann, indem ein Strom entlang den Wortleitungen und Bitleitungen 312 des Zellenarrays 311 geschickt wird. Anstatt entlang dem Rand des Zellenarrays 311 bei B und D wie in der in 4 gezeigten Anordnung plaziert zu sein, sind die CVC-Schaltungen CVC0D, CVC1D, CVC2D, CVC3D, CVC0B, CVC1B, CVC2B und CVC3B in den Ecken des Zellenarrays 311 plaziert. Diese Konfiguration erzeugt einen gleichförmigeren Widerstand in den Schreibwegen zu jeder Speicherzelle, indem der Abstand entlang der Leiterbahnen in dem Schreibweg für jede adressierte Speicherzelle im wesentlichen gleich gemacht wird. Beispielsweise weist der Schreibweg 332 zwischen den CVC-Schaltungen CVC2D und CVC2B im wesentlichen die gleiche Länge auf wie der Schreibweg 334 zwischen CVC0D und CVC0B. Beide Schreibwege 332 und 334 vergrößern die Länge einer ganzen Wortleitung und Bitleitung 312, weil sich die CVC-Schaltungen in den Ecken des Zellenarrays 311 befinden.
Obgleich 6 die CVC-Schaltungen für die in den Ecken des Arrays 311 liegenden Wortleitungen zeigt, können die CVC-Schaltungen für die Wortleitungen oder Bitleitungen oder beide gemäß Ausführungsformen der vorliegenden Erfindung in den Ecken des Arrays 311 plaziert sein.
Eine weitere Verbesserung kann an der in 6 gezeigten MRAM-300-Anordnung gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung erfolgen. Man beachte, daß der Abstand der CVC-Schaltungen zu den Wortleitungen je nach der verwendeten CVC-Schaltung variiert. Beispielsweise befinden sich die CVC-Schaltungen CVC2D und CVC23 in einem Abstand 336D bzw. 336B von dem Array 311. Die Abstände 336D und 3363 sind größer als die Abstände 338D und 338B, in denen CVC1D und CVC1B von dem Array 311 Wegliegen. Deshalb existiert weiterhin in der Anordnung des gezeigten MRAM 300 ein Unterschied bei der Länge der Schreibwege 332/334, wenngleich das Design gegenüber der in 4 gezeigten Anordnung wesentlich verbessert ist.
7 zeigt eine bevorzugte Ausführungsform der vorliegenden Erfindung mit in den Ecken des MRAM-Bauelements 400 wie in 6 angeordneten CVC-Schaltungen. In 7 jedoch ist die Reihenfolge der CVC-Schaltungen in einer Ecke umgekehrt, um weiter sicherzustellen, daß der Schreibweg für alle Speicherzellen innerhalb des Arrays gleich ist.
Ein weiteres neuartiges Merkmal der in 6 und 7 gezeigten MRAM-300/400-Anordnungen besteht darin, daß die Reihenfolge der CVC-Schaltungen CVC0C, CVC1C, CVC2C und CVC3C entlang dem oberen Rand C des Arrays 311/411 bezüglich der CVC-Schaltungen CVC3A, CVC2A, CVC1A und CVC0A entlang dem unteren Rand A des Arrays 311/411 umgekehrt ist. Diese Umkehrung der CVC-Schaltungsreihenfolge ist von Vorteil beim Ausgleichen der Länge der Schreibwege für alle Speicherzellen in dem Array 311/411.
8 veranschaulicht eine weitere bevorzugte Ausführungsform der vorliegenden Erfindung, die den Unterschied bei dem Widerstand der Schreibwege von Speicherzellen auf ein Minimum reduziert. Die MRAM-500-Anordnung enthält CVC-Schaltungen, die entlang dem linken Rand, dem rechten Rand, der Oberseite und Unterseite des Zellenarrays 511 anstatt in den Ecken des Arrays wie in 6 und 7 positioniert sind. Vier CVC-Schaltungen sind entlang jedem Rand gezeigt, wenngleich bevorzugt zwei oder mehr CVC-Schaltungen entlang jedem Rand gemäß einer Ausführungsform der vorliegenden Erfindung plaziert sind. Beispielsweise sind CVC-Schaltungen CVC3D, CVC2D, CVC1D und CVC0D von der Oberseite zur Unterseite entlang der linken vertikalen Seite D des Zellenarrays 511 positioniert und CVC-Schaltungen CVC0B, CVC1B, CVC2B und CVC3B sind von der Oberseite zur Unterseite entlang der rechten vertikalen Seite B des Zellenarrays 511 positioniert. Analog sind CVC-Schaltungen CVC3C, CVC2C, CVC1C und CVC0C von der linken zur rechten Seite entlang der Oberseite C des Zellenarrays 511 positioniert und CVC-Schaltungen CVC0A, CVC1A, CVC2A und CVC3A sind von links nach rechts entlang der unteren Seite A des Zellenarrays 511 positioniert. Das Umkehren der Reihenfolge von gegenüberliegenden CVC-Schaltungen ist vorteilhaft, weil der Widerstand des Wegs zum Schreiben in eine Speicherzelle innerhalb des Arrays 511 gleichförmiger gemacht wird, weil der Abstand zwischen einer CVC-Schaltung auf der linken Seite des Arrays und der CVC-Schaltung auf der rechten Seite des Arrays gleichförmiger gemacht wird, als Beispiel. Man beachte, daß die Hauptwortleitungen (MWL) und Hauptbitleitungen (MBL) zum Adressieren der verschiedenen Wortleitungen (WL0, WL2, WL124 und WL127) des Arrays 211 unter Verwendung eines Wortleitungsdecodierers 515 oder eines Bitleitungsdecodierers 513 für die Bitleitungen verwendet werden.
Obwohl Ausführungsformen der Erfindung hierin unter Bezugnahme auf eine Anwendung in MRAM-Bauelementen beschrieben sind, sind Ausführungsformen der Erfindung auch in anderen Arten von Halbleiterspeicherbauelementen vorteilhaft, besonders jenen, bei denen das Schreiben in die Speicherzellen bewerkstelligt wird, indem ein Strom angelegt wird anstatt eine Spannung angelegt wird, als Beispiel. Ausführungsformen der Erfindung eignen sich auch in Nicht-Kreuzungspunkt-MRAM-Bauelementen wie etwas in MRAMs mit Transistorarrayarchitekturen. Ausführungsformen der Erfindung eignen sich auch in MRAM-Arrays mit mehreren gestapelten Speicherzellen, als Beispiel.
Vier CVC-Schaltungen sind auf einer Seite oder Ecken des Speicherarrays in mehreren Figuren hierin gezeigt. Jedoch können eine oder mehrere CVC-Schaltungen gemäß Ausführungsformen der vorliegenden Erfindung verwendet werden, beispielsweise 4, 8, 16 oder mehr.
In 6 und 7 sind CVC-Schaltungen in den Ecken des Arrays nur für die Wortleitungen gezeigt: jedoch können die CVC-Schaltungen für die Wortleitungen, Bitleitungen oder beide gemäß Ausführungsformen der vorliegenden Erfindung in den Arrayecken positioniert sein.
Mit Ausführungsformen der vorliegenden Erfindung lassen sich technische Vorteile als eine Anordnung für CVC-Schaltungen eines MRAM-Bauelements erzielen, die einen im wesentlichen gleichförmigen Schreibstrom für alle Speicherzellen innerhalb des Arrays sicherstellt. Zu Vorteilen von Ausführungsformen der Erfindung zählen das Bereitstellen eines Weges zum Anordnen von CVC-Schaltungen in MRAMs, so daß Schreibwege für jede Speicherzelle ungefähr die gleichen Widerstände aufweisen, weshalb die Schreibströme für jede Speicherzelle unabhängig von der Position der ausgewählten Wortleitung und/oder Bitleitung die gleichen sind. Dies ist vorteilhaft, weil es sicherzustellen hilft, daß benachbarte Speicherzellen beim Schreiben in eine bestimmte Speicherzelle nicht gestört werden, was zu der Fähigkeit führt, Logikzustände in einem Speicherbauelement präziser zu speichern. Der Schreibspielraum oder die Schreibselektivität wird aufgrund der im wesentlichen gleichen Schreibweglängen und -widerstände gemäß Ausführungsformen der Erfindung vergrößert. Ausführungsformen der vorliegenden Erfindung liefern ein MRAM-Array, wo der Schreibstrom über alle Wortleitungen und Bitleitungen fast konstant ist, und die Länge und der Widerstand des Stromwegs sehr gleichförmig ist. Die CVC-Schaltungen sind so angeordnet, daß der Widerstand oder Abstand zu den Hauptwortleitungen auf ein Minimum reduziert ist. CVC-Schaltungen, die eine kleinere Strommenge erfordern, können gemäß einer Ausführungsform der vorliegenden Erfindung genutzt werden.
Wenngleich die Erfindung unter Bezugnahme auf veranschaulichende Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in einem beschränkenden Sinne ausgelegt werden. Verschiedene Modifikationen in Kombinationen der veranschaulichenden Ausführungsformen sowie andere Ausführungsformen der Erfindung ergeben sich dem Fachmann bei Bezugnahme auf die Beschreibung. Außerdem kann die Reihenfolge der Prozeßschritte von einem Durchschnittsfachmann umgeordnet werden und dennoch innerhalb des Schutzbereichs von Ausführungsformen der vorliegenden Erfindung liegen. Es ist deshalb beabsichtigt, daß die beigefügten Ansprüche alle derartigen Modifikationen oder Ausführungsformen einschließen. Zudem soll der Schutzbereich der vorliegenden Anmeldung nicht auf die jeweiligen Ausführungsformen des Prozesses, der Maschine, der Herstellung, der Materiezusammensetzung, Mitteln, Verfahren und Schritte beschränkt sein, die in der Spezifikation beschrieben sind. Dementsprechend sollen die beigefügten Ansprüche innerhalb ihre Schutzbereichs solche Prozesse, Maschinen, der Herstellung, der Materiezusammensetzungen, Mittel, Verfahren und Schritte enthalten.

Claims

Speicherbauelement (100; 300; 400; 500), umfassend: mehrere in einem Array (111; 311; 411; 511) angeordnete Speicherzellen (114); mehrere unter den Speicherzellen (114) angeordnete erste Leiterbahnn, wobei die ersten Leiterbahnen in einer ersten Richtung positioniert sind; mehrere über den Speicherzellen (114) angeordnete zweite Leiterbahnn, wobei die zweiten Leiterbahnen in einer zweiten Richtung positioniert sind, wobei sich die Speicherzellen (114) an Kreuzungspunkten der ersten und zweiten Leiterbahnen befinden; und mehrere Strom-/Spannungssteuerschaltungen (CVC1..., CVC4; CVC0A, ..., CVC3A, CVC0B, ..., CVC3B, CVC0C, ..., CVC3C, CVC0D, ..., CVC3D), dadurch gekennzeichnet, daß die mehreren Strom-/Spannungssteuerschaltungen eine Stromquelle und eine Stromsenke enthalten, wobei die Strom-/Spannungssteuerschaltungen an jedes Ende der ersten und zweiten Leiterbahnen gekoppelt sind, daß die Speicherzellen (114) durch Anlegen eines Stroms von einer der Strom-/Spannungssteuerschaltungen an eine Strom-/Spannungssteuerschaltung am entgegengesetzten Ende der ersten und zweiten Leiterbahnen adressierbar sind und daß die Strom-/Spannungssteuerschaltungen so angeordnet sind, daß die Länge der ersten und zweiten Leiterbahnen zwischen jeder stromquelle und jeder Stromsenke für jede adressierte Speicherzelle (114) im wesentlichen gleich ist.
Speicherbauelement nach Anspruch 1, wobei das Array einen linken vertikalen Rand (D), einen rechten vertikalen Rand (B), einen unteren horizontalen Rand (A) und einen oberen horizontalen Rand (C) umfaßt, wobei einige der Strom-/Spannungssteuerschaltungen (CVC1, CVC3; CVC0B, ..., CVC3B, CVC0D, ..., CVC3D) entlang der vertikalen Ränder (B, D) des Arrays positioniert sind und wobei einige der Strom-/Spannungssteuerschaltungen (CVC2, CVC4; CVC0A, ..., CVC3A, CVC0C, ..., CVC3C) entlang der horizontalen Ränder (A, C) des Arrays positioniert sind.
Speicherbauelement nach Anspruch 2, wobei die Reihenfolge der Strom-/Spannungssteuerschaltung (CVC0D, ..., CVC3D) am linken vertikalen Rand gegenüber der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC0B, ..., CVC3B) am rechten vertikalen Rand umgekehrt ist.
Speicherbauelement nach Anspruch 2 oder 3, wobei die Reihenfolge der Strom-/Spannungssteuerschaltung (CVC0A, ..., CVC3A) am unteren horizontalen Rand gegenüber der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC0C, ..., CVC3C) am oberen horizontalen Rand umgekehrt ist.
Speicherbauelement nach einem der Ansprüche 1 bis 4, wobei das Array eine rechte obere Ecke, eine rechte untere Ecke, eine linke obere Ecke und eine linke untere Ecke umfaßt, wobei einige der Strom-/Spannungssteuerschaltungen in der rechten oberen Ecke und der linken unteren Ecke positioniert sind und wobei einige der Strom-/Spannungssteuerschaltungen in der linken oberen Ecke und der rechten unteren Ecke positioniert sind.
Speicherbauelement nach Anspruch 5, wobei die Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC0B, CVC3B) in der rechten oberen Ecke gegenüber der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC3D, CVC0D) in der linken unteren Ecke umgekehrt ist.
Speicherbauelement nach Anspruch 5 oder 6, wobei die Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC1D, CVC2D) in der linken oberen Ecke gegenüber der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC2B, CVC1B) in der rechten unteren Ecke umgekehrt ist.
Speicherbauelement nach einem der Ansprüche 1 bis 7, wobei jede Speicherzelle (114) durch Durchleiten eines Schreibstroms durch eine erste und zweite Leiterbahn programmierbar ist.
Speicherbauelement nach Anspruch 8, wobei jede Speicherzelle (114) einen magnetischen Stapel (14) umfaßt.
Speicherbauelement nach Anspruch 8 oder 9, wobei das Bauelement (100; 300; 400; 500) einen magnetoresistiven Direktzugriffsspeicher umfaßt.
Verfahren zum Herstellen eines Speicherbauelements, umfassend: Bereitstellen mehrerer in einem Array (111; 311; 411; 511) angeordneter Speicherzellen (114); Anordnen mehrerer erster Leiterbahnen unter den Speicherzellen (114), wobei die ersten Leiterbahnen in einer ersten Richtung positioniert sind; Anordnen mehrerer zweiter Leiterbahnen über den Speicherzellen (114), wobei die zweiten Leiterbahnen in einer zweiten Richtung positioniert sind, wobei sich die Speicherzellen (114) an Kreuzungspunkten der ersten und zweiten Leiterbahnen befinden; und Koppeln mehrerer Strom-/Spannungssteuerschaltungen (CVC1..., CVC4; CVC0A, ..., CVC3A, CVC0B, ..., CVC3B, CVC0C, ..., CVC3C, CVC0D, ..., CVC3D) einschließlich einer Stromquelle und einer Stromsenke an jedem Ende der ersten und zweiten Leiterbahnen, dadurch gekennzeichnet, daß die Speicherzellen (114) adressierbar sind durch Anlegen eines Stroms von einer der Strom-/Spannungssteuerschaltungen an eine Strom-/Spannungssteuerschaltung am entgegengesetzten Ende der ersten und zweiten Leiterbahnen, wobei die Strom-/Spannungssteuerschaltungen so ausgelegt sind, daß der Widerstand der ersten und zweiten Leiterbahnen zwischen jeder Stromquelle und jeder Senke für jede adressierte Speicherzelle (114) im wesentlichen der gleiche ist.
Verfahren nach Anspruch 11, wobei das Array einen linken vertikalen Rand (D), einen rechten vertikalen Rand (B), einen unteren horizontalen Rand (A) und einen oberen horizontalen Rand (C) umfaßt, wobei das Koppeln der Strom-/Spannungssteuerschaltungen das Positionieren einiger der Strom-/Spannungssteuerschaltungen (CVC1, CVC3; CVC0B, ..., CVC3B, CVC0D, ..., CVC3D) entlang der vertikalen Ränder (B, D) des Arrays und das Positionieren einiger der Strom-/Spannungssteuerschalturigen (CVC2, CVC4; CVC0A, ..., CVC3A, CVC0C, ..., CVC3C) entlang der horizontalen Ränder (A, C) des Arrays umfaßt.
Verfahren nach Anspruch 12, weiterhin umfassend: Umkehren der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC0D, ..., CVC3D) am linken vertikalen Rand gegenüber der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC0B, ..., CVC3B) am rechten vertikalen Rand; und Umkehren der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC0A, ..., CVC3A) am unteren horizontalen Rand gegenüber der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC0C, ..., CVC3C) am oberen horizontalen Rand.
Verfahren nach Anspruch 11, wobei das Array eine rechte obere Ecke, eine rechte untere Ecke, eine linke obere Ecke und eine linke untere Ecke umfaßt, wobei das Koppeln der Strom-/Spannungssteuerschaltungen das Positionieren einiger der Strom-/Spannungssteuerschaltungen in der rechten oberen Ecke und linken unteren Ecke umfaßt und das Koppeln der Strom-/Spannungssteuerschaltungen das Positionieren einiger der Strom-/Spannungssteuerschaltungen in der linken oberen Ecke und der rechten unteren Ecke umfaßt.
Verfahren nach Anspruch 14, weiterhin umfassend: Umkehren der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC0B, CVC3B) in der rechten oberen Ecke gegenüber der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC3D, CVC0D) in der linken unteren Ecke; und Umkehren der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC1D, CVC2D) in der linken oberen Ecke gegenüber der Reihenfolge der Strom-/Spannungssteuerschaltungen (CVC2B, CVC1B) in der rechten unteren Ecke.
Verfahren nach einem der Ansprüche 11 bis 15, wobei jede Speicherzelle (114) programmierbar ist durch Durchleiten eines Stroms durch eine erste und zweite Leiterbahn.
Verfahren nach Anspruch 16, wobei das Bauelement (100; 300; 400; 500) einen magnetoresistiven Direktzugriffsspeicher umfaßt.