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Die
Erfindung betrifft nichtflüchtige
Halbleiter-Speicherchips, und spezieller betrifft sie ein Array resistiver
Speicherzellen, insbesondere eine MRAM-Konfiguration mit magnetoresistiven
Speicherzellen sowie ein Verfahren zum Erfassen der Widerstandswerte,
d.h. zum Lesen der logischen Zustände ausgewählter Speicherzellen in einem
solchen Array.
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Ein
magnetischer (oder magnetoresistiver) Direktzugriffsspeicher (MRAM)
bildet eine Technologie für
nichtflüchtige
Zugriffsspeicher, die den dynamischen Direktzugriffsspeicher (DRAM)
als Standardspeicher für
Computereinrichtungen ersetzen könnte.
Insbesondere wird die Verwendung von MRAMs als nichtflüchtigen
RAMs schließlich "direkteinschaltende" Systeme ermöglichen,
die aktiv werden, sobald ein Computersystem eingeschaltet wird, um
so die Zeitspanne einzusparen, die ein herkömmlicher Computer dazu benötigt, während des
Hochfahrens des Systems Bootdaten von einem Festplattenlaufwerk
in einen flüchtigen
DRAM zu übertragen.
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Eine
magnetische Speicherzelle (auch als magnetoresistives Tunnelelement
oder TMR-Element bezeichnet) verfügt über eine Struktur mit ferromagnetischen
Schichten, die durch eine unmagnetische Schicht (Barriere) getrennt
sind und in einem magnetischen Tunnelübergang (MTJ = magnetic tunnel
junction) angeordnet sind. Digitale Information wird in einer magnetischen
Speicherzelle als Richtungen von Magnetisierungsvektoren in den
ferromagnetischen Schichten gespeichert und repräsentiert. Genauer gesagt, wird
das magnetische Moment einer ferromagnetischen Schicht magnetisch
fixiert oder gepinnt (auch als "Referenzschicht" bezeichnet), während das
magnetische Moment der anderen ferromagnetischen Schicht (auch als "freie Schicht" bezeichnet) frei
zwischen derselben und der entgegengesetzten Richtung in Bezug auf
die fes te Magnetisierungsrichtung der Referenzschicht geschaltet werden
kann. Die Orientierungen des magnetischen Moments der freien Schicht
sind auch als "paralleler" und "antiparalleler" Zustand bekannt,
wobei der parallele Zustand dieselbe magnetische Ausrichtung der freien
und der Referenzschicht bezeichnet, während der antiparallele Zustand
entgegengesetzte magnetische Ausrichtungen derselben bezeichnet.
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Abhängig vom
Magnetisierungszustand der freien Schicht (d.h. paralleler oder
antiparalleler Zustand) zeigt die magnetische Speicherzelle zwei
verschiedene Widerstandswerte, wenn eine Spannung an die Barriere
des magnetischen Tunnelübergangs angelegt
wird. So spiegelt der spezielle Widerstand des TMR-Elements den
Magnetisierungszustand der freien Schicht wider, wobei der Widerstand "niedrig" ist, wenn die Magnetisierung
parallel ist, und er "hoch" ist, wenn die Magnetisierung
antiparallel ist. Demgemäß ermöglicht es
ein Erfassen von Änderungen
des Widerstands eines MRAM-Elements im magnetischen Speicherelement
gespeicherte Information zu erfassen, d.h. Information aus dem magnetischen
Speicherelement ausgelesen wird. Außerdem wird typischerweise
durch Anlegen eines bidirektionalen Stroms in einer speziellen Richtung
in ein magnetisches Speicherelement geschrieben, um die freie Schicht
in einem parallelen oder einem antiparallelen Zustand magnetisch
auszurichten.
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In
einer MRAM-Konfiguration ist eine Anzahl magnetischer Speicherzellen
und anderer Schaltkreise integriert, wie eine Steuerschaltung für magnetische
Speicherelemente, Komparatoren zum Erfassen von Zuständen in
einem magnetischen Speicherelement, Eingangs/Ausgangs-Schaltungen
sowie verschiedene Unterstützungsschaltungen.
Die magnetischen Speicherzellen sind typischerweise so konzipiert,
dass sie folgend auf die CMOS-Bearbeitung am Anfang der Fertigungslinie
(FEOL = front-end-of-line) in die Hinterende-Leiterbahnstruktur
bei der CMOS-Bearbeitung am Hinterende der Fertigungslinie (BEOL
= back-end-of-line) integriert werden.
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Um
in aktuellen elektronischen Einrichtungen von Nutzen zu sein, werden
in magnetischen Direktzugriffsspeichern Arrays sehr hoher Dichte
magnetischer Speicherzellen verwendet. In diesen Arrays hoher Dichte
sind die magnetischen Zellen im Allgemeinen in Zeilen und Spalten
angeordnet, wobei einzelne Zellen für Lese- und Schreiboperationen
durch die Auswahl der geeigneten Zeile und Spalte, die die gewünschte Zelle
enthalten, adressierbar ist. Auch sind herkömmlicherweise orthogonale Stromleitungen
vorhanden, eine für
jede Zeile und eine für
jede Spalte, so dass in eine ausgewählte Zelle dadurch geschrieben
wird, dass ein Strom an die geeignete Zeilen-Stromleitung und die
geeignete Spalten-Stromleitung geliefert wird.
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In
jüngerer
Zeit hat, insbesondere angesichts moderner tragbarer Einrichtungen,
wie tragbarer Computer, digitaler Stehbildkameras und dergleichen,
die Nachfrage nach billigen Massenspeichern besonders hoher Dichte
drastisch zugenommen. Daher besteht einer der wichtigsten Punkte
hinsichtlich billiger MRAMs hoher Dichte in einer Verkleinerung der
MRAM-Zelle.
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Bei
der einfachsten Ausführungsform
benötigt
eine MRAM-Konfiguration mit Speicherzellen in einer Speichermatrix
zwischen Bit- und Wortleitungen im Idealfall nur eine Fläche von
4F2 pro Informationsinhalt oder Bit, wobei
F die minimale Merkmalsgröße bei der
verwendeten Technologie bezeichnet. Eine derartige Konfiguration
leidet jedoch unter beträchtlichen
parasitären
Strömen,
die während
des Auslesen durch benachbarte Speicherzellen fließen, da
geringfügige
Differenzen der Widerstandswerte der Speicherzellen vorliegen. Um
diesen Nachteil zu vermeiden, wurden bereits ausgeklügel tere
Konfigurationen in Betracht gezogen, bei denen jede einzelne Speicherzelle über einen
MTJ und einen Auswähltransistor
verfügt.
Bei dieser Konfiguration ist es jedoch von Nachteil, dass der Vorteil
einer Konfiguration hoher Dichte verloren gegangen ist. Genauer
gesagt, müssen,
da die untere Elektrode jedes MTJ über eine Abfolge von Durchführungen,
Kontakten und Metall-Auftreffkontaktflecken mit dem entsprechenden
Auswähltransistor
verbunden werden muss, diese Auftreffkontaktflecke bei der praktischen
Realisierung eine große
Kontaktfläche
im Vergleich zur minimalen Merkmalsgröße aufweisen, so dass es nicht möglich ist,
eine Speicherzellengröße mit einer
Fläche
unter 20-25F2 zu erzielen.
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Um
den obigen Konflikt zwischen einer verkleinerten Fläche bezogen
auf die minimale Merkmalsgröße F einerseits
und das Vermeiden parasitärer
Ströme
andererseits zu lösen,
wurde z.B. die gemeinsame Nutzung eines Auswähltransistors für mehrere
MTJs vorgeschlagen. Jedoch kann diese Lösung bei MRAMs nicht verwendet
werden, da keine Mischung des Speichersignals erfolgen kann. Eine
andere Lösung,
wie sie vor kurzem vorgeschlagen wurde, zieht tiefe, insbesondere
selbst ausgerichtete Durchführungen
in Kontakt, die von der unteren Elektrode des MTJ zum Drain des
Auswähltransistors
verlaufen, was jedoch eine ziemlich teure Technik ist und wahrscheinlich
eine ziemlich lange Entwicklungsarbeit erfordert, um Massenherstellbarkeit
zu erzielen.
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Der
Erfindung liegt die Aufgabe zugrunde, ein Array resistiver Speicherzellen
sowie ein Verfahren zum Erfassen von Widerstandswerten derartiger Speicherzellen
zu schaffen, die zur Verwendung bei MRAM-Bauelementen geeignet sind.
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Diese
Aufgabe ist durch das Array gemäß dem Anspruch
1 und das Verfahren gemäß dem Anspruch
10 gelöst.
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Die
beigefügten
Zeichnungen sind enthalten, um für
ein weiteres Verständnis
der Erfindung zu sorgen, und sie sind in diese Beschreibung eingeschlossen
und bilden einen Teil derselben. Die Zeichnungen veranschaulichen
die Ausführungsformen
der Erfindung, und sie dienen gemeinsam mit der Beschreibung dazu,
die Prinzipien der Erfindung zu erläutern. Andere Ausführungsformen
der Erfindung und viele der vorgesehenen Vorteile der Erfindung werden
leicht erkennbar werden, wenn sie unter Bezugnahme auf die folgende
detaillierte Beschreibung besser verständlich werden. Die Elemente
der Zeichnungen sind nicht notwendigerweise wechselseitig maßstabsgetreu.
Gleiche Bezugszahlen kennzeichnen entsprechende, ähnliche
Teile.
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1 ist
eine schematische, perspektivische Teilansicht zum Veranschaulichen
einer MRAM-Konfiguration entsprechend einer Ausführungsform der Erfindung.
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2 ist
eine schematische Ansicht einer Schicht einer bei der Ausführungsform
der 1 dargestellten Speichermatrix von oben nach unten,
um insbesondere ein Verfahren zum Erfassen des Widerstandswerts
einer jeweils ausgewählten
Speicherzelle zu erläutern.
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3 ist
eine der 2 entsprechende Ansicht, wobei
jedoch mit einer Leseleitung keine Auswähltransistoren verbunden sind.
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In
der folgenden detaillierten Beschreibung wird auf die beigefügten Zeichnungen
Bezug genommen, die einen Teil derselben bilden und in denen zur Veranschaulichung
spezielle Ausführungsform
dargestellt sind, gemäß denen
die Erfindung realisiert werden kann. In dieser Hinsicht wird eine
Richtungsterminologie, wie "oben", "unten", "vorne", "hinten", "vorderer", "hinterer" usw., unter Bezugnahme
auf die Aus richtung der Figur(en) verwendet. Da Komponenten der
Ausführungsformen
der Erfindung mit einer Anzahl verschiedener Orientierungen positioniert werden
können,
wird die Richtungsterminologie zu Zwecken der Veranschaulichung
verwendet, und sie ist in keiner Weise einschränkend. Es ist zu beachten,
dass andere Ausführungsformen
verwendet werden können
und strukturmäßige oder
logische Änderungen
vorgenommen werden können,
ohne dass vom Schutzumfang der Erfindung abgewichen wird. Die folgende
detaillierte Beschreibung ist daher nicht in beschränkendem
Sinn zu verwenden, und der Schutzumfang der Erfindung ist durch
die beigefügten
Ansprüche
definiert.
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Durch
die Erfindung ist eine Konfiguration resistiver Speicherzellen,
insbesondere eine MRAM-Konfiguration geschaffen, mit der die Größe von Speicherzellen
gegenüber
herkömmlichen 1T/1MTJ-Anordnungen
weiter verkleinert werden kann, ohne dass nachteilige Effekte z.B.
hinsichtlich parasitärer
Ströme
auftreten würden.
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Gemäß der Erfindung
wird dies durch eine Konfiguration resistiver Speicherzellen erzielt,
die über
Folgendes verfügt:
mehrere erste Stromleitungen, die beispielsweise Bitleitungen (BL)
sind, mehrere zweite Stromleitungen, die beispielsweise Schreib-Wortleitungen
(WWL) sind, mehrere dritte Stromleitungen, die beispielsweise Lese-Wortleitungen
(RWL) sind, mehrere resistive Speicherzellen sowie mehrere Auswähltransistoren.
In dieser Beschreibung wird der Begriff "resistive Speicherzelle" dazu verwendet,
Speicherzellen beliebiger Art zu beschreiben, die in zwei oder mehr
Zustände
gebracht werden können,
in denen sie verschiedene elektrische Widerstandswerte zeigen, wie
magnetoresistive Speicherzellen mit magnetischen Tunnelübergängen, wie
sie bei herkömmlichen
MRAMs verwendet werden, Phasenübergangs-Speicherzellen
sowie Speicherzellen mit leitender Überbrückung.
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Bei
der obigen Konfiguration sind die resistiven Speicherzellen in einer
Speichermatrixform zwischen den ersten und zweiten Stromleitungen
so angebracht, dass die ersten Stromleitungen die Spalten der Matrix
bilden, während
die zweiten Stromleitungen ihre Zeilen bilden. Jede der resistiven
Speicherzellen ist mit einer separaten der ersten Stromleitungen
verbunden, d.h., jede resistive Speicherzelle ist auf eine eindeutige
Weise mit einer ersten Stromleitung verbunden. Ferner verfügen die
mehreren Auswähltransistoren
bei der obigen Konfiguration über Gates
sowie Drain-Source-Pfade, von denen jeder mit mehreren resistiven
Speicherzellen einer Teil- oder Gesamtzeile der Speichermatrix verbunden
ist. Hierbei bezeichnet der Begriff "mehrere" eine Anzahl größer als eins, vorzugsweise
4 oder 8 resistive Speicherzellen, und es können darunter auch alle resistiven
Speicherzellen einer Zeile der Konfiguration verstanden werden.
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Noch
ferner sind bei der obigen Konfiguration die Drain-Source-Pfade verschiedener
Auswähltransistoren,
von denen jeder mit mehreren resistiven Speicherzellen verbunden
ist, wie oben beschrieben, mit einer vierten Stromleitung verbunden,
die als "Leseleitung" (SL) bezeichnet
werden kann. Hierbei ist der Drain-Source-Pfad jedes Auswähltransistors
mit den oben genannten mehreren resistiven Speicherzellen verbunden,
bei denen es sich um einen Teil der resistiven Speicherzellen einer
Zeile der Speichermatrix, oder alle, handelt, und er ist andererseits
mit der vierten Stromleitung verbunden. Genauer gesagt, sind die
Drains der Auswähltransistoren
mit den mehreren resistiven Speicherzellen verbunden, während ihre
Sources mit der vierten Stromleitung verbunden sind, oder alternativ
sind die Sources der Auswähltransistoren
mit den mehreren resistiven Speicherzellen verbunden, während ihre
Drains mit der vierten Stromleitung verbunden sind.
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Noch
ferner sind bei der obigen Konfiguration die Gates der Auswähltransistoren
jeweils mit einer der dritten Stromleitungen verbunden, um sie ein- oder
auszuschalten, wobei die dritten Stromleitungen beispielsweise die
Lese-Wortleitungen (RWL) sind.
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Bei
einer typischen und bevorzugten Ausführungsform der Erfindung schneiden
die zweiten Stromleitungen die ersten Stromleitungen vorzugsweise
rechtwinklig, während,
ebenfalls typischerweise, die dritten Stromleitungen so konzipiert
sind, dass sie parallel zu den zweiten Stromleitungen verlaufen. Gemäß der Erfindung
kann es auch von Vorteil sein, wenn die vierte Stromleitung parallel
zu den ersten Stromleitungen verläuft.
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Gemäß Ausführungsformen
der Erfindung ist das obige Array resistiver Speicherzellen als MRAM-Konfiguration
mit magnetoresistiven Speicherzellen realisiert, wobei jede dieser
magnetoresistiven Speicherzellen einen magnetischen Tunnelübergang
(MTJ) enthält,
der typischerweise über
eine erste und eine zweite magnetische Schicht aus einem magnetischen
Material verfügt,
die mit paralleler, übereinander
liegender Beziehung aufgeschichtet sind und durch eine Schicht aus
unmagnetischem Material getrennt sind. In einem derartigen MTJ ist die
zweite magnetische Schicht mit einer magnetisch fixierten Magnetisierung
versehen, während
die erste magnetische Schicht mit einer freien Magnetisierung versehen
ist, die zwischen derselben und der entgegengesetzten Richtung auf
die feste Magnetisierungsrichtung der zweiten magnetischen Schicht
frei geschaltet werden kann.
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Gemäß einer
weiteren Ausführungsform
betrifft die Erfindung ein Verfahren zum Erfassen des Widerstandswerts
einer jeweils ausgewählten,
d.h. adressierten resistiven Speicher zelle im obigen Array resistiver
Speicherzellen. Zu einem derartigen Verfahren gehören die
folgenden Schritte: die ersten Stromleitungen und die vierte Stromleitung
werden auf einen vorbestimmten ersten Potenzialwert (VCM) gebracht,
d.h., diese Stromleitungen werden auf dem festen Potenzialwert gehalten;
dann wird der Auswähltransistor,
der mit der zu lesenden resistiven Speicherzelle verbunden ist,
mittels der dritten Stromleitung, die mit seinem Gate verbunden
ist, eingeschaltet, um mit der adressierten Speicherzelle verbunden
zu werden, während
alle restlichen Auswähltransistoren
durch ihre jeweils zugehörige
dritte Stromleitung im ausgeschalteten Zustand gehalten werden (der
obige Auswähltransistor
muss ausreichend groß gewählt werden,
um dann, wenn er eingeschaltet ist, den lokalen Speicherknoten der
zu lesenden Speicherzelle auf dem vorbestimmten ersten Potenzial
(VCM) zu halten; dann wird ein vorbestimmtes
zweites elektrisches Potenzial (VCM + δV) mit der Potenzialdifferenz δV zum genannten
vorbestimmten ersten Potenzial (VCM) an
die erste Stromleitung angelegt, die mit der zu lesenden Speicherzelle
verbunden ist, während
die restlichen ersten Stromleitungen und die vierte Stromleitung
auf dem vorbestimmten ersten Potenzial (VCM) gehalten werden; dann
erfolgt eine Ermittlung der Stärke
des durch die vierte Stromleitung fließenden Stroms, d.h. des Stroms,
der aus dem folgenden Pfad besteht: erste Stromleitung, an die das
vorbestimmte zweite Potenzial (VCM + δV) angelegt wurde, zu lesende
Speicherzelle und Auswähltransistor,
der mit dieser und der vierten Stromleitung verbunden ist. Dabei
hängt dieser Strom
vom vorbestimmten zweiten Potenzial (VCM + δV) und dem Widerstandswert der
zu lesenden Speicherzelle ab. Um die vierte Stromleitung und die
ersten Stromleitungen vorab auf das vorbestimmte erste Potenzial
(VCM) zu bringen, verfügt
die obige Konfiguration ferner über
eine Einrichtung zu diesem Zweck.
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Wie
es aus dem Vorstehenden ersichtlich ist, erfolgt das "Adressieren" oder "Auswählen" einer einzelnen
resistiven Speicherzelle bei der obigen Konfiguration durch die
kumulative Wirkung des Anlegens des vorbestimmten zweiten elektrischen
Potenzials an die eine erste Stromleitung, die mit der zu lesenden
resistiven Speicherzelle verbunden ist, und das Einschalten des
Auswähltransistors
der mit ihr verbunden ist.
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Bei
einer bevorzugten Ausführungsform
des erfindungsgemäßen Verfahrens
zum Erfassen des Widerstandswerts einer ausgewählten resistiven Speicherzelle
wird die vierte Stromleitung vorab auf ein vorbestimmtes drittes
Potenzial (V'CM) gebracht, während die ersten Stromleitungen
auf das vorbestimmte erste Potenzial (VCM)
gebracht werden, wobei das dritte Potenzial kleiner als das erste
gewählt wird,
um Ohm'sche Verluste
im Auswähltransistor
zu kompensieren, der mit der ausgewählten resistiven Speicherzelle
verbunden ist.
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Unter
Bezugnahme auf die 1 und 2 wird nun
eine Ausführungsform
einer MRAM-Konfiguration 1 gemäß der Erfindung mit magnetoresistiven
Speicherzellen 2 in einer Speichermatrix beschrieben, in
der erste Stromleitungen die Spalten und zweite Stromleitungen die
Zeilen bilden. Die MRAM-Konfiguration ist so dargestellt, dass die
ersten Stromleitungen Bitleitungen (BL0, BL1, BL2, BL3) sind, während die
zweiten Stromleitungen Schreib-Wortleitungen (WWL) sind, wobei von
den letzteren nur eine dargestellt ist. Jede magnetische Speicherzelle 2 dieser
MRAM-Konfiguration verfügt über einen
magnetischen Tunnelübergang
(MTJ) mit einer freien Schicht 3 und einer Referenzschicht 4 aus
jeweils einem magnetischen Material, die parallel übereinander
geschichtet sind und durch eine Schicht 5 aus unmagnetischem
Material getrennt sind. Die Magnetisierung der freien Schicht ist
magnetisch mit einer Bitleitung über
dem entsprechenden MTJ und einer Schreib-Wortleitung unter diesem
gekoppelt, um diesen in einen parallelen oder antiparallelen Zustand
in Bezug auf die Magnetisierung der Referenzschicht zu schalten.
Die Bitleitungen und die Schreib-Wortleitungen schneiden einander
rechtwinklig, und an jeder ihrer Schnittstellen ist ein MTJ positioniert.
Die Bitleitungen erzeugen ein erstes Magnetfeld, wenn ein Strom
durch sie geschickt wird. Die Schreib-Wortleitungen erzeugen ein zweites Magnetfeld,
wenn ein Strom durch sie geschickt wird. Beide Magnetfelder wirken
an der Schnittstelle der Bitleitung und der Schreib-Wortleitung
auf die Achse leichter Magnetisierung des dort positionierten MTJ ein,
um ihn zu schalten.
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Bei
der Konfiguration gemäß den 1 und 2 ist
jede der magnetoresistiven Speicherzellen 2 elektrisch
mit einer separaten Bitleitung verbunden, und mehrere, nämlich vier
Speicherzellen einer Zeile der Speichermatrix, die mit verschiedenen
Bitleitungen verbunden sind, sind elektrisch mit dem Source-Drain-Pfad
nur eines einzelnen Auswähltransistors 6 verbunden.
Der Source-Drain-Pfad dieses Auswähltransistors 6 ist
auch mit einer Leseleitung (SL) zum Erfassen, der Widerstandswerte
ausgewählter
magnetoresistiver Speicherzellen der mehreren damit verbundenen
Speicherzellen verbunden. Das Gate des Auswähltransistors 6 ist
elektrisch mit einer Lese-Wortleitung (RWL0) verbunden, um den Auswähltransistor
ein- oder auszuschalten. Wie es aus der 2 erkennbar
ist, verläuft
jede der Lese-Wortleitungen (RWL0, RWL1, RWL2) in einer parallelen
Beziehung zu den Schreib-Wortleitungen (WWL),
während
die Leseleitung (SL) in einer parallelen Beziehung zu den Bitleitungen
(BL0, BL1, BL2, BL3) verläuft,
wobei jeder der mehreren Auswähltransistoren 6,
der jeweils mit mehreren Speicherzellen verbunden ist, mit der Leseleitung
(SL) verbunden ist.
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Unter
Bezugnahme auf die 2 und 3 wird nun
ein Verfahren zum Erfassen des Widerstandswerts einer ausgewählten Speicherzelle
erläutert.
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Während in
eine ausgewählte
magnetoresistive Speicherzelle geschrieben wird, d.h., während digitale
Information eingespeichert wird, werden jeweilige Ströme durch
die Bitleitung und die Schreib-Wortleitung geschickt, an deren Schnittstelle sich
die betreffende Speicherzelle befindet. Um ein Auslesen zu erzielen,
d.h., um den Widerstandswert der ausgewählten Speicherzelle 7 zu
erfassen, werden alle Bitleitungen und die Leseleitung zunächst auf
ein erstes Potenzial (VCM) gebracht (vorab
geladen), während
sich alle Auswähltransistoren 6 in
ihrem AUS-Zustand befinden. Der Zugriff (Auswählen oder Adressieren) startet
durch Einschalten des Auswähltransistors,
der mit der zu lesenden Speicherzelle 7 verbunden ist,
d.h., der Auswähltransistor
wird von seinem AUS- in seinen EIN-Zustand gebracht. Wenn der Auswähltransistor
perfekt wäre
(EIN-Widerstand = 0), würde
der lokale Speicherknoten 10 an der zu lesenden Speicherzelle 7 auf
dem vorbestimmten ersten Potenzial (VCM)
bleiben, wenn der Auswähltransistor
eingeschaltet wird, und es bestünde
kein Leckpfad (parasitäre
Ströme)
durch die nicht ausgewählten
Speicherzellen 2 am selben Speicherknoten 10,
d.h. durch alle Speicherzellen, die mit diesem Auswähltransistor
zusätzlich
zur zu lesenden Speicherzelle verbunden sind, da an diese Speicherzellen 2 keine
Spannungsdifferenz angelegt wird.
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Dann
wird ein vorbestimmtes zweites Potenzial (VCM + δV) mit der
Potenzialdifferenz (δV)
zum vorbestimmten ersten Potenzial (VCM)
an die eine Bitleitung (BL3) angelegt, die mit der zu lesenden Speicherzelle 7 verbunden
ist, während
alle restlichen Bitleitungen (BL0, BL1, BL2) und die Leseleitung
(SL) auf dem ersten vorbestimmten Potenzial (VCM)
gehalten werden. Alle Speicherzellen entlang der Bitleitung BL3,
die ein elektrisches Signal erhalten, zeigen einen parasitären Leckstrom 9,
jedoch fließt
in der durch den EIN-Zustand des Auswähltransistors 6 ausgewählten Zeile,
da der Speicherknoten 10 auf demselben Potenzialwert (d.h.
dem vorbestimmten ersten Potenzial (VCM)) wie die nicht ausgewählten Bitleitungen
gehalten wird, der gesamte Lesestrom 8, der durch die ausgewählte Speicherzelle 7 fließt, auch
durch den Auswähltransistor,
d.h. in der Leseleitung (SL). Demgemäß kann der Widerstandswert der
ausgewählten
Speicherzelle 7 mittels der Leseleitung (SL) dadurch erfolgen,
dass die Stärke
des durch sie fließenden
Lesestroms 8 erfasst wird.
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Da
in der Praxis der Auswähltransistor
kein perfekter Schalter ist, sondern er im eingeschalteten Zustand
einen gewissen elektrischen Restwiderstand zeigt, der von der Abmessung
des Auswähltransistors,
genauer gesagt, umgekehrt von seiner Weite, abhängt, sollten derartige Ohm'sche Verluste dadurch
kompensiert werden, dass das erste vorbestimmte Potenzial (VCM) tatsächlich
auf ein vorbestimmtes drittes Potenzial (V'CM) gebracht
wird, das kleiner, typischerweise geringfügig kleiner, als das erste
vorbestimmte Potenzial ist.
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Wie
es aus der 3 erkennbar ist, fließen dann,
wenn die Auswähltransistoren
jeweils mit Masse statt mit einer gemeinsamen Leseleitung verbunden
werden, und wenn alle Bitleitungen mit Ausnahme derjenigen, die
mit der zu lesenden Speicherzelle verbunden ist und an die ein anderes
Potenzial als das Nullpotenzial angelegt wird, mit Masse verbunden
sind, fließen
parasitäre
Leckströme
durch die mit dieser Bitleitung verbundenen Speicherzellen, und sie
fließen
auch durch die nicht ausgewählten
Speicherzellen der mehreren mit dem Auswähltransistor verbundenen Speicherzellen.
So wird das Erfassen von Widerstandswerten für eine ausgewählte Speicherzelle
verhindert.
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Bei
einer Layoutrealisierung ist es möglich, denselben Prozessablauf
wie bei der Herstellung bekannter Arrays resistiver Speicherzellen
zu verwenden. Anstatt dass jedoch die Speicherzellengröße wegen
Einschränkungen
beim Auswähltransistor
auf 20-25 F2 beschränkt wäre, ist eine minimale Fläche pro
Speicherzelle vom kleinen Wert von 9,1 F2 möglich, da
mehrere, nämlich
4 oder 8 Speicherzellen mit einem einzelnen Auswähltransistor verbunden werden.
In vorteilhafter Weise können
parasitäre
Ströme durch
die nicht ausgewählten
Speicherzellen, die mit diesem Auswähltransistor verbunden sind,
vermieden werden.