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HINTERGRUND
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Gebiet der Offenbarung
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Ausführungsformen der vorliegenden Offenbarung beziehen sich im Allgemeinen auf hybride Spin-Transfer-Drehmoment (STT)- und Spin-Orbit-Drehmoment (SOT)-magnetische Direktzugriffsspeicher (MRAM)- Vorrichtungen.
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Beschreibung des Stands der Technik
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Die MRAM-Technologie bietet Nicht-Volatilität und schnelle Antwortzeiten, aber eine MRAM-Speicherzelle ist in der Skalierbarkeit begrenzt und anfällig für Schreibstörungen. Der Programmierstrom, der verwendet wird, um zwischen hohen und niedrigen Widerstandszuständen über die MRAM-Magnetschichten zu schalten, ist typischerweise groß. Wenn somit mehrere Zellen in einem MRAM-Array angeordnet sind, kann der Programmierstrom, der zu einer Speicherzelle gerichtet ist, eine Feldänderung in der freien Schicht einer benachbarten Zelle induzieren. Das Potenzial für Schreibstörungen, auch als „Half-Select-Problem“ bezeichnet, kann mit einer STT-Technik angegangen werden.
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MRAM-basierte magnetische Tunnelübergangs (MTJ)- Speichervorrichtungen sind einer der interessantesten Kandidaten, um das „Half-Select-Problem“ anzugehen. STT-MRAM gewinnt viel Aufmerksamkeit, da STT-MRAM nicht-volatil und skalierbar ist und eine geringen Lesezugriffszeit aufweist. Beim STT-MRAM findet der Schaltvorgang durch die Anwendung eines spinpolarisierten Stroms über den MTJ während des Programmierens statt. STT-MRAM hat signifikante Vorteile gegenüber einem magnetfeldgeschalteten MRAM. Die hauptsächlichen Hürden, die mit einem magnetfeldgeschalteten MRAM verbunden sind, bestehen in der komplexen Zellenarchitektur, dem hohen Schreibstrom und einer schlechten Skalierbarkeit. Magnetfeldgeschaltetes MRAM kann nicht jenseits des 65-nm-Verfahrensknotens skalieren. Die schlechte Skalierbarkeit solcher Vorrichtungen ist den Feldschreibmethoden eigen. Wenn jedoch spinpolarisierter Strom über den MTJ angelegt wird, könnte dieser ein gewisses Zuverlässigkeitsproblem für den STT-MRAM erzeugen.
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Um die oben erwähnten Probleme weiter abzuschwächen, wurde SOT-MRAM vorgeschlagen. SOT-MRAM verwendet ein dreipoliges MTJ-basiertes Konzept, um den Lese- und Schreibweg im Vergleich zu dem zweipoligen Konzept des STT-MRAM zu isolieren. Folglich könnte ein SOT-MRAM-Chip die Lesestabilität erheblich verbessern. Darüber hinaus könnte der Schreibstrom viel niedriger sein, während der Schreibzugriff viel schneller sein könnte, da der Schreibweg unabhängig optimiert werden kann. Nichtsdestotrotz hat SOT-MRAM im Allgemeinen eine große Zellengröße und schlechte Schreibselektivität, da eine SOT-MRAM-Vorrichtung viele nicht ausgewählte Zellen während der Schreiboperation überschreiben könnte.
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Daher wird eine MRAM-Vorrichtung benötigt, die eine gute Skalierbarkeit, einen guten Schreibzugriff, einen geringen Schreibstrom und eine niedrige Lesezugriffszeit aufweist.
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Figurenliste
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Zur Verdeutlichung der Art und Weise, wie die vorstehend dargelegten Merkmale der vorliegenden Offenbarung im Detail verstanden werden können, kann eine ausführlichere Beschreibung der Offenbarung, die vorstehend kurz zusammengefasst ist, unter Bezugnahme auf Ausführungsformen erfolgen, von denen einige in den beigefügten Zeichnungen veranschaulicht sind. Es ist jedoch zu beachten, dass in den beigefügten Zeichnungen nur typische Ausführungsformen dieser Offenbarung dargestellt sind und diese daher nicht als Einschränkung ihres Umfangs anzusehen sind, da die Offenbarung andere ebenso wirksame Ausführungsformen zulassen kann.
- 1 ist eine schematische Darstellung eines Speicherarrays.
- 2 ist eine schematische Darstellung einer Speicherzelle.
- 3A-3D sind schematische isometrische Darstellungen von Hybrid-STT-SOT-MRAM-Vorrichtungen gemäß verschiedenen Ausführungsformen.
- 4A und 4B sind schematische Darstellungen von Hybrid-STT-SOT-MRAM-Arrays gemäß verschiedenen Ausführungsformen.
- 4C ist eine schematische Darstellung eines Schaltungslayouts eines Hybrid-STT-SOT-MRAM-Arrays.
- 5A und 5B sind schematische Querschnittsdarstellungen von Hybrid-STT-SOT-MRAM-Vorrichtungen gemäß verschiedenen Ausführungsformen.
- 6 ist eine schematische Darstellung eines Hybrid-STT-SOT-MRAM-Array-Layouts gemäß einer Ausführungsform.
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Zum besseren Verständnis wurden, soweit möglich, identische Bezugszeichen verwendet, um identische Elemente zu bezeichnen, die den Figuren gemeinsam sind. Es wird in Betracht gezogen, dass die in einer Ausführungsform offenbarten Elemente ohne besondere Aufzählung vorteilhaft auf andere Ausführungsformen angewendet werden können.
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DETAILLIERTE BESCHREIBUNG
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Die vorliegende Offenbarung bezieht sich allgemein auf Hybrid-STT-SOT-MRAM-Vorrichtungen. Die Vorrichtungen können sowohl eine STT-Bitleitung, die mit einer Speicherzelle gekoppelt ist, als auch eine SOT-Bitleitung, die auch mit der Speicherzelle gekoppelt sein kann, einschließen. Innerhalb eines STT-SOT-MRAM-Arrays kann eine Sourceleitung von zwei verschiedenen STT-SOT-MRAM-Vorrichtungen geteilt werden, um Platz zu sparen. Weiterhin können die Wortleitungen in einem Array innerhalb einer gemeinsamen Ebene verschachtelt sein.
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Der Hybrid-STT-SOT-MRAM schließt einen MTJ, der mit einer Lesebitleitung (d. h. STT-Bitleitung) über einen Isolationstransistor zusätzlich zu einer SOT-Bitleitung mit einer Sourceleitung verbunden ist, ein. Der MTJ schließt eine ferromagnetische Schicht mit einer magnetischen harten Achse ein. In einer Ausführungsform liegen die gemeinsam genutzte SOT-Bitleitung und Sourceleitung über der Wortbitleitung und sind von der Wortbitleitung und den STT-Bitleitungen isoliert. Der MTJ ist zwischen einem ersten, relativ hohen Widerstandszustand und einem zweiten, relativ niedrigen Widerstandszustand schaltbar. Während des Schreibprozesses kann ein unterstützter Strom durch die Bitleitung auch ein magnetisches Drehmoment in der ferromagnetischen Schicht, unabhängig von einem SOT-Effekt zum Unterstützen des Schaltens des MTJ zwischen dem ersten und dem zweiten Zustand, erzeugen. Zusätzlich hat in einigen Ausführungsformen die hybride STT-SOT-MRAM-Architektur eine kleine Zellengröße -6F2, die die höchste Dichte des Speichers dieses Typs aufnimmt.
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Weiterhin kann die Speicherzelle einen zusammengesetzten festen Schichtstapel (d. h. eine gepinnte Magnetschicht), der auf einem Substrat ausgebildet ist, eine auf dem festen Schichtstapel gebildete Tunnelschicht und einen darauf gebildeten Verbundstapel (d. h. eine freie Magnetschicht), der auf der Tunnelbarrierenschicht gebildet ist, und den Spin-Polarisator-Stapel einschließen. In einer Ausführungsform sind die Magnetisierungsrichtungen von jeder der freien Verbundschicht und der festen Schicht im Wesentlichen senkrecht zu der Ebene des Substrats, während die Magnetisierungsrichtungen einer unterstützten Schicht (d. h. der die Vorspannung beeinflussenden Schicht) entlang der Richtung in der Ebene des Substrats ausgerichtet sind. In einer Ausführungsform weist der freie Schichtstapel eine senkrechte Anisotropie auf, und die longitudinal unterstützten Schichten werden verwendet, um den Schaltungsprozess der freien Schicht deterministisch zu machen.
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Die hier verwendeten Ausdrücke „über“, „unter“, „zwischen“ und „auf“ beziehen sich auf eine relative Position einer Schicht in Bezug auf andere Schichten. So kann beispielsweise eine über oder unter einer anderen Schicht angeordnete Schicht direkt mit der anderen Schicht in Kontakt stehen oder eine oder mehrere dazwischenliegende Schichten aufweisen. Darüber hinaus kann eine zwischen Schichten angeordnete Schicht direkt mit den zwei Schichten in Kontakt stehen oder eine oder mehrere dazwischenliegende Schichten aufweisen. Im Gegensatz dazu steht eine erste Schicht, „auf“ einer zweiten Schicht in Kontakt mit der zweiten Schicht. Zusätzlich wird die relative Position einer Schicht in Bezug auf andere Schichten unter der Annahme bereitgestellt, dass Operationen relativ zu einem Substrat durchgeführt werden, ohne die absolute Orientierung des Substrats zu berücksichtigen.
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1 ist eine schematische Darstellung eines Speicherarrays 100. Der Array 100 enthält eine Vielzahl einer Vielzahl von Bitleitungen 102, 104, die verwendet werden, um die verschiedenen Speichervorrichtungen 106 innerhalb des Arrays 100 zu adressieren.
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2 ist eine schematische Darstellung einer Speicherzelle 200 einer Speichervorrichtung 106. Die Speicherzelle 200 schließt eine SOT-Materialschicht 202, eine freie magnetische Schicht 204, eine isolierende Schicht 206, eine festgelegte magnetische Schicht 208 und eine antiferromagnetische (AFM-)Schicht 210 ein. Die freie magnetische Schicht 204, die isolierende Schicht 206 und die festgelegte magnetische Schicht 208 weisen einen MTJ 212 auf. Die isolierende Schicht 206 weist ein isolierendes Material, wie beispielsweise MgO, auf. Es versteht sich, dass auch andere Materialien für die isolierende Schicht 206 in Betracht gezogen werden. Die SOT-Materialschicht 202 kann Pt, Ta, W, Cu dotiert entweder mit Bi oder Ir, oder Kombinationen davon aufweisen. Die freie magnetische Schicht 204 und die festgelegte magnetische Schicht 208 können Co, Fe, B, Co, CoFe, CoFeB, NiFe, CoHf oder Kombinationen davon aufweisen. Die antiferromagnetische Schicht 210 kann Pt, Ir, Rh, Ni, Fe, Mn oder Kombinationen davon, wie beispielsweise PtMn, PtPdMn, NiMn oder IrMn, aufweisen. Wie nachstehend diskutiert wird, wird eine die Vorspannung beeinflussende Schicht mit der festen longitudinalen Magnetisierungsrichtung auf die Oberseite der Speicherzelle gelegt, wodurch das Umschalten deterministischer wird.
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3A-3D sind schematische isometrische Darstellungen von Hybrid-STT-SOT-MRAM-Vorrichtungen 300, 325, 350, 375 gemäß verschiedenen Ausführungsformen. Die Vorrichtungen 300, 325, 350, 375 schließen eine Erfassungs-/Schreib-/Lese-Schaltlogik 302, eine Referenzzelle 304 und einen Verstärker 306 ein. Die Zelle 304 und die Schaltung 302 sind mit dem Verstärker 306 gekoppelt.
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Die Vorrichtungen 300, 325, 350, 375 schließen auch ein isolierendes Material 310 mit einer Sourceelektrode 312 und einer Drainelektrode 314 ein, die darin angeordnet sind. Eine Gateelektrode 316 ist über dem isolierenden Material 310 angeordnet. Wenn Strom an die Sourceelektrode 312 und die Gateelektrode 316 angelegt wird, fließt Strom durch eine (nicht gezeigte) Halbleiterschicht zu der Drainelektrode 314. Strom wird durch die Wortleitung 318 an die Gateelektrode 316 angelegt. Strom wird durch eine Sourceleitung 320 an die Sourceelektrode 312 angelegt. Die Sourceleitung 320 ist in einer von der Wortleitung 318 getrennten Ebene angeordnet, und die Sourceleitung 320 erstreckt sich senkrecht zu der Wortleitung 318. Es ist gezeigt, dass verschiedene Verbindungselemente 322, 324 die Sourceelektrode 312 mit der Sourceleitung 320 verbinden. Es versteht sich, dass mehr oder weniger Verbindungselemente 322, 324 vorhanden sein können, um die Sourceelektrode 312 mit der Sourceleitung 320 zu verbinden und die beiden gezeigten Verbindungselemente 324 322 nur eine Möglichkeit darstellen.
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Die Drainelektrode 314 ist über Verbindungselemente 326, 328 mit der Speicherzelle 200 gekoppelt. Es ist zu beachten, dass, während zwei Verbindungselemente 326, 328 gezeigt sind, mehr oder weniger Verbindungselemente 326, 328 vorhanden sein können. Eine SOT-Schicht 330 ist zwischen dem Verbindungselement 328 und der Speicherzelle 200 vorhanden. Eine STT-Bitleitung 332 ist mit einem anderen Ende der Speicherzelle 200 gekoppelt. Wie in den 3A-3D gezeigt, ist die STT-Bitleitung 332 in einer separaten Ebene von der Sourceleitung 320 angeordnet und erstreckt sich im Wesentlichen parallel zu der Sourceleitung 320, jedoch im Wesentlichen senkrecht zu der Wortleitung 318.
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In den 3A und 3D ist die Speicherzelle 200 vertikal in der „Y“-Achse mit der Drainelektrode 314 und den Verbindungselementen 328, 328 ausgerichtet. In den 3B und 3C ist die Speicherzelle 200 vertikal von der Drainelektrode 314 und den Verbindungselementen 326, 328 versetzt, sodass die Speicherzelle 200 nicht in vertikaler Richtung (d. h. vertikal versetzt) in „Y“-Richtung mit der Drainelektrode 314 und den Verbindungselementen 326, 328 angeordnet ist.
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Eine SOT-Bitleitung 334A-334D ist ebenfalls vorhanden. Der SOT-Bitleitungen 334A-334D sind alle in der gleichen Ebene wie die SOT-Schicht 330 angeordnet und sind parallel zu sowohl der SOT-Schicht 330, der STT-Bitleitung 332 als auch der Sourceleitung 320. In den 3A und 3B, liegen die SOT-Bitleitungen 334A-334B bündig an der SOT-Schicht 330 an, sodass es keine Lücke in der „X“-Richtung zwischen den SOT-Bitleitungen 334A-334B und der SOT-Schicht 330 gibt. In den 3C und 3D sind die SOT-Bitleitung 334C, 334D teilweise von der SOT-Schicht 330 beabstandet. Die SOT-Bitleitungen 334C, 334D weisen jeweils einen Längsabschnitt 336 auf, der sich in die „X“-Richtung im Wesentlichen parallel zu der Sourceleitung 320 erstreckt. Der longitudinale Abschnitt 336 ist von der SOT-Schicht 330 beabstandet. Die SOT-Bitleitungen 334C, 334D besitzen einen Verzweigungsabschnitt 338, der zwischen der SOT-Schicht 330 und dem longitudinalen Abschnitt 336 gekoppelt ist. Der Verzweigungsabschnitt 338 erstreckt sich im Wesentlichen parallel zu der Wortleitung 318. In einer Ausführungsform sind der longitudinale Abschnitt 336, der Verzweigungsabschnitt 338 und die SOT-Schicht 330 alle in der gleichen Ebene angeordnet.
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Die 4A und 4B sind schematische Darstellungen von Hybrid-STT-SOT-MRAM-Arrays 400, 450 gemäß verschiedenen Ausführungsformen. In einer Ausführungsform schließt ein Array Spaltenauswahlschaltlogik ein, die mit ersten und zweiten Enden der Sourceleitungen und mit einem ersten Ende der Bitleitungen gekoppelt sind, und ist eingerichtet, um eine spezifische Bitleitung auszuwählen. Eine globale Vorspannungsschaltlogik ist eingerichtet, um eine Vielzahl von zeitlich gesteuerten Vorspannungen bereitzustellen. Leseverstärker und Schreibtreiberschaltlogik sind zwischen der Spaltenauswahlschaltung und der globalen Vorspannungsschaltung gekoppelt. Gemäß einer Ausführungsform sind die Leseverstärker und Schreibtreiberschaltungen eingerichtet, um die zeitlich gesteuerten Vorspannungen zu empfangen; eine Lesespannung über die Sourceleitung und die Lesebitleitung, die mit einer Speicherzelle an die ausgewählte Lesebitleitung (STT-Bitleitung) gekoppelt ist, anzulegen; einen Schreibstrom auf die SOT-Bitleitung in einer ersten Richtung durch die Speicherzelle anzulegen, um einen ersten Zustand zu schreiben; die Lesespannung über die Sourceleitung und die Lesebitleitung wiederanzulegen; und eine programmierbaren Offsetstroms an die Lesebitleitung anzulegen. Einige Ausführungsformen der hierin offenbarten Zellenarchitekturen können eine Hybrid-STT/SOT-Schreiboperation durchführen, sobald sowohl die STT-Bitleitung als auch die SOT-Bitleitung gleichzeitig eingeschaltet werden. Einige Ausführungsformen des hier offenbarten Hybrid-STT-SOT-MRAM senken die Programmierstromdichte, während sie eine hohe Schaltgeschwindigkeit und eine höhere thermische Stabilität aufweisen.
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In der 4A schließt der Array 400 Drainelektroden 314A, 314B ein, die eine gemeinsame Sourceelektrode 312 und Sourceleitung 320 teilen, während sie noch ausgeprägte Gateelektroden 316A, 316B aufweisen. Die Gateelektroden 316A, 316B weisen getrennte, unterschiedliche Wortleitungen 318A, 318B, die verschachtelt sind, auf. 4A zeigt eine einzelne SOT-Bitleitung 334E mit daran gekoppelten SOT-Schichten 330A, 330B, wobei jedoch zu verstehen ist, dass, obwohl in 5A und 5B nicht gezeigt, die SOT-Bitleitung 334E einen longitudinalen Abschnitt sowie einen Verzweigungsabschnitt, wie in Bezug auf die 3C und 3D gezeigt und beschrieben, aufweisen kann. Die Speicherzellen 200A, 200B sind jeweils an separate und unterschiedliche STT-Bitleitungen 332A, 332B gekoppelt. Innerhalb der Speicherzellen sind die freien Schichten 204A, 204B senkrecht zur Ebene der SOT-Schichten 330A, 330B magnetisiert. Darüber hinaus gibt es in jeder Speicherzelle 200A, 200B eine die Vorspannung beeinflussende Schicht 402A, 402B, die zwischen der AFM-Schicht 210A, 210B und den STT-Bitleitungen 332A, 332B angeordnet ist. Die die Vorspannung beeinflussende Schicht 402A, 402B kann Co, Fe, B, Co, CoFe, CoFeB, NiFe, CoHf oder Kombinationen davon aufweisen und ist senkrecht zu den freien Schichten 204A, 204B magnetisiert. Die die Vorspannung beeinflussende Schicht 402A, 402B ist durch eine feste longitudinale Magnetisierungsrichtung magnetisch, welche das SOT- Schalten deterministischer macht. Die die Vorspannung beeinflussenden Schichten 402A, 402B erhöhen die Schaltgeschwindigkeit der freien Schicht 204A, 204B und machen das Schalten deterministischer. Zusätzlich sind in dem Doppelzellenstapel 200A, 200B die Magnetisierungsrichtungen der die Vorspannung beeinflussenden Schichten 402A, 402B gleich, um die Stabilität zu verbessern. In der in 4A gezeigten Ausführungsform ist die Speicherzelle 200A vertikal von der Drainelektrode 314A versetzt, während die Speicherzelle 200B vertikal mit der Drainelektrode 314B ausgerichtet ist. Es ist zu beachten, dass jede Konfiguration oder Kombination der Konfigurationen für die Speicherzellen (in Bezug auf die vertikale Ausrichtung/den vertikalen Versatz), die in den 3A und 3B offenbart ist, auf die Speicherarrays in den 4A und 4B anwendbar ist. Darüber hinaus ist es zu verstehen, dass eine beliebige Konfiguration oder Kombination der Konfigurationen für die SOT-Bitleitung (in Bezug auf die longitudinalen Abschnitte und Verzweigungen), die in den 3A-3D offenbart ist, auf die Speicherarrays in den 4A und 4B anwendbar ist.
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In Bezug auf die 4B sind die SOT-Schichten 330C, 330D mit der SOT-Bitleitung 334F gekoppelt, und die Speicherzellen 200C, 200D sind vertikal mit den Drainelektroden 314C ausgerichtet und vertikal versetzt zu den Drainelektroden 314D gezeigt. Zusätzlich sind die Wortleitungen 318C, 318D in der 4B nicht verschachtelt.
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4C ist eine schematische Darstellung eines Schaltungslayouts eines Hybrid-STT-SOT-MRAM-Arrays 475 gemäß einer Ausführungsform. Das Schaltungslayout zeigt einen Spaltenschaltungstreiber 476, der mit der Spaltenauswahlschaltlogik 478 gekoppelt ist. Sowohl die Spaltenauswahlschaltung 478 als auch die Spaltenschaltungstreiber sind mit einer Referenzleseverstärkerschaltlogik 480 verbunden. Der Referenzleseverstärker ist mit der globalen Vorspannungsschaltlogik 482 gekoppelt. Die Wortleitungsschaltung 484 ist mit den Wortleitungen 318 gekoppelt, während Spaltenschaltungstreiber 486 sowohl mit Leseverstärkern als auch Schreib-Drive-ins 488 und Spaltenauswahlschaltlogik 490 gekoppelt sind. Die Spaltenauswahlschaltlogik 490 ist sowohl mit den Spaltenschaltungstreibern 486 als auch mit den Leseverstärkern und Schreib-Drive-ins 488 gekoppelt. Die globale Vorspannungsschaltlogik 482 ist mit den Leseverstärkern und Schreib-Drive-ins 488 gekoppelt. In 4C ist ein SOT-MRAM-Bitzellenarray 475 mit der ersten, zweiten und dritten Spaltenauswahlschaltlogik 478 und der Wortleitungsschaltlogik 484 gekoppelt. Die ersten, zweiten und dritten Leseverstärker und Schreibtreiberschaltogik sind mit der ersten, zweiten und dritten Spaltenauswahlschaltlogik 478 gekoppelt. Zur Vereinfachung und Kürze sind andere bekannte Schaltungsblöcke in einem Speicher, wie Datenspeicherungslatches, Adressdecodierer und Zeitgebungsschaltung, nicht gezeigt.
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Die 5A und 5B sind schematische Querschnittsdarstellungen von Hybrid-STT-SOT-MRAM-Vorrichtungen 500, 550 gemäß verschiedenen Ausführungsformen. Die Vorrichtungen 500, 550 schließen die Wortleitungen 318E-318H, Speicherzellen 200E-200H, SOT-Schichten 330E, 330F und Verbindungselemente 504A-504D ein. Die Breite einer einzelnen Hybrid-STT-SOT-MRAM-Vorrichtung, die in 4A durch Pfeile „A“ mit jedem Abstand zwischen der Mitte der Sourceelektrode und der Kante der Vorrichtung dargestellt ist, beträgt 3F. In ähnlicher Weise beträgt die Länge einer einzelnen Hybrid-STT-SOT-MRAM-Vorrichtung, die in 4B durch Pfeile „B“ zwischen der Mitte der Sourceelektrode und der Kante der Vorrichtung dargestellt ist, 2F. Daher beträgt die Gesamtfläche einer STT-SOT-MRAM-Vorrichtung 6F2.
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6 ist eine schematische Darstellung eines STT-SOT-Hybrid-MRAM-Arrays 600 gemäß einer Ausführungsform. 6 zeigt, dass die Wortleitungen 318 senkrecht zu den Sourceleitungen 320 und die Wortleitungen 318 senkrecht zu den STT-Bitleitungen 332 sind. Zusätzlich zeigt 6, dass die Wortleitungen 318 senkrecht zu den SOT-Bitleitungen 334 sind. Schließlich zeigt 6, dass die STT-Bitleitungen 332, die SOT-Bitleitungen 334 und die Sourceleitungen 320 alle parallel sind.
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Beim Lesen von Daten aus den Speicherzellen 200 wird eine Lesespannung über eine Sourceleitung 320 und eine STT-Bitleitung 332 angelegt, dann wird ein Schreibstrom über die Sourceleitung 320 und eine SOT-Bitleitung 334 angelegt, und dann wird die Lesespannung erneut an die Sourceleitung 320 und die STT-Bitleitung 332 angelegt, und schließlich wird ein programmierbarer Offsetstrom entweder an die Sourceleitung 320 oder die STT-Bitleitung 332 angelegt.
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Gemäß einer Ausführungsform wird zum Lesen von Daten aus jeder einer Vielzahl von Speicherzellen in einem Speicherarray eine Lesespannung an einen magnetischen Tunnelübergang innerhalb einer Speicherzelle angelegt; ein Strom durch den magnetischen Tunnelübergang wird unter der angelegten Lesespannung in eine Abtastspannung umgewandelt; die Abtastspannung wird in einem Kondensator gespeichert; ein Schreibstrom wird durch die untere Schicht des magnetischen Tunnelübergangs angelegt, um die Speicherzelle durch SOT-Effekt in einen Speicherzustand zurückzusetzen; die Lesespannung wird über dem magnetischen Tunnelübergang wieder angelegt; die gespeicherte Spannung und ein programmierbarer Offsetstrom werden zur Erzeugung einer Stromreferenz verwendet; die Differenz zwischen dem Referenzstrom und dem Strom durch den magnetischen Tunnelübergang unter der erneut angelegten Lesespannung wird umgewandelt, um eine Auswertungsspannung zu erzeugen; und die Abtastspannung und die Bewertungsspannung werden verglichen.
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Während sich das Vorstehende auf Ausführungsformen der vorliegenden Offenbarung bezieht, können andere und weitere Ausführungsformen der Offenbarung ausgearbeitet werden, ohne vom grundlegenden Umfang abzuweichen, und der Umfang wird durch die nachstehenden Ansprüche bestimmt.
