DE102008006543A1 - Speicher mit Mehrbit-Speicherzellen mit einem magnetischen und einem widerstandsbehafteten Speicherelement und darauf bezogene Verfahren - Google Patents

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Se-Chung Suwon Oh
Kyung-Tae Suwon Nam
Jun-Ho Suwon Jeong
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Abstract

Ein Speicher für eine integrierte Schaltung kann ein Substrat für eine integrierte Schaltung und einine integrierte Schaltung umfassen. Die Mehrbit-Speicherzelle (Mc) kann konfiguriert sein, um ein erstes Bit von Daten durch Ändern einer ersten Charakteristik der Mehrbit-Speicherzelle (Mc) zu speichern und ein zweites Bit von Daten durch Ändern einer zweiten Charakteristik der Mehrbit-Speicherzelle (Mc) zu speichern. Außerdem können die erste und die zweite Charakteristik unterschiedlich sein. Darauf bezogene Verfahren sind ebenfalls erörtert.

Description

  • VERWANDTE ANMELDUNGEN
  • Diese nicht vorläufige US-Patentanmeldung beansprucht die Priorität unter 35 USC § 119 der koreanischen Patentanmeldung Nr. 10-2007-09475 , die am 30. Januar 2007 eingereicht wurde, deren Offenbarung hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen ist.
  • GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung bezieht sich allgemein auf Elektronik, und insbesondere auf elektronische Speicher und darauf bezogene Verfahren.
  • HINTERGRUND
  • Um die Dichte in einem Magnetdirektzugriffsspeicher-Array (engl.: magnetic random access memory; MRAM) zu erhöhen, ist es bekannt, eine Speicherzellenarchitektur zu verwenden, die mehr als ein magnetisches Speicherelement umfasst. Zum Beispiel erörtert die US-Patentveröffentlichung Nr. 2005/0087785 mit dem Titel „Magnetic Random Access Memory Cell" eine Speicherzelle mit n Transistoren und n MTJ (engl.: magnetic tunnel junction = magnetischer Tunnelübergang), die eine erhöhte Zellendichte liefert, ohne eine laterale Größe der MTJ-Vorrichtung, die zu der Speicherzelle gehört, deutlich zu reduzieren. Herkömmliche Mehrbit-Speicherzellenarchitekturen können jedoch einen reduzierten Schreibspielraum aufweisen, aufgrund (mindestens teilweise) der Tatsache, dass eine Betriebsregion während eines Schreibens in allen vier Quadranten einer Schreibebene, in der die Speicherzelle beschrieben wird, im Wesentli chen symmetrisch sein kann. Folglich verwenden die mehreren Bits in einer gegebenen Speicherzelle die Betriebsregion gemeinsam miteinander.
  • Das US-Patent Nr. 7,109,539 mit dem Titel „Multible-Bit Magnetic Random Access Memory Cell Employing Adiabatic Switching" erörtert eine Mehrbit-Speicherzelle für eine Verwendung in einem Magnetdirektzugriffsspeicher. Insbesondere umfasst die Mehrbit-Speicherzelle ein erstes adiabatisch schaltendes Speicherelement mit einer ersten Anisotropieachse, die zu demselben gehört, und ein zweites adiabatisch schaltendes Speicherelement mit einer zweiten Anisotropieachse, die zu demselben gehört. Die erste Anisotropieachse und die zweite Anisotropieachse sind unter einem Winkel, der im Wesentlichen ungleich null ist, bezüglich mindestens einer Bit-Leitung und mindestens einer Wortleitung, die der Speicherzelle entsprechen, orientiert. Die Speicherzelle ist derart konfiguriert, dass zwei Quadranten einer Schreibebene, die nicht zum Beschreiben eines der Speicherelemente verwendet werden, vorteilhaft genutzt werden können, um das andere Speicherelement zu schreiben, so dass im Wesentlichen kein Verlust eines Schreibspielraums in der Speicherzelle auftritt.
  • ZUSAMMENFASSUNG
  • Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung kann ein Speicher für eine integrierte Schaltung ein Substrat für eine integrierte Schaltung, eine Speicherzelle an dem Substrat für eine integrierte Schaltung und eine Steuerung, die mit der Speicherzelle elektrisch gekoppelt ist, umfassen. Die Speicherzelle kann zu mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen, die durch eine magnetische Polarisation einer magnetisch freien Schicht bezüglich einer magnetisch festen Schicht bestimmt sind, programmierbar sein. Die Speicherzelle kann ebenfalls zu mindestens zwei unterschiedlichen Widerstandszuständen, die durch eine Widerstandscharakteristik einer Schicht aus einem widerstandsbehafteten Speichermaterial bestimmt sind, programmierbar sein. Dementsprechend kann die Speicherzelle mindestens vier unterschiedliche Speicherzustände für die Speicherzelle liefern. Die Steuerung kann konfiguriert sein, um eines von einer Mehrzahl von unterschiedlichen Magnetfeldern an die Speicherzelle anzulegen, um einen der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren. Die Steuerung kann ferner konfiguriert sein, um eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen durch die Speicherzelle anzulegen, um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, um dadurch die Speicherzelle mit mindestens zwei Bits von Daten zu programmieren. Zusätzlich kann die Steuerung konfiguriert sein, um ein elektrisches Signal an die Speicherzelle anzulegen, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden und dadurch die mindestens zwei Bits von Daten aus der Speicherzelle zu lesen.
  • Die Steuerung kann ferner konfiguriert sein, um ein zweites der Mehrzahl von unterschiedlichen Magnetfeldern an die Speicherzelle anzulegen, um einen zweiten der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren. Die Steuerung kann ebenfalls konfiguriert sein, um ein zweites der Mehrzahl von unterschiedlichen elektrischen Signalen durch die Speicherzelle anzulegen, um einen zweiten der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren. Die Speicherzelle kann so mit zwei zweiten Bits von Daten, die unterschiedlich zu den zwei ersten Bits von Daten sind, programmiert werden, und die Steuerung kann konfiguriert sein, um ein elektrisches Signal an die Speicherzelle anzulegen, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden und dadurch die zwei zweiten Bits von Daten aus der Speicherzelle zu lesen.
  • Der Speicher für eine integrierte Schaltung kann eine erste leitfähige Leitung, die zwischen die Steuerung und die Speicherzelle gekoppelt ist, und eine zweite leitfähige Leitung, die zwischen die Steuerung und die Speicherzelle gekoppelt ist, umfassen. Insbesondere kann die Speicherzelle zwischen die erste und die zweite leitfähige Leitung elektrisch gekoppelt sein, und die erste und die zweite leitfähige Leitung können antiparallel sein. Die Speicherzelle kann ein magnetisches Speicherelement mit den magnetisch festen und freien Schichten und ein widerstandsbehaftetes Speicherelement mit der Schicht aus dem widerstandsbehafteten Speichermaterial umfassen, und das magnetische Speicherelement und das widerstandsbehaftete Speicherelement können zwischen die erste und die zweite leitfähige Leitung elektrisch in Reihe gekoppelt sein. Zusätzlich kann eine nichtohmsche Vorrichtung zwischen die erste und die zweite leitfähige Leitung mit der Speicherzelle in Reihe gekoppelt sein, und die nichtohmsche Vorrichtung kann eine Diode (wie eine Diode mit einem p-n-Übergang) und/oder eine Mott-Übergangsschicht umfassen. Außerdem kann die Schicht aus dem widerstandsbehafteten Speichermaterial eine Oxid-Schicht zwischen einer ersten und einer zweiten Elektrodenschicht umfassen.
  • Der Speicher für eine integrierte Schaltung kann eine Bit-Leitung, eine Speicherzelle und eine Wortleitung umfassen. Die Bit-Leitung kann zwischen die Steuerung und die Speicherzelle gekoppelt sein, und ein Speicherzellenzugriffstransistor kann zwischen die Bit-Leitung und eine Source/Drain-Region des Speicherzellenzugriffstransistors elektrisch gekoppelt sein. Die Wortleitung kann zwischen die Steuerung und eine Steuerungselektrode des Speicherzellenzugriffstransistors elektrisch gekoppelt sein. Die Speicherzelle kann ein magnetisches Speicherelement mit den magnetisch festen und freien Schichten und ein widerstandsbehaftetes Speicherelement mit der Schicht aus dem widerstandsbehafteten Speichermaterial umfassen, und das magnetische Speicherelement und das widerstandsbehaftete Speicherelement können zwischen die Bit-Leitung und die Source/Drain-Region des Speicherzellenzugriffstransistors elektrisch in Reihe gekoppelt sein.
  • Die Schicht aus dem widerstandsbehafteten Speichermaterial kann sich zwischen den magnetisch freien und festen Schichten befinden, und die Schicht aus dem widerstandsbehafteten Speichermaterial kann eine Schicht aus einem Metalloxid (wie AlO und/oder MgO) umfassen. Gemäß einigen weiteren Ausführungsbeispielen der vorliegenden Erfindung kann sich eine der magnetischen Schichten zwischen der anderen der magnetischen Schichten und der Schicht aus dem widerstandsbehafteten Speichermaterial befinden, und die Schicht aus dem widerstandsbehafteten Speichermaterial kann ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material (wie ein bistabiles organisches Material oder ein organisches Material mit mehreren Niveaus), ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere umfassen.
  • Ein Anlegen des elektrischen Signals an die Speicherzelle, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden, kann ein Weitergeben eines gleichen elektrischen Stroms durch die Schicht aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten umfassen. Ein Anlegen eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen durch die Speicherzelle, um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, kann ein Weitergeben eines von einer Mehrzahl von unterschiedlichen elektrischen Strömen durch die Schicht aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten umfassen.
  • Gemäß einigen weiteren Ausführungsbeispielen der vorliegenden Erfindung können Verfahren zum Betreiben eines Speichers für eine integrierte Schaltung geschaffen werden. Der Speicher kann eine Speicherzelle umfassen, die zu mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen, die durch eine magnetische Polarisation einer magnetisch freien Schicht bezüglich einer magnetisch festen Schicht bestimmt sind, programmierbar ist, und zu mindestens zwei unterschiedlichen Widerstandszuständen, die durch eine Widerstandscharakteristik einer Schicht aus einem widerstandsbehafteten Speichermaterial bestimmt sind, programmierbar ist. Dementsprechend kann die Speicherzelle mindestens vier unterschiedliche Speicherzustände für die Speicherzelle liefern. Die Verfahren zum Betreiben der Speicherzelle können ein Anlegen eines von einer Mehrzahl von unterschiedlichen Magnetfeldern an die Speicherzelle, um einen der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren, und ein Anlegen eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen durch die Speicherzelle, um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, umfassen. Ein elektrisches Signal kann dann an die Speicherzelle angelegt werden, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden und dadurch mindestens zwei Bits von Daten aus der Speicherzelle zu lesen.
  • Zusätzlich kann ein zweites der Mehrzahl von unterschiedlichen Magnetfeldern an die Speicherzelle angelegt werden, um einen zweiten der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren, und ein zweites der Mehrzahl von unterschiedlichen elektrischen Signalen kann durch die Speicherzelle angelegt werden, um einen zweiten der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren. Ein elektrisches Signal kann dann an die Speicherzelle angelegt werden, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden und dadurch mindestens zwei zweite Bits von Daten aus der Speicherzelle zu lesen. Insbesondere können die mindestens zwei zweiten Bits von Daten und die mindestens zwei ersten Bits von Daten unterschiedlich sein.
  • Die Schicht des widerstandsbehafteten Speichermaterials kann sich zwischen den magnetisch freien und festen Schichten befinden, oder eine der magnetischen Schichten kann sich zwischen der anderen der magnetischen Schichten und der Schicht aus dem widerstandsbehafteten Speichermaterial befinden. Außerdem kann die Schicht aus dem widerstandsbehafteten Speichermaterial ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material (wie ein bistabiles organisches Material oder ein organisches Material mit mehreren Niveaus), ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere umfassen.
  • Ein Anlegen des elektrischen Signals an die Speicherzelle, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden, kann ein Weitergeben eines gleichen elektrischen Stroms durch die Schicht aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten umfassen. Ein Anlegen eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen durch die Speicherzelle, um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, kann ein Weitergeben des einen von einer Mehrzahl von unterschiedlichen elektrischen Strömen durch die Schicht aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten umfassen.
  • Gemäß noch weiteren Ausführungsbeispielen der vorliegenden Erfindung kann eine Speiervorrichtung für eine integrierte Schaltung ein Substrat für eine integrierte Schaltung und eine Speicherzelle an dem Substrat für eine integrierte Schaltung umfassen. Insbesondere kann die Speicherzelle ein magnetisches Speicherelement und ein widerstandsbehaftetes Speicherelement umfassen. Das magnetische Speicherelement kann eine magnetisch freie Schicht und eine magnetisch feste Schicht umfassen, und das magnetische Speicherelement kann zu mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen, die durch eine magnetische Polarisation der magnetisch freien Schicht bezüglich der magnetisch festen Schicht bestimmt sind, programmierbar sein. Das widerstandsbehaftete Speicherelement kann eine Schicht aus einem widerstandsbehafteten Speichermaterial umfassen, und das widerstandsbehaftete Speicherelement kann zu mindestens zwei unterschiedlichen Widerstandszuständen, die durch eine Widerstandscharakteristik der Schicht aus dem widerstandsbehafteten Speichermaterial bestimmt sind, programmierbar sein, um mindestens vier unterschiedliche Speicherzustände für die Speicherzelle zu liefern. Außerdem können die magnetisch freie Schicht, die magnetisch feste Schicht und die Schicht aus dem widerstandsbehafteten Speichermaterial elektrisch in Reihe gekoppelt sein, und entweder die magnetisch feste Schicht oder die magnetisch freie Schicht kann sich zwischen der Schicht aus dem widerstandsbehafteten Speichermaterial und der anderen der magnetisch festen Schicht und der magnetisch freien Schicht befinden.
  • Eine erste und eine zweite leitfähige Leitung können an dem Substrat für eine integrierte Schaltung vorgesehen sein, wobei die Speicherzelle zwischen die erste und die zweite leitfähige Leitung elektrisch gekoppelt ist. Zusätzlich kann eine nichtohmsche Vorrichtung zwischen die erste und die zweite leitfähige Leitung mit der Speicherzelle in Reihe gekoppelt sein, und die nichtohmsche Vorrichtung kann zum Beispiel eine Diode (wie eine Diode mit einem p-n-Übergang oder eine Schottky-Diode) und/oder eine Mott-Übergangsschicht umfassen.
  • Eine Bit-Leitung kann mit der Speicherzelle gekoppelt sein, und eine Speicherzelle kann zwischen die Bit-Leitung und eine Source/Drain-Region des Speicherzellenzugriffstransistors elektrisch gekoppelt sein. Zusätzlich kann zwischen der Speicherzelle und dem Substrat für eine integrierte Schaltung eine Digitleitung vorgesehen sein, so dass sich die Speicherzelle zwischen der Digitleitung und der Bit-Leitung befindet, und eine isolierende Schicht kann sich zwischen der Digitleitung und dem Speicherzellenzugriffstransistor befinden. Die Schicht aus dem widerstandsbehafteten Speichermaterial kann ein Metalloxid (wie AlO und/oder MgO), ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material (wie ein bistabiles organisches Material oder ein organisches Material mit mehreren Niveaus), ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere umfassen.
  • Eine Steuerung kann mit der Speicherzelle elektrisch gekoppelt sein, und die Steuerung kann konfiguriert sein, um eines von einer Mehrzahl von unterschiedlichen Magnetfeldern an die Speicherzelle anzulegen, um einen der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren. Die Steuerung kann ferner konfiguriert sein, um eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen durch die Speicherzelle anzulegen, um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, um dadurch die Speicherzelle mit mindestens zwei Bits von Daten zu programmieren. Zusätzlich kann die Steuerung konfiguriert sein, um ein elektrisches Signal an die Speicherzelle anzulegen, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden und dadurch die mindestens zwei Bits von Daten aus der Speicherzelle zu lesen.
  • Die Steuerung kann ferner konfiguriert sein, um ein zweites der Mehrzahl von unterschiedlichen Magnetfeldern an die Speicherzelle anzulegen, um einen zweiten der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren, und ein zweites der Mehrzahl von unterschiedlichen elektrischen Signalen durch die Speicherzelle anzulegen, um einen zweiten der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, um dadurch die Speicherzelle mit zwei zweiten Bits von Daten, die unterschiedlich zu den zwei ersten Bits von Daten sind, zu programmieren. Die Steuerung kann ferner konfiguriert sein, um ein elektrisches Signal an die Speicherzelle anzulegen, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden und dadurch die zwei zweiten Bits von Daten aus der Speicherzelle zu lesen.
  • Eine erste leitfähige Leitung kann zwischen die Steuerung und die Speicherzelle gekoppelt sein, und eine zweite leitfähige Leitung kann zwischen die Steuerung und die Speicherzelle gekoppelt sein. Außerdem kann die Speicherzelle zwischen die erste und die zweite leitfähige Leitung elektrisch gekoppelt sein, und die erste und die zweite leitfähige Leitung können antiparallel sein. Ein Anlegen des elektrischen Signals an die Speicherzelle, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden, kann ein Weitergeben eines gleichen elektrischen Stroms durch die Schicht aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten umfassen. Ein Anlegen eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen durch die Speicherzelle, um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, kann ein Weitergeben eines von einer Mehrzahl von unterschiedlichen elektrischen Strömen durch die Schicht aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten umfassen.
  • Gemäß noch weiteren Ausführungsbeispielen der vorliegenden Erfindung kann ein Speicher für eine integrierte Schaltung ein Substrat für eine integrierte Schaltung und eine Mehrbit-Speicherzelle an dem Substrat für eine integrierte Schaltung umfassen. Außerdem kann die Mehrbit-Speicherzelle konfiguriert sein, um ein erstes Bit von Daten durch Ändern einer ersten Charakteristik der Mehrbit-Speicherzelle zu speichern. Die Mehrbit-Speicherzelle kann ferner konfiguriert sein, um ein zweites Bit von Daten durch Ändern einer zweiten Charakteristik der Mehrbit-Speicherzelle zu speichern, und die erste und die zweite Charakteristik können unterschiedlich sein.
  • Eine Steuerung kann mit der Mehrbit-Speicherzelle elektrisch gekoppelt sein. Die Steuerung kann konfiguriert sein, um eines von einer Mehrzahl von unterschiedlichen Magnetfeldern an die Mehrbit-Speicherzelle anzulegen, um die erste Charakteristik der Mehrbit-Speicherzelle zu ändern und dadurch das erste Bit zu einem ersten Zustand zu programmieren. Die Steuerung kann ferner konfiguriert sein, um eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen durch die Mehrbit-Speicherzelle anzulegen, um die zweite Charakteristik der Mehrbit-Speicherzelle zu ändern und dadurch das zweite Bit zu einem zweiten Zustand zu programmieren. Die Steuerung kann außerdem konfiguriert sein, um ein zweites einer Mehrzahl von unterschiedlichen Magnetfeldern an die Mehrbit-Speicherzelle anzulegen, um die erste Charakteristik der Mehrbit-Speicherzelle zu ändern und dadurch das erste Bit zu einem dritten Zustand zu programmieren, und um ein zweites einer Mehrzahl von unterschiedlichen elektrischen Signalen durch die Mehrbit-Speicherzelle anzulegen, um die zweite Charakteristik der Mehrbit-Speicherzelle zu ändern und dadurch das zweite Bit zu einem vierten Zustand zu programmieren. Insbesondere können der erste und der dritte Zustand unterschiedlich sein, und der zweite und der vierte Zustand können unterschiedlich sein.
  • Die Mehrbit-Speicherzelle kann eine magnetisch freie Schicht, eine magnetisch feste Schicht und eine Schicht aus einem widerstandsbehafteten Speichermaterial umfassen. Außerdem kann die erste Charakteristik einen magnetwiderstandsbehafteten Zustand, der durch eine magnetische Polarisation der magnetisch freien Schicht bezüglich der magnetisch festen Schicht bestimmt ist, umfassen, und die zweite Charakteristik kann einen Widerstandszustand, der durch einen Widerstand der Schicht aus dem widerstandsbehafteten Speichermaterial definiert ist, umfassen. Die Schicht aus dem widerstandsbehafteten Speichermaterial kann zum Beispiel ein Metalloxid, ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material, ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere umfassen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1A ist eine perspektivische Ansicht von Elementen einer Mehrbit-Speicherzelle gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung.
  • 1B und 1C sind Querschnittsansichten eines Speichers mit der Mehrbit-Speicherzelle von 1A jeweils entlang Schnittlinien Ib-Ib' und Ic-Ic'.
  • 2 ist eine grafische Darstellung, die programmierbare Speicherzustände und/oder Schalteigenschaften einer Speicherzelle gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung darstellt,
  • 3A ist eine perspektivische Ansicht von Elementen einer Mehrbit-Speicherzelle gemäß einigen weiteren Ausführungsbeispielen der vorliegenden Erfindung.
  • 3B und 3C sind Querschnittsansichten eines Speichers mit der Mehrbit-Speicherzelle von 3A jeweils entlang Schnittlinien IIIb-IIIb' und IIIc-IIIc'.
  • 4A ist eine perspektivische Ansicht von Elementen einer Mehrbit-Speicherzelle gemäß noch weiteren Ausführungsbeispielen der vorliegenden Erfindung.
  • 4B und 4C sind Querschnittsansichten eines Speichers mit der Mehrbit-Speicherzelle von 4A jeweils entlang Schnittlinien IVb-IVb' und IVc-IVc'.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung ist im Folgenden unter Bezugnahme auf die beigefügten Zeichnungen, in denen Ausführungsbeispiele der vorliegenden Erfindung gezeigt sind, vollständiger beschrieben. Diese Erfindung kann jedoch in vielen unterschiedli chen Formen ausgeführt werden und soll nicht als auf die Ausführungsbeispiele, die hierin dargelegt sind, begrenzt aufgefasst werden. Vielmehr werden diese Ausführungsbeispiele geliefert, so dass diese Offenbarung eingehend und vollständig ist und Fachleuten den Schutzbereich der vorliegenden Erfindung voll vermittelt. In den Zeichnungen können die Größen und relativen Größen von Schichten und Regionen für eine Klarheit übertrieben sein. Gleiche Zahlen beziehen sich überall auf gleiche Elemente.
  • Es ist offensichtlich, dass, wenn auf ein Element oder eine Schicht als „an", „verbunden mit" oder „gekoppelt mit" einem anderen Element oder einer anderen Schicht Bezug genommen wird, es direkt an dem anderen Element oder der anderen Schicht oder mit denselben verbunden oder gekoppelt sein kann, oder dazwischen liegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu, wenn auf ein Element als „direkt an", „direkt verbunden mit" oder „direkt gekoppelt mit" einem anderen Element oder einer anderen Schicht Bezug genommen wird, sind keine dazwischen liegenden Elemente oder Schichten vorhanden. Wie hierin verwendet, umfasst der Ausdruck „und/oder" eine beliebige sowie sämtliche Kombinationen eines oder mehrerer der zugehörigen aufgelisteten Gegenstände.
  • Es ist offensichtlich, dass, obwohl die Ausdrücke erste(r; s), zweite(r; s), dritte(r; s), und so weiter, hierin verwendet sind, um verschiedene Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte zu beschreiben, diese Elemente, Komponenten, Regionen, Schichten und/oder Abschnitte nicht durch diese Ausdrücke begrenzt werden sollen. Diese Ausdrücke sind lediglich verwendet, um ein Element, eine Komponente, eine Region, eine Schicht oder einen Abschnitt von einer anderen Region, einer anderen Schicht oder einem anderen Abschnitt zu unterscheiden. Daher könnten ein erstes Element, eine erste Komponente, eine erste Region, eine erste Schicht oder ein erster Abschnitt, die im Folgenden erörtert sind, als ein zweites Element, eine zweite Komponente, eine zweite Region, eine zweite Schicht oder ein zweiter Abschnitt bezeichnet werden, ohne von den Lehren der vorliegenden Erfindung abzuweichen.
  • Räumlich relative Ausdrücke, wie „darunter", „unterhalb", „untere(r; s)", „oberhalb", „obere(r; s)" und ähnliche können hierin für eine Erleichterung der Beschreibung verwendet sein, um die Beziehung eines Elements oder eines Merkmals zu (einem) anderen Element(en) oder (einem) anderen Merkmal(en), wie in den Figuren dargestellt, zu beschreiben. Es ist offensichtlich, dass die räumlich relativen Ausdrücke beabsichtigt sind, um unterschiedliche Orientierungen der Vorrichtung bei einer Verwendung oder einem Betrieb zusätzlich zu der Orientierung, die in den Figuren veranschaulicht ist, zu umfassen. Wenn zum Beispiel die Vorrichtung in den Figuren umgedreht wird, wären Elemente, die als „unterhalb" oder „unter" anderen Elementen oder Merkmalen beschrieben sind, „oberhalb" der anderen Elemente oder Merkmale orientiert. Daher kann der exemplarische Ausdruck „unterhalb" sowohl eine Orientierung oberhalb als auch unterhalb umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90° gedreht oder mit anderen Orientierungen), und die räumlich relativen Beschreiber, die hierin verwendet sind, dementsprechend interpretiert werden. Ferner bezieht sich „lateral", wie hierin verwendet, auf eine Richtung, die im Wesentlichen orthogonal zu einer vertikalen Richtung ist.
  • Die Terminologie, die hierin verwendet ist, dienst lediglich dem Zweck des Beschreibens bestimmter Ausführungsbeispiele und ist nicht beabsichtigt, um die vorliegende Erfindung einzugrenzen. Wie hierin verwendet, sind die Singularformen „ein/eine", und „der/die/das" beabsichtigt, um ebenso die Pluralformen zu umfassen, sofern der Zusammenhang nicht klar Anderweitiges anzeigt. Es ist ferner offensichtlich, dass die Ausdrücke „aufweisen" und/oder „aufweisend", wenn sie in dieser Beschreibung verwendet sind, das Vorhandensein genannter Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Komponenten spezifizieren, jedoch nicht das Vorhandensein oder Hinzufügen eines oder mehrerer weiterer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente, Komponenten und/oder Gruppen derselben ausschließen.
  • Beispielhafte Ausführungsbeispiele der vorliegenden Erfindung sind hierin unter Bezugnahme auf Querschnittsdarstellungen beschrieben, die schematische Darstellun gen idealisierter Ausführungsbeispiele (und Zwischenstrukturen) der Erfindung sind. Als Solches sind Variationen der Formen der Darstellungen als ein Resultat von zum Beispiel Fertigungstechniken und/oder Toleranzen zu erwarten. Daher sollen Ausführungsbeispiele der vorliegenden Erfindung nicht als auf die bestimmten Formen von Regionen, die hierin dargestellt sind, begrenzt aufgefasst werden, sondern sollen Abweichungen bei Formen, die zum Beispiel aus einem Fertigen resultieren, umfassen. Zum Beispiel wird eine implantierte Region, die als ein Rechteck dargestellt ist, typischerweise abgerundete oder gekrümmte Merkmale und/oder einen Gradienten einer Implantatskonzentration bei ihren Rändern anstatt einer binären Änderung von einer implantierten zu einer nicht implantierten Region aufweisen. Auf ähnliche Weise kann eine vergrabene Region, die durch eine Implantation gebildet wird, in etwas Implantation in der Region zwischen der vergrabenen Region und der Oberfläche, durch die die Implantation stattfindet, resultieren. Daher sind die Regionen, die in den Figuren dargestellt sind, schematischer Natur, und ihre Formen sind nicht beabsichtigt, um die tatsächliche Form einer Region einer Vorrichtung darzustellen, und sie sind nicht beabsichtigt, um den Schutzbereich der vorliegenden Erfindung zu begrenzen.
  • Sofern sie nicht anderweitig definiert sind, haben alle Ausdrücke (einschließlich technischer und wissenschaftlicher Ausdrücke), die hierin verwendet sind, die gleiche Bedeutung, wie sie gewöhnlich von einem Fachmann auf dem Gebiet, zu dem diese Erfindung gehört, verstanden wird. Dementsprechend können diese Ausdrücke äquivalente Ausdrücke, die zu einer späteren Zeit geschaffen werden, umfassen. Es ist ferner offensichtlich, dass Ausdrücke, wie diejenigen, die in gewöhnlich verwendeten Lexika definiert sind, so interpretiert werden sollen, dass sie eine Bedeutung haben, die konsistent mit ihrer Bedeutung in der vorliegenden Beschreibung und in Zusammenhang mit der verwandten Technik ist, und nicht in einem idealisierten oder übermäßig formalen Sinn interpretiert werden, sofern sie nicht hierin ausdrücklich so definiert sind. Alle Veröffentlichungen, Patentanmeldungen, Patente und anderen Schriften, die hierin erwähnt sind, sind in ihrer Gesamtheit durch Bezugnahme aufgenommen.
  • Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung, die in 1A, 1B und 1C dargestellt sind, kann ein Speicher für eine integrierte Schaltung (eine) Digitleitung(en) 101, (eine) Bit-Leitung(en) 103 und (eine) Speicherzelle(n) Mc, die zwischen die Digitleitung(en) 101 und die Bit-Leitung(en) 103 elektrisch gekoppelt ist (sind), umfassen. Wie in 1B und 1C gezeigt, können eine Mehrzahl von Digitleitungen 101, eine Mehrzahl von Bit-Leitungen 103 und eine Mehrzahl von Speicherzellen Mc an einem Halbleitersubstrat 105 für eine integrierte Schaltung in einer Kreuzungspunktstruktur vorgesehen sein, und eine erste isolierende Schicht 107 kann die Digitleitungen 101 von dem Halbleitersubstrat 105 isolieren. Zusätzlich kann eine zweite isolierende Schicht 109 zwischen der ersten isolierenden Schicht 107 und den Bit-Leitungen 103 vorgesehen sein, und nichtohmsche Vorrichtungen 117 (wie Dioden und/oder Mott-Übergangsschichten) können zwischen Digit- und Bit-Leitungen 101 und 103 mit jeweiligen Speicherzellen Mc elektrisch in Reihe gekoppelt sein. Außerdem können leitfähige Stecker 121a und 121b eine elektrische Kopplung der Speicherzellen Mc, der nichtohmschen Vorrichtungen 117 und/oder der Digit- und Bit-Leitungen 101 und 103 liefern. Durch Vorsehen, dass parallele Digitleitungen 101 hinsichtlich paralleler Bit-Leitungen 103 orthogonal sind, mit Speicherzellen Mc bei Schnittstellen derselben, können die Speicherzellen Mc durch die Steuerung 119 während Lese- und Schreib-Operationen getrennt adressiert werden.
  • Insbesondere kann jede Speicherzelle Mc ein magnetisches Speicherelement 111 und ein widerstandsbehaftetes Speicherelement 115, die zwischen der jeweiligen Digitleitung 101 und der jeweiligen Bit-Leitung 103 elektrisch in Reihe verbunden sind, umfassen. Jedes magnetische Speicherelement 111 kann eine isolierende Tunnelschicht 111b zwischen einer magnetisch freien Schicht 111a und einer magnetisch festen Schicht 111c umfassen, und jedes widerstandsbehaftete Speicherelement 115 kann eine Schicht aus einem widerstandsbehafteten Speichermaterial umfassen. Während jedes widerstandsbehaftete Speicherelement 115 von 1A, 1B und 1C zwischen einem magnetischen Speicherelement 111 und einer Digitleitung 101 vorgesehen ist, können andere Anordnungen gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung geschaffen sein. Zum Beispiel kann ein magnetisches Speicherelement 111 zwi schen einem widerstandsbehafteten Speicherelement 115 und einer Digitleitung 101 vorgesehen sein. Während jede magnetisch freie Schicht 111a von 1A, 1B und 1C zwischen einer magnetisch festen Schicht 111c und einer Digitleitung 101 vorgesehen ist, können andere Anordnungen geschaffen sein. Zum Beispiel kann eine magnetisch feste Schicht 111c zwischen einer magnetisch freien Schicht 111a und einer Digitleitung 101 vorgesehen sein.
  • Jedes magnetische Speicherelement 111 kann zu mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen, die durch eine magnetische Polarisation der magnetisch freien Schicht 111a bezüglich der magnetisch festen Schicht 111c des magnetischen Speicherelements 111 bestimmt sind, programmierbar sein. Jedes widerstandsbehaftete Speicherelement 115 kann zu mindestens zwei unterschiedlichen Widerstandszuständen, die durch eine Widerstandscharakteristik der Schicht aus dem widerstandsbehafteten Speichermaterial desselben bestimmt sind, programmierbar sein. Kombiniert können das magnetische Speicherelement 111 und das widerstandsbehaftete Speicherelement 115 einer Speicherzelle Mc daher mindestens vier unterschiedliche Speicherzustände liefern, so dass mindestens zwei Bits von Daten in jeder Speicherzelle Mc gespeichert werden können.
  • Wie in 1A ferner gezeigt, kann eine Steuerung 119 durch jeweilige Digit- und Bit-Leitungen 101 und 103 mit einer Speicherzelle Mc elektrisch gekoppelt sein. Durch Anlegen unterschiedlicher Bit-Leitungsströme I_B/L durch die Bit-Leitung 103 und durch Anlegen unterschiedlicher Digitleitungsströme I_D/L durch die Digitleitung 101 kann die Steuerung 119 konfiguriert sein, um eines von einer Mehrzahl von unterschiedlichen Magnetfeldern Hx und/oder Hy an das magnetische Speicherelement 111 der Speicherzelle Mc anzulegen, um einen der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände des magnetischen Speicherelements 111 zu programmieren. Durch Erfordern, dass beide Magnetfelder Hx und Hy an eine Speicherzelle Mc angelegt werden müssen, um Daten in das magnetische Speicherelement 111 der Speicherzelle Mc zu schreiben, kann jedes magnetische Speicherelement 111 in einer Kreuzungspunktstruktur während Lese- und Schreib-Operationen separat adres siert werden. Da ein magnetwiderstandsbehaftetes Programmieren gemäß Ausführungsbeispielen der vorliegenden Erfindung nicht flüchtig ist, kann der magnetwiderstandsbehaftete Speicherzustand des magnetischen Speicherelements 111 ohne die Ströme I_B/L und I_D/L und ohne die Magnetfelder Hx und/oder Hy sowie nach einem Verlust der Energieversorgung aufrecht erhalten werden.
  • Die Steuerung 119 kann ferner konfiguriert sein, um einen von einer Mehrzahl von unterschiedlichen elektrischen Schaltströmen I_Sw durch die Speicherzelle Mc, die das widerstandsbehaftete Speicherelement 115 umfasst, anzulegen, um einen der mindestens zwei unterschiedlichen Widerstandszustände des widerstandsbehafteten Speicherelements 115 zu programmieren. Dementsprechend kann das widerstandsbehaftete Speicherelement 115 jeder Speicherzelle Mc getrennt zu einem von mindestens zwei unterschiedlichen Speicherzuständen programmiert werden. Da ein widerstandsbehaftetes Programmieren gemäß Ausführungsbeispielen der vorliegenden Erfindung nicht flüchtig ist, kann der widerstandsbehaftete Speicherzustand des widerstandsbehafteten Speicherelements 115 ohne den Schaltstrom I_Sw und nach einem Ausfall der Energieversorgung aufrecht erhalten werden.
  • Außerdem kann die Steuerung 119 konfiguriert sein, um nacheinander oder zumindest teilweise in der Zeit überlappend einen der elektrischen Schaltströme I_Sw durch die Speicherzelle Mc zu liefern und eines von einer Mehrzahl von unterschiedlichen Magnetfeldern Hx und/oder Hy an die Speicherzelle Mc anzulegen. Dementsprechend kann das magnetische Speicherelement 111 vor und/oder nach einem Programmieren des widerstandsbehafteten Speicherelements 115 programmiert werden, oder das magnetische Speicherelement 111 und das widerstandsbehaftete Speicherelement 115 können zur gleichen Zeit programmiert werden.
  • Programmierbare Speicherzustände einer Speicherzelle Mc, die ein magnetisches Speicherelement 111 und ein widerstandsbehaftetes Speicherelement 115 gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung umfasst, sind in der grafischen Darstellung von 2 dargestellt. Insbesondere stellen Linien 1, 2, 3 und 4 Widerstands charakteristiken einer Speicherzelle Mc bei jedem von vier unterschiedlichen programmierten Widerstandszuständen dar. Zum Beispiel kann Linie 1 eine Widerstandscharakteristik der Speicherzelle Mc darstellen, wenn sowohl das magnetische Speicherelement 111 als auch das widerstandsbehaftete Speicherelement 115 zu relativ niedrigen Widerstandszuständen („Ein"-Speicherzuständen) programmiert sind; Linie 2 kann eine Widerstandscharakteristik der Speicherzelle Mc darstellen, wenn das magnetische Speicherelement 111 zu einem relativ hohen Widerstandszustand („Aus"-Speicherzustand) programmiert ist und das widerstandsbehaftete Speicherelement 115 zu einem relativ niedrigen Widerstandszustand („Ein"-Speicherzustand) programmiert ist; Linie 3 kann eine Widerstandscharakteristik der Speicherzelle Mc darstellen, wenn das magnetische Speicherelement 111 zu einem relativ niedrigen Widerstandszustand („Ein"-Speicherzustand) programmiert ist und das widerstandsbehaftete Speicherelement zu einem relativ hohen Widerstandszustand („Aus"-Speicherzustand) programmiert ist; und Linie 4 kann eine Widerstandscharakteristik der Speicherzelle Mc darstellen, wenn sowohl das magnetische Speicherelement 111 als auch das widerstandsbehaftete Speicherelement 115 zu relativ hohen Widerstandszuständen („Aus"-Speicherzuständen) programmiert sind.
  • Die Steuerung 119 kann ferner konfiguriert sein, um ein elektrisches Signal an jede Speicherzelle Mc getrennt anzulegen, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden und dadurch die mindestens zwei Bits von Daten aus der Speicherzelle Mc zu lesen. Insbesondere kann ein Lesestrom durch die Steuerung 119 durch eine Speicherzelle Mc angelegt werden, um eine Widerstandscharakteristik der Speicherzelle Mc, die einen Programmierzustand der Speicherzelle Mc anzeigt, zu bestimmen. Während dies in 1B und 1C nicht gezeigt ist, kann die Steuerung 119 mit jeder der Bit-Leitungen 101 und Digitleitungen 103 unter Verwendung herkömmlicher Techniken getrennt gekoppelt sein, so dass jede der Speicherzellen Mc während Lese- und/oder Schreib-Operationen getrennt adressiert werden kann.
  • Eine Speicherzelle Mc gemäß Ausführungsbeispielen der vorliegenden Erfindung kann viele Male umprogrammiert werden. Nach einem Programmieren einer Speicherzelle Mc zu einem ersten programmierten Widerstandszustand, wie im Vorhergehenden erörtert, kann zum Beispiel die Speicherzelle Mc umprogrammiert werden. Genauer gesagt kann die Steuerung 119 ein zweites einer Mehrzahl von unterschiedlichen Magnetfeldern an die Speicherzelle Mc anlegen, um einen zweiten von mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen des magnetischen Speicherelements 111 zu programmieren, und die Steuerung 119 kann einen zweiten einer Mehrzahl von unterschiedlichen elektrischen Strömen durch die Speicherzelle Mc anlegen, um einen zweiten von mindestens zwei unterschiedlichen Widerstandszuständen des widerstandsbehafteten Speicherelements 115 zu programmieren. Dementsprechend kann die Speicherzelle Mc mit zwei zweiten Bits von Daten, die unterschiedlich zu den zwei ersten Bits von Daten sind, programmiert werden. Wie im Vorhergehenden erörtert, kann die Steuerung 119 konfiguriert sein, um ein elektrisches Signal an die Speicherzelle Mc anzulegen, um die mindestens vier unterschiedlichen Speicherzustände voneinander zu unterscheiden und dadurch die zwei zweiten Bits von Daten aus der Speicherzelle zu lesen.
  • Durch Vorsehen, dass ein Strom, der verwendet wird, um das widerstandsbehaftete Speicherelement 115 einer Speicherzelle Mc zu programmieren, deutlich geringer ist als ein Strom, der einen magnetwiderstandsbehafteten Zustand des magnetischen Speicherelements 111 der Speicherzelle Mc (zum Beispiel aufgrund eines Spin-Drehmoment/Impuls-Transferphänomens) ändern kann, können das widerstandsbehaftete Speicherelement 115 und das magnetische Speicherelement 111 einer gleichen Speicherzelle Mc unabhängig programmiert werden. Wenn ein Strom, der verwendet wird, um das widerstandsbehaftete Speicherelement 115 zu programmieren, ausreichend sein kann, um einen magnetwiderstandsbehafteten Zustand des magnetischen Speicherelements zu ändern, kann jedoch ein Programmieren/Umprogrammieren des magnetischen Speicherelements 111 nach jedem Programmieren des widerstandsbehafteten Speicherelements 115 der gleichen Speicherzelle Mc erforderlich sein. Außerdem können, durch Vorsehen, dass ein Strom durch die Speicherzelle Mc während einer Lese-Operation deutlich geringer ist als ein Strom, der einen Zustand entweder des magnetischen Speicherelements 111 und/oder des widerstandsbehafteten Speicherelements ändern kann, viele Lese-Operationen an einer Speicherzelle Mc durchgeführt werden, ohne das wi derstandsbehaftete Speicherelement 115 und/oder das magnetische Speicherelement 111 derselben umzuprogrammieren.
  • Das magnetische Speicherelement 111 von 1A kann zum Beispiel durch Liefern des Magnetfelds Hx in einer ersten Richtung und Liefern des Magnetfelds Hy in einer zweiten Richtung zu einem ersten Zustand programmiert werden. Das magnetische Seicherelement 111 kann dann durch Liefern des Magnetfelds Hx in einer dritten Richtung (unterschiedlich zu der ersten Richtung) und Liefern des Magnetfelds Hy in einer vierten Richtung (unterschiedlich zu der zweiten Richtung) zu einem zweiten Zustand (unterschiedlich zu dem ersten Zustand) umprogrammiert werden.
  • Gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung kann das widerstandsbehaftete Speicherelement 115 von 1A durch Liefern des Schaltstroms I_Sw in einer ersten Richtung zu einem ersten Zustand programmiert werden, und das widerstandsbehaftete Speicherelement 115 kann durch Liefern des Schaltstroms I_Sw in einer zweiten Richtung (unterschiedlich zu der ersten Richtung) zu einem zweiten Zustand (unterschiedlich zu dem ersten Zustand) umprogrammiert werden. Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung kann das widerstandsbehaftete Speicherelement 115 von 1A durch Liefern des Schaltstroms I_Sw mit einer ersten Größe/Dauer zu einem ersten Zustand programmiert werden, und das widerstandsbehaftete Speicherelement 115 kann durch Liefern des Schaltstroms I_Sw mit einer zweiten Größe/Dauer (unterschiedlich zu der ersten Größe/Dauer) zu einem zweiten Zustand (unterschiedlich zu dem ersten Zustand) umprogrammiert werden. Dementsprechend kann eine Änderung der Polarität/Richtung des Schaltstroms I_Sw nicht erforderlich sein.
  • Wie im Vorhergehenden erörtert, kann jedes magnetische Speicherelement 111 eine magnetisch freie Schicht 111a, eine isolierende Tunnelschicht 111b und eine magnetisch feste Schicht 111c umfassen. Zum Beispiel kann die magnetisch freie Schicht 111a eine Schicht aus CoFeB umfassen; die isolierende Tunnelschicht kann eine Schicht aus MgO und/oder AlO umfassen; und die magnetisch feste Schicht 111c kann eine synthetische antiferromagnetische Schicht (zum Beispiel mit Schichten aus CoFe, Ru und CoFeB) und/oder eine Schicht aus PtMn umfassen. Außerdem kann jeder der leitfähigen Stecker 121a und/oder 121b eine Schicht aus einem Metall, einem Metallnitrid (wie Titannitrid) und/oder dotiertem Polysilizium umfassen. Zusätzlich kann die magnetisch freie Schicht 111a eine Deckschicht (wie eine Schicht aus Ta und/oder Ti), die von der isolierenden Tunnelschicht 111b beabstandet ist, umfassen, und/oder die magnetisch feste Schicht 111c kann eine Deckschicht (wie eine Schicht aus Ta und/oder Ti), die von der isolierenden Tunnelschicht 111b beabstandet ist, umfassen. Magnetspeicherstrukturen, die magnetisch feste Schichten, isolierende Tunnelschichten und magnetisch freie Schichten umfassen, sind zum Beispiel in dem US-Patent Nr. 7,092,283 , der US-Veröffentlichung Nr. 2006/0011958 , der US-Veröffentlichung Nr. 2006/0022237 , der US-Veröffentlichung Nr. 2006/0027846 , der US-Veröffentlichung Nr. 2006/0034117 , der US-Veröffentlichung Nr. 2006/0062044 und der US-Veröffentlichung Nr. 2006/0083054 erörtert. Die Offenbarungen aller vorhergehenden Patente und Patentveröffentlichungen, auf die Bezug genommen wird, sind hiermit hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen.
  • Wie im Vorhergehenden erörtert, kann das widerstandsbehaftete Speicherelement 115 eine Schicht aus einem widerstandsbehafteten Speichermaterial umfassen. Insbesondere kann das widerstandsbehaftete Speichermaterial gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung eine Oxidschicht, wie ein Metalloxid (zum Beispiel MgO und/oder AlO), umfassen. Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung kann die Schicht aus dem widerstandsbehafteten Speichermaterial ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material (wie ein bistabiles und/oder ein mehrere Niveaus aufweisendes organisches Material), ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere umfassen.
  • Wie in 1A, 1B und 1C gezeigt, kann eine nichtohmsche Vorrichtung 117 zwischen jeder Speicherzelle Mc und der jeweiligen Bit-Leitung 103 vorgesehen sein. Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung kann eine nichtohm sche Vorrichtung stattdessen zwischen jeder Speicherzelle Mc und der jeweiligen Digitleitung 101 vorgesehen sein. Gemäß noch weiteren Ausführungsbeispielen der vorliegenden Erfindung kann eine nichtohmsche Vorrichtung zwischen einem widerstandsbehafteten Speicherelement 115 und einem magnetischen Speicherelement 111 jeder Speicherzelle Mc vorgesehen sein. Außerdem kann jede nichtohmsche Vorrichtung 117 eine Diode (wie eine Diode mit einem p-n-Übergang oder eine Schottky-Diode) oder eine Mott-Übergangsschicht umfassen. Durch Vorsehen einer nichtohmschen Vorrichtung in der Kreuzungspunktstruktur von 1A–1C kann die Auswahl einzelner Speicherzellen durch Erlauben eines elektrischen Flusses in einer Richtung und Behindern eines elektrischen Flusses in der anderen Richtung erleichtert werden.
  • Gemäß einigen weiteren Ausführungsbeispielen der vorliegenden Erfindung, die in 3A, 3B und 3C dargestellt sind, kann ein Speicher für eine integrierte Schaltung (eine) Digitleitung(en) 101, (eine) Bit-Leitung(en) 103 und (eine) Speicherzelle(n) Mc', die zwischen die Digitleitungen 101 und die Bit-Leitung(en) 103 gekoppelt ist (sind), umfassen. Strukturen und Operationen des Speichers für eine integrierte Schaltung von 3A, 3B und 3C sind ähnlich zu denen von 1A, 1B und 1C, und eine Erörterung gleicher Elemente und Operationen wird der Kürze halber für 3A, 3B und 3C nicht wiederholt. Insbesondere können das Substrat 105, die erste isolierende Schicht 107, die Digitleitungen 101, die zweite isolierende Schicht 109, die magnetisch freie Schicht 111a und die magnetisch feste Schicht 111c, die leitfähigen Stecker 121a und 121b, die nichtohmschen Vorrichtungen 117 und die Bit-Leitungen 103 von 3A, 3B und 3C die gleichen sein, die im Vorhergehenden im Hinblick auf 1A, 1B, 1C und 2 erörtert worden sind. Zusätzlich können Operationen der Steuerung 119 von 3A die gleichen sein, die im Vorhergehenden im Hinblick auf 1A, 1B, 1C und 2 erörtert worden sind.
  • In 3A, 3B und 3C können widerstandsbehaftete und magnetische Speicherelemente in die Speicherzellen Mc' integriert sein. Insbesondere kann die Schicht 111b' sowohl als eine Schicht aus einem widerstandsbehafteten Speichermaterial (wie im Vorhergehenden im Hinblick auf das widerstandsbehaftete Speicherelement 115 erör tert) als auch als eine isolierende Tunnelschicht eines magnetischen Speicherelements (wie im Vorhergehenden im Hinblick auf die isolierende Tunnelschicht 111 erörtert) funktionieren. Insbesondere kann die Schicht 111b' eine Schicht aus einem Metalloxid, wie MgO und/oder AlO, umfassen.
  • Dementsprechend kann jede Speicherzelle Mc' zu mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen, die durch eine magnetische Polarisation der magnetisch freien Schicht 111a bezüglich der magnetisch festen Schicht 111c der Speicherzelle Mc' bestimmt sind, programmierbar sein. Jeder Speicherzelle Mc' kann ferner zu mindestens zwei unterschiedlichen Widerstandszuständen, die durch eine Widerstandscharakteristik der Schicht 111b' bestimmt sind, programmierbar sein. Kombiniert können die programmierbaren magnetwiderstandsbehafteten Zustände und Widerstandszustände der Speicherzelle Mc' mindestens vier unterschiedliche Speicherzustände liefern, so dass mindestens zwei Bits von Daten in jeder Speicherzelle Mc' gespeichert werden können. Operationen eines Programmierens der magnetwiderstandsbehafteten Zustände und Widerstandszustände einer Speicherzelle Mc' unter Verwendung von Bit-Leitungsströmen I_B/L, Digitleitungsströmen I_D/L, Magnetfeldern Hx und Hy sowie Schaltströmen I_Sw können die gleichen sein, wie im Vorhergehenden im Hinblick auf 1A, 1B, 1C und 2 erörtert. Außerdem können resultierende programmierbare Speicherzustände jeder Speicherzelle Mc' die gleichen sein, wie im Vorhergehenden im Hinblick auf 2 erörtert.
  • Wie im Vorhergehenden erörtert, können Mehrbit-Speicherzellen Mc und/oder Mc' gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung in Kreuzungspunktspeicherstrukturen für integrierte Schaltungen verwendet werden. Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung, die im Folgenden im Hinblick auf 4A, 4B und 4C erörtert werden, können Mehrbit-Speicherzellen Mc'' in 1-Transistor/1-Zellenspeicherstrukturen verwendet werden, und die Mehrbit-Speicherzellen Mc'' können wie im Vorhergehenden im Hinblick auf entweder Mehrbit-Speicherzellen Mc von 1A, 1B und 1C oder Mehrbit-Speicherzellen Mc' von 3A, 3B und 3C erörtert implementiert werden.
  • Wie in 4A, 4B und 4C gezeigt, kann jede Mehrbit-Speicherzelle Mc'' zwischen eine Bit-Leitung 403 und eine Source/Drain-Region S/D eines jeweiligen Speicherzellenzugriffstransistors T elektrisch gekoppelt sein. Insbesondere können Feldoxidregionen F/O aktive Regionen eines Halbleitersubstrats 451 definieren, und jeder Speicherzellenzugriffstransistor T kann eine Wortleitungs-WL-Gate-Elektrode zwischen Source/Drain-Regionen S/D einer aktiven Region des Halbleitersubstrats 451 umfassen, mit einer isolierenden Gate-Schicht GI zwischen Wortleitungen WL und dem Substrat 451. Außerdem kann eine zweite Source/Drain-Region S/D jedes Transistors T durch einen leitfähigen Stecker 457 elektrisch mit einer Masse-Elektrode GND gekoppelt sein. Die Masse-Elektrode GND und Digitleitungen 401 können an einer ersten isolierenden Schicht 407 vorgesehen sein, so dass die Digitleitungen von den Wortleitungen WL getrennt sind. Außerdem können leitfähige Schichten 435 an einer zweiten isolierenden Schicht 409 vorgesehen sein, so dass die leitfähigen Schichten 435 von den Digitleitungen 401 getrennt sind.
  • Jede Speicherzelle Mc'' kann zwischen eine jeweilige leitfähige Schicht 435 und eine Digitleitung 403 mit leitfähigen Steckern 421a und 421b elektrisch in Reihe gekoppelt sein, und jede leitfähige Schicht 435 kann durch einen jeweiligen leitfähigen Stecker 433 mit einer jeweiligen Source/Drain-Region S/D elektrisch gekoppelt sein. Außerdem können sich die Speicherzellen Mc'' und die leitfähigen Stecker 421a und 421b durch eine dritte isolierende Schicht 431 erstrecken, und die Digitleitungen können an der dritten isolierenden Schicht 431 sowie an freigelegten Abschnitten der leitfähigen Stecker 421b vorgesehen sein.
  • Wortleitungen WL und Digitleitungen 401 können daher parallel sein, und Bit-Leitungen 403 können hinsichtlich der Wortleitungen WL und der Digitleitungen 401 orthogonal sein. Außerdem kann jede Speicherzelle Mc'' zwischen jeweiligen Digit- und Bit-Leitungen 401 und 403 bei Schnittstellen derselben physikalisch vorgesehen sein, und jede Speicherzelle Mc'' kann zwischen eine jeweilige Bit-Leitung 403 und einen Speicherzellenzugriffstransistor T elektrisch gekoppelt sein.
  • Die Steuerung 419 kann mit jeder der Wortleitungen WL getrennt gekoppelt sein, mit jeder der Digitleitungen 401 getrennt gekoppelt sein und mit jeder der Bit-Leitungen 403 getrennt gekoppelt sein. Jede Speicherzelle Mc'' kann daher zu mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen, die durch eine magnetische Polarisation einer magnetisch freien Schicht der Speicherzelle Mc'' bezüglich einer magnetisch festen Schicht der Speicherzelle Mc'' bestimmt sind, programmierbar sein. Jeder Speicherzelle Mc'' kann ferner zu mindestens zwei unterschiedlichen Widerstandszuständen, die durch eine Widerstandscharakteristik einer Schicht aus einem widerstandsbehafteten Speichermaterial der Speicherzelle Mc'' bestimmt sind, programmierbar sein. Kombiniert können die programmierbaren magnetwiderstandsbehafteten Zustände und Widerstandszustände jeder Speicherzelle Mc'' mindestens vier unterschiedliche Speicherzustände liefern, so dass mindestens zwei Bits von Daten in jeder Speicherzelle Mc'' gespeichert werden können. Resultierende programmierbare Speicherzustände jeder Speicherzelle Mc'' können die gleichen sein, wie im Vorhergehenden im Hinblick auf 2 erörtert.
  • Operationen der Steuerung 419, die magnetwiderstandsbehaftete Zustände einer Speicherzelle Mc'' unter Verwendung von Strömen durch jeweilige Bit- und Digitleitungen 403 und 401 programmieren, um jeweilige Magnetfelder durch die Speicherzelle Mc'' zu erzeugen, können ähnlich zu Operationen sein, die im Vorhergehenden im Hinblick auf 1A–1C und/oder 3A–3C erörtert worden sind, wobei der jeweilige Speicherzellenzugriffstransistor T ausgeschaltet wird, um einen Stromfluss durch die Speicherzelle Mc'' zu reduzieren/verhindern. Operationen der Steuerung 419, die Widerstandszustände einer Speicherzelle Mc'' programmieren, können ein Einschalten des jeweiligen Speicherzellenzugriffstransistors T und ein Erzeugen eines Stroms durch die jeweilige Bit-Leitung 403, die Speicherzelle Mc'' und den Transistor T umfassen. Charakteristiken von Strömen, um bestimmte Widerstandszustände einer Speicherzelle Mc'' zu programmieren, können ähnlich zu denen sein, die im Vorhergehenden im Hinblick auf 1A–1C und/oder 3A–3C erörtert worden sind.
  • Wie im Vorhergehenden erörtert, können gemäß einigen Ausführungsbeispielen der vorliegenden Erfindung magnetwiderstandsbehaftete Zustände einer Mehrbit-Speicherzelle (Mc, Mc' und/oder Mc'') durch Anlegen von Magnetfeldern an die Speicherzelle programmiert werden, und widerstandsbehaftete Zustände einer Mehrbit-Speicherzelle können durch Anlegen eines elektrischen Stroms durch die Speicherzelle programmiert werden. Gemäß weiteren Ausführungsbeispielen der vorliegenden Erfindung können sowohl magnetwiderstandsbehaftete als auch widerstandsbehaftete Zustände einer Mehrbit-Speicherzelle durch Anlegen jeweiliger Ströme an die Speicherzelle programmiert werden, vorausgesetzt, dass einer der Zustände unter Verwendung von Strömen programmiert werden kann, die deutlich niedriger sind als Ströme, die erforderlich sind, um den anderen der Zustände zu programmieren/umzuprogrammieren. Zum Beispiel können magnetwiderstandsbehaftete Zustände einer Mehrbit-Speicherzelle gemäß einem Spin-Drehmoment/Impuls-Transferphänomen programmiert werden, das deutlich höhere Ströme erfordert, als erforderlich sein können, um Widerstandszustände der Speicherzelle zu programmieren. Dann können Widerstandszustände der Mehrbit-Speicherzelle unter Verwendung deutlich niedrigerer Ströme, die den programmierten magnetwiderstandsbehafteten Zustand nicht abändern, programmiert/umprogrammiert werden. Dementsprechend kann erforderlich sein, dass ein Programmieren eines Widerstandszustands einer Mehrbit-Speicherzelle auf ein Programmieren eines magnetwiderstandsbehafteten Zustands der Speicherzelle folgt, da ein Status des Widerstandszustands jedes Mal, wenn der magnetwiderstandsbehaftete Zustand programmiert wird, abgeändert werden kann.
  • Wie im Vorhergehenden im Hinblick auf 1A–1C erörtert, kann jedes widerstandsbehaftete Speicherelement 115 eine Schicht aus einem. widerstandsbehafteten Speichermaterial, wie einem Metalloxid (z. B. AlO und/oder MgO), einem Phasenänderungsspeichermaterial, einem Perovskitmaterial, einem dotierten Glas mit leitfähigen Brücken, einem organischen Material (z. B. einem bistabilen und/oder einem mehrere Niveaus aufweisenden organischen Material), einem binären Übergangsmetalloxid (z. B. NiO, TiO2, ZrO2, und so weiter), einer Mott-Übergangsschicht und/oder einer Schottky-Barriere, umfassen. Eine Schicht aus einem widerstandsbehafteten Speicher material, die verwendet wird, um ein zweites Bit von Daten in einer Speicherzelle zu speichern, kann einen relativ hohen Erfassungsspielraum (d. h. > 10×), eine relativ niedrige Betriebsspannung (d. h. < 3 V) und eine relativ gute thermische Stabilität liefern. Außerdem kann ein Übersprechen zwischen magnetwiderstandsbehafteten und widerstandsbehafteten Speicherelementen relativ niedrig sein und/oder widerstandsbehaftete Speichermaterialien können im Wesentlichen unempfindlich gegenüber einer Dimensionierung sein.
  • Phasenänderungsspeichermaterialien (z. B. Chalkogenidmaterialien wie Legierungen mit Ge, Sb und Te), die in Widerstandsspeichern verwendet werden, sind zum Beispiel in dem US-Patent Nr. 5,166,758 mit dem Titel „Electrically Erasable Phase Change Memory"; in dem US-Patent Nr. 6,507,061 mit dem Titel „Multiple Layer Phase-Change Memory"; in dem US-Patent Nr. 7,037,749 mit dem Titel „Methods For Forming Phase Changeable Memory Devices"; in dem US-Patent Nr. 7,42,001 mit dem Titel „Phase Change Memory Devices Including Memory Elements Having Variable Cross-Sectional Areas"; und in dem US-Patent Nr. 7,061,013 mit dem Titel „Phase Change Storage Cells For Memory Devices, Memory Devices Having Phase Change Storage Cells And Methods Of Forming The Same" erörtert. Die Offenbarungen jedes der Patente, auf die im Vorhergehenden Bezug genommen ist, sind hiermit hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen.
  • Perovskitspeichermaterialien, die in Widerstandsspeichern verwendet werden, können CMR-Materialien (wie Pr0,7Cao0,3MnO3), Übergangsmetalloxide (wie Cr-dotiertes SrZrO3 und/oder Cr-dotiertes SrTiO3) und/oder ferroelektrische Materialien (wie Bleizirkonat-Titanat, auf das ebenfalls als PZT Bezug genommen wird) umfassen. Eine Verwendung von CMR-Materialien bei Speichern ist zum Beispiel in der Schrift von Zhuang et al. mit dem Titel „Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (MRAM) ", IEEE, 2002, in der Schrift von Liu et al. mit dem Titel „Electric-Pulse-Induced Reversible Resistance Change Effect In Magnetoresistive Films ", Applied Physics Letters (APL), Vol. 76, Nr. 19, Seiten 2749–2751, 8. Mai 2000, und in dem US-Patent Nr. 6,870,755 mit dem Titel „Re-Writable Memory With Non-Linear Memory Element" erörtert. Eine Verwendung von Übergangsmetalloxiden bei Speichern ist zum Beispiel in der Schrift, die durch das IBM-Forschungslabor Zürich veröffentlicht worden ist, mit dem Titel „Resistance Change Memory: Transition-Metal Oxides For Nonvolatile Memory Applications ", http://www.zurich.ibm.com/st/storage/resistance.html, erörtert. Eine Verwendung von ferroelektrischen Materialen bei einem Speicher ist zum Beispiel in dem US-Patent Nr. 7,106,617 mit dem Titel „Ferroelectric Memory Devices Having A Plate Line Control Circuit And Methods for Operating The Same"; in dem US-Patent Nr. 6,982,447 mit dem Titel „Ferroelectric Memory Devices"; und in dem US-Patent Nr. 6,075,264 mit dem Titel „Structure Of A Ferroelectric Memory Cell And Methods Of Fabricating It" erörtert. Die Offenbarungen der Patente und Veröffentlichungen, auf die im Vorhergehenden Bezug genommen ist, sind hiermit hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen.
  • Eine Verwendung von dotierten Gläsern mit leitfähigen Brücken bei Widerstandsspeichern ist zum Beispiel in der Schrift von Symanczyk et al. mit dem Titel „Electrical Characterization Of Solid State Tonic Memory Elements ", Proceedings of the Non-Volatile Memory Technology Symposium, 2003, erörtert. Eine Verwendung von organischen Materialien bei Widerstandsspeichern ist zum Beispiel in der Schrift von Ma et al. mit dem Titel „ Organic Electrical Bistable Devices And Rewritable Memory Cells", Applied Physics Letters (APL), Vol. 80, Nr. 16, Seiten 2997–2999, 22. April 2002, und in der Schrift von Oyamada et al. mit dem Titel „Switching Effect In Cu: TCNQ Charge Transfer-Complex Thin Films By Vacuum Codeposition ", Applied Physics Letters (APL), Vol. 83, Nr. 6, Seiten 1252–1254, 11. August 2003, erörtert. Eine Verwendung von binären Übergangsmetalloxiden bei Widerstandsspeichern ist zum Beispiel in der Schrift von Back et al. mit dem Titel „Highly Scalable Nonvolatile Resistive Memory Using Simple Binary Oxide Driven By Asymmetric Unipolar Voltage Pulses", IDEM Technical Digest, Seiten 587–590, Dezember 2004, und in der Schrift von Back et al. mit dem Titel „Multi-Layer Cross-Point Binary Oxide Resistive Memory (OxRRAM) For Post-NAND Storage Application", IDEM Technical Digest, Seiten 750–753, Dezember 2005, erörtert. Mott-Übergangsschichten sind zum Beispiel in der Schrift von Rosenberg et al. mit dem Titel „Nonvolatile Memory With Multilevel Switching: A Basic Model", Phys. Rev. Lett. 92, 178302 (2004), erörtert. Die Offenbarungen der Patente und Veröffentlichungen, auf die im Vorhergehenden Bezug genommen ist, sind hiermit hierin in ihrer Gesamtheit durch Bezugnahme aufgenommen.
  • Gemäß Ausführungsbeispielen der vorliegenden Erfindung, die im Vorhergehenden erörtert worden sind, kann ein Speicher für eine integrierte Schaltung ein Substrat für eine integrierte Schaltung und eine Mehrbit-Speicherzelle an dem Substrat für eine integrierte Schaltung umfassen. Außerdem kann die Mehrbit-Speicherzelle konfiguriert sein, um ein erstes Bit von Daten durch Ändern einer ersten Charakteristik der Mehrbit-Speicherzelle zu speichern. Die Mehrbit-Speicherzelle kann ferner konfiguriert sein, um ein zweites Bit von Daten durch Ändern einer zweiten Charakteristik der Mehrbit-Speicherzelle zu speichern, und die erste und die zweite Charakteristik können unterschiedlich sein. Zusätzlich können Arrays von Mehrbit-Speicherzellen gemäß Ausführungsbeispielen der vorliegenden Erfindung in Kreuzungspunktstruktur-Arrays und/oder in Wortleitungsstruktur-Arrays angeordnet sein.
  • Insbesondere kann die Mehrbit-Speicherzelle eine magnetisch freie Schicht, eine magnetisch feste Schicht und eine Schicht aus einem widerstandsbehafteten Speichermaterial umfassen. Außerdem kann die erste Charakteristik einen magnetwiderstandsbehafteten Zustand, der durch eine magnetische Polarisation der magnetisch freien Schicht bezüglich der magnetisch festen Schicht bestimmt ist, umfassen, und die zweite Charakteristik kann einen Widerstandszustand, der durch einen Widerstand der Schicht aus dem widerstandsbehafteten Speichermaterial bestimmt ist, umfassen. Die Schicht aus dem widerstandsbehafteten Speichermaterial kann zum Beispiel ein Metalloxid, ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material, ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere umfassen.
  • Während die vorliegende Erfindung unter Bezugnahme auf Ausführungsbeispiele derselben im Einzelnen gezeigt und beschrieben worden ist, ist für Fachleute offen sichtlich, dass verschiedene Änderungen in der Form und in Details daran vorgenommen werden können, ohne von dem Geist und dem Schutzbereich der vorliegenden Erfindung, wie sie durch die folgenden Ansprüche definiert sind, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - KR 10-2007-09475 [0001]
    • - US 2005/0087785 [0003]
    • - US 7109539 [0004]
    • - US 7092283 [0050]
    • - US 2006/0011958 [0050]
    • - US 2006/0022237 [0050]
    • - US 2006/0027846 [0050]
    • - US 2006/0034117 [0050]
    • - US 2006/0062044 [0050]
    • - US 2006/0083054 [0050]
    • - US 5166758 [0064]
    • - US 6507061 [0064]
    • - US 7037749 [0064]
    • - US 742001 [0064]
    • - US 7061013 [0064]
    • - US 6870755 [0065]
    • - US 7106617 [0065]
    • - US 6982447 [0065]
    • - US 6075264 [0065]
  • Zitierte Nicht-Patentliteratur
    • - Zhuang et al. mit dem Titel „Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (MRAM) ", IEEE, 2002 [0065]
    • - Liu et al. mit dem Titel „Electric-Pulse-Induced Reversible Resistance Change Effect In Magnetoresistive Films ", Applied Physics Letters (APL), Vol. 76, Nr. 19, Seiten 2749–2751, 8. Mai 2000 [0065]
    • - „Resistance Change Memory: Transition-Metal Oxides For Nonvolatile Memory Applications ", http://www.zurich.ibm.com/st/storage/resistance.html [0065]
    • - Symanczyk et al. mit dem Titel „Electrical Characterization Of Solid State Tonic Memory Elements ", Proceedings of the Non-Volatile Memory Technology Symposium, 2003 [0066]
    • - Ma et al. mit dem Titel „ Organic Electrical Bistable Devices And Rewritable Memory Cells", Applied Physics Letters (APL), Vol. 80, Nr. 16, Seiten 2997–2999, 22. April 2002 [0066]
    • - Oyamada et al. mit dem Titel „Switching Effect In Cu: TCNQ Charge Transfer-Complex Thin Films By Vacuum Codeposition ", Applied Physics Letters (APL), Vol. 83, Nr. 6, Seiten 1252–1254, 11. August 2003 [0066]
    • - Back et al. mit dem Titel „Highly Scalable Nonvolatile Resistive Memory Using Simple Binary Oxide Driven By Asymmetric Unipolar Voltage Pulses", IDEM Technical Digest, Seiten 587–590, Dezember 2004 [0066]
    • - Back et al. mit dem Titel „Multi-Layer Cross-Point Binary Oxide Resistive Memory (OxRRAM) For Post-NAND Storage Application", IDEM Technical Digest, Seiten 750–753, Dezember 2005 [0066]
    • - Rosenberg et al. mit dem Titel „Nonvolatile Memory With Multilevel Switching: A Basic Model", Phys. Rev. Lett. 92, 178302 (2004) [0066]

Claims (40)

  1. Speicher für eine integrierte Schaltung, mit: einem Substrat (105; 451) für eine integrierte Schaltung; einer Speicherzelle (Mc; Mc'; Mc'') an dem Substrat (105; 451) für eine integrierte Schaltung, wobei die Speicherzelle (Mc; Mc'; Mc'') zu mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen, die durch eine magnetische Polarisation einer magnetisch freien Schicht (111a) bezüglich einer magnetisch festen Schicht (111c) bestimmt sind, programmierbar ist und zu mindestens zwei unterschiedlichen Widerstandszuständen, die durch eine Widerstandscharakteristik einer Schicht (115) aus einem widerstandsbehafteten Speichermaterial bestimmt sind, programmierbar ist, um mindestens vier unterschiedliche Speicherzustände (1, 2, 3, 4) für die Speicherzelle (Mc; Mc'; Mc'') zu liefern; und einer Steuerung (119; 419), die mit der Speicherzelle (Mc; Mc'; Mc'') elektrisch gekoppelt ist, wobei die Steuerung (119; 419) konfiguriert ist, um eines von einer Mehrzahl von unterschiedlichen Magnetfeldern (Hx, Hy) an die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um einen der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren, und eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, um dadurch die Speicherzelle (Mc; Mc'; Mc'') mit mindestens zwei Bits von Daten zu programmieren, und wobei die Steuerung (119; 419) konfiguriert ist, um ein elektrisches Signal an die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um die mindestens vier unterschiedlichen Speicherzustände (1, 2, 3, 4) voneinander zu unterscheiden und dadurch die mindestens zwei Bits von Daten aus der Speicherzelle (Mc; Mc'; Mc'') zu lesen.
  2. Speicher für eine integrierte Schaltung nach Anspruch 1, bei dem die Schicht (115) aus dem widerstandsbehafteten Speichermaterial eine Oxidschicht zwischen einer ersten und einer zweiten Elektrodenschicht aufweist.
  3. Speicher für eine integrierte Schaltung nach Anspruch 1, bei dem die Steuerung (119; 419) ferner konfiguriert ist, um ein zweites der Mehrzahl von unterschiedlichen Magnetfeldern (Hx, Hy) an die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um einen zweiten der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren, und ein zweites der Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um einen zweiten der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, um dadurch die Speicherzelle (Mc; Mc'; Mc'') mit zwei zweiten Bits von Daten, die unterschiedlich zu den zwei ersten Bits von Daten sind, zu programmieren, und bei dem die Steuerung (119; 419) konfiguriert ist, um ein elektrisches Signal an die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um die mindestens vier unterschiedlichen Speicherzustände (1, 2, 3, 4) voneinander zu unterscheiden und dadurch die zwei zweiten Bits von Daten aus der Speicherzelle (Mc; Mc'; Mc'') zu lesen.
  4. Speicher für eine integrierte Schaltung nach Anspruch 1, ferner mit: einer ersten leitfähigen Leitung (101), die zwischen die Steuerung (119; 419) und die Speicherzelle (Mc; Mc'; Mc'') gekoppelt ist; und einer zweiten leitfähigen Leitung (103), die zwischen die Steuerung (119; 419) und die Speicherzelle (Mc; Mc'; Mc'') gekoppelt ist, wobei die Speicherzelle (Mc; Mc'; Mc'') zwischen die erste und die zweite leitfähige Leitung (101, 103) elektrisch gekoppelt ist und wobei die erste und die zweite leitfähige Leitung (101, 103) antiparallel sind.
  5. Speicher für eine integrierte Schaltung nach Anspruch 4, bei dem die Speicherzelle (Mc; Mc'; Mc'') ein magnetisches Speicherelement (111), das die magnetisch festen und freien Schichten (111a, 111c) umfasst, und ein widerstandsbehaftetes Speicherelement (115), das die Schicht aus dem widerstandsbehafteten Speichermaterial umfasst, aufweist, wobei das magnetische Speicherelement (111) und das widerstandsbehaftete Speicherelement (115) zwischen die erste und die zweite leitfähige Leitung (101, 103) elektrisch in Reihe gekoppelt sind.
  6. Speicher für eine integrierte Schaltung nach Anspruch 1, ferner mit: einer nichtohmschen Vorrichtung (117), die zwischen die erste und die zweite leitfähige Leitung (101, 103) mit der Speicherzelle (Mc; Mc'; Mc'') in Reihe gekoppelt ist.
  7. Speicher für eine integrierte Schaltung nach Anspruch 6, bei dem die nichtohmsche Vorrichtung (117) eine Diode und/oder eine Mott-Übergangsschicht aufweist.
  8. Speicher für eine integrierte Schaltung nach Anspruch 1, ferner mit: einer Bit-Leitung (403), die zwischen die Steuerung (419) und die Speicherzelle (Mc'') gekoppelt ist; einem Speicherzellenzugriffstransistor (T), wobei die Speicherzelle (Mc'') zwischen die Bit-Leitung (403) und eine Source/Drain-Region (S/D) des Speicherzellenzugriffstransistors (T) elektrisch gekoppelt ist; und einer Wortleitung (WL), die zwischen die Steuerung (419) und eine Steuerungselektrode des Speicherzellenzugriffstransistors (T) elektrisch gekoppelt ist.
  9. Speicher für eine integrierte Schaltung nach Anspruch 8, bei dem die Speicherzelle (Mc'') ein magnetisches Speicherelement, das die magnetisch festen und freien Schichten umfasst, und ein widerstandsbehaftetes Speicherelement, das die Schicht aus dem widerstandsbehafteten Speichermaterial umfasst, aufweist, wobei das magnetische Speicherelement und das widerstandsbehaftete Speicherelement zwischen die Bit-Leitung (403) und die Source/Drain-Region (S/D) des Speicherzellenzugriffstransistors (T) elektrisch in Reihe gekoppelt sind.
  10. Speicher für eine integrierte Schaltung nach Anspruch 1, bei dem sich die Schicht (115) aus dem widerstandsbehafteten Speichermaterial zwischen der magnetisch freien und der magnetisch festen Schicht befindet.
  11. Speicher für eine integrierte Schaltung nach Anspruch 10, bei dem die Schicht (115) aus dem widerstandsbehafteten Speichermaterial ein Metalloxid aufweist.
  12. Speicher für eine integrierte Schaltung nach Anspruch 1, bei dem sich eine der magnetischen Schichten (111a, 111c) zwischen der anderen der magnetischen Schichten (111a, 111c) und der Schicht (115) aus dem widerstandsbehafteten Speichermaterial befindet.
  13. Speicher für eine integrierte Schaltung nach Anspruch 1, bei dem die Schicht (115) aus dem widerstandsbehafteten Speichermaterial ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material, ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere aufweist.
  14. Speicher für eine integrierte Schaltung nach Anspruch 1, bei dem das Anlegen des elektrischen Signals an die Speicherzelle (Mc; Mc'; Mc''), um die mindestens vier unterschiedlichen Speicherzustände (1, 2, 3, 4) voneinander zu unterscheiden, ein Weitergeben eines gleichen elektrischen Stroms durch die Schicht (115) aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten (111a, 111c) umfasst.
  15. Speicher für eine integrierte Schaltung nach Anspruch 1, bei dem das Anlegen eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Speicherzelle (Mc; Mc'; Mc''), um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, ein Weitergeben eines von einer Mehrzahl von unterschiedlichen elektrischen Strömen durch die Schicht (115) aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten (111a, 111c) umfasst.
  16. Verfahren zum Betreiben eines Speichers für eine integrierte Schaltung, der eine Speicherzelle (Mc; Mc'; Mc'') umfasst, die zu mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen, die durch eine magnetische Polarisation einer magnetisch freien Schicht (111a) bezüglich einer magnetisch festen Schicht (111c) bestimmt sind, programmierbar ist und zu mindestens zwei unter schiedlichen Widerstandszuständen, die durch eine Widerstandscharakteristik einer Schicht (115) aus einem widerstandsbehafteten Speichermaterial bestimmt sind, programmierbar ist, um mindestens vier unterschiedliche Speicherzustände (1, 2, 3, 4) für die Speicherzelle (Mc; Mc'; Mc'') zu liefern, mit folgenden Schritten: Anlegen eines von einer Mehrzahl von unterschiedlichen Magnetfeldern (Hx, Hy) an die Speicherzelle (Mc; Mc'; Mc''), um einen der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren; Anlegen eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Speicherzelle (Mc; Mc'; Mc''), um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren; und Anlegen eines elektrischen Signals an die Speicherzelle (Mc; Mc'; Mc''), um die mindestens vier unterschiedlichen Speicherzustände (1, 2, 3, 4) voneinander zu unterscheiden und dadurch mindestens zwei Bits von Daten aus der Speicherzelle (Mc; Mc'; Mc'') zu lesen.
  17. Verfahren nach Anspruch 16, ferner mit folgenden Schritten: Anlegen eines zweiten der Mehrzahl von unterschiedlichen Magnetfeldern (Hx, Hy) an die Speicherzelle (Mc; Mc'; Mc''), um einen zweiten der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren; Anlegen eines zweiten der Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Speicherzelle (Mc; Mc'; Mc''), um einen zweiten der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren; und Anlegen eines elektrischen Signals an die Speicherzelle (Mc; Mc'; Mc''), um die mindestens vier unterschiedlichen Speicherzustände (1, 2, 3, 4) voneinander zu unterscheiden und dadurch mindestens zwei zweite Bits von Daten aus der Speicherzelle (Mc; Mc'; Mc'') zu lesen, wobei die mindestens zwei zweiten Bits von Daten und die mindestens zwei ersten Bits von Daten unterschiedlich sind.
  18. Verfahren nach Anspruch 16, bei dem die Schicht (115) aus dem widerstandsbehafteten Speichermaterial sich zwischen den magnetisch freien und festen Schichten (111a, 111c) befindet.
  19. Verfahren nach Anspruch 16, bei dem sich eine der magnetischen Schichten (111a, 111c) zwischen der anderen der magnetischen Schichten (111a, 111c) und der Schicht (115) aus dem widerstandsbehafteten Speichermaterial befindet.
  20. Verfahren nach Anspruch 16, bei dem die Schicht (115) aus dem widerstandsbehafteten Speichermaterial ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material, ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere aufweist.
  21. Verfahren nach Anspruch 16, bei dem das Anlegen des elektrischen Signals an die Speicherzelle (Mc; Mc'; Mc''), um die mindestens vier unterschiedlichen Speicherzustände (1, 2, 3, 4) voneinander zu unterscheiden, ein Weitergeben eines gleichen elektrischen Stroms durch die Schicht (115) aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten (111a, 111c) umfasst.
  22. Verfahren nach Anspruch 16, bei dem das Anlegen eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Speicherzelle (Mc; Mc'; Mc''), um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, ein Weitergeben des einen von einer Mehrzahl von unterschiedlichen elektrischen Strömen durch die Schicht (115) aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten (111a, 111c) umfasst.
  23. Speicher für eine integrierte Schaltung mit: einem Substrat (105; 451) für eine integrierte Schaltung; und einer Speicherzelle (Mc; Mc'; Mc'') an dem Substrat (105; 451) für eine integrierte Schaltung, mit einem magnetischen Speicherelement (111), das eine magnetisch freie Schicht (111a) und eine magnetisch feste Schicht (111c) umfasst, wobei das magnetische Speicherelement (111) zu mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zuständen, die durch eine magnetische Polarisation der magnetisch freien Schicht (111a) bezüglich der magnetisch festen Schicht (111c) bestimmt sind, programmierbar ist, und einem widerstandsbehafteten Speicherelement (115), das eine Schicht aus einem widerstandsbehafteten Speichermaterial umfasst, wobei das widerstandsbehaftete Speicherelement (115) zu mindestens zwei unterschiedlichen Widerstandszuständen, die durch eine Widerstandscharakteristik der Schicht (115) aus dem widerstandsbehafteten Speichermaterial bestimmt sind, programmierbar ist; um mindestens vier unterschiedliche Speicherzustände (1, 2, 3, 4) für die Speicherzelle (Mc; Mc'; Mc'') zu liefern, wobei die magnetisch freie Schicht (111a), die magnetisch feste Schicht (111c) und die Schicht (115) aus dem widerstandsbehafteten Speichermaterial elektrisch in Reihe gekoppelt sind, und wobei sich eine der magnetisch festen Schicht (111c) und der magnetisch freien Schicht (111a) zwischen der Schicht (115) aus dem widerstandsbehafteten Speichermaterial und der anderen der magnetisch festen Schicht (111c) und der magnetisch freien Schicht (111a) befindet.
  24. Speicher für eine integrierte Schaltung nach Anspruch 23, ferner mit: einer ersten und einer zweiten leitfähigen Leitung (101, 103) an dem Substrat (105; 451) für eine integrierte Schaltung, wobei die Speicherzelle (Mc; Mc'; Mc'') zwischen die erste und die zweite leitfähige Leitung (101, 103) elektrisch gekoppelt ist.
  25. Speicher für eine integrierte Schaltung nach Anspruch 24, ferner mit: einer nichtohmschen Vorrichtung (117), die zwischen die erste und die zweite leitfähige Leitung (101, 103) mit der Speicherzelle (Mc; Mc'; Mc'') in Reihe gekoppelt ist.
  26. Speicher für eine integrierte Schaltung nach Anspruch 25, bei dem die nichtohmsche Vorrichtung (117) mindestens entweder eine Diode und/oder eine Mott-Übergangsschicht aufweist.
  27. Speicher für eine integrierte Schaltung nach Anspruch 23, ferner mit: einer Bit-Leitung (403), die mit der Speicherzelle (Mc'') gekoppelt ist; und einem Speicherzellenzugriffstransistor (T), wobei die Speicherzelle (Mc'') zwischen die Bit-Leitung (403) und eine Source/Drain-Region (S/D) des Speicherzellenzugriffstransistors (T) elektrisch gekoppelt ist.
  28. Speicher für eine integrierte Schaltung nach Anspruch 27, ferner mit: einer Digitleitung (401) zwischen der Speicherzelle (Mc'') und dem Substrat (451) für eine integrierte Schaltung, so dass sich die Speicherzelle (Mc'') zwischen der Digitleitung (401) und der Bit-Leitung (403) befindet; und einer isolierenden Schicht (407, 409) zwischen der Digitleitung (401) und dem Speicherzellenzugriffstransistor (T).
  29. Speicher für eine integrierte Schaltung nach Anspruch 23, bei dem die Schicht (115) aus dem widerstandsbehafteten Speichermaterial ein Metalloxid aufweist.
  30. Speicher für eine integrierte Schaltung nach Anspruch 23, bei dem die Schicht (115) aus dem widerstandsbehafteten Speichermaterial ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material, ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere aufweist.
  31. Speicher für eine integrierte Schaltung nach Anspruch 23, ferner mit: einer Steuerung (119; 419), die elektrisch mit der Speicherzelle (Mc; Mc'; Mc'') gekoppelt ist, wobei die Steuerung (119; 419) konfiguriert ist, um eines von einer Mehrzahl von unterschiedlichen Magnetfeldern (Hx, Hy) an die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um einen der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren, und eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, um dadurch die Speicherzelle (Mc; Mc'; Mc'') mit mindestens zwei Bits von Daten zu programmieren, und wobei die Steuerung (119; 419) konfiguriert ist, um ein elektrisches Signal an die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um die mindestens vier unterschiedlichen Speicherzustände (1, 2, 3, 4) voneinander zu unterscheiden und dadurch die mindestens zwei Bits von Daten aus der Speicherzelle (Mc; Mc'; Mc'') zu lesen.
  32. Speicher für eine integrierte Schaltung nach Anspruch 31, bei dem die Steuerung (119; 419) ferner konfiguriert ist, um ein zweites der Mehrzahl von unterschiedlichen Magnetfeldern (Hx, Hy) an die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um einen zweiten der mindestens zwei unterschiedlichen magnetwiderstandsbehafteten Zustände zu programmieren, und ein zweites der Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um einen zweiten der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, um dadurch die Speicherzelle (Mc; Mc'; Mc'') mit zwei zweiten Bits von Daten, die unterschiedlich zu den zwei ersten Bits von Daten sind, zu programmieren, und bei dem die Steuerung (119; 419) konfiguriert ist, um ein elektrisches Signal an die Speicherzelle (Mc; Mc'; Mc'') anzulegen, um die mindestens vier unterschiedlichen Speicherzustände (1, 2, 3, 4) voneinander zu unterscheiden und dadurch die zwei zweiten Bits von Daten aus der Speicherzelle (Mc; Mc'; Mc'') zu lesen.
  33. Speicher für eine integrierte Schaltung nach Anspruch 31, ferner mit: einer ersten leitfähigen Leitung (101), die zwischen die Steuerung (119; 419) und die Speicherzelle (Mc; Mc'; Mc'') gekoppelt ist; und einer zweiten leitfähigen Leitung (103), die zwischen die Steuerung (119; 419) und die Speicherzelle (Mc; Mc'; Mc'') gekoppelt ist, wobei die Speicherzelle (Mc; Mc'; Mc'') zwischen die erste und die zweite leitfähige Leitung (101, 103) gekoppelt ist und wobei die erste und die zweite leitfähige Leitung (101, 103) antiparallel sind.
  34. Speicher für eine integrierte Schaltung nach Anspruch 31, bei dem das Anlegen des elektrischen Signals an die Speicherzelle (Mc; Mc'; Mc''), um die mindestens vier unterschiedlichen Speicherzustände (1, 2, 3, 4) voneinander zu unterscheiden, ein Weitergeben eines gleichen elektrischen Stroms durch die Schicht (115) aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten (111a, 111c) umfasst.
  35. Speicher für eine integrierte Schaltung nach Anspruch 31, bei dem das Anlegen eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Speicherzelle (Mc; Mc'; Mc''), um einen der mindestens zwei unterschiedlichen Widerstandszustände zu programmieren, ein Weitergeben eines von einer Mehrzahl von unterschiedlichen elektrischen Strömen durch die Schicht (115) aus dem widerstandsbehafteten Speichermaterial und durch die magnetisch freien und festen Schichten (111a, 111c) umfasst.
  36. Speicher für eine integrierte Schaltung, mit: einem Substrat (105; 451) für eine integrierte Schaltung; und einer Mehrbit-Speicherzelle (Mc; Mc'; Mc'') an dem Substrat (105; 451) für eine integrierte Schaltung, wobei die Mehrbit-Speicherzelle (Mc; Mc'; Mc'') konfiguriert ist, um ein erstes Bit von Daten durch Ändern einer ersten Charakteristik der Mehrbit-Speicherzelle (Mc; Mc'; Mc'') zu speichern und ein zweites Bit von Daten durch Ändern einer zweiten Charakteristik der Mehrbit-Speicherzelle (Mc; Mc'; Mc'') zu speichern, wobei die erste und die zweite Charakteristik unterschiedlich sind.
  37. Speicher für eine integrierte Schaltung nach Anspruch 36, ferner mit: einer Steuerung (119; 419), die mit der Mehrbit-Speicherzelle (Mc; Mc'; Mc'') elektrisch gekoppelt ist, wobei die Steuerung (119; 419) konfiguriert ist, um eines von einer Mehrzahl von unterschiedlichen Magnetfeldern (Hx, Hy) an die Mehrbit-Speicherzelle (Mc; Mc'; Mc'') anzulegen, um die erste Charakteristik der Mehrbit-Speicherzelle (Mc; Mc'; Mc'') zu ändern und dadurch das erste Bit zu einem ersten Zustand zu programmieren, und eines von einer Mehrzahl von unterschiedlichen elektrischen Signalen (I_Sw) durch die Mehrbit-Speicherzelle (Mc; Mc'; Mc'') anzulegen, um die zweite Charakteristik der Mehrbit-Speicherzelle (Mc; Mc'; Mc'') zu ändern und dadurch das zweite Bit zu einem zweiten Zustand zu programmieren.
  38. Speicher für eine integrierte Schaltung nach Anspruch 37, bei dem die Steuerung (119; 419) ferner konfiguriert ist, um ein zweites einer Mehrzahl von unterschiedlichen Magnetfeldern (Hx, Hy) an die Mehrbit-Speicherzelle (Mc; Mc'; Mc'') anzulegen, um die erste Charakteristik der Mehrbit-Speicherzelle (Mc; Mc'; Mc'') zu ändern und dadurch das erste Bit zu einem dritten Zustand zu programmieren, und ein zweites einer Mehrzahl von unterschiedlichen Signalen durch die Mehrbit-Speicherzelle (Mc; Mc'; Mc'') anzulegen, um die zweite Charakteristik der Mehrbit-Speicherzelle (Mc; Mc'; Mc'') zu ändern und dadurch das zweite Bit zu einem vierten Zustand zu programmieren, wobei der erste und der dritte Zustand unterschiedlich sind und wobei der zweite und der vierte Zustand unterschiedlich sind.
  39. Speicher für eine integrierte Schaltung nach Anspruch 36, bei dem die Mehrbit-Speicherzelle (Mc; Mc'; Mc'') eine magnetisch freie Schicht (111a), eine magnetisch feste Schicht (111c) und eine Schicht (115) aus einem widerstandsbehafteten Speichermaterial umfasst, wobei die erste Charakteristik einen magnetwiderstandsbehafteten Zustand aufweist, der durch eine magnetische Polarisation der magnetisch freien Schicht (111a) bezüglich der magnetisch festen Schicht (111c) bestimmt ist, und wobei die zweite Charakteristik einen Widerstandszustand aufweist, der durch einen Widerstand der Schicht (115) aus dem widerstandsbehafteten Speichermaterial definiert ist.
  40. Speicher für eine integrierte Schaltung nach Anspruch 39, bei dem die Schicht (115) aus dem widerstandsbehafteten Speichermaterial ein Metalloxid, ein Phasenänderungsspeichermaterial, ein Perovskitmaterial, ein dotiertes Glas mit leitfähigen Brücken, ein organisches Material, ein binäres Übergangsmetalloxid, eine Mott-Übergangsschicht und/oder eine Schottky-Barriere aufweist.
DE102008006543A 2007-01-30 2008-01-29 Speicher mit Mehrbit-Speicherzellen mit einem magnetischen und einem widerstandsbehafteten Speicherelement und darauf bezogene Verfahren Withdrawn DE102008006543A1 (de)

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US11/804,327 2007-05-17
US11/804,327 US7952914B2 (en) 2007-01-30 2007-05-17 Memory devices including multi-bit memory cells having magnetic and resistive memory elements and related methods

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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777215B2 (en) * 2007-07-20 2010-08-17 Macronix International Co., Ltd. Resistive memory structure with buffer layer
JP5326242B2 (ja) * 2007-08-30 2013-10-30 富士通株式会社 磁気トンネル素子、これを利用した半導体装置およびその製造方法
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US20090201714A1 (en) * 2008-02-08 2009-08-13 Heinz Hoenigschmid Resistive memory cell and method for operating same
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US7834385B2 (en) * 2008-08-08 2010-11-16 Seagate Technology Llc Multi-bit STRAM memory cells
US8482970B2 (en) 2008-08-08 2013-07-09 Seagate Technology Llc Multi-bit STRAM memory cells
US7936580B2 (en) * 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US20100102369A1 (en) * 2008-10-29 2010-04-29 Seagate Technology Llc Ferroelectric memory with magnetoelectric element
US8116115B2 (en) * 2008-11-06 2012-02-14 Micron Technology, Inc. Multilevel phase change memory operation
JP5569836B2 (ja) * 2008-12-18 2014-08-13 国立大学法人広島大学 ペロブスカイト型酸化物の相転移誘起方法、電子機能素子材料として用いられるペロブスカイト型酸化物、ペロブスカイト型酸化物を用いた電子機能素子及び電子装置
US8158964B2 (en) 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8759809B2 (en) * 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8766227B1 (en) * 2010-11-10 2014-07-01 Contour Semiconductor, Inc. Pinched center resistive change memory cell
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
EP2466586B1 (de) * 2010-12-16 2016-03-02 Crocus Technology Magnetische Multibit-Direktzugriffsspeicherzelle mit verbessertem Lesebereich
FR2969382B1 (fr) * 2010-12-17 2022-11-18 Centre Nat Rech Scient Élément memristif et mémoire électronique basée sur de tels éléments
US8467234B2 (en) 2011-02-08 2013-06-18 Crocus Technology Inc. Magnetic random access memory devices configured for self-referenced read operation
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8576615B2 (en) * 2011-06-10 2013-11-05 Crocus Technology Inc. Magnetic random access memory devices including multi-bit cells
US8488372B2 (en) * 2011-06-10 2013-07-16 Crocus Technology Inc. Magnetic random access memory devices including multi-bit cells
US9349445B2 (en) 2011-09-16 2016-05-24 Micron Technology, Inc. Select devices for memory cell applications
US8780607B2 (en) 2011-09-16 2014-07-15 Micron Technology, Inc. Select devices for memory cell applications
US9142767B2 (en) * 2011-09-16 2015-09-22 Micron Technology, Inc. Resistive memory cell including integrated select device and storage element
TWI456700B (zh) * 2012-02-01 2014-10-11 Macronix Int Co Ltd 鄰接溝槽側壁之三維記憶陣列及其製造方法
FR2989211B1 (fr) * 2012-04-10 2014-09-26 Commissariat Energie Atomique Dispositif magnetique a ecriture assistee thermiquement
JP2014049497A (ja) 2012-08-29 2014-03-17 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法
US8889433B2 (en) * 2013-03-15 2014-11-18 International Business Machines Corporation Spin hall effect assisted spin transfer torque magnetic random access memory
US8995169B1 (en) * 2013-09-12 2015-03-31 Sandisk 3D Llc Method of operating FET low current 3D Re-RAM
US9123414B2 (en) 2013-11-22 2015-09-01 Micron Technology, Inc. Memory systems and memory programming methods
US9336875B2 (en) 2013-12-16 2016-05-10 Micron Technology, Inc. Memory systems and memory programming methods
TWI549229B (zh) * 2014-01-24 2016-09-11 旺宏電子股份有限公司 應用於系統單晶片之記憶體裝置內的多相變化材料
KR20160141890A (ko) * 2015-06-01 2016-12-12 에스케이하이닉스 주식회사 전자 장치
CN105514262A (zh) * 2015-10-30 2016-04-20 上海磁宇信息科技有限公司 交叉矩阵列式磁性随机存储器制造工艺
GB2545264B (en) 2015-12-11 2020-01-15 Advanced Risc Mach Ltd A storage array
CN109219849B (zh) * 2016-06-28 2023-05-30 英特尔公司 具有压电选择器的交叉点磁性随机存取存储器
JP6271654B1 (ja) * 2016-08-05 2018-01-31 株式会社東芝 不揮発性メモリ
US10340453B2 (en) * 2017-05-31 2019-07-02 Arm Ltd. Forming and operating memory devices that utilize correlated electron material (CEM)
KR102474306B1 (ko) * 2018-02-20 2022-12-06 에스케이하이닉스 주식회사 크로스-포인트 어레이 장치 및 이의 제조 방법
US11264094B2 (en) * 2018-03-05 2022-03-01 Intel Corporation Memory cell including multi-level sensing
WO2020242213A1 (ko) * 2019-05-28 2020-12-03 서울대학교산학협력단 자기 메모리 장치 및 그것의 동작 방법
KR102274831B1 (ko) * 2019-05-30 2021-07-08 한국과학기술연구원 전기장 제어 마그네틱램
KR20210011638A (ko) * 2019-07-23 2021-02-02 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
JP2024017480A (ja) * 2022-07-28 2024-02-08 ソニーセミコンダクタソリューションズ株式会社 記憶装置、電子機器及び記憶装置の制御方法

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US742001A (en) 1903-01-28 1903-10-20 Isaiah Rannels Brown Flask-clamp.
US5166758A (en) 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US6075264A (en) 1999-01-25 2000-06-13 Samsung Electronics Co., Ltd. Structure of a ferroelectric memory cell and method of fabricating it
US6507061B1 (en) 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US6870755B2 (en) 2002-08-02 2005-03-22 Unity Semiconductor Corporation Re-writable memory with non-linear memory element
US20050087785A1 (en) 2003-10-22 2005-04-28 International Business Machines Corporation Magnetic random access memory cell
US6982447B2 (en) 2003-03-05 2006-01-03 Samsung Electronics Co., Ltd. Ferroelectric memory devices
US20060011958A1 (en) 2004-07-14 2006-01-19 Won-Cheol Jeong Magnetic random access memory with bit line and/or digit line magnetic layers
US20060022237A1 (en) 2004-07-29 2006-02-02 Kyung-Rae Byun Magnetic memory devices including ferroelectric spacers and related methods
US20060027846A1 (en) 2004-08-09 2006-02-09 Lee Jang-Eun Magnetic random access memory devices including contact plugs between magnetic tunnel junction structures and substrates and related methods
US20060034117A1 (en) 2004-08-12 2006-02-16 Won-Cheol Jeong Methods of operating magnetic random access memory device using spin injection and related devices
US20060062044A1 (en) 2003-09-29 2006-03-23 Won-Cheol Jeong Methods of operating magnetic random access memory devices including heat-generating structures
US20060083054A1 (en) 2003-09-29 2006-04-20 Won-Cheol Jeong Methods of operating a magnetic random access memory device and related devices and structures
US7037749B2 (en) 2003-03-21 2006-05-02 Samsung Electronics Co., Ltd. Methods for forming phase changeable memory devices
US7061013B2 (en) 2003-03-04 2006-06-13 Samsung Electronics Co., Ltd. Phase change storage cells for memory devices, memory devices having phase change storage cells and methods of forming the same
US7092283B2 (en) 2003-09-29 2006-08-15 Samsung Electronics Co., Ltd. Magnetic random access memory devices including heat generating layers and related methods
US7106617B2 (en) 2002-05-21 2006-09-12 Samsung Electronics Co., Ltd. Ferroelectric memory devices having a plate line control circuit and methods for operating the same
US7109539B2 (en) 2004-03-09 2006-09-19 International Business Machines Corporation Multiple-bit magnetic random access memory cell employing adiabatic switching
KR20070009475A (ko) 2005-07-15 2007-01-18 산요 엡슨 이미징 디바이스 가부시키가이샤 액정 표시 장치 및 전자 기기

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6385082B1 (en) * 2000-11-08 2002-05-07 International Business Machines Corp. Thermally-assisted magnetic random access memory (MRAM)
JP3677455B2 (ja) 2001-02-13 2005-08-03 Ｎｅｃエレクトロニクス株式会社 不揮発性磁気記憶装置およびその製造方法
KR20030034500A (ko) 2001-10-23 2003-05-09 주식회사 하이닉스반도체 마그네틱 램
JP3866567B2 (ja) * 2001-12-13 2007-01-10 株式会社東芝 半導体記憶装置及びその製造方法
KR100457159B1 (ko) * 2001-12-26 2004-11-16 주식회사 하이닉스반도체 마그네틱 램
US6849868B2 (en) * 2002-03-14 2005-02-01 Micron Technology, Inc. Methods and apparatus for resistance variable material cells
US6906939B2 (en) * 2002-08-02 2005-06-14 Unity Semiconductor Corporation Re-writable memory with multiple memory layers
US6577529B1 (en) * 2002-09-03 2003-06-10 Hewlett-Packard Development Company, L.P. Multi-bit magnetic memory device
US6801451B2 (en) * 2002-09-03 2004-10-05 Hewlett-Packard Development Company, L.P. Magnetic memory devices having multiple bits per memory cell
JP4355136B2 (ja) * 2002-12-05 2009-10-28 シャープ株式会社 不揮発性半導体記憶装置及びその読み出し方法
JP4500257B2 (ja) * 2003-03-31 2010-07-14 独立行政法人科学技術振興機構 スピン依存伝達特性を有するトンネルトランジスタ及びそれを用いた不揮発性メモリ
JP4141881B2 (ja) * 2003-04-04 2008-08-27 シャープ株式会社 集積回路
US7308067B2 (en) * 2003-08-04 2007-12-11 Intel Corporation Read bias scheme for phase change memories
JP2005150156A (ja) 2003-11-11 2005-06-09 Toshiba Corp 磁気記憶装置
KR100564608B1 (ko) * 2004-01-29 2006-03-28 삼성전자주식회사 상변화 메모리 소자
US7145795B2 (en) * 2004-04-13 2006-12-05 Micron Technology, Inc. Multi-cell resistive memory array architecture with select transistor
KR20060054511A (ko) * 2004-11-16 2006-05-22 삼성전자주식회사 직접 전하 주입형 메모리 소자와 그 제조 및 동작 방법
US7812404B2 (en) * 2005-05-09 2010-10-12 Sandisk 3D Llc Nonvolatile memory cell comprising a diode and a resistance-switching material
KR100650115B1 (ko) 2005-07-18 2006-11-27 인하대학교 산학협력단 금속 나선 박막의 비선형적 전도특성을 이용한 나노 전자소자

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US742001A (en) 1903-01-28 1903-10-20 Isaiah Rannels Brown Flask-clamp.
US5166758A (en) 1991-01-18 1992-11-24 Energy Conversion Devices, Inc. Electrically erasable phase change memory
US6075264A (en) 1999-01-25 2000-06-13 Samsung Electronics Co., Ltd. Structure of a ferroelectric memory cell and method of fabricating it
US6507061B1 (en) 2001-08-31 2003-01-14 Intel Corporation Multiple layer phase-change memory
US7106617B2 (en) 2002-05-21 2006-09-12 Samsung Electronics Co., Ltd. Ferroelectric memory devices having a plate line control circuit and methods for operating the same
US6870755B2 (en) 2002-08-02 2005-03-22 Unity Semiconductor Corporation Re-writable memory with non-linear memory element
US7061013B2 (en) 2003-03-04 2006-06-13 Samsung Electronics Co., Ltd. Phase change storage cells for memory devices, memory devices having phase change storage cells and methods of forming the same
US6982447B2 (en) 2003-03-05 2006-01-03 Samsung Electronics Co., Ltd. Ferroelectric memory devices
US7037749B2 (en) 2003-03-21 2006-05-02 Samsung Electronics Co., Ltd. Methods for forming phase changeable memory devices
US20060083054A1 (en) 2003-09-29 2006-04-20 Won-Cheol Jeong Methods of operating a magnetic random access memory device and related devices and structures
US20060062044A1 (en) 2003-09-29 2006-03-23 Won-Cheol Jeong Methods of operating magnetic random access memory devices including heat-generating structures
US7092283B2 (en) 2003-09-29 2006-08-15 Samsung Electronics Co., Ltd. Magnetic random access memory devices including heat generating layers and related methods
US20050087785A1 (en) 2003-10-22 2005-04-28 International Business Machines Corporation Magnetic random access memory cell
US7109539B2 (en) 2004-03-09 2006-09-19 International Business Machines Corporation Multiple-bit magnetic random access memory cell employing adiabatic switching
US20060011958A1 (en) 2004-07-14 2006-01-19 Won-Cheol Jeong Magnetic random access memory with bit line and/or digit line magnetic layers
US20060022237A1 (en) 2004-07-29 2006-02-02 Kyung-Rae Byun Magnetic memory devices including ferroelectric spacers and related methods
US20060027846A1 (en) 2004-08-09 2006-02-09 Lee Jang-Eun Magnetic random access memory devices including contact plugs between magnetic tunnel junction structures and substrates and related methods
US20060034117A1 (en) 2004-08-12 2006-02-16 Won-Cheol Jeong Methods of operating magnetic random access memory device using spin injection and related devices
KR20070009475A (ko) 2005-07-15 2007-01-18 산요 엡슨 이미징 디바이스 가부시키가이샤 액정 표시 장치 및 전자 기기

Non-Patent Citations (9)

* Cited by examiner, † Cited by third party
Title
"Resistance Change Memory: Transition-Metal Oxides For Nonvolatile Memory Applications ", http://www.zurich.ibm.com/st/storage/resistance.html
Back et al. mit dem Titel "Highly Scalable Nonvolatile Resistive Memory Using Simple Binary Oxide Driven By Asymmetric Unipolar Voltage Pulses", IDEM Technical Digest, Seiten 587-590, Dezember 2004
Back et al. mit dem Titel "Multi-Layer Cross-Point Binary Oxide Resistive Memory (OxRRAM) For Post-NAND Storage Application", IDEM Technical Digest, Seiten 750-753, Dezember 2005
Liu et al. mit dem Titel "Electric-Pulse-Induced Reversible Resistance Change Effect In Magnetoresistive Films ", Applied Physics Letters (APL), Vol. 76, Nr. 19, Seiten 2749-2751, 8. Mai 2000
Ma et al. mit dem Titel " Organic Electrical Bistable Devices And Rewritable Memory Cells", Applied Physics Letters (APL), Vol. 80, Nr. 16, Seiten 2997-2999, 22. April 2002
Oyamada et al. mit dem Titel "Switching Effect In Cu: TCNQ Charge Transfer-Complex Thin Films By Vacuum Codeposition ", Applied Physics Letters (APL), Vol. 83, Nr. 6, Seiten 1252-1254, 11. August 2003
Rosenberg et al. mit dem Titel "Nonvolatile Memory With Multilevel Switching: A Basic Model", Phys. Rev. Lett. 92, 178302 (2004)
Symanczyk et al. mit dem Titel "Electrical Characterization Of Solid State Tonic Memory Elements ", Proceedings of the Non-Volatile Memory Technology Symposium, 2003
Zhuang et al. mit dem Titel "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (MRAM) ", IEEE, 2002

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Publication number Publication date
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