KR102474306B1 - 크로스-포인트 어레이 장치 및 이의 제조 방법 - Google Patents
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Abstract
일 실시 예에 따르는 크로스-포인트 어레이 장치는 기판, 상기 기판의 상부에 배치되고 제1 방향으로 연장되는 제1 전도 라인, 상기 제1 전도 라인 상에 배치되고 메모리 전극층을 포함하는 복수의 필라 구조물, 상기 필라 구조물의 표면을 따라 배치되는 저항 메모리층, 상기 저항 메모리층 상에 배치되는 문턱 스위칭층, 및 상기 문턱 스위칭층과 전기적으로 연결되며 상기 제1 전도 라인과 비평행한 제2 방향으로 연장되는 제2 전도 라인을 포함한다.
Description
본 개시(disclosure)는 대체로(generally) 크로스-포인트 어레이 장치 및 이의 제조 방법에 관한 것이다.
크로스-포인트 어레이 장치는 서로 다른 평면 상에서 교차하는 한 쌍의 전도 라인과, 상기 한 쌍의 전도 라인이 교차하는 영역에 배치되는 단위 셀을 포함할 수 있다. 최근에, 크로스-포인트 어레이 장치는, 고집적도의 메모리 셀을 요구하는 비휘발성 메모리 소자에 적용되고 있다. 구체적으로, 상기 비휘발성 메모리 소자로서, 저항 변화 메모리 요소 (Resistive RAM element), 상변화 메모리 요소(Phase Change RAM element), 자기 변화 메모리 요소(Magnetic RAM element) 등이 적용될 수 있다.
한편, 상기 크로스-포인트 어레이 장치를 상기 비휘발성 메모리 소자에 적용할 경우, 인접하는 단위 메모리 셀 사이에 발생하는 누설 전류(sneak current)에 의해, 상기 단위 메모리 셀에 대한 쓰기 오류 및 읽기 오류가 발생할 가능성이 있다. 이러한 오류를 억제하기 위해, 메모리 요소에 인가되는 전압 또는 전류를 제어하는 선택 요소(selection element)를 추가적으로 배치하는 구조가 제안되고 있다.
본 개시의 일 실시 예는 메모리 소자의 동작 신뢰성을 향상시킬 수 있는 크로스-포인트 어레이 장치 및 이의 제조 방법을 제공한다.
본 개시의 일 측면에 따르는 크로스-포인트 어레이 장치가 개시된다. 상기 크로스-포인트 어레이 장치는 기판, 상기 기판의 상부에 배치되고 제1 방향으로 연장되는 제1 전도 라인, 상기 제1 전도 라인 상에 배치되고 메모리 전극층을 포함하는 복수의 필라 구조물, 상기 필라 구조물의 표면을 따라 배치되는 저항 메모리층, 상기 저항 메모리층 상에 배치되는 문턱 스위칭층, 및 상기 문턱 스위칭층과 전기적으로 연결되며, 상기 제1 전도 라인과 비평행한 제2 방향으로 연장되는 제2 전도 라인을 포함한다.
본 개시의 다른 측면에 따르는 크로스-포인트 어레이 장치가 개시된다. 상기 크로스-포인트 어레이 장티는 기판, 상기 기판의 상부에 배치되는 제1 전도 라인, 상기 제1 전도 라인 상에 배치되고 메모리 전극층을 포함하는 복수의 필라 구조물, 상기 필라 구조물의 외주면 상에 배치되는 저항 메모리층, 상기 저항 메모리층 상에 배치되는 문턱 스위칭층 및 상기 문턱 스위칭층 내부에 형성되며 상기 필라 구조물 일부와 접촉하는 제2 전도라인을 포함한다.
본 개시의 일 측면에 따르는 크로스-포인트 어레이 장치의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판을 제공한다. 상기 기판의 상부에서 제1 방향으로 연장되는 제1 전도 라인을 형성한다. 상기 제1 전도 라인 상에 메모리 전극층을 포함하는 복수의 필라 구조물을 형성한다. 상기 필라 구조물의 측벽 상에 저항 메모리층을 형성한다. 상기 필라 구조물 사이를 메우는 문턱 스위칭층을 형성한다. 상기 문턱 스위칭층의 내부에 제2 방향으로 연장되는 트렌치를 형성한다. 상기 트렌치 내부에 제2 전도 라인을 형성한다.
본 개시의 일 실시 예에 따르면, 제1 및 제2 전도 라인 사이에 배치되는 필라 구조물을 형성하고, 비휘발성 메모리 동작이 수행되는 저항 메모리층을 상기 필라 구조물의 측벽 상에 배치시킬 수 있다. 이어서, 문턱 스위칭층을 상기 저항 메모리층을 커버하도록 배치시킬 수 있다. 본 개시의 실시 예에서는, 메모리 전극층을 포함하는 필라 구조물을 먼저 형성한 후에, 상기 필라 구조물의 측벽 상에 저항 메모리층을 형성한다. 이를 통해, 상기 저항 메모리층이 크로스-포인트 어레이 장치의 제조 과정에서 플라즈마 등에 의한 식각 손상을 받는 빈도를 감소시킬 수 있다. 그 결과, 상기 식각 손상에 의해 상기 저항 메모리층의 전기적 특성이 열화되는 것을 억제하여, 메모리 소자 동작의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(cross-point array device)를 개략적으로 나타내는 사시도이다.
도 2a는 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(1)를 개략적으로 나타내는 단면도이다.
도 2b는 도 2a의 크로스-포인트 어레이 장치(1)의 부분 확대도이다.
도 2c는 도 2a의 크로스-포인트 어레이 장치(1)의 회로도이다.
도 3은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치의 제조 방법을 개략적으로 나타내는 순서도이다.
도 4a 내지 도 9a는 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 4b 내지 도 9b는 도 4a 내지 도 9a의 평면도를 I-I'로 절취한 단면도이다.
도 4c 내지 도 9c는 도 4a 내지 도 9a의 평면도를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 10a 내지 도 12a는 본 개시의 다른 실시 예에 따르는 크로스-포인트 어레이 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 10b 내지 도 12b는 도 10a 내지 도 12a의 평면도를 I-I'로 절취한 단면도이다.
도 10c 내지 도 12c는 도 10a 내지 도 12a의 평면도를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 2a는 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(1)를 개략적으로 나타내는 단면도이다.
도 2b는 도 2a의 크로스-포인트 어레이 장치(1)의 부분 확대도이다.
도 2c는 도 2a의 크로스-포인트 어레이 장치(1)의 회로도이다.
도 3은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치의 제조 방법을 개략적으로 나타내는 순서도이다.
도 4a 내지 도 9a는 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 4b 내지 도 9b는 도 4a 내지 도 9a의 평면도를 I-I'로 절취한 단면도이다.
도 4c 내지 도 9c는 도 4a 내지 도 9a의 평면도를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 10a 내지 도 12a는 본 개시의 다른 실시 예에 따르는 크로스-포인트 어레이 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 10b 내지 도 12b는 도 10a 내지 도 12a의 평면도를 I-I'로 절취한 단면도이다.
도 10c 내지 도 12c는 도 10a 내지 도 12a의 평면도를 Ⅱ-Ⅱ'로 절취한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서 설명하는 문턱 스위칭 동작이란, 소정의 문턱 스위칭층에 외부 전압이 인가될 때, 상기 인가 전압이 문턱 전압 이상에서는 상기 문턱 스위칭층을 통과하는 전류의 밀도가 소정의 기준값 이상의 값을 나타냄으로써, 상기 문턱 스위칭층이 전기적으로 턴온되며, 상기 인가 전압이 상기 문턱 전압 미만에서는 상기 문턱 스위칭층을 통과하는 전류의 밀도가 상기 기준값 미만의 값을 가짐으로써 상기 문턱 스위칭층이 전기적으로 턴오프 되는 동작을 의미한다. 즉, 문턱 스위칭 동작이란, 휘발성을 가지는 비메모리성 스위칭 동작일 수 있다. 상기 문턱 스위칭층은 크로스-포인트 어레이 장치의 선택요소를 구성할 수 있다.
본 명세서에서 설명하는 저항 메모리층이란, 외부에서 인가되는 전압의 크기 또는 전압의 극성에 따라, 내부 저항이 가변적으로 변화하는 층을 의미할 수 있다. 상기 저항 메모리층은 상기 내부 저항을 비휘발적으로 저장할 수 있다. 상기 저항 메모리층은 크로스-포인트 어레이 장치의 비휘발성 메모리요소를 구성할 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(cross-point array device)를 개략적으로 나타내는 사시도이다. 도 1의 크로스 포인트 어레이 장치(1)에서는, 도시의 편의상, 기판, 및 크로스-포인트 어레이 장치(1) 내에 배치되는 복수의 절연층을 생략한다. 일 실시 예에서, 크로스-포인트 어레이 장치(1)는 저항 변화 메모리 요소(Resistive RAM element), 상변화 메모리 요소(Phase Change RAM element), 자기 변화 메모리 요소(Magnetic RAM) 등과 같은 비휘발성 메모리 요소를 포함할 수 있다. 또한, 크로스-포인트 어레이 장치(1)는 상기 비휘발성 메모리 요소와 전기적 직렬 연결되어 문턱 스위칭 동작을 수행하는 선택요소를 포함할 수 있다.
도 1을 참조하면, 크로스-포인트 어레이 장치(1)는 제1 방향(일 예로서, x-방향)으로 연장되는 제1 전도 라인(10), 제2 방향(일 예로서, y-방향)으로 연장되는 제2 전도 라인(20), 및 제1 및 제2 전도 라인(10, 20)이 중첩되는 영역에서 제3 방향(일 예로서, z-방향)을 따라 배치되는 필라 구조물(30)을 포함한다. 도면의 실시 예에서는, 제1 방향과 제2 방향은 서로 직교하는 직교 좌표계로서 도시되고 있으나, 반드시 이에 한정되지 않고, 상기 제1 방향과 상기 제2 방향이 비평행한 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 한편, 필라 구조물(30)에는 상술한 비휘발성 메모리 요소의 단위 셀이 배치될 수 있다. 필라 구조물(30)은 상기 제1 방향 및 상기 제2 방향을 따라 단위 셀의 어레이를 형성할 수 있다.
필라 구조물(30)에 배치되는 단위 셀은 제1 및 제2 전도 라인(10, 20) 사이에 인가되는 전압에 의해 구현되는 전기적 저항 상태를 데이터 신호로서 저장할 수 있다. 한편, 제1 및 제2 전도 라인(10, 20), 및 필라 구조물(30)의 구조는 다양한 변형 예가 가능하다. 이하에서는, 본 개시의 일 실시 예에 따라, 상기 단위 셀의 동작 신뢰성을 확보할 수 있는 크로스-포인트 어레이 장치를 제공한다.
도 2a는 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(2)를 개략적으로 나타내는 단면도이다. 도 2b는 도 2a의 크로스-포인트 어레이 장치(2)의 부분 확대도이다. 도 2c는 도 2a의 크로스-포인트 어레이 장치(2)의 회로도이다.
도 2a를 참조하면, 크로스-포인트 어레이 장치(2)는 기판(101), 제1 전도 라인(125), 메모리 전극층(135)와 하드마스크층(145)를 포함하는 필라 구조물(60), 저항 메모리층(150), 문턱 스위칭층(160) 및 제2 전도 라인(175)를 포함한다. 제1 전도 라인(125) 및 제2 전도 라인(175) 사이에 전압이 인가될 때, 저항 메모리층(150) 및 문턱 스위칭층(160)에서 비휘발성 메모리 동작 및 문턱 스위칭 동작이 각각 수행될 수 있다. 크로스-포인트 어레이 장치(2)는 복수의 제1 전도 라인(125) 및 복수의 제2 전도 라인(175)이 교차하는 영역에 배치되는 복수의 필라 구조물(60)을 포함할 수 있다.
도 2a를 참조하면, 기판(101)이 제공된다. 일 실시 예에 있어서, 기판(101)은 반도체 물질을 포함할 수 있다. 구체적으로, 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판, 또는 SOI(silicon-on-insulator) 기판일 수 있다. 기판(101)은 n형 또는 p형의 도펀트로 도핑된 기판일 수 있다. 일 실시 예에서, 기판(101)은 p형의 도펀트로 도핑된 실리콘 기판일 수 있다. 몇몇 다른 실시 예들에 있어서, 기판(101)은 절연성 기판 또는 전도성 기판일 수 있다. 상기 전도성 기판은 일 예로서, 금속 기판 또는 전도성 산화물 기판일 수 있다.
기판(101) 상에 제1 절연층(110)이 배치될 수 있다. 제1 절연층(110)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다. 제1 절연층(110)은 기판(101)과 제1 전도 라인(125)을 전기적으로 절연할 수 있다. 일 실시 예에서, 기판(101)이 절연성 기판인 경우, 제1 절연층(110)은 생략될 수 있다. 도시되지는 않지만, 기판(101)과 제1 절연층(110) 사이에는 적어도 한층 이상의 배선이 배치될 수 있다. 또는, 제1 절연층(110) 내부에는 비아가 배치될 수 있다.
제1 절연층(110) 상에 제1 방향으로 연장되는 제1 전도 라인(125)이 배치될 수 있다. 일 실시 예에서, 상기 제1 방향은 x-방향일 수 있다. 제1 전도 라인(125)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물을 포함할 수 있다. 제1 전도 라인(125)은 일 예로서, 일 예로서, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다.
제1 필라 구조물(60)이 제1 전도 라인(125) 상에 배치될 수 있다. 제1 필라 구조물(60)은 메모리 전극층(135) 및 하드마스크층(145)을 포함할 수 있다. 메모리 전극층(135)은 전기적 전도성을 가질 수 있다. 메모리 전극층(135)은 저항 메모리층(150)에 대한 전극 역할을 수행할 수 잇다. 메모리 전극층(135)은 일 예로서, 탄탈륨, 하프늄, 티타늄 또는 이들의 둘 이상의 조합을 포함할 수 있다. 메모리 전극층(135)은 일 예로서, 탄탈륨층, 하프늄층, 또는 티타늄층과 같은 금속층일 수 있다. 메모리 전극층(135)은 제1 전도 라인(125)과 전기적으로 연결될 수 있다.
일 실시 예에 있어서, 제1 전도 라인(125) 및 제2 전도 라인(175) 사이에 포밍 전압 또는 셋 전압과 같은 제1 쓰기 전압이 인가될 때, 메모리 전극층(135)은 저항 메모리층(150) 내의 산소를 포획함으로써, 저항 메모리층(150)에 산소 공공(oxygen vacancy)이 생성되는 것을 촉진할 수 있다. 일 실시 예에 있어서, 상기 쓰기 전압이 인가될 때, 메모리 전극층(135)과 저항 메모리층(150)의 계면에서 메모리 전극층(135)의 금속이 저항 메모리층(150)의 산소를 포획함으로써, 저항 메모리층(150) 내부의 산소 농도를 감소시킬 수 있다. 이에 따라, 상기 계면 인근의 저항 메모리층(150) 내부에 상기 산소 공공이 생성될 수 있다. 이때, 상기 산소 공공이 상기 포밍 전압 또는 셋 전압에 의해 생성되는 전계를 따라 이동하여 저항 메모리층(150) 내부에 전도성 필라멘트를 생성시킬 수 있다. 상기 전도성 필라멘트가 전자의 이동 경로로 기능하는 상기 산소 공공을 포함함으로써, 상기 전도성 필라멘트는 전기적 전도성을 가질 수 있다. 상기 전도성 필라멘트가 메모리 전극층(135)과 문턱 스위칭층(160)을 서로 연결시키는 경우, 저항 메모리층(150)은 고저항 상태에서 저저항 상태로 저항이 변환될 수 있다. 다른 실시 예에 있어서, 제1 전도 라인(125) 및 제2 전도 라인(175) 사이에 리셋 전압과 같은 제2 쓰기 전압이 인가될 때, 상기 제2 쓰기 전압에 의해 형성되는 전계가 저항 메모리층(150) 내부에 생성된 전도성 필라멘트의 적어도 일부분을 분해할 수 있다. 상기 전도성 필라멘트의 적어도 일부분이 분해됨으로써, 메모리 전극층(135)과 문턱 스위칭층(160)을 서로 연결시키는 전도성 경로(conductive path)가 단절될 수 있다. 그 결과, 저항 메모리층(150)은 상기 저저항 상태에서 고저항 상태로 변환될 수 있다.
하드마스크층(145)이 메모리 전극층(135) 상에 배치될 수 있다. 하드마스크층(145)은 메모리 전극층(135)과 제2 전도 라인(175)을 서로 전기적으로 절연시킬 수 있다. 하드마스크층(145)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 일 예로서, 하드마스크층(145)은 실리콘 질화물층일 수 있다.
도 2a를 다시 참조하면, 저항 메모리층(150)이 필라 구조물(60)의 표면을 따라 배치될 수 있다. 일 실시 예에서, 저항 메모리층(150)은 필라 구조물(60)의 외주면 상에 배치될 수 있다. 저항 메모리층(150)은 메모리 전극층(135)과 문턱 스위칭층(160) 사이에 배치될 수 있다. 저항 메모리층(150)은 일 예로서, 1 내지 10 nm의 두께를 가질 수 있다. 저항 메모리층(150)의 저항은 제1 및 제2 전도 라인(125) 사이에 인가되는 상기 제1 및 제2 쓰기 전압에 의해 가변적으로 변화될 수 있다. 상기 변화된 내부 저항은 상기 인가 전압이 제거된 후에도, 저항 메모리층(150)에 저장됨으로써, 비휘발성 메모리 동작이 수행될 수 있다.
일 실시 예에 있어서, 저항 메모리층(150)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물 또는 이들의 둘 이상의 조합일 수 있다.
일 실시 예에 있어서, 상기 금속 산화물은 산소 공공을 포함할 수 있다. 즉, 화학양론비(stoichiometric ratio)를 만족시키는 금속 및 산소의 양과 비교할 때, 본 실시예의 상기 금속 산화물 내의 금속의 양은 산소의 양보다 상대적으로 많을 수 있다. 상기 산소 공공은 전하를 가지며, 따라서, 제1 및 제2 전도 라인(125, 175) 사이에 전압이 인가될 경우, 상기 전압에 의해 생성되는 전계를 따라 상기 금속 산화물 내에서 이동할 수 있다. 일 실시 예에 있어서, 포밍 전압 및 셋 전압과 같은 상기 제1 쓰기 전압이 저항 메모리층(150)에 인가될 때, 상기 산소 공공은 저항 메모리층(150) 내부에서 메모리 전극층(135)와 문턱 스위칭(160)을 연결하는 전도성 필라멘트를 생성할 수 있다. 이에 따라, 저항 메모리층(150)의 저항이 고저항 상태로부터 저저항 상태로 변환될 수 있다. 상기 인가 전압이 제거된 후에도, 상기 전도성 필라멘트가 메모리 전극층(135)와 문턱 스위칭(160)을 연결하는 배열 상태를 유지함으로써, 저항 메모리층(150)은 비휘발성 메모리 특성을 가질 수 있다. 다른 실시 예에 있어서, 리셋 전압과 같은 상기 제2 쓰기 전압이 저항 메모리층(150)에 인가될 때, 상기 전도성 필라멘트의 적어도 일부분이 분해될 수 있다. 이에 따라, 저항 메모리층(150)의 저항이 상기 저저항 상태로부터 고저항 상태로 변환될 수 있다.
저항 메모리층(150) 상에는 문턱 스위칭층(160)이 배치될 수 있다. 일 실시 예에 있어서, 문턱 스위칭층(160)은 저항 메모리층(150)이 형성된 복수의 필라 구조물(60) 사이의 공간을 메우도록 배치될 수 있다. 문턱 스위칭층(160)은 일 예로서, 금속 산화물, 금속 질화물, 칼코게나이드계 물질 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 실리콘 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철 산화물을 포함할 수 있다. 일 실시 예에서, 상기 금속 산화물은 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 보론, 질소, 탄소, 인, 알루미늄, 란탄늄, 니오븀, 바나듐, 탄탈륨, 텅스텐, 크롬, 몰리브덴 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 금속 질화물은 일 예로서, 실리콘 질화물을 포함할 수 있다. 일 예로서, 상기 칼코게나이드계 물질은, Ge-Sb-Te 계 물질을 포함할 수 있다. 상기 Ge-Sb-Te 계 물질은, 일 예로서, Ge2Sb2Te5, GeSb2Te4, GeSb4Te 등을 포함할 수 있다. 다른 예로서, 상기 칼코게나이드계 물질은 Ge―Te, In―Se, Sb―Te, As―Te, Al―Te, Ge―Sb―Te, Te―Ge―As, In―Sb―Te, Te―Sn―Se, Ge―Se―Ga, Bi―Se―Sb, Ga―Se―Te, Sn―Sb―Te, Te―Ge―Sb―S, Te―Ge―Sn―O, Te―Ge―Sn―Au,Pd―Te―Ge―Sn, In―Se―Ti―Co, Ge―Sb―Te―Pd, Ge―Sb―Te―Co, Sb―Te―Bi―Se, Ag―In―Sb―Te, Ge―Sb―Se―Te, Ge―Sn―Sb―Te, Ge―Te―Sn―Ni, Ge―Te―Sn―Pd, Ge―Te―Sn―Pt 등을 포함할 수 있다.
문턱 스위칭층(160)에 전압이 인가되지 않는 동안, 문턱 스위칭층(160)은 고저항 상태를 유지할 수 있다. 제1 및 제2 전도 라인(125, 175) 사이에 인가되는 전압이 소정의 문턱 스위칭 전압 이상으로 증가하면, 문턱 스위칭층(160)은 턴온되어 상기 고저항 상태로부터 저저항 상태로 변환될 수 있다. 제1 및 제2 전도 라인(125, 175) 사이에 인가되는 전압이 다시 소정의 문턱 스위칭 전압 미만으로 감소하면, 문턱 스위칭층(160)은 턴오프되어 상기 저저항 상태로부터 상기 고저항 상태로 변환된다. 즉, 문턱 스위칭층(160)은 상기 문턱 스위칭 동작을 수행할 수 있다. 한편, 상기 문턱 스위칭층(160)의 상기 문턱 스위칭 전압은 저항 메모리층(150)에 인가되는 상기 제1 및 제2 쓰기 전압보다 낮을 수 있다. 이에 따라, 저항 메모리층(150)에 대한 쓰기 동작은 상기 문턱 스위칭층(160)이 턴온된 상태에서 진행될 수 있다.
일 실시 예에 있어서, 문턱 스위칭층(160)은 필라 구조물(60)을 매립시키도록 배치될 수 있다. 즉, 문턱 스위칭층(160)은 필라 구조물(60)의 측부 및 상부를 둘러싸도록 배치될 수 있다. 문턱 스위칭층(160)은 제1 방향과 비평행한 제2 방향을 따라 연장되는 트렌치(161)를 포함할 수 있다. 일 예로서, 상기 제2 방향은 제1 방향과 수직인 방향일 수 있다. 구체적인 실시 예에서, y-방향으로 연장되는 복수의 트렌치(161)가 일정 간격으로 이격되어 배치될 수 있다. 트렌치(161)에 의해, 필라 구조물(60)의 소정의 영역이 노출될 수 있다. 일 예로서, 트렌치(161)는 하드마스크층(145)의 상면 및 측면의 일부분을 노출시킬 수 있다. 트렌치(161)의 형성 과정에서, 필라 구조물(60) 상에 배치되는 저항 메모리층(150)의 일부분이 제거될 수 있다.
트렌치(161) 내부에는 제2 전도 라인(175)가 배치될 수 있다. 즉, 제2 전도 라인(175)은 문턱 스위칭층(160)의 내부에 형성될 수 있다. 일 실시 예로서, 제2 전도 라인(175)은 트렌치(161)를 메우도록 배치될 수 있다. 제2 전도 라인(175)은 제2 방향, 즉, y 방향을 따라 연장될 수 있다. 제2 전도 라인(175)은 필라 구조물(60)의 상기 노출된 영역과 접촉하도록 배치될 수 있다. 일 예로서, 제2 전도 라인(175)은 하드마스크층(145)의 상면 및 측면과 접촉할 수 있다. 이때, 제2 전도 라인(175)은 메모리 전극층(135)과 전기적으로 절연될 수 있다. 제2 전도 라인(175)은 저항 메모리층(150)의 일부분과 접촉할 수 있다.
제2 전도 라인(175)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물을 포함할 수 있다. 제2 전도 라인(175)은 일 예로서, 일 예로서, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다.
이하, 도 2a, 도 2b 및 도 2c를 참조하여, 크로스-포인트 어레이 장치의 동작 방법을 설명한다. 크로스-포인트 어레이 장치(2)는 제1 전도 라인(125)과 제2 전도 라인(175) 사이에 배치되는, 메모리 전극층(135), 저항 메모리층(150) 및 문턱 스위칭층(160)을 포함할 수 있다. 제1 전도 라인(125) 및 제2 전도 라인(175) 사이에 인가되는 읽기 전압 또는 상기 제1 및 제2 쓰기 전압에 의해, 도 2b에 도시되는 전자 흐름(C)이 발생할 수 있다. 일 예로서, 제2 전도 라인(175)에서 출발한 전자는 필라 구조물(60) 외부의 문턱 스위칭층(160)을 경유한 후에 필라 구조물(60)의 측벽에 배치되는 저항 메모리층(150)에 도달할 수 있다. 이어서, 저항 메모리층(150)을 통과한 후에 메모리 전극층(135)을 경유한 후 제1 전도 라인(125)에 도착할 수 있다. 즉, 도 2c에 도시되는 것과 같이, 제1 전도 라인(125) 및 제2 전도라인(175)에 각각 대응되는 제1 및 제2 노드(N125, N175) 사이에서, 저항 메모리층(150) 및 문턱 스위칭층(160)은 각각 가변 저항 메모리 요소(R)와 선택 요소(S)를 구성할 수 있다. 가변 저항 메모리 요소(R)와 선택 요소(S)는 각각 가변 저항(R150) 및 스위칭 저항(R160)을 구비할 수 있다. 도 2b와 관련하여 상술한 바와 같이, 가변 저항 메모리 요소(R)과 선택 요소(S)는 전기적으로 직렬 연결될 수 있다.
도 2a, 도 2b 및 도 2c와 관련하여 상술한 본 실시 예에서, 저항 메모리층(150)이 필라 구조물(60)의 내부에 배치되지 않고, 필라 구조물(60)의 외부 측벽 상에 배치할 수 있다. 이에 따라, 후술하는 바와 같이, 크로스-포인트 어레이 장치의 제조 과정에서, 저항 메모리층(150)이 일 예로서, 건식 식각과 같은 비등방성 식각 공정에 노출되는 빈도를 감소시킬 수 있다. 통상적으로, 상기 비등방성 식각은 플라즈마를 수반하여 진행되므로, 식각 과정에서 저항 메모리층(150)이 물리적 손상을 받을 수 있다. 본 실시 예에서는, 저항 메모리층(150)이 물리적 손상을 받을 수 있는 비등방성 식각에 노출되는 빈도를 감소시켜, 저항 메모리층(150)의 재질 특성이 열화되는 것을 방지할 수 있다.
한편, 도 2a를 다시 참조하면, 제1 전도 라인(125) 상에 배치되는 필라 구조물(60)은 소정의 직경(D60)을 가질 수 있다. 제1 필라 구조물(60)은 상기 제1 방향, 일 예로서, x-방향을 따라 인접하는 다른 제1 필라 구조물(60)과 소정의 간격(S60)을 유지할 수 있다. 이때, 상기 직경(D60) 및 간격(S60)은 실질적으로 동일한 크기를 가질 수 있다. 제2 전도 라인(175)은 상기 제1 방향과 수직인 상기 제2 방향, 즉, y-방향을 따라 연장될 수 있다. 제2 전도 라인(175)은 소정의 폭(W175)을 구비할 수 있다. 또한, 제2 전도 라인(175)은 상기 제1 방향으로 인접하는 다른 제2 전도 라인(175)과 소정의 간격(S175)를 유지할 수 있다. 이때, 폭(W175)과 간격(S175)은 실질적으로 동일한 크기를 가질 수 있다. 이때, 폭(W175)과 간격(S175)의 크기를 더한 구성 요소를 제2 전도 라인(175)의 피치(WP)로 명명할 수 있다. 일 실시 예에서, 제2 전도 라인(175)의 폭(W175) 및 간격(S175)의 크기와 필라 구조물(60)의 직경(D60) 및 간격(S60)의 크기는 서로 동일할 수 있다.
도 2a 및 도 2b를 참조하면, 제2 전도 라인(175)은 필라 구조물(60)의 일 단부로부터 제1 방향, 즉, x-방향으로 이동하여 배치될 수 있다. 이때, 제2 전도 라인(175)의 이동량은 제2 전도 라인(175)의 피치(Wp) 크기의 1/4 이하일 수 있다. 일 예로서, 도 2a에서, 제2 전도 라인(175)의 이동량이 피치(Wp) 크기의 1/4인 경우의 구조를 도시하고 있다. 즉, x-방향으로, 제2 전도 라인(175)의 일 단부는 필라 구조물(60)의 직경의 중심을 지나도록 배치되고, 제2 전도 라인(175)의 다른 단부는 필라 구조물(60) 사이의 간격의 중심을 지나도록 배치될 수 있다. 제2 전도 라인(175)의 이동량이 제2 전도 라인(175)의 피치(Wp) 크기의 1/4을 초과하는 경우, 제2 전도 라인(175)이 직접 접촉하는 필라 구조물(60)의 메모리 셀 뿐만 아니라 제2 전도 라인(175)이 접촉하지 않는 인접하는 다른 필라 구조물(60)의 메모리 셀에서도, 제2 전도 라인(175)에 인가되는 전압에 의해 의도하지 않은 소자 동작이 발생할 수 있다. 일 예로서, 소정의 필라 구조물(60)과 각각 연결되는 제1 및 제2 전도 라인(125, 175) 사이에 상기 읽기 전압 또는 상기 제1 및 제2 쓰기 전압이 인가될 때, 제2 전도 라인(175)과 접하지 않는 인접한 필라 구조물(60)의 문턱 스위칭층(160)이 턴온될 수 있다. 상기 제2 전도 라인(175)이 인접한 필라 구조물(60)로 과도하게 이동하는 경우, 제2 전도 라인(175)과 인접 필라 구조물(60)의 메모리 전극층(135) 사이의 간격이 감소하여 인접 필라 구조물(60)의 문턱 스위칭층(160)에 인가되는 전계가 스위칭 동작을 발생시키는 문턱 전계에 도달할 수 있기 때문이다.
또한, 상기 읽기 전압 또는 상기 제1 및 제2 쓰기 전압은 인접한 필라 구조물(60)의 문턱 스위칭층(160)을 턴온시킬 뿐만 아니라, 상기 인접한 필라 구조물(60)의 저항 메모리층(150) 내에 저장된 저항을 변화시킬 수도 있다. 이에 따라, 크로스-포인트 어레이 장치의 메모리 동작의 신뢰성이 저하될 가능성이 있으므로, 제2 전도 라인(175)의 이동 크기가 필라 구조물(60)의 일 단부로부터 피치(Wp) 크기의 1/4 이하를 유지하도록, 제2 전도 라인(175)을 배치할 수 있다. 상기에서는 도 2a 및 도 2b와 관련하여, 일 실시 예로서, 제2 전도 라인(175)의 폭(W175) 및 간격(S175)의 크기가 동일하고, 필라 구조물(60)의 직경(D60) 및 간격(S60)의 크기가 동일한 경우를 설명하고 있으나, 반드시 이에 한정되지 않을 수 있다. 도시되지 않은 실시 예에서 제2 전도 라인(175)의 폭(W175) 및 간격(S175)의 크기는 서로 다르고, 필라 구조물(60)의 직경(D60) 및 간격(S60)의 크기가 서로 다를 수 있다. 이에 따라, 제2 전도 라인(175)의 이동량이 제2 전도 라인(175)의 피치(Wp) 크기의 1/4 이하로 반드시 한정되지 않을 수 있다. 즉, 제2 전도 라인(175)이 이동하여, 제2 전도 라인(175)의 적어도 일부분이 필라 구조물(60)의 측벽과 접하는 조건을 만족하는 한, 다양한 변형예가 존재할 수 있다.
도 3은 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치의 제조 방법을 개략적으로 나타내는 순서도이다. 도 3을 참조하면, S110에서 기판을 제공한다. 상기 기판은 일 예로서, 반도체 물질을 포함할 수 있다. S120에서, 기판의 상부에서 제1 방향으로 연장되는 제1 전도 라인을 형성한다. 상기 제1 전도 라인은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물을 포함할 수 있다. S130에서, 상기 제1 전도 라인 상에 메모리 전극층을 포함하는 복수의 필라 구조물을 형성한다. 상기 메모리 전극층은 일 예로서, 탄탈륨, 하프늄, 티타늄 또는 이들의 둘 이상의 조합을 포함할 수 있다. S140에서, 상기 필라 구조물의 측벽 상에 저항 메모리층을 형성한다. 구체적인 실시 예에서, 상기 저항 메모리층은 상기 필라 구조물의 표면을 따라 상기 메모리 전극층의 측면 상에 형성될 수 있다. 상기 저항 메모리층은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 또는 이들의 둘 이상의 조합일 수 있다. 상기 금속 산화물은 산소 공공을 포함할 수 있다. S150에서, 상기 필라 구조물 사이를 메우는 문턱 스위칭층을 형성한다. 일 실시 예에서, 상기 문턱 스위칭층은 상기 필라 구조물을 덮도록 형성될 수 있다. 상기 문턱 스위칭층은 일 예로서, 금속 산화물, 금속 질화물, 칼코게나이드계 물질 또는 이들의 둘 이상의 조합을 포함할 수 있다.
S160에서, 상기 문턱 스위칭층의 내부에 제2 방향으로 연장되는 트렌치를 형성한다. 상기 트렌치는 상기 필라 구조물의 일 측벽을 노출시킬 수 있다. 다만, 상기 트렌치는 상기 메모리 전극층을 노출시키지 않을 수 있다. S170에서, 상기 트렌치 내부에 제2 전도 라인을 형성한다. 상기 제2 전도 라인은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물을 포함할 수 있다.
상술한 방법을 통하여, 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치를 제조할 수 있다. 상기 크로스-포인트 어레이 장치는 제1 및 제2 전도 라인 사이에서, 서로 직렬 연결되는 상기 저항 메모리층과 상기 문턱 스위칭층을 포함할 수 있다.
도 4a 내지 도 9a는 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 4b 내지 도 9b는 도 4a 내지 도 9a의 평면도를 I-I'로 절취한 단면도이다. 도 4c 내지 도 9c는 도 4a 내지 도 9a의 평면도를 Ⅱ-Ⅱ'로 절취한 단면도이다.
도 4a, 도 4b 및 도 4c를 참조하면, 기판(101)이 제공된다. 기판(101)은 일 예로서, 반도체 물질을 포함할 수 있다. 구체적으로, 기판(101)은 일 예로서, 실리콘(Si) 기판, 갈륨비소(GaAs) 기판, 인듐인(InP, indium phosphide) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판, 또는 SOI(silicon-on-insulator) 기판일 수 있다. 기판(101)은 n형 또는 p형으로 도핑된 기판일 수 있다. 기판(101)은 일 예로서, p형으로 도핑된 실리콘 기판일 수 있다. 몇몇 다른 실시 예들에 있어서, 기판(101)은 절연성 기판 또는 전도성 기판일 수 있다. 상기 전도성 기판은 일 예로서, 금속 기판 또는 전도성 산화물 기판일 수 있다
기판(101) 상에 제1 절연층(110)이 형성될 수 있다. 제1 절연층(110)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다. 제1 절연층(110)은 기판(101)을, 기판(101) 상부에 형성되는 전도성 물질로부터 절연시키는 기능을 수행할 수 있다. 제1 절연층(110)은 일 예로서, 화학기상증착법, 물리기상증착법, 코팅법 등을 적용하여 형성할 수 있다. 일 실시 예에서, 기판(101)이 절연성 기판인 경우, 제1 절연층(110)은 생략될 수 있다. 도시되지는 않지만, 기판(101)과 제1 절연층(110) 사이에는 적어도 한층 이상의 배선이 형성될 수 있다. 또는, 제1 절연층(110) 내부에는 비아가 형성될 수 있다.
제1 절연층(110) 상에 제1 방향으로 연장되는 제1 전도 라인(125), 및 제1 전도 라인(125)을 측면 방향으로 절연시키는 제2 절연층(121)을 형성할 수 있다. 일 실시 예에서, 제1 전도 라인(125) 및 제2 절연층(121)을 형성하는 방법은 다음과 같이 진행될 수 있다. 기판(101) 상에 제1 방향, 일 예로서, x 방향으로 연장되는 트렌치 패턴을 가지는 절연층 패턴을 형성한다. 이어서, 상기 트렌치 패턴의 내부를 전도성 박막으로 채우고 평탄화 공정을 진행하여 상기 전도성 박막의 상면과 상기 절연층 패턴의 상면을 동일 평면 위에 위치시킨다. 그 결과, 제1 전도 라인(125) 및 제2 절연층(121)이 형성될 수 있다. 다른 실시 예에서, 제1 전도 라인(125)을 형성하는 방법은 다음과 같이 진행될 수 있다. 기판(101) 상에 전도성 박막을 형성한다. 이어서, 상기 전도성 박막을 패터닝하여 상기 제1 방향으로 연장되는 전도성 박막 패턴을 형성한다. 이어서, 상기 전도성 박막 패턴을 덮는 절연막을 형성한 후에, 상기 전도성 박막 패턴과 상기 절연막을 평탄화하여, 상기 전도성 박막 패턴의 상면과 상기 절연막의 상면을 동일 평면 위에 위치시킨다. 그 결과, 제1 전도 라인(125) 및 제2 절연층(121)이 형성될 수 있다. 상기 전도성 박막은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 일 예로서, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 화학기상증착법, 원자층 증착법 등에 의해 형성될 수 있다.
이어서, 제1 전도 라인(125) 및 제2 절연층(121) 상에 전극 박막(130) 및 하드마스크 박막(140)을 순차적으로 적층한다. 전극 박막(130)은 일 예로서, 탄탈륨, 하프늄, 티타늄 또는 이들의 둘 이상의 조합을 포함할 수 있다. 전극 박막(130)은 일 예로서, 탄탈륨층, 하프늄층, 또는 티타늄층과 같은 금속층일 수 있다. 전극 박막(130)은 일 예로서, 화학기상증착법, 또는 물리기상증착법 등을 적용하여 형성할 수 있다. 상기 물리기상증착법은 일 예로서, 스퍼터링법, 또는 원자층 증착법을 포함할 수 있다. 하드마스크 박막(140)은 일 예로서, 산화물, 질화물, 또는 산질화물을 포함할 수 있다. 일 예로서, 하드마스크 박막(140)은 실리콘 질화물층일 수 있다. 하드마스크 박막(140)은 일 예로서, 화학기상증착법, 물리기상증착법, 코팅법 등을 적용하여 형성할 수 있다. 상기 물리기상증착법은 일 예로서, 스퍼터링법, 또는 원자층 증착법을 포함할 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 하드마스크 박막(140) 및 전극 박막(130)을 순차적으로 패터닝하여, 제1 전도 라인(125) 상에서 필라 구조물(60)을 형성한다. 필라 구조물(60)은 메모리 전극층(135) 및 하드마스크층(145)을 포함할 수 있다. 메모리 전극층(135)은 제1 전도 라인(125)과 전기적으로 연결될 수 있다. 필라 구조물(60)을 형성하는 과정에서, 제1 절연층(110) 상에서 제2 절연층(121)은 제거될 수 있다. 일 실시 예에서, 필라 구조물(60)은 소정의 직경(D60)을 가질 수 있다. 또한, 필라 구조물(60)은 제1 방향, 즉, x 방향을 따라 인접하는 다른 필라 구조물(60)과 소정의 간격(S60)으로 이격되어 배치될 수 있다. 일 실시 예에 있어서, 직경(D60) 및 간격(S60)은 실질적으로 동일한 크기를 가질 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 기판(101) 상에서 필라 구조물(60) 상에 저항 메모리층(150)을 형성한다. 저항 메모리층(150)을 형성하는 과정은 필라 구조물(60)의 표면을 따라 가변 저항 박막을 형성하는 과정으로 진행될 수 있다. 일 실시 예에 있어서, 상기 가변 저항 박막은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물 일 수 있다. 일 실시 예에 있어서, 상기 금속 산화물은 산소 공공을 포함할 수 있다. 즉, 화학양론비(stoichiometric ratio)를 만족시키는 금속 및 산소의 양과 비교할 때, 본 실시예의 상기 금속 산화물 내의 금속의 양이 산소의 양보다 상대적으로 많을 수 있다.
도 6b 및 도 6c를 다시 참조하면, 상기 가변 저항 박막은 메모리 전극층(135)의 측면 및 하드마스크층(145)의 측면 및 상면에 형성될 수 있다. 상기 가변 저항 박막을 형성하는 공정은 화학기상증착법 또는 원자층 증착법이 적용될 수 있다. 상기 가변 저항 박막은 일 예로서, 1 내지 10 nm의 두께로 형성될 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 인접하는 필라 구조물(60) 사이의 공간을 메우는 문턱 스위칭층(160)을 형성한다. 문턱 스위칭층(160)은 저항 메모리층(150)을 덮도록 형성될 수 있다. 일 실시 예에서, 문턱 스위칭층(160)을 형성하는 공정은 상기 기판 상에서 상기 복수의 필라 구조물 사이를 메우며 복수의 필라 구조물(60)을 덮는 절연성 스위칭 박막을 증착하고, 상기 절연성 스위칭 박막을 상기 기판 상에서 평탄화하는 과정으로 진행될 수 있다. 상기 평탄화 결과, 문턱 스위칭층(160)은 필라 구조물(60)의 상부면으로부터 소정의 높이를 가지도록 형성될 수 있다.
상기 절연성 스위칭 박막은 일 예로서, 금속 산화물, 금속 질화물, 칼코게나이드계 물질 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 금속 산화물은 일 예로서, 실리콘 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철 산화물을 포함할 수 있다. 일 실시 예에서, 상기 금속 산화물은 도펀트를 포함할 수 있다. 상기 도펀트는 일 예로서, 보론, 질소, 탄소, 인, 알루미늄, 란탄늄, 니오븀, 바나듐, 탄탈륨, 텅스텐, 크롬, 몰리브덴 또는 이들의 둘 이상의 조합을 포함할 수 있다. 상기 금속 질화물은 일 예로서, 실리콘 질화물을 포함할 수 있다. 상기 칼코게나이드계 물질은, 일 예로서, Ge-Sb-Te 계 물질을 포함할 수 있다. 상기 Ge-Sb-Te 계 물질은, 일 예로서, Ge2Sb2Te5, GeSb2Te4, GeSb4Te 등을 포함할 수 있다. 상기 칼코게나이드계 물질은 다른 예로서, Ge―Te, In―Se, Sb―Te, As―Te, Al―Te, Ge―Sb―Te, Te―Ge―As, In―Sb―Te, Te―Sn―Se, Ge―Se―Ga, Bi―Se―Sb, Ga―Se―Te, Sn―Sb―Te, Te―Ge―Sb―S, Te―Ge―Sn―O, Te―Ge―Sn―Au,Pd―Te―Ge―Sn, In―Se―Ti―Co, Ge―Sb―Te―Pd, Ge―Sb―Te―Co, Sb―Te―Bi―Se, Ag―In―Sb―Te, Ge―Sb―Se―Te, Ge―Sn―Sb―Te, Ge―Te―Sn―Ni, Ge―Te―Sn―Pd, Ge―Te―Sn―Pt 등을 포함할 수 있다.
상기 절연성 스위칭 박막을 증착하는 공정은 일 예로서, 화학기상증착법, 원자층 증착법등을 적용할 수 있다. 상기 절연성 스위칭 박막을 평탄화하는 공정은 일 예로서, 화학적 기계적 연마법을 적용할 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 문턱 스위칭층(160)의 내부에 제2 방향으로 연장되는 트렌치(161)를 형성한다. 상기 제2 방향은 상기 제1 방향과 비평행한 방향일 수 있다. 상기 제2 방향은 일 예로서, y-방향일 수 있다. 일 실시 예에서, 상기 트렌치를 형성하는 공정은 다음과 같이 진행될 수 있다. 먼저, 문턱 스위칭층(160)을 선택적으로 식각하여 하드마스크층(145)의 상면 및 측면을 노출시킨다. 이때, 저항 스위칭층(150)의 일부분이 노출될 수 있다. 일 실시 예에서, 상기 식각 공정이 플라즈마를 이용하는 건식 식각 공정으로 진행되는 경우, 상기 노출된 저항 스위칭층(150)은 상기 식각 공정에 의해 손상을 받아 전기적 물성이 저하될 수 있다. 이에 따라, 트렌치(161) 내부의 저항 스위칭층(150)에 대해 산화 공정을 수행하여, 상기 손상을 치유할 수 있다. 일 예로서, 상기 산화 공정은 오존 처리, 산소 플라즈마 처리, 산화 열처리 등에 의해 수행될 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 트렌치(161) 내부에 제2 전도 라인(175)을 형성한다. 일 실시 예에 있어서, 제2 전도 라인(175)을 형성하는 공정은 다음과 같이 진행될 수 있다. 먼저, 트렌치(161)를 메우며, 또한, 트렌치(161) 외부의 문턱 스위칭층(160) 상에 적층되는 전도성 박막을 형성한다. 이어서, 상기 전도성 박막을 평탄화하여, 문턱 스위칭층(160)의 상면과 상기 전도성 박막의 상면이 동일 평면 상에 배치시킨다. 상기 전도성 박막은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 일 예로서, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 화학기상증착법, 원자층 증착법 등에 의해 형성될 수 있다.
제2 전도 라인(175)은 제2 방향, 즉, y-방향을 따라 연장될 수 있다. 제2 전도 라인(175)은 트렌치(160) 내부의 하드마스크층(145)의 상면 및 측면과 접촉할 수 있다. 이때, 제2 전도 라인(175)은 메모리 전극층(135)과 전기적으로 절연될 수 있다.
상술한 공정을 진행하여, 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치를 제조할 수 있다 도 9a 및 도 9b를 다시 참조하면, 제2 전도 라인(175)은 필라 구조물(60)의 일 단부로부터 제1 방향, 즉, x 방향으로 이동하여 형성될 수 있다. 일 실시 예에 있어서, 제2 전도 라인(175)의 이동 크기는 제2 전도 라인(175)의 피치(Wp) 크기의 1/4 이하일 수 있다. 일 예로서, 도 9a 및 도 9b에서, 제2 전도 라인(175)의 이동 크기는 피치(Wp) 크기의 1/4일 수 있다. 즉, x-방향을 따라, 제2 전도 라인(175)의 일 단부는 필라 구조물(60)의 직경의 중심을 지나도록 배치되고, 제2 전도 라인(175)의 다른 단부는 필라 구조물(60) 사이의 간격의 중심을 지나도록 형성될 수 있다.
도 10a 내지 도 12a는 본 개시의 다른 실시 예에 따르는 크로스-포인트 어레이 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 10b 내지 도 12b는 도 10a 내지 도 12a의 평면도를 I-I'로 절취한 단면도이다. 도 10c 내지 도 12c는 도 10a 내지 도 12a의 평면도를 Ⅱ-Ⅱ'로 절취한 단면도이다.
먼저, 도 4a 내지 도 7a, 도 4b 내지 도 7b, 및 도 4c 내지 도 7c와 관련하여 상술한 공정을 진행하여, 기판(101)의 상부에 필라 구조물(60), 저항 메모리층(150) 및 문턱 스위칭층(160)을 형성한다. 이어서, 도 10a, 도 10b 및 도 10c를 참조하면, 문턱 스위칭층(160)의 내부에 필라 구조물(160)의 상면 및 측면을 노출시키는 컨택 홀(161')을 형성한다. 일 실시 예에 있어서, 상기 컨택 홀(161')을 형성하는 공정은 다음과 같이 진행될 수 있다. 먼저, 문턱 스위칭층(160)을 선택적으로 식각하여 하드마스크층(145)의 상면 및 측면을 노출시킨다. 이때, 필라 구조물(60)의 일 측벽에 형성된 저항 스위칭층(150)의 일부분이 노출될 수 있다. 상기 식각 공정이 플라즈마를 이용하는 건식 식각 공정인 경우, 상기 노출된 저항 스위칭층(150)은 상기 식각 공정에 의해 손상을 받아 전기적 물성이 저하될 수 있다. 이에 따라, 트렌치(161) 내부의 저항 스위칭층(150)에 대한 산화 공정을 추가로 수행하여, 상기 손상을 치유할 수 있다. 일 예로서, 상기 산화 공정은 오존 처리, 플라즈마 처리 등에 의해 수행될 수 있다. 일 실시 예에서, 컨택 홀(161')의 내부 반경은 필라 구조물(60)의 반경(R60)과 실질적으로 동일한 크기를 가질 수 있다. 컨택 홀(161')은 필라 구조물(60)의 일 단부로부터 제1 방향, 즉, x-방향으로, 필라 구조물(60)의 반경(R60)만큼 이동한 위치에 형성될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 컨택 홀(161')을 채우는 전도성 컨택층(171)을 형성한다. 일 실시 예에 있어서, 전도성 컨택층(171)을 형성하는 공정은 다음과 같이 진행될 수 있다. 먼저, 컨택 홀(161')을 메우며, 또한, 컨택 홀(161') 외부의 문턱 스위칭층(160) 상에 적층되는 전도성 박막을 형성한다. 이어서, 상기 전도성 박막을 평탄화하여, 문턱 스위칭층(160)의 상면과 상기 전도성 박막의 상면을 동일 평면 상에 배치시킨다. 상기 전도성 박막은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 일 예로서, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 화학기상증착법, 원자층 증착법 등에 의해 형성될 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 전도성 컨택층(171)과 전기적으로 연결되고 상기 제1 방향과 비평행한 제2 방향으로 연장되는 제2 전도 라인(176)을 형성한다. 제2 전도 라인(176)을 형성하는 방법은 다음과 같이 진행될 수 있다. 문턱 스위칭층(160)과 전도성 컨택층(171) 상에 전도성 박막을 형성한다. 상기 전도성 박막을 패터닝하여, 상기 제2 방향으로 연장되는 전도성 박막 패턴을 형성한다. 상기 전도성 박막은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 일 예로서, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 화학기상증착법, 원자층 증착법 등에 의해 형성될 수 있다. 상술한 공정을 진행함으로써, 본 개시의 다른 실시 예에 따르는 크로스-포인트 어레이 장치를 제조할 수 있다.
상술한 바와 같이, 본 개시의 다양한 실시 예들에 따르는 크로스-포인트 어레이 장치의 제조 방법에 따르면, 메모리 전극층을 포함하는 필라 구조물을 먼저 형성한 후에, 상기 필라 구조물의 측벽에 저항 메모리층을 형성한다. 이를 통해, 크로스-포인트 어레이 장치의 제조 과정에서, 상기 저항 메모리층이 플라즈마 등에 의한 식각 손상을 받는 것을 억제할 수 있다. 그 결과, 상기 식각 손상에 의해 상기 저항 메모리층의 전기적 특성이 열화되는 것을 방지하여, 메모리 소자 동작의 신뢰성을 향상시킬 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1 2: 크로스-포인트 어레이 장치,
10: 제1 전도 라인, 20: 제2 전도 라인, 30: 필라 구조물,
101: 기판, 110: 제1 절연층,
121: 제2 절연층, 125: 제1 전도 라인,
130: 전극 박막, 135: 메모리 전극층,
140: 하드마스크 박막, 145: 하스마스크층,
150: 저항 메모리층, 160: 문턱 스위칭층,
161: 트렌치, 161: 컨택 홀,
171: 전도성 컨택층, 175 176: 제2 전도 라인.
10: 제1 전도 라인, 20: 제2 전도 라인, 30: 필라 구조물,
101: 기판, 110: 제1 절연층,
121: 제2 절연층, 125: 제1 전도 라인,
130: 전극 박막, 135: 메모리 전극층,
140: 하드마스크 박막, 145: 하스마스크층,
150: 저항 메모리층, 160: 문턱 스위칭층,
161: 트렌치, 161: 컨택 홀,
171: 전도성 컨택층, 175 176: 제2 전도 라인.
Claims (22)
- 기판;
상기 기판의 상부에 배치되고 제1 방향으로 연장되는 제1 전도 라인;
상기 제1 전도 라인 상에 배치되고 메모리 전극층을 포함하는 복수의 필라 구조물;
상기 필라 구조물의 외벽 상에 배치되는 저항 메모리층;
상기 저항 메모리층 상에 배치되는 문턱 스위칭층; 및
상기 문턱 스위칭층과 전기적으로 연결되며, 상기 제1 전도 라인과 비평행한 제2 방향으로 연장되는 제2 전도 라인을 포함하는
크로스-포인트 어레이 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 필라 구조물은
상기 메모리 전극층 상에 배치되는 하드마스크층을 더 포함하는
크로스-포인트 어레이 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 문턱 스위칭층은 인접하는 상기 필라 구조물 사이를 메우도록 배치되는
크로스-포인트 어레이 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 문턱 스위칭층은 상기 제2 방향을 따라 연장되는 트렌치를 포함하고,
상기 제2 전도 라인은 상기 트렌치의 내부에 배치되는
크로스-포인트 어레이 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제2 전도 라인은
상기 필라 구조물의 일 측벽과 접촉하도록 배치되되, 상기 메모리 전극층과는 전기적으로 절연되는
크로스-포인트 어레이 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 메모리 전극층은
탄탈륨, 하프늄, 및 티타늄 중 적어도 하나를 포함하는
크로스-포인트 어레이 장치.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 저항 메모리층은
상기 메모리 전극층과 상기 문턱 스위칭층 사이에 배치되는
크로스-포인트 어레이 장치.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제2 전도 라인의 폭은 상기 필라 구조물의 직경과 실질적으로 동일하며, 상기 제2 전도 라인 사이의 간격은 상기 복수의 필라 구조물 사이의 간격과 실질적으로 동일한
크로스 포인트 어레이 장치.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 1항에 있어서
상기 제2 전도 라인은, 상기 제2 전도 라인의 피치 크기의 1/4 이하의 크기만큼 상기 필라 구조물의 일 단부로부터 상기 제1 방향으로 이동하여 배치되는
크로스-포인트 어레이 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 저항 메모리층은
티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 및 철산화물 중 적어도 하나를 포함하는
크로스-포인트 어레이 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 저항 메모리층은
상기 메모리 전극층과 상기 문턱 스위칭층을 연결하는 전도성 필라멘트를 더 포함하고,
상기 전도성 필라멘트는 산소 공공을 포함하는
크로스-포인트 어레이 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 문턱 스위칭층은
금속 산화물, 금속 질화물 및 칼코게나이드계 물질 중 적어도 하나를 포함하는
크로스-포인트 어레이 장치.
- 기판;
상기 기판의 상부에 배치되는 제1 전도 라인;
상기 제1 전도 라인 상에 배치되고 메모리 전극층을 포함하는 복수의 필라 구조물;
상기 필라 구조물의 외주면 상에 배치되는 저항 메모리층;
상기 저항 메모리층 상에 배치되는 문턱 스위칭층; 및
상기 문턱 스위칭층 내부에 형성되며 상기 필라 구조물 일부와 접촉하는 제2 전도라인을 포함하는
크로스-포인트 어레이 장치.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 필라 구조물은
상기 메모리 전극층 상에 배치되는 하드마스크층을 더 포함하는
크로스-포인트 어레이 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 문턱 스위칭층은 인접하는 상기 필라 구조물 사이를 메우도록 배치되는
크로스-포인트 어레이 장치.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서,
상기 저항 메모리층은
상기 메모리 전극층과 상기 문턱 스위칭층 사이에 배치되는
크로스-포인트 어레이 장치.
- 기판을 제공하는 단계;
상기 기판의 상부에서 제1 방향으로 연장되는 제1 전도 라인을 형성하는 단계;
상기 제1 전도 라인 상에 메모리 전극층을 포함하는 복수의 필라 구조물을 형성하는 단계;
상기 필라 구조물의 측벽 상에 저항 메모리층을 형성하는 단계;
상기 필라 구조물 사이를 메우는 문턱 스위칭층을 형성하는 단계;
상기 문턱 스위칭층의 내부에 제2 방향으로 연장되는 트렌치를 형성하는 단계; 및
상기 트렌치 내부에 제2 전도 라인을 형성하는 단계를 포함하는
크로스-포인트 어레이 장치의 제조 방법.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 복수의 필라 구조물을 형성하는 단계는
상기 제1 전도 라인을 구비하는 상기 기판의 상부에 전극 박막 및 하드마스크 박막을 순차적으로 적층하는 단계; 및
상기 하드마스크 박막 및 상기 전극 박막을 순차적으로 패터닝하는 단계를 포함하고,
상기 패터닝된 상기 전극 박막은 상기 제1 전도 라인과 전기적으로 연결되는
크로스-포인트 어레이 장치의 제조 방법.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 메모리 전극층은
탄탈륨, 하프늄, 및 티타늄 중 적어도 하나를 포함하는
크로스-포인트 어레이 장치의 제조 방법.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 문턱 스위칭층을 형성하는 단계는
상기 기판 상에서 상기 복수의 필라 구조물 사이를 메우며, 상기 복수의 필라 구조물을 덮는 스위칭 박막을 형성하는 단계; 및
상기 스위칭 박막을 상기 기판 상에서 평탄화하는 단계를 포함하고,
상기 스위칭 박막은
금속 산화물, 금속 질화물, 및 칼코게나이드계 물질 중 적어도 하나를 포함하는
크로스-포인트 어레이 장치의 제조 방법.
- ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 트렌치를 형성하는 단계는
상기 문턱 스위칭층을 선택적으로 식각하여 상기 저항 메모리층의 일부분을 노출시키는 단계; 및
상기 노출된 저항 메모리층의 일부분에 대해 산화 공정을 수행하는 단계를 포함하는
크로스-포인트 어레이 장치의 제조 방법.
- ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 제2 전도 라인을 형성하는 단계는
상기 트렌치를 메우며, 상기 문턱 스위칭층 상에 적층되는 전도성 박막을 형성하는 단계; 및
상기 전도성 박막을 평탄화하여, 상기 문턱 스위칭층의 상면과 상기 전도성 박막의 상면이 동일 평면 상에 배치되도록 하는 단계를 포함하는
크로스-포인트 어레이 장치의 제조 방법.
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|---|---|---|---|---|
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| KR20220037575A (ko) * | 2020-09-18 | 2022-03-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110095257A1 (en) * | 2009-10-23 | 2011-04-28 | Huiwen Xu | Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same |
Family Cites Families (10)
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|---|---|---|---|---|
| KR100885184B1 (ko) * | 2007-01-30 | 2009-02-23 | 삼성전자주식회사 | 전기장 및 자기장에 의해 독립적으로 제어될 수 있는 저항특성을 갖는 메모리 장치 및 그 동작 방법 |
| US7812335B2 (en) * | 2008-04-11 | 2010-10-12 | Sandisk 3D Llc | Sidewall structured switchable resistor cell |
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| KR20120137862A (ko) * | 2011-06-13 | 2012-12-24 | 삼성전자주식회사 | 3차원 더블 크로스 포인트 어레이를 갖는 반도체 메모리 소자 및 그 제조방법 |
| KR101257365B1 (ko) * | 2011-07-22 | 2013-04-23 | 에스케이하이닉스 주식회사 | 문턱 스위칭 동작을 가지는 저항 변화 메모리 및 이의 제조방법 |
| US8674332B2 (en) | 2012-04-12 | 2014-03-18 | Globalfoundries Singapore Pte Ltd | RRAM device with an embedded selector structure and methods of making same |
| US8921818B2 (en) * | 2012-11-09 | 2014-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Resistance variable memory structure |
| US9608204B2 (en) | 2013-09-09 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Resistive random access memory and manufacturing method thereof |
| US10084016B2 (en) * | 2013-11-21 | 2018-09-25 | Micron Technology, Inc. | Cross-point memory and methods for fabrication of same |
| KR102578481B1 (ko) * | 2016-03-15 | 2023-09-14 | 삼성전자주식회사 | 반도체 메모리 소자 및 이의 제조방법 |
-
2018
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- 2018-11-19 CN CN201811375062.5A patent/CN110176471B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110095257A1 (en) * | 2009-10-23 | 2011-04-28 | Huiwen Xu | Memory cell that includes a carbon-based reversible resistance switching element compatible with a steering element, and methods of forming the same |
Also Published As
| Publication number | Publication date |
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