KR20140013215A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

가변 저항 메모리 장치의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 트렌치를 갖는 절연층을 형성하는 단계; 상기 트렌치의 양 측벽에 제1 전극용 도전층을 형성하는 단계; 상기 제1 방향과 교차하는 제2 방향에서 상기 도전층을 패터닝하여 섬 형상의 제1 전극을 형성하는 단계; 상기 제1 전극 상에 가변 저항 패턴을 형성하는 단계; 및 상기 가변 저항 패턴 상에 제2 전극을 형성하는 단계를 포함한다.

Description

가변 저항 메모리 장치 및 그 제조 방법{RESISTANCE VARIABLE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리 기술에 관한 것으로, 보다 상세하게는 가변 저항 메모리 장치 및 그제조 방법에 관한 것이다.
가변 저항 메모리 장치는, 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 물질을 이용하여 데이터를 저장하는 장치이다. 현재 ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 등의 다양한 가변 저항 메모리 장치가 개발되고 있다.
도 1은 일반적인 가변 저항 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 가변 저항 메모리 장치는, 하부 전극(100), 상부 전극(120) 및 이들 사이에 개재된 가변 저항 물질층(110)을 포함한다. 이러한 가변 저항 메모리 장치를 제조하기 위해서는, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 하부 전극(100)을 형성하는 단계, 하부 전극(100)이 형성된 결과물 상에 가변 저항 물질을 증착하고 이를 선택적으로 식각하여 가변 저항 물질층(110)을 형성하는 단계, 및 가변 저항 물질층(110) 상에 상부 전극(120)을 형성하는 단계의 일련의 과정을 수행하는 것이 요구된다.
그런데, 가변 저항 물질층(110) 형성을 위한 식각 과정에서 가변 저항 물질층(110)의 측벽이 충격을 받아 변형될 수 있다. 이러한 경우 가변 저항 물질층(110)의 측벽을 통해 누설 전류(I 참조)가 발생하므로, 원하는 특성을 갖는 가변 저항 메모리 장치를 구현하기 어려운 문제가 있다.
한편, 가변 저항 물질층(110)의 스위칭 영역은 하부 전극(100)에 의해 한정될 수 있다. 전도성 필라멘트의 생성/소멸로 저항 변화가 발생하는 ReRAM의 경우를 예로 들면, 하부 전극(100)과 접하는 영역에서만 가변 저항 물질층(110) 내에서의 전도성 필라멘트 생성/소멸이 발생한다.
이때, 가변 저항 물질층(110)의 스위칭 영역이 작을수록 전도성 필라멘트의 생성/소멸 위치가 일정하기 때문에 스위칭 특성 확보 측면에서 유리하다. 따라서, 하부 전극(100)의 폭(W)을 감소시켜 가변 저항 물질층(110)의 스위칭 영역을 좁히는 것이 바람직하다.
그러나, 하부 전극(100)은 마스크 및 식각 공정을 이용하여 형성되기 때문에, 하부 전극(100)의 폭(W)을 감소시키는 데에는 한계가 있다.
본 발명이 해결하려는 과제는, 균일한 스위칭 특성 확보 및 집적도 증가가 가능하고, 나아가 용이하고 단순한 공정 수행이 가능한 가변 저항 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 트렌치를 갖는 절연층을 형성하는 단계; 상기 트렌치의 양 측벽에 제1 전극용 도전층을 형성하는 단계; 상기 제1 방향과 교차하는 제2 방향에서 상기 도전층을 패터닝하여 섬 형상의 제1 전극을 형성하는 단계; 상기 제1 전극 상에 가변 저항 패턴을 형성하는 단계; 및 상기 가변 저항 패턴 상에 제2 전극을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 가변 저항 메모리 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 복수의 제1 도전 라인을 형성하는 단계; 상기 제1 도전 라인 상에서 상기 제1 방향으로 연장하면서 상기 제1 도전 라인보다 제1 방향의 폭이 좁은 제1 전극용 도전층을 형성하는 단계; 상기 제1 방향과 교차하는 제2 방향에서 상기 제1 전극용 도전층을 패터닝하여 섬 형상의 제1 전극을 형성하는 단계; 상기 제1 전극 상에 가변 저항 패턴을 형성하는 단계; 및 상기 가변 저항 패턴 상에 상기 제2 방향으로 연장하는 복수의 제2 도전 라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치는, 기판 상에 배치되고, 제1 방향 및 제2 방향을 따라 배열된 섬 형상의 제1 전극; 상기 제1 전극 상에 배치되고, 상기 제1 및 제2 방향에서 상기 제1 전극보다 큰 폭을 갖는 가변 저항 패턴; 및 상기 가변 저항 패턴 상의 제2 전극을 포함한다.
상술한 본 발명에 의한 가변 저항 메모리 장치 및 그 제조 방법에 의하면, 균일한 스위칭 특성 확보 및 집적도 증가가 가능하고, 나아가 용이하고 단순한 공정 수행이 가능하다.
도 1은 일반적인 가변 저항 메모리 장치를 나타내는 단면도이다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 2i, 도 2j 및 도 2k는 본 발명의 일 실시예에 따른 가변 저항 메모리 장치를 나타내는 사시도, 단면도 및 평면도이고, 도 2a 내지 도 2h는 도 2i, 도 2j 및 도 2k의 장치의 제조를 위한 중간 공정 단계를 나타내는 사시도이다.
도 2a를 참조하면, 소정의 하부 구조물이 형성된 기판(미도시됨) 상에 제1 방향으로 연장하는 복수의 하부 도전 라인(12)을 형성한다. 하부 도전 라인(12) 사이는 제1 절연층(11)으로 매립될 수 있다.
구체적으로, 하부 도전 라인(12)은 기판 상에 도전 물질을 증착하고 선택적으로 식각함으로써 형성될 수 있다. 또는, 하부 도전 라인(12)은 기판 상에 제1 절연층(11)을 형성하고 제1 절연층(11)을 선택적으로 식각하여 제1 방향으로 연장하는 트렌치를 형성한 후, 트렌치에 도전 물질을 매립하는 방식으로 형성될 수도 있다.
하부 도전 라인(12)은 백금(Pt), 금(Au), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta), 이리듐(Ir), 루테늄(Ru) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN), 티타늄알루미늄질화물(TiAlN), 티타늄실리콘질화물(TiSiN) 등의 금속 질화물을 포함할 수 있다. 제1 절연층(11)은 산화막으로 형성될 수 있다.
도 2b를 참조하면, 제1 절연층(11) 및 하부 도전 라인(12) 상에 제2 절연층(13)을 형성한다. 제2 절연층(13)은 산화막으로 형성될 수 있다.
이어서, 제2 절연층(13) 상에 트렌치가 형성될 영역을 노출시키는 제1 마스크 패턴(14)을 형성한다. 여기서, 제1 마스크 패턴(14)은 하부 도전 라인(12)의 적어도 일부를 노출시키면서 제1 방향으로 연장하는 개구부를 갖는다. 특히, 본 실시예에서, 제1 마스크 패턴(14)은 인접한 두 개의 하부 도전 라인(12) 각각의 적어도 일부와 그 사이를 노출시킨다.
도 2c를 참조하면, 제1 마스크 패턴(14)을 식각 베리어로 제2 절연층(13)을 식각하여 제1 방향으로 연장하면서 하부 도전 라인(12)을 노출시키는 트렌치(T)를 형성한다. 특히, 본 실시예에서, 트렌치(T)는 인접한 두 개의 하부 도전 라인(12) 각각의 적어도 일부와 그 사이를 노출시킨다. 그에 따라 트렌치(T)의 양 측벽은 인접한 두 개의 하부 도전 라인(12) 각각과 중첩한다.
이어서, 제1 마스크 패턴(14)을 제거한다.
도 2d를 참조하면, 도 2c의 공정 결과물 상에 하부 프로파일을 따라 하부 전극 형성을 위한 도전층(15)을 형성한다.
도전층(15)은 하부 도전 라인(12)과 유사하게 금속 또는 금속 질화물을 포함할 수 있다. 또한, 도전층(15)은 스텝 커버리지 특성이 우수한 ALD(Atomic Layer Deposigion) 방식 또는 CVD(Chemical Vapor Deposition) 방식을 이용하여 형성될 수 있다. 도전층(15)의 두께는 증착 시간 등을 제어하여 얇게 조절될 수 있다.
도 2e를 참조하면, 도전층(15)에 대해 전면 식각 등을 수행함으로써 제2 절연층(13) 상부 및 트렌치(T) 저면의 도전층(15)을 제거한다. 그 결과, 트렌치(T)의 양 측벽에 도전층(15)이 잔류하게 되며 이를 이하, 도전 패턴(15A)이라 한다. 도전 패턴(15A)은 트렌치(T)의 양 측벽을 따라 형성되기 때문에, 제1 방향으로 연장하는 라인 형상을 가지면서 하부 도전 라인(12)과 중첩한다.
도 2f를 참조하면, 도 2e의 공정 결과물 상에 제1 방향과 교차하는 제2 방향으로 연장하는 제2 마스크 패턴(16)을 형성한 후, 제2 마스크 패턴(16)을 식각 베리어로 도전 패턴(15A)을 식각한다. 그 결과, 도전 패턴(15A)은 섬 형상으로 분리되고 이를 이하, 하부 전극(15B)이라 한다. 하부 전극(15B)은 하부 도전 라인(12) 상에서 제1 방향으로 배열된다.
도 2g를 참조하면, 제2 마스크 패턴(16)을 제거한 후, 결과물 상에 절연 물질을 증착하고 하부 전극(15B)이 노출될 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행한다. 그 결과, 하부 전극(15B)이 형성된 트렌치(T)의 나머지 영역은 절연 물질(17)로 매립된다. 절연 물질(17)은 산화막일 수 있다.
본 공정 결과 형성된 하부 전극(15B)의 평면 형상을 살펴보면, 하부 전극(15B)의 제2 방향 폭은 전술한 도전층(15)의 증착 두께에 따라 결정되고, 마스크 및 식각 공정의 한계와 무관하다. 하부 전극(15B)의 제1 방향 폭은 제2 마스크 패턴(16)의 제1 방향 폭에 따라 결정될 수 있다. 따라서, 하부 전극(15B)의 폭 특히, 제2 방향 폭을 크게 감소시킬 수 있다.
도 2h를 참조하면, 도 2g의 공정 결과물 상에 가변 저항 물질층 및 상부 전극용 도전층을 증착하고 이들을 패터닝하여 가변 저항 패턴(18) 및 상부 전극(19)의 적층 구조물을 형성한다.
여기서, 가변 저항 패턴(18) 및 상부 전극(19)의 적층 구조물은 하부 전극(15B) 각각과 연결되는 섬 형상을 가질 수 있다. 또한, 이 적층 구조물은 제1 및/또는 제2 방향에서 하부 전극(15B)보다 큰 폭을 가질 수 있다. 가변 저항 패턴(18)은 Al, Hf, Zr, La, Nb, Ta, Ni, Ti, Fe, Co, Mn, W 등과 같은 금속의 산화물, SrTiO, BaTiO, BST 등과 같은 페로브스카이트 계열 물질, GeSe와 같은 고체 전해질(solid electrolyte) 등을 포함하는 단일막 또는 다중막으로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 가변 저항 패턴(18)은 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 모든 물질로 형성될 수 있으며, 예컨대, ReRAM(Resistive Random Access Memory), PCRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 등에 이용되는 물질 중 어느 하나일 수 있다. 상부 전극(19)은 하부 도전 라인(12)과 유사하게 금속 또는 금속 질화물로 형성될 수 있다.
도 2i를 참조하면, 제2 방향으로 배열되는 상부 전극(19)과 연결되면서 제2 방향으로 연장하는 상부 도전 라인(21)을 형성한다. 상부 도전 라인(21)을 제외한 나머지 공간은 제3 절연층(20)으로 매립된다.
구체적으로, 상부 도전 라인(21)은 상부 전극(19) 사이를 매립하는 절연 물질을 형성한 후, 도전 물질을 증착하고 선택적으로 식각함으로써 형성될 수 있다. 또는, 상부 도전 라인(21)은 도 2h의 공정 결과물 상에 제3 절연층(20)을 형성하고 제3 절연층(20)을 선택적으로 식각하여 상부 전극(19)의 상면을 노출시키면서 제2 방향으로 연장하는 트렌치를 형성한 후, 트렌치에 도전 물질을 매립하는 방식으로 형성될 수도 있다.
상부 도전 라인(21)은 하부 도전 라인(12)과 유사하게 금속 또는 금속 질화물로 형성될 수 있고, 제3 절연층(20)은 산화막으로 형성될 수 있다.
이상으로 설명한 공정에 의하여, 도 2i, 도 2j 및 도 2k에 도시된 것과 같은 장치가 제조될 수 있다.
도 2j 및 도 2k와 함께 도 2i를 다시 참조하면, 하부 도전 라인(12)과 상부 도전 라인(21)의 교차점마다 가변 저항 패턴(18)이 배치되는 크로스 포인트 구조가 구현될 수 있다.
여기서, 하부 도전 라인(12)과 가변 저항 패턴(18) 사이에는 섬 형의 하부 전극(15B)이 배치된다. 하부 전극(15B)은 두 번의 식각 공정 즉, 도 2e의 전면 식각 공정 및 도 2f의 제2 마스크 패턴(16)을 이용한 식각 공정을 통하여 제1 방향 및/또는 제2 방향에서 가변 저항 패턴(18)보다 작은 폭을 갖는다. 이러한 경우 가변 저항 패턴(18)의 스위칭 영역은 하부 전극(15B)과 접하는 영역에 한정된다.
상부 도전 라인(21)과 가변 저항 패턴(18) 사이에는 섬 형상의 상부 전극(19)이 배치된다. 본 실시예에서 상부 전극(19)은 가변 저항 패턴(18)과 함께 패터닝되었기 때문에, 동일한 폭을 갖는다.
이상으로 설명한 본 발명의 일 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 의하면 다음과 같은 이점이 있다.
우선, 하부 전극(15B)의 폭 특히, 제2 방향의 폭을 크게 감소시킬 수 있기 때문에, 가변 저항 패턴(18)의 스위칭 영역을 감소시킬 수 있고, 그에 따라 가변 저항 메모리 장치의 스위칭 특성을 향상시킬 수 있다.
또한, 가변 저항 패턴(18)의 폭을 하부 전극(15B)보다 크게 할 수 있기 때문에, 가변 저항 패턴(18)을 식각으로 형성하여 측벽 손상이 발생하더라도 손상된 측벽이 스위칭 영역 바깥에 위치하게 된다. 따라서, 가변 저항 패턴(18)의 측벽 손상이 가변 저항 메모리 장치의 동작 특성에 악영향을 미치지 않는다.
게다가, 제2 방향에서 작은 폭을 갖는 하부 전극(15B) 두개를 동시에 형성할 수 있으므로, 공정이 용이하고 단순하다.
한편, 전술한 실시예는 다양하게 변형될 수 있다.
예를 들어, 전술한 실시예에서는 가변 저항 패턴(18) 및 상부 전극(19)을 함께 식각하여 형성하였으나, 본 발명이 이에 한정되는 것은 아니다. 가변 저항 패턴(18) 및 상부 전극(19)은 별도로 식각될 수도 있고, 식각 대신 절연 물질에 트렌치를 형성하고 매립하는 방식으로 형성될 수도 있다.
또는, 예를 들어, 상부 전극(19) 형성 공정은 생략되고, 가변 저항 패턴(18)이 상부 도전 라인(21)과 직접 접할 수도 있다. 또는, 가변 저항 패턴(18)은 상부 도전 라인(21)과 함께 패터닝되어 상부 도전 라인(21)과 마찬가지로 제2 방향으로 연장하는 형상을 가질 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
12: 하부 도전 라인 15B: 하부 전극
18: 가변 저항 패턴 19: 상부 전극
21: 상부 도전 라인

Claims (19)

  1. 기판 상에 제1 방향으로 연장하는 트렌치를 갖는 절연층을 형성하는 단계;
    상기 트렌치의 양 측벽에 제1 전극용 도전층을 형성하는 단계;
    상기 제1 방향과 교차하는 제2 방향에서 상기 도전층을 패터닝하여 섬 형상의 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 가변 저항 패턴을 형성하는 단계; 및
    상기 가변 저항 패턴 상에 제2 전극을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 전극용 도전층 형성 단계는,
    상기 트렌치가 형성된 결과물의 전면을 따라 도전물질을 형성하는 단계; 및
    상기 도전물질을 전면 식각하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 전극 형성 단계 후에,
    상기 제1 전극이 형성된 결과물을 덮는 절연물질을 형성하는 단계; 및
    상기 제1 전극이 노출되도록 평탄화 공정을 수행하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 가변 저항 패턴은, 상기 제1 및 제2 방향에서 상기 제1 전극보다 큰 폭을 갖는
    가변 저항 메모리 장치의 제조 방법.
  5. 제4 항에 있어서,
    상기 가변 저항 패턴 형성 단계는,
    마스크 및 식각 공정을 이용하여 수행되는
    가변 저항 메모리 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 가변 저항 패턴 형성 단계 및 상기 제2 전극 형성 단계는,
    가변 저항 물질층 및 제2 전극용 도전층을 순차적으로 형성하는 단계; 및
    상기 가변 저항 물질층 및 상기 제2 전극용 도전층을 일괄 식각하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  7. 기판 상에 제1 방향으로 연장하는 복수의 제1 도전 라인을 형성하는 단계;
    상기 제1 도전 라인 상에서 상기 제1 방향으로 연장하면서 상기 제1 도전 라인보다 폭이 좁은 제1 전극용 도전층을 형성하는 단계;
    상기 제1 방향과 교차하는 제2 방향에서 상기 제1 전극용 도전층을 패터닝하여 섬 형상의 제1 전극을 형성하는 단계;
    상기 제1 전극 상에 가변 저항 패턴을 형성하는 단계; 및
    상기 가변 저항 패턴 상에 상기 제2 방향으로 연장하는 복수의 제2 도전 라인을 형성하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 제1 전극용 도전층 형성 단계는,
    상기 제1 도전 라인 상에 인접한 두 개의 제1 도전 라인의 적어도 일부와 그 사이를 노출시키는 트렌치를 갖는 절연층을 형성하는 단계;
    상기 트렌치가 형성된 결과물의 전면을 따라 도전물질을 형성하는 단계; 및
    상기 도전물질을 전면 식각하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  9. 제7 항에 있어서,
    상기 제1 전극 형성 단계 후에,
    상기 제1 전극이 형성된 결과물을 덮는 절연물질을 형성하는 단계; 및
    상기 제1 전극이 노출되도록 평탄화 공정을 수행하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  10. 제7 항에 있어서,
    상기 가변 저항 패턴은, 상기 제1 및 제2 방향에서 상기 제1 전극보다 큰 폭을 갖는
    가변 저항 메모리 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 가변 저항 패턴 형성 단계는,
    마스크 및 식각 공정을 이용하여 수행되는
    가변 저항 메모리 장치의 제조 방법.
  12. 제7 항에 있어서,
    상기 가변 저항 패턴과 상기 제2 도전 라인 사이에 상기 제1 전극과 중첩하는 섬 형상의 제2 전극을 형성하는 단계를 더 포함하는
    가변 저항 메모리 장치의 제조 방법.
  13. 제12 항에 있어서,
    상기 가변 저항 패턴 형성 단계 및 상기 제2 전극 형성 단계는,
    가변 저항 물질층 및 제2 전극용 도전층을 순차적으로 형성하는 단계; 및
    상기 가변 저항 물질층 및 상기 제2 전극용 도전층을 일괄 식각하는 단계를 포함하는
    가변 저항 메모리 장치의 제조 방법.
  14. 기판 상에 배치되고, 제1 방향 및 제2 방향을 따라 배열된 섬 형상의 제1 전극;
    상기 제1 전극 상에 배치되고, 상기 제1 및 제2 방향에서 상기 제1 전극보다 큰 폭을 갖는 가변 저항 패턴; 및
    상기 가변 저항 패턴 상의 제2 전극을 포함하는
    가변 저항 메모리 장치.
  15. 제14 항에 있어서,
    상기 제1 전극은,
    상기 제1 방향의 폭이 상기 제2 방향의 폭보다 큰 형상을 갖는
    가변 저항 메모리 장치.
  16. 제14 항에 있어서,
    상기 기판과 상기 제1 전극 사이에 배치되고, 상기 제1 방향으로 연장하는 복수의 제1 도전 라인을 더 포함하는
    가변 저항 메모리 장치.
  17. 제16 항에 있어서,
    상기 제1 전극은,
    상기 제1 도전 라인보다 작은 폭을 갖는
    가변 저항 메모리 장치.
  18. 제14 항에 있어서,
    상기 제2 전극은,
    상기 가변 저항 패턴과 중첩하는 섬 형상을 갖는
    가변 저항 메모리 장치.
  19. 제16 항에 있어서,
    상기 제2 전극은,
    상기 가변 저항 패턴과 접하면서 상기 제2 방향으로 연장하는 라인 형상을 갖는
    가변 저항 메모리 장치.
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