KR101974300B1 - 메모리 구조 및 관련 크로스-포인트 메모리 어레이, 전자 시스템, 및 메모리 구조를 형성하는 방법 - Google Patents

메모리 구조 및 관련 크로스-포인트 메모리 어레이, 전자 시스템, 및 메모리 구조를 형성하는 방법 Download PDF

Info

Publication number
KR101974300B1
KR101974300B1 KR1020177035511A KR20177035511A KR101974300B1 KR 101974300 B1 KR101974300 B1 KR 101974300B1 KR 1020177035511 A KR1020177035511 A KR 1020177035511A KR 20177035511 A KR20177035511 A KR 20177035511A KR 101974300 B1 KR101974300 B1 KR 101974300B1
Authority
KR
South Korea
Prior art keywords
structures
additional
storage element
forming
conductive lines
Prior art date
Application number
KR1020177035511A
Other languages
English (en)
Other versions
KR20180005228A (ko
Inventor
스캇 이. 실스
디.브이. 니르말 라마스와미
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20180005228A publication Critical patent/KR20180005228A/ko
Application granted granted Critical
Publication of KR101974300B1 publication Critical patent/KR101974300B1/ko

Links

Images

Classifications

    • H01L27/2481—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H01L27/2418—
    • H01L27/2427—
    • H01L45/06—
    • H01L45/085—
    • H01L45/1233—
    • H01L45/16—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/24—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the Ovonic threshold switching type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/24—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies
    • H10N70/245—Multistable switching devices, e.g. memristors based on migration or redistribution of ionic species, e.g. anions, vacancies the species being metal cations, e.g. programmable metallization cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 구조는, 베이스 구조의 일부분 상에서 제1 방향으로 연장하는 제1 도전성 라인들, 상기 제1 도전성 라인들 상에서 상기 제1 방향으로 연장하는 저장 요소 구조들, 상기 저장 요소 구조들의 일부분 상에 오버레이된 격리된 전극 구조들, 상기 격리된 전극 구조들 상에서 상기 제1 방향과 수직한 제2 방향으로 연장하는 선택 장치 구조들, 상기 선택 장치 구조들 상에서 상기 제2 방향으로 연장하는 제2 도전성 라인들, 상기 제2 도전성 라인들 상에서 상기 제2 방향으로 연장하는 추가적인 선택 장치 구조들, 상기 추가적인 선택 장치 구조들의 일부분 상에 오버레이된 추가적인 격리된 전극 구조들, 상기 추가적인 격리된 전극 구조들 상에서 상기 제1 방향으로 연장하는 추가적인 저장 요소 구조들, 및 상기 추가적인 저장 요소 구조들 상에서 상기 제1 방향으로 연장하는 제3 도전성 라인들을 포함한다. 크로스-포인트 어레이, 전자 시스템들, 및 관련된 방법들이 또한 설명 된다.

Description

메모리 구조 및 관련 크로스-포인트 메모리 어레이, 전자 시스템, 및 메모리 구조를 형성하는 방법
본 출원은 2014년 5월 14일자로 출원된 미국 특허 출원 제14/712,241호, "메모리 구조 및 관련 크로스-포인트 메모리 어레이, 전자 시스템, 및 메모리 구조 형성방법"에 대한 출원일의 이익을 주장한다.
본 발명의 실시 예들은 반도체 설계 및 제조 분야에 관한 것이다. 보다 구체적으로, 본 발명의 실시 예들은 메모리 구조, 및 관련된 크로스-포인트 메모리 어레이, 전자 시스템, 및 메모리 구조 형성 방법에 관한 것이다.
반도체 장치 설계자들은 개별 피처(feature)들의 치수를 줄이거나 이웃하는 피처들 사이의 이격 거리를 줄임으로써 반도체 장치 내의 피처들의 집적도 또는 밀도를 높이기를 원한다. 또한, 반도체 장치 설계자는 종종 간결한 설계뿐만 아니라, 컴팩트(compact)하며 성능상 이점들을 제공하는 구조를 설계하기를 원한다.
반도체 장치의 일 예는 메모리 장치이다. 메모리 장치는 일반적으로 컴퓨터 또는 다른 전자 장치의 내부 집적회로로 제공된다. 이에 제한되는 것은 아니나, RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 플래쉬 메모리(flash memory) 및 저항 가변 메모리(resistance variable memory) 등 여러 유형의 메모리가 있다. 저항 가변 메모리의 비 제한적인 예들은 RRAM(resistive random access memory), 도전성 브리지 RAM(conductive bridge random access memory), MRAM(magnetic random access memory), PCM 메모리(phase change material memory), PCRAM(phase change random access memory), STTRAM(spin-torque-transfer random access memory), 산소 공공-기반 메모리(oxygen vacancy-based memory), 및 프로그램 가능한 도체 메모리(programmable conductor memory)를 포함한다.
일부 메모리 장치는 추가적인 도전성 라인들(additional conductive lines)(예를 들어, 비트(bit) 라인들과 같은 데이터(data) 라인)에 대해 수직으로 연장되는 도전성 라인들(예를 들어, 워드(word) 라인과 같은 엑세스(access) 라인)을 포함하는 크로스-포인트(cross-point) 구조로 배열된 메모리 셀들을 나타내는 메모리 어레이(array)를 포함한다. 메모리 어레이는 단일 데크(deck)(예를 들어, 단일 티어(tier), 단일 레벨)를 나타내도록 2차원(2D)일 수 있거나, 또는 메모리 셀의 다수의 데크(예를 들어, 다중 레벨들, 다중 티어들)를 나타내도록 3차원(3D)일 수 있다. 선택 장치(select device)들은 3D 메모리 어레이의 메모리 셀들을 선택하는데 사용될 수 있다. 메모리 장치의 제조와 관련된 과제는 메모리 장치의 크기 감소, 메모리 장치의 저장 밀도 증가 및 제조 비용 감소를 포함한다.
따라서, 메모리 구조를 포함하는 전자 시스템뿐만 아니라 3D 크로스-포인트 메모리와 같은 새로운 메모리 구조 및 메모리 구조를 형성하는 간단하고 비용-효율적인 방법에 대한 필요성이 존재 한다.
도 4a 및 4b를 포함하는 도 1 내지 8은 본 발명의 일 실시 예에 따른 메모리 구조를 형성하는 방법을 나타내는 사시도이다.
도 9는 본 발명의 일 실시 예에 따른 전자 시스템을 나타내는 개략적인 블록도이다.
3차원 크로스-포인트 메모리 어레이(cross-point memory arrays), 전자 시스템, 및 메모리 구조를 형성하는 방법과 같은 메모리 구조가 개시되어 있다. 일부 실시 예들에서, 메모리 구조는 베이스 구조(base structure)의 일부에 걸쳐 제1 방향으로 연장하는 제1 도전성 라인들(first conductive lines)(예를 들어, 워드 라인과 같은 엑세스 라인들)을 포함한다. 저장 요소(storage element) 구조는 제1 방향으로 제1 도전성 라인들 위로 연장될 수 있다. 선택적으로, 버퍼 구조(buffer structure)는 제1 도전성 라인들 및 저장 요소 구조 사이에 위치할 수 있고, 제1 방향으로 연장될 수 있다. 격리된 전극 구조들은 저장 요소 구조들의 일부 영역 상에 가로 놓일 수 있다. 선택 장치 구조들은 격리된 전극 구조들 상에서 제1 방향과 수직한 제2 방향으로 연장할 수 있다. 제2 도전성 라인들(예를 들어, 비트 라인들과 같은 데이터 라인들)은 제2 방향으로 선택 장치 구조(select device structure)들 위로 연장될 수 있다. 추가적인 선택 장치 구조(additional select device structure)들은 제2 방향으로 제2 도전성 라인들 위로 연장될 수 있다. 추가적인 분리된 전극 구조(additional isolated electrode structure)들은 추가적인 선택 장치 구조들의 일부를 덮을 수 있다. 추가적인 저장 요소 구조는 제1 방향으로 추가적인 분리된 전극 구조들 위로 연장될 수 있다. 제3 도전성 라인들(예를 들어, 추가적인 워드 라인들과 같은 추가적인 엑세스 라인들)은 제1 방향으로 추가적인 저장 요소 구조들 위로 연장될 수 있다. 선택적으로, 추가적인 버퍼 구조들은 제3 도전성 라인들 및 추가적인 저장 요소 구조들 사이에 위치할 수 있고, 제1 방향으로 연장될 수 있다. 본 발명의 구조 및 방법은 높은 피처(feature) 밀도에 의존하는 장치(예를 들어, 메모리 장치) 및 시스템(예를 들어, 전자 시스템)에서 향상된 성능을 제공하면서 증가된 피처 밀도를 용이하게 할 수 있다.
아래 기술은 본 발명의 실시 예들에 대한 철저한 설명을 제공하기 위해 재료(material) 유형들, 재료 두께들, 및 공정 조건 등과 같은 특정 세부 사항을 제공한다. 그러나, 당업자는 본 발명의 실시 예들이 이들 특정 세부 사항을 사용하지 않고 실수 될 수 있음을 이해할 것이다. 실제로, 본 발명의 실시 예들은 산업에서 사용되는 종래의 제조 기술과 결합하여 실시될 수 있다. 실제로, 아래에 제공된 설명은 반도체 장치(예를 들어, 메모리 장치)를 제조하기 위한 완전한 공정 흐름은 형성하지 않는다. 아래에서 설명되는 메모리 구조는 완전한 반도체 장치를 형성하지 않는다. 본 발명의 실시 예들을 이해하는데 필요한 공정 동작들 및 구조들만이 이하에서 상세하게 설명된다. 메모리 구조로부터 완전한 반도체 장치를 형성하기 위한 추가적인 동작들은 종래의 제조 기술에 의해 수행될 수 있다. 또한, 본 출원(application)에 수반되는 도면들은 설명을 위한 것이며, 따라서 스케일(scale)에 따라 그려지지 않음을 유의해야 한다. 또한, 도면들 사이의 공통적인 요소들은 동일한 숫자 지정을 유지할 수 있다.
본 명세서에서 사용된 바와 같이, "기판(substrate)"이라는 용어는 추가적인 재료(material)들이 형성되는 베이스(base) 재료 또는 구조물(construction)을 의미하고 포함한다. 기판은 반도체 기판, 지지구조 상의 베이스 반도체 층, 하나 이상의 층들, 구조들 또는 영역들이 형성된 반도체 기판일 수 있다. 기판은 종래의 실리콘 기판 또는 반도전성 재료 층을 포함하는 다른 벌크(bulk) 기판일 수 있다. 본 명세서에서 사용된 것처럼, "벌크 기판"은 실리콘 웨이퍼(wafer)뿐만 아니라, 실리콘 온 사파이어(silicon on sapphire) 기판 및 실리콘 온 유리(silicon on glass) 기판과 같은 실리콘 온 절연체(silicon on insulator, SOI) 기판, 베이스 반도체 기초(foundation) 상의 실리콘 에피텍셜(epitaxial) 층, 및 실리콘 게르마늄(silicon german), 게르마늄(germanium), 갈륨 비소(gallium arsenide), 갈륨 질화물(gallium nitride), 및 인듐 인화물(indium phosphide)과 같은 다른 반도체 또는 광전자 재료들을 의미하고 이들을 포함한다. 기판은 도핑(doping) 되거나 도핑되지 않을 수 있다.
본 명세서에서 사용된 바와 같이, "구성된(configured)"이라는 용어는 적어도 하나의 구조 및 적어도 하나의 장치 중 하나 이상의 크기, 모양, 재료 구성 및 배열을 포함하며, 이들은 미리 결정된 방식으로 하나 이상의 구조 또는 장치의 동작을 용이하게 한다.
본 명세서에서 사용된 바와 같이, 단수 형태의 "하나(a, an)" 및 "상기(the)"는, 문맥상 다르게 지시하지 않는 한 복수의 형태를 포함하는 것으로 의도된다.
본 명세서에서 사용된 바와 같이, "및/또는(and/or)"은 하나 이상의 관련된 열거된 항목의 임의 및 모든 조합을 포함한다.
본 명세서에서 사용된 바와 같이, "아래(beneath)", "아래에(below)", "낮은(lower)", "바닥에(bottom)", "위에(above)", "높은(upper)", "상단에(top)", "전면에(front)", "후면에(rear)", "왼쪽에(left)", "오른쪽(right)"등과 같은 공간과 관련된 용어는 도면들에 도시된 하나의 구성들 또는 피처들과 다른 구성(들) 또는 피처(들) 사이의 관계를 설명하기 위해 사용될 수 있다. 다르게 특정되지 않는 한, 공간과 관련된 용어는 도면들에 도시된 방위뿐만 아니라 재료들의 다른 방위를 포함하도록 의도된다. 예를 들어, 도면의 재료들이 뒤집힌다면, 다른 요소들 또는 피처들의 "아래(below)" 또는 "아래에(beneath)" 또는 "아래에(under)" 또는 "바닥에(on bottom of)"라고 기술된 요소들은 다른 요소들 또는 피처들의 "위에(above)" 또는 "상단에(on top of)" 배향될 것이다. 따라서, "아래에(below)"라는 용어는 사용되는 문맥에 따라 위 및 아래 방향 모두를 포함할 수 있으며, 이것은 당업자에게 자명할 것이다. 상기 재료들은 다른 방향으로 배향(예를 들어, 90도 회전된, 반전된, 플립된(flipped) 등)될 수 있고, 여기에서 사용된 공간과 관련된 용어는 그에 따라 해석된다.
본 명세서에서 사용된 바와 같이, 주어진 파라미터, 특성 또는 조건과 관련하여 "실질적으로(substantially)"라는 용어는 당업자가 주어진 파라미터, 특성 또는 조건이 수용 가능한 제조 허용 오차 범위 내에서와 같은 정도의 변화를 만족시킨다는 것을 이해할 수 있는 정도를 의미하거나 포함한다. 예로써, 실질적으로 충족되는 특정 파라미터, 특성 또는 조건에 따라 특정 파라미터, 특성 또는 조건이 최소 90.0% 충족, 적어도 95.0% 충족, 적어도 99.0% 충족 또는 심지어 99.9% 충족일 수 있다.
본 명세서에서 사용된 바와 같이, 주어진 파라이미터에 관련하여 "대략(about)"이라는 용어는 명시된 값을 포함하며 문맥에 의해 지시된 의미를 갖는다(예를 들어, 주어진 파라미터의 측정과 관련된 오차의 정도를 포함 한다).
도 1 내지 8은 메모리 장치(예를 들어, RRAM 장치, CBRAM 장치, MRAM 장치, PCM 메모리 장치, PCRAM 장치, STTRAM 장치, 산소 공공-기반 메모리 장치, 및/또는 프로그램 가능한 도전성 메모리 장치와 같은 저항 가변 메모리 장치)를 위한 3D 크로스 포인트 어레이와 같은 메모리 구조를 형성하는 방법의 실시 예들을 나타내는 개략적인 사시도들이다. 아래에 제공되는 설명에 따라, 본원에 기재된 방법들이 다양한 장치들에서 사용될 수 있다는 것은 당업자에게 쉽게 명백할 것이다. 다른 말로, 본 발명의 방법은 반도체 장치 구조를 형성하고자 할 때 사용될 수 있다.
도 1을 참조하면, 메모리 구조(100)는 베이스 구조(102), 베이스 구조(102) 상에 또는 그 위에(on or over) 있으며 트렌치들(tranches)(105)에 의해 서로 분리된 유전체 구조들(dielectric structures)(104), 그리고 베이스 구조(102) 상에 또는 그 위에서 트랜치들(105) 내에 있는 제1 도전성 라인들(106)(예를 들어, 워드 라인들과 같은 엑세스 라인들)을 포함한다. 베이스 구조(102)는 산화물 재료(oxide material)(예를 들어, 실리콘 디옥사이드(silicon dioxide), 포스포실리케이트 글래스(phosphosilicate glass), 보로실리케이스 글래스(borosilicate glass), 보로포스포실리케이트 글래스(borophosphosilicate glass), 플루오로실리케이트 글래스(fluorosilicate glass), 티타늄 디옥사이드(titanium dioxide), 지르코늄 디옥사이드(zirconium dioxide), 하프늄 디옥사이드(hafnium dioxide), 탄탈륨 옥사이드(tantalum oxide), 마그네슘 옥사이드(magnesium oxide), 알루미늄 옥사이드(aluminum oxide), 또는 이들의 조합), 질화물 재료(예를 들어, 실리콘 나이트라이드(silicon nitride)), 산질화물(oxynitride) 재료(예를 들어, 실리콘 산질화물), 암포로우스 카본(amphorous carbon), 또는 이들의 조합(예를 들어, 상기 중 적어도 2개의 적층물(laminate)) 중 적어도 하나와 같은 전기적 절연 재료(예를 들어, 적어도 하나의 유전체 재료)를 포함할 수 있다. 일부 실시 예에서, 베이스 구조(102)는 실리콘 질화물(Si3N4)로 형성되고 포함할 수 있다. 베이스 구조(102)는 기판 내에, 상(on)에 또는 그 위에(over) 배치될 수 있다.
유전체 구조들(104)은 산화물 재료(실리콘 디옥사이드, 포스포실리케이트 글래스 보로실리케이스 글래스, 보로포스포실리케이트 글래스, 플루오로실리케이트 글래스, 티타늄 디옥사이드, 지르코늄 디옥사이드, 하프늄 디옥사이드, 탄탈륨 옥사이드, 마그네슘 옥사이드, 알루미늄 옥사이드, 또는 이들의 조합), 질화물 재료(예를 들어, Si3N4), 산질화물 재료(예를 들어, 실리콘 산질화물), 암포로우스 카본(amphorous carbon), 또는 이들의 조합(예를 들어, 상기 중 적어도 두 개의 적층물) 중 적어도 하나와 같은 적어도 하나의 유전체 재료로 형성되며, 이들을 포함할 수 있다. 유전체 구조들(104)의 재료 조성은 베이스 구조(102)의 재료 조성과 동일하거나 상이할 수 있다. 일부 실시 예에서, 유전체 구조들(104)은 Si3N4로 형성되고 Si3N4를 포함한다. 유전체 구조들(104) 각각의 치수들(예를 들어, 길이, 폭, 높이) 및 간격은, 이하 더 상세히 설명되는 바와 같이, 메모리 구조(100)의 하나 이상의 다른 피처들(예를 들어, 워드 라인들, 저장 요소 구조들, 전극 구조들) 의 바람직한 치수 및 간격을 제공하도록 선택될 수 있다. 일부 실시 예에서, 유전체 구조들(104)은 4F2 메모리 구조(즉, F는 최소 리소그래피(lithographic) 피처 폭을 나타낸다)를 위해 구성된다. 예를 들어, 각각의 유전체 구조들(104)의 폭은 인접한 유전체 구조들(104) 사이의 거리(예를 들어, 간격)와 실질적으로 동일할 수 있다. 추가적인 실시 예들에서, 유전체 구조들(104)은 다른 메모리 구조(예를 들어, 6F2 메모리 구조, 8F2 메모리 구조)를 위해 구성될 수 있다. 유전체 구조들(104)의 상면들은 서로 실질적으로 동일 평면 상에 있을 수 있다(예를 들어, 공통 평면을 공유할 수 있다).
제1 도전성 라인들(106)은 금속, 금속 합금, 도전성 금속 산화물, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성으로 도핑된 반도체 재료, 또는 이들의 조합과 같은 적어도 하나의 도전성 재료로 형성되고 이를 포함할 수 있다. 비 제한적인 예로, 제1 도전성 라인들(106)은 텅스턴(tungsten, W), 텅스턴 질화물(tungsten nitride, WN), 니켈(nickel, Ni), 탄탈륨(tantalum, Ta), 탄탈륨 질화물(tantalum nitride, TaN), 탄탈륨 실리사이드(tantalum silicide, TaSi), 백금(platinum, Pt), 구리(copper, Cu), 은(silver, Ag), 금(gold, Au), 알루미늄(aluminum, Al), 몰르브덴(molybdenum, Mo), 티타늄(titanium, Ti), 티타늄 질화물(titanium nitride, TiN), 티타늄 실리사이드(titanium silicide, TiSi), 티타늄 실리콘 질화물(titanium silicon nitride, TiSiN), 티타늄 알루미늄 질화물(titanium aluminum nitride, TiAlN), 몰리브덴 질화물(molybdenum nitride, MoN), 이리듐(iridium, Ir), 이리듐 산화물(iridium oxide, IrOx), 루테늄(ruthenium, Ru), 루테늄 산화물(ruthenium oxide, RuOx), 및 도전성으로 도핑된 실리콘(conductively doped silicon) 중 적어도 하나로 형성되고 이를 포함할 수 있다. 일부 실시 예들에서, 제1 도전성 라인들(106)은 W로 형성되고 이를 포함한다. 제1 도전성 라인들(106)의 두께는 메모리 구조(100)의 바람직한 도전성 라인 저항 특성에 맞추질 수 있다. 제1 도전성 라인들(106)은 트랜치들(105)의 일부를 채울 수 있고, 제1 도전성 라인들(106)의 상부 표면들은 유전체 구조들(104)의 상부 표면들에 대해 리세스(resess) 될 수 있다.
베이스 구조(102), 유전체 구조물(104), 및 제1 도전성 라인들(106)은 본 명세서에서 상세히 설명되지 않은 종래의 공정(process)들(예를 들어, 종래의 증착 공정들, 종래의 포토 리소그래피(photolithography) 공정들, 종래의 재료 제거(material removal) 공정들) 및 종래의 공정 장비들(processing equipment)을 이용하여 형성될 수 있다. 비 제한적인 예로, 유전체 재료는 유전체 구조들(104)을 형성하기 위해 베이스 구조(102) 위에 형성(예를 들어, 인 시추 성장(situ growth), 스핀-온 코팅(spin-on coating), 블랭킷 코팅(blanket coating), 화학 기상 증착(chemical vapor deposition, CVD), 플라즈마 강화 화학 증착(plasma enhanced chemical vapor deposition, PECVD), 원자 층 증착(atomic layer deposition, ALD), 및 물리 기상 증착(physical vapor deposition, PVD) 중 적어도 하나를 통해)되고 패터닝(patterning)(예를 들어, 마스크 처리, 광 노출 처리, 현상 처리 및 식각 처리) 된다. 그 다음, 도전성 재료가 제1 도전성 라인들(106)을 형성하기 위해 유전체 구조들(104) 위에 그리고 그 사이에 형성(예를 들어, 인 시추 성장, 시핀-온 코팅, 블랭킷 코팅, 화학 기상 증착, 플라즈마 강화 화학 증착, 원자 층 증착 및 물리 기상 증착 중 적어도 하나를 통해)되고 리세스(예를 들어, 습식 식각 프로세프 및 건식 식각 공정 중 적어도 하나와 같은 재료 제거 공정 중 적어도 하나를 통해) 된다.
다음 도 2를 참조하면, 저장 요소 구조들(storage element structure)(108)은 트랜치들(105)(도 1) 내의 제1 도전상 라인들(106) 상에 또는 그 위에 형성될 수 있고, 전극 구조들(112)은 트랜치들(105) 내의 저장 요소 구조들(108) 상에 또는 그 위에 형성될 수 있다. 또한, 저장 요소 구조들(108)의 특성에 적어도 부분적으로 의존하여, 버퍼 구조들(110)은 선택적으로 트랜치들(105) 내의 제1 도전성 라인들(106)과 저장 요소 구조들(108) 사이에 형성될 수 있다.
프로그램 가능 구조로 특징지어질 수 있는 저장 요소 구조들(108)은 적어도 하나의 저항 가변 재료(resistance variable material)로 형성되며, 이를 포함할 수 있다. 본 명세서에서 상용된 바와 같이, "저항 가변 재료"라는 용어는 적어도 하나의 물리적 신호(예를 들어, 열 전압, 전류 또는 다른 물리적 현상 중 적어도 하나)를 인가할 때 하나의 저항 상태에서 다른 저항 상태로 전환되도록 제형된 재료를 의미하고 포함한다. 본 발명의 실시 예들은 특정 저항 가변 재료에 한정되지 않는다. 예를 들어, 저항 요소 구조들(108)은 RRAM, CBRAM, MRAM, PCM 메모리, PCRAM, STTRAM, 산소 공공-기반 메모리, 및 프로그램 가능 도체 메모리 중 하나 이상을 위해 구성되고 제형된 저항 가변 재료로 형성되고 포함한다. 이에 제한되는 것은 아니나, 적절한 저항 가변 재료들은 활성 스위칭 재료들(active switching materials)(예를 들어, 전이 금속 산화물(transition metal oxide, TMO) 재료들, 칼코게나이드 재료들(chalcogenide materials), 유전체 금속 산화물 재료들(dielectric metal oxide materials), 둘 이상의 금속 및/또는 반금속(metalloids)을 포함하는 혼합 원자가 산화물들(mixed valence oxides)과 같은 고체 상태 전해질 재료들(solid state electrolyte materials)), 금속 이온 소스 재료들(metal ion source materials), 산소-게터링 재료들(oxygen-gettering materials), 상 변화 재료들(phase change materials), 이성분 금속 산화물 재료들(binary metal oxide materials), 거대 자기저항 재료들(colossal magnetoresistive materials), 및 폴리머 기반 저항 가변 재료들(polymer based resistance variable materials)을 포함한다. 일부 실시 예들에서, 저장 요소 구조들(108)은 산화물 재료로 형성되고 산화물 재료를 포함한다.
저장 요소 구조들(108)은 트랜치들(105)(도 1) 내에서 임의의 바람직한 형상 및 바람직한 크기를 나타낼 수 있다. 예를 들어, 저장 요소 구조들(108)은 제1 도전성 라인들(106)의 상부 표면 상에 또는 그 위에서 측면으로(laterally) 연장될 수 있고, 유전체 구조들(104)의 대향하는 측벽들(opposing sidewalls) 상에 또는 그 위에서 길이방향으로(longitudinally) 연장될 수 있다. 본 명세서에서 사용된 바와 같이, "측면의(lateral)" 및 "측면으로(laterally)"라는 용어 각각은 베이스 구조(102)의 방향에 관계 없이, 베이스 구조(102)에 실질적으로 평행한 방향으로 연장되는 것을 의미한다. 따라서, 본 명세서에서 사용된 바와 같이, "길이 방향의(longitudinal)" 및 "길이 방향으로(longitudinally)"라는 용어 각각은 베이스 구조(102)의 방향에 관계 없이, 베이스 구조(102)에 실질적으로 수직인 방향으로 연장되는 것을 의미하고 포함한다. 도 2에 도시된 바와 같이, 일부 실시 예들에서, 저장 요소 구조들(108)은 유전체 구조들(104)의 대향하는 측벽들에 인접한 상승된 부분들(elevated portions) 및 트랜치들(105)의 중심 영역들에 인접한 리세스된 부분들(recessed portions)을 포함하는 "U-자형" 기하 구조를 나타낼 수 있다. 저장 요소 구조들(108)은 실질적으로 트랜치들(105)의 경계(예를 들어 길이 방향 경계들, 측면의 경계들) 내에 한정될 수 있다(예를 들어, 실질적으로 길이 방향으로 한정되며, 실질적으로 측면 방향으로 한정되는). 저장 요소 구조들(108)은 트랜치들(105) 내에서 임의의 바람직한 두께를 나타낼 수 있다.
존재한다면, 버퍼 구조들(110)은 이온 저장소, 고체 전해질 이온 도전체, 및 이온 확산 장벽 중 하나 이상으로 기능하도록 제형된(formulated) 적어도 하나의 재료를 포함할 수 있다. 버퍼 구조들(110)은 균질(homogeneous)(예를 들어, 하나의 재료 층을 포함할 수 있다)이거나 또는 비균질(heterogeneous)(예를 들어 적어도 두 다른 재료 층들의 스택을 포함할 수 있다)일 수 있다. 버퍼 구조들(110)의 존재 또는 부재는 저장 요소 구조들(108)의 특성에 적어도 부분적으로 의존할 수 있다(저장 요소 구조들(108)은 저장 요소 구조들(108)이 포함될 메모리 장치의 종류에 의존한다). 비 제한적인 예로서, 저장 요소 구조들(108)이 활성 스위칭 재료(예를 들어, TMO 재료, 유전체 금속 산화물, 칼코게나이드 (chalcogenide)재료), 금속 이온 소스 재료, 또는 산소-게더링 재료(oxygen-gettering material)로 형성되고 이를 포함하는 경우, 버퍼 구조들(110)이 포함될 수 있다. 다른 비 제한적인 예로서, 버퍼 구조들(110)은 저장 요소 구조들(108)이 상 변화 재료(phase change material)로 형성되고 이를 포함하는 경우 생략될 수 있다(예를 들어, 존재하지 않는다). 일부 실시 예들에서, 버퍼 구조들(110)은 존재하고, 제1 도전성 라인들(106) 상에 또는 그 위에 이온 저장 재료, 및 상기 이온 저장 재료 상에 또는 그 위에 고체 전해질 이온 도전체 재료를 포함한다. 포함된다면, 버퍼 구조들(110)은 트랜치들(105)(도 1) 내에서 임의의 바람직한 형상 및 임의의 바람직한 크기를 나타낼 수 있다.
전극 구조들(112)(예를 들어, 전극 콘택트들(electrode contacts))은 금속, 금속 합금, 도전성 금속 산화물, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성으로 도핑된 반도체 재료, 또는 이들의 조합과 같은 도전성 재료로 형성되며 이를 포함한다. 전극 구조들(112)는, 예를 들어, W, WN, Ni, Ta, TaN, TaSi, Pt, Cu, Ag, Au, Al, Mo, Ti, TiN, TiSi, TiSiN, TiAlN, MoN, Ir, IrOx, Ru, RuOx, 및 도전성으로 도핑된 실리콘 중 적어도 하나로 형성되며 이를 포함한다. 전극 구조들(112)의 재료 조성은 제1 도전성 라인들(106)의 재료 조성과 동일하거나 상이할 수 있다. 일부 실시 예들에서, 전극 구조들(112)은 TiN으로 형성되며 TiN을 포함할 수 있다. 전극 구조들(112)은 트랜치들(105)(도 1) 내에서 임의의 바람직한 모양 및 임의의 바람직한 크기를 나타낼 수 있다. 전극 구조들(112)은 트랜치들(105) 내의 저장 요소 구조들(108)에 의해 적어도 부분적으로 둘러싸일 수 있다. 예를 들어, 도 2에서 보여지는 것처럼, 전극 구조들(112)의 하부 표면 및 대향하는 측벽들은 트랜치들(105) 내의 저장 요소 구조들(108)에 의해 둘러싸일 수 있다. 전극 구조들(112)은 트랜치들(105)의 경계들(예를 들어, 길이 방향 경계들, 측면의 경계들) 내에서 실질적으로 한정될 수 있다(예를 들어, 실질적으로 길이 방향으로 한정되며, 실질적으로 측면으로 한정되는). 유전체 구조들(104)의 상부 표면은 전극 구조들(112)의 상부 표면과 실질적으로 동일 평면 상에 있을 수 있다(예를 들어, 공통 평면을 공유할 수 있다).
저장 요소 구조들(108), 전극 구조들(112), 및 버퍼 구조들(110)(만약 존재 한다면) 중 하나 이상은 다마신(damascene) 공정(예를 들어, 플라즈마 식각이 없는 공정과 같은 비-식각-기반 공정(non-etch-based process))을 통해 형성될 수 있다. 비 제한적인 예로서, 일부 실시 예들에서, 버퍼 재료는 유전체 구조들(104) 및 제1 도전성 라인들(106) 상에 또는 그 위에 형성될 수 있고, 저장 요소 재료는 버퍼 재료 상에 또는 그 위에 형성될 수 있고, 도전성 재료는 저장 요소 재료 상에 또는 그 위에 형성될 수 있다. 그 다음, 적어도 하나의 폴리싱(polishing) 공정(예를 들어, 적어도 하나의 화학적-기계적 폴리싱(chemical-mechanical polishing, CMP) 공정)이 전극 구조들(112), 저장 요소 구조들(108) 및 버퍼 구조들(110)을 형성하도록 트랜치들(105)(도 1) 외부의 도전성 재료, 저장 요소 재료, 및 버퍼 재료 부분(예를 들어, 유전체 구조들(104)의 상부 표면을 덮는 도전성 재료, 저장 요소 재료 및 버퍼 재료의 부분들)을 제거하기 위해 사용될 수 있다. 추가적인 실시 예들에서, 버퍼 구조들(110)(만약 존재한다면)은 전극 구조들(112) 및 저장 요소 구조들(108)을 형성하기 전에 형성될 수 있다. 예를 들어, 버퍼 재료가 유전체 구조들(104) 및 제1 도전성 라인들(106) 상에 또는 그 위에 형성될 수 있고, 트랜치들(105) 내에 버퍼 구조들(110)을 형성하기 위해 적어도 하나의 재료 제거 공정(예를 들어, 습식 식각 공정 및 건식 식각 공정 중 적어도 하나)을 이용하여 리세스 될 수 있다. 그 후, 저장 요소 재료가 버퍼 구조들(110), 유전체 구조들(104), 및 제1 도전성 라인들(106) 상에 또는 그 위에 형성될 수 있고, 도전성 재료가 저장 요소 재료 상에 또는 그 위에 형성될 수 있다. 그 후 적어도 하나의 폴리싱 공정이 도전성 재료 및 트랜치들(105) 외부의 저장 요소 재료를 제거하여 전극 구조들(112) 및 저장 요소 구조들(108)을 형성하기 위해 사용될 수 있다. 버퍼 구조들(110)이 생략된 추가적인 실시 예들에서, 저장 요소 재료가 유전체 구조들(104) 및 제1 도전성 라인들(106) 상에 또는 그 위에 형성될 수 있고, 도전성 재료가 저장 요소 재료 상에 또는 그 위에 형성될 수 있고, 적어도 하나의 폴리싱 공정이 도전성 재료 및 트랜치들(105) 외부의 저장 요소 재료의 부분들을 제거하여 전극 구조들(112) 및 저장 요소 구조들(108)을 형성하기 위해 사용될 수 있다.
다마신(damascene) 공정을 통해 저장 요소 구조들(108), 전극 구조들(112), 및 버퍼 구조들(110)(만약 존재 한다면) 중 하나 이상을 형성하는 것은 식각될 수 없는 재료들을 이용하는 메모리 구조들(예를 들어, 3D 크로스 포인트 메모리 어레이)의 형성을 용이하게 할 수 있다. 예를 들어, 다마신(damascene) 공정을 통해 저장 요소 구조들(108), 전극 구조들(112), 및 버퍼 구조들(110) 중 하나 이상을 형성하는 것은 종래의 플라즈마 식각 공정과 같은 종래의 식각 공정과 양립할 수 없고 및/또는 바람직하지 않게 손상될 수 있는 재료들(예를 들어, 할로겐 함유 재료들)의 사용을 용이하게 할 수 있다.
다음 도 3을 참조하면, 선택 장치 재료(114)는 유전체 구조들(104), 저장 요소 구조들(108), 및 전극 구조들(112) 상에 또는 그 위에 형성될 수 있으며, 도전성 라인 재료(116)는 선택 장치 재료(114) 상에 또는 그 위에 형성될 수 있고, 추가적인 선택 장치 재료(118)은 도전성 라인 재료(116) 상에 형성될 수 있고, 전극 재료(120)은 추가적인 선택 장치 재료(118) 상에 형성될 수 있고, 마스킹(masking) 재료(122)는 전극 재료(120) 상에 형성될 수 있다.
선택 장치 재료(114)(예를 들어, 엑세스 장치 재료)는 전극 구조들(112) 및 도전성 라인 재료(116)의 재료 조성(들)에 대해 구성되고 제형되어 그 아래의 저장 요소 구조들(108)을 위한 스위치를 형성하는 적어도 하나의 재료로 형성되며 이를 포함한다. 선택 장치 재료(114)는 전극 구조들(112) 및 도전성 라인 재료(116)와 함께 비-오믹 장치(non-ohmic device, NOD) 스택을 형성하는 적어도 하나의 칼코게나이드(chalcogenide) 재료, 적어도 하나의 반도체 재료, 및 적어도 하나의 절연성 재료 중 하나 이상을 포함할 수 있다. NOD 스택은, 예를 들어, 오보닉 임계 스위치(ovonic threshold switch, OTS) 구성, 도체-반도체-도체(conductor-semiconductor-conductor, CSC) 스위치 구성, 금속- 절연체-금속(metal-insulator-metal, MIM) 스위치 구성, 금속 -반도체-금속(metal-semiconductor-metal, MSM) 스위치 구성, 금속-절연체-절연체-금속(metal-insulator-insulator-metal, MIIM) 스위치 구성, 금속-반도체-반도체-금속(metal-semiconductor-semiconductor-metal, MSSM) 스위치 구성, 금속-절연체-반도체-금속(metal-insulator-semiconductor-metal, MISM) 스위치 구성, 금속-반도체-절연체-금속(metal-semiconductor-insulator-metal, MSIM) 스위치 구성, 금속-절연체-반도체-절연체-금속(metal-insulator-semiconductor-insulator-metal, MISIM) 스위치 구성, 금속-반도체-절연체-반도체-금속(metal-semiconductor-insulator-semiconductor-metal, MSISM) 스위치 구성, 금속-절연체-절연체-절연체-금속(metal-insulator-insulator-insulator-metal, MIIIM) 스위치 구성, 금속-반도체-반도체-금속(metal-semiconductor-semiconductor-semiconductor-metal, MSSSM) 스위치 구성, 또는 다른 유형의 2 단자 선택 장치 구성을 나타낼 수 있다. 선택 장치 재료(114)는 유전체 구조들(104), 저장 요소 구조들(108), 및 전극 구조들(112) 상에 또는 그 위에 임의의 바람직한 두께로 형성될 수 있다.
도전성 라인 재료(116)는 금속, 금속 합금, 도전성 금속 산화물, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성으로 도핑된 반도체 재료, 또는 이들의 조합과 같은 도전성 재료로 형성되며 포함한다. 도전성 라인 재료(116)는, 예를 들어, W, WN, Ni, Ta, TaN, TaSi, Pt, Cu, Ag, Au, Al, Mo, Ti, TiN, TiSi, TiSiN, TiAlN, MoN, Ir, IrOx, Ru, RuOx, 및 도전성으로 도핑된 실리콘 중 적어도 하나로 형성되며 포함할 수 있다. 도전성 라인 재료(116)의 재료 조성은 제1 도전성 라인들(106) 및 전극 구조들(112) 중 하나 이상의 재료 조성과 동일하거나 다를 수 있다. 적어도 일부 실시 예에서, 도전성 라인 재료(116)는 W로 형성되며 W를 포함한다. 도전성 라인 재료(116)는 임의의 바람직한 두께로 선택 장치 재료(114) 상에 또는 그 위에 형성될 수 있다.
추가적인 선택 장치 재료(118)(예를 들어 추가적인 엑세스 장치 재료)는 그 위에 연속적으로 형성될 추가적인 저장 요소 구조들에 대한 스위치를 형성하기 위해, 도전성 라인 재료(116) 및 전극 재료(120)의 재료 조성(들)에 대해 구성되고 제형된 적어도 하나의 재료로 형성될 수 있으며 이를 포함할 수 있다. 추가 선택 장치 재료(118)는 적어도 하나의 칼코게나이드(chalcogenide) 재료, 적어도 하나의 반도체 재료, 및 적어도 하나의 절연체 재료 중 하나 이상을 포함할 수 있으며, 이들 재료들은 도전성 라인 재료(116) 및 전극 재료(120)과 함께 추가적인 NOD 스택을 형성한다. 추가적인 NOD 스택은, 예를 들어, OTS 구성, CSC 스위치 구성, MIM 스위치 구성, MSM 스위치 구성, MIIM 스위치 구성, MSSM 스위치 구성, MISM 스위치 구성, MSIM 스위치 구성, MISIM 스위치 구성, MSISM 스위치 구성, MIIIM 스위치 구성, MSSSM 스위치 구성, 또는 다른 유형의 2 단자 선택 장치 구성을 나타낼 수 있다. 추가적인 선택 장치 재료(118)는 도전성 라인 재료(116) 상에 또는 그 위에 임의의 바람직한 두께로 형성될 수 있다. 추가적인 선택 장치 재료(118)는 선택 장치 재료(114)와 실질적으로 동일한 재료 조성 및 두께를 나타낼 수 있으며, 또는 추가적인 선택 장치 재료(118)의 재료 조성 및 두께 중 적어도 하나는 선택 장치 재료(114)의 재료 조성 및/또는 두께와 다를 수 있다.
전극 재료(120)는 금속, 금속 합금, 도전성 금속 산화물, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성으로 도핑된 반도체 재료, 또는 이들의 조합과 같은 도전성 재료로 형성되며 포함할 수 있다. 전극 재료(120)는, 예를 들어, W, WN, Ni, Ta, TaN, TaSi, Pt, Cu, Ag, Au, Al, Mo, Ti, TiN, TiSi, TiSiN, TiAlN, MoN, Ir, IrOx, Ru, RuOx, 및 도전성으로 도핑된 실리콘 중 적어도 하나로 형성되며 포함할 수 있다. 전극 재료(120)의 재료 조성은 제1 도전성 라인들(106), 전극 구조들(112), 및 도전성 라인 재료(116) 중 하나 이상의 재료 조성과 같거나 다를 수 있다. 적어도 일부 실시 예들에서, 전극 재료(120)는 TiN으로 형성되며, TiN을 포함한다. 전극 재료(120)는 추가적인 선택 장치 재료(118) 상에 또는 그 위에서 임의의 바람직한 두께로 형성될 수 있다. 전극 재료(120)는 전극 구조들(112)과 실질적으로 동일한 두께를 나타낼 수 있고, 또는 전극 구조들(112)과 상이한 두께를 나타낼 수 있다.
마스킹 재료(122)는 하나 이상의 재료들 및 그 아래의 구조들(예를 들어, 전극 재료(120), 추가적인 선택 장치 재료(118), 도전성 라인 재료(116), 선택 장치 재료(114), 및 전극 구조들(112) 중 하나 이상)을 패턴화하기 위한 식각 마스크로서 사용하기에 적합한 적어도 하나의 재료(예를 들어, 적어도 하나의 하드(hard) 마스크 재료)로 형성될 수 있고, 그 재료를 포함할 수 있다. 비 제한적인 예로, 마스킹 재료(122)는 비정질 탄소(amorphous carbon), 실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 옥시카바이드(silicon oxycarbide), 알루미늄 산화물, 및 실리콘 옥시나이트라이드(silicon oxynitride) 중 적어도 하나로 형성되며, 이를 포함할 수 있다. 마스킹 재료(122)는 균질(예를 들어, 하나의 재료 층을 포함할 수 있다)이거나 또는 비균질(예를 들어 적어도 두 다른 재료 층들의 스택을 포함할 수 있다)일 수 있다. 마스킹 재료(122)는 전극 재료(120) 상에 또는 그 위에서 임의의 바람직한 두께로 형성될 수 있다.
선택 장치 재료(114), 도전성 라인 재료(116), 추가적인 장치 재료(118), 전극 재료(120), 및 마스킹 재료(122)는, 본 명세서에서 상세히 설명되지 않은 종래의 공정(예를 들어, 인 시추 성장(situ growth), 스핀-온 코팅(spin-on coating), 블랭킷 코팅(blanket coating), CVD, PECVD, ALD, 및 PVD 중 적어도 하나와 같은 종래의 증착 공정들) 및 종래의 공정 장비를 사용하여 형성될 수 있다.
다음 도 4a를 참조하면, 개구부들(124)이 마스킹 구조(136), 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130)(예를 들어, 비트 라인들과 같은 데이터 라인들), 선택 장치 구조들(128), 및 격리된 전극 구조들(138) 각각을 형성하기 위하여 마스킹 재료(122)(도 3), 전극 재료(120)(도 3), 추가적인 선택 장치 재료(118)(도 3), 도전성 라인 재료(116)(도 3), 선택 장치 재료(114)(도 3), 및 전극 구조들(112)(도 3) 각각을 통해 형성될 수 있다. 도 4b는 개구부들(124)(도 4a)이 격리된 전극 구조들(138)을 형성하기 위해 저장 요소 구조들(108)의 상부 표면까지 연장되는 것을 설명하기 위하여, 도 4a에서 마스킹 구조들(136), 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130), 및 선택 장치 구조들(128)이 생략된 공정 단계에서의 메모리 구조(100)을 도시한다.
도 4a로 돌아가서, 개구부들(124)의 측면의 치수는 유전체 구조들(104)의 측면의 치수와 실질적으로 동일하거나 다를 수 있다. 일부 실시 예들에서, 개구부들(124)(따라서, 격리된 전극 구조들(138), 선택 장치 구조들(128), 제2 도전성 라인들(130), 추가적인 선택 장치 구조들(132), 및 추가적인 전극 구조들(134))은 4F2 메모리 구조를 위해 구성된다. 또한, 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130), 및 선택 장치 구조들(128) 각각은 유전체 구조들(104), 제1 도전성 라인들(106), 저장 요소 구조들(108), 및 버퍼 구조들(110)(만약 존재 한다면)이 연장되는 방향에 실질적으로 수직(예를 들어, 직교)인 방향으로 연장될 수 있다.
도 4a에 도시된 바와 같이, 제2 도전성 라인들(130), 선택 장치 구조들(128), 및 격리된 전극 구조들(138)은 메모리 구조(100)의 제1 데크(deck)(140)(예를 들어, 제1 티어, 제1 레벨)을 위한 선택 장치 구조물(construction)들(126)을 형성할 수 있다. 이어서, 선택 장치 구조물들(126), 저장 요소 구조들(108), 및 버퍼 구조들(110)(만약 존재 한다면)은 메모리 구조(100)의 제1 데크(140)를 위한 메모리 셀들(127)을 형성할 수 있다. 또한, 제2 도전성 라인들(130), 추가적인 선택 장치 구조들(132), 및 추가적인 전극 구조들(134)은, 아래에서 더 상세히 실명되는 바와 같이, 메모리 구조(100)의 제2 데크(예를 들어, 제2 티어, 제2 레벨)를 위한 추가적인 선택 장치 구조물들을 형성하는데 이용될 수 있다. 이어서, 후속적으로 형성되는 추가적인 저장 요소 구조들 및 후속적으로 형성되는 버퍼 구조들(만약 존재 한다면)과 결합된 그러한 추가적인 선택 장치 구조물들은, 이하에서 더 상세히 설명되는 바와 같이, 메모리 구조(100)의 제2 데크를 위한 추가적인 메모리 셀을 형성할 수 있다. 제2 도전성 라인들(130)은 메모리 구조(100)의 제1 데크(140) 및 제2 데크에 의해 공유될 수 있다(예를 들어, 공통될 수 있다).
적어도 하나의 재료 제거 공정이 개구부들(124)(그리고, 따라서, 마스킹 구조들(136), 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130), 선택 장치 구조들(128), 및 격리된 전극 구조들(138))을 형성하기 위해 사용될 수 있다. 예를 들어, 마스킹 재료(122)(도 3), 전극 재료(120)(도 3), 추가적인 선택 장치 재료(118)(도 3), 도전성 라인 재료(116)(도 3), 선택 장치 재료(114)(도 3), 전극 구조들(112)(도 3)은 적어도 하나의 식각 공정(예를 들어, 반응성 이온 식각 공정, 깊은 RIE 공정, 플라즈마 식각 공정, 반응성 이온 빔 식각 공정, 및 화학적 보조 이온 빔 식각 공정 중 적어도 하나와 같은, 적어도 하나의 건식 식각 공정; 불화수소산 식각 공정, 버퍼 불화수소산 식각 공정, 및 버퍼 산화물 식각 공정 중 적어도 하나와 같은 적어도 하나의 습식 식각 공정)에 노출되어 저장 요소 구조들(108)까지 연장(예를 들어, 저장 요소 구조들(108)의 상부 표면까지 연장됨)되는 개구부들(124)을 형성할 수 있다. 재료 제거 공정은 저장 요소 구조들(108)의 노출된 부분을 제거하지 않고 마스킹 재료(122), 전극 재료(120), 추가적인 선택 장치 재료(118), 도전성 라인 재료(116), 선택 장치 재료(114), 및 전극 구조들(112)의 노출된 부분을 제거할 수 있다.
본 발명의 방법들은 다수의 포토리소그래피 패터닝 공정들을 수행할 필요 없이 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130), 선택 장치 구조들(128), 및 격리된 전극 구조들(138)의 형성을 유리하게 용이하게 한다. 예를 들어, 단일 포토리소그래피 패터닝 공정(예를 들어, 단일 포토레지스트 증착, 마스킹, 및 패터닝 공정)이 개구부들(124)을 위한 패턴을 형성하기 위해 사용될 수 있고, 상기 패턴은 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130), 선택 장치 구조들(128), 및 격리된 전극 구조들(138)을 형성하기 위해 저장 요소 구조들(108)까지 연장될 수 있다. 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130), 선택 장치 구조들(128), 및 격리된 전극 구조들(138)을 형성하기 위해 단일 포토리소그래피 패터닝 공정을 사용하는 것은 메모리 구조들을 형성하는 종래의 방법들에 비해 효율을 향상시키고 공정의 복잡성을 감소시킬 수 있다.
다음 도 5를 참조하면, 추가적인 유전체 구조들(142)은 개구부들(124)(도 4a) 내에 형성될 수 있다. 추가적인 유전체 구조들(142)은 산화물 재료(예를 들어, 실리콘 디옥사이드(silicon dioxide), 포스포실리케이트 글래스(phosphosilicate glass), 보로실리케이스 글래스(borosilicate glass), 보로포스포실리케이트 글래스(borophosphosilicate glass), 플루오로실리케이트 글래스(fluorosilicate glass), 티타늄 디옥사이드(titanium dioxide), 지르코늄 디옥사이드(zirconium dioxide), 하프늄 디옥사이드(hafnium dioxide), 탄탈륨 옥사이드(tantalum oxide), 마그네슘 옥사이드(magnesium oxide), 알루미늄 옥사이드(aluminum oxide), 또는 이들의 조합), 질화물 재료(예를 들어, Si3N4), 산질화물 재료(예를 들어, 실리콘 산질화물), 암포로우스 카본(amphorous carbon), 또는 이들의 조합 중 적어도 하나와 같은 적어도 하나의 유전체 재료로 형성되며 이를 포함할 수 있다. 추가적인 유전체 구조들(142)의 재료 조성은 베이스 구조(102) 및 유전체 구조들(104) 중 하나 이상의 재료 조성(들)과 실질적으로 동일하거나 상이할 수 있다. 일부 실시 예들에서, 추가적인 유전체 구조들(142)은 Si3N4로 형성되고, 이를 포함한다.
도 5에 도시된 바와 같이, 추가적인 전극 구조들(142)은 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130), 선택 장치 구조들(128), 및 격리된 전극 구조들(138)에 의해 적어도 부분적으로 정의된 개구부들(124)(도 4a)의 부분을 실질적으로 채울 수 있다. 예를 들어, 추가적인 전극 구조들(142)은 개구부들(124)에 의해 노출된 저장 요소 구조들(108) 및 유전체 구조들(104)의 상부 표면 상에 또는 그 위에 형성될 수 있고, 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130), 선택 장치 구조들(128), 및 격리된 전극 구조들(138) 사이의 측면으로 형성될 수 있다. 추가적인 유전체 구조들(142)의 측면 치수는 개구부들(124)의 측면 치수에 대응할 수 있다. 또한, 추가적인 유전체 구조들(142)의 상부 표면은 서로 실질적으로 도일 평면 상에 있고 추가적인 전극 구조들(134)의 상부 표면과 동일 평면상에 있을 수 있다(예를 들어, 공통 평면을 공유할 수 있다).
추가적인 유전체 구조들(142)은 본원에서 상세하게 기술되지 않은 종래의 공정들(예를 들어, 종래의 증착 공정, 종래의 재료 제거 공정) 및 통상의 공정 장비를 사용하여 형성될 수 있다. 비 제한적인 예로, 유전체 재료는 개구부들(124)(도 4a)을 실질적으로 채우도록 개구부들(124) 내부 및 외부에 형성(예를 들어, 인 시추 성장(situ growth), 스핀-온 코팅(spin-on coating), 블랭킷 코팅(blanket coating), CVD, PECVD, ALD, 및 PVD 중 적어도 하나를 통해)될 수 있고, 그 다음에 개구부들(124) 외부의 유전체 재료의 부분(예를 들어, 추가 전극 구조들(134)의 상부 표면을 덮는 유전체 재료의 부분)을 실질적으로 제거하고 추가적인 유전체 구조들(142)을 형성하기 위해 적어도 하나의 재료 제거 공정(예를 들어, 적어도 하나의 CMP 공정)이 사용될 수 있다. 일부 실시 예들에서, 마스킹 구조들(136)(도 4a)은 추가적인 유전체 구조들(142)을 형성하기 전에(예를 들어, 개구부들(124) 내에 유전체 재료를 형성하기 전에) 제거된다. 추가적인 실시 예들에서, 유전체 재료는 개구부들(124) 내부 및 외부에 형성될 수 있고, 그 다음에 마스킹 구조들(136) 및 개구부들(124) 외부의 유전체 재료의 부분이 추가적인 유전체 구조들(142)을 형성하기 위해 실질적으로 제거될 수 있다.
다음 도 6을 참조하면, 추가적인 트랜치들(146)에 의해 서로 분리된 희생 구조들(sacrificial structures)(144)은 추가적인 전극 구조들(134) 및 추가적인 유전체 구조들(142)의 상부 표면들 상에 또는 그 위에 형성될 수 있다. 희생 구조들(144)은 추가적인 트랜치들(146) 내에 형성될 추가적인 전극 구조들(134), 추가적인 유전체 구조들(142), 및 추가적인 구조들(예를 들어, 추가적인 버퍼 구조들, 추가적인 저장 요소 구조들, 추가적인 워드 라인들)에 대해 선택적으로 식각 가능한 재료 중 적어도 하나로 형성되고 이를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 만약 재료가 약 10배(10x), 약 20배(20x), 또는 약 40배(40x)와 같은 다른 재료의 식각 속도 보다 적어도 약 5배(5x) 큰 식각 속도를 나타내는 경우, 재료는 다른 재료에 대해 "선택적으로 식각 가능"하다. 비 제한적인 예로서, 희생 구조들(144)은 비정질(amorphous) 탄소로 형성될 수 있고, 이를 포함할 수 있다.
희생 구조들(144) 및 추가적인 트랜치들(146)의 치수 및 간격은 추가적인 트랜치들(146) 내에 형성될 추가적인 구조들(예를 들어, 추가적인 버퍼 구조들, 추가적인 저장 요소 구조들, 제3 도전성 라인들)의 바람직한 치수 및 바람직한 간격에 적어도 부분적으로 의존하여 선택될 수 있다. 일부 실시 예들에서, 희생 구조들(144) 및 추가적인 트랜치들(146)의 치수 및 간격은 4F2 메모리 구조를 위해 구성된다. 추가적인 실시 예들에서, 희생 구조들(144) 및 추가적인 트랜치들(146)의 치수 및 간격은 다른 메모리 구조(예를 들어, 6F2 메모리 구조, 8F2 메로리 구조)를 위해 구성된다. 추가적인 트랜치들(146)의 측면 치수는 유전체 구조들(104)의 측면 치수와 실질적으로 동일할 수 있고, 또는 유전체 구조들(104)의 측면 치수와 다를 수도 있다. 또한, 도 6에 도시된 것처럼, 희생 구조들(144) 및 추가적인 트랜치들(146)은 추가적인 유전체 구조들(142), 추가적인 전극 구조들(134), 추가적인 선택 장치 구조들(132), 제2 도전성 라인들(130), 및 선택 장치 구조들(128)이 연장되는 방향에 대해 실질적으로 수직인 방향으로 연장될 수 있다. 즉, 희생 구조들(144) 및 추가적인 트랜치들(146)은 유전체 구조들(104), 제1 도전성 라인들(106), 저장 요소 구조들(108), 및 버퍼 구조들(110)(만약 존재 한다면)과 실질적으로 동일한 방향으로 연장될 수 있다.
희생 구조들(144)은, 본 명세서에서 상세하게 기술되지 않은 종래의 공정들(예를 들어, 종래의 증착 공정들, 종래의 재료 제거 공정들) 및 종래의 프로세싱 장비를 사용하여 형성될 수 있다. 비 제한적인 예로서, 희생 재료가 추가적인 전극 구조들(134) 및 추가적인 유전체 구조들(142) 상에 또는 그 위에 형성(예를 들어, 인 시추 성장(situ growth), 스핀-온 코팅(spin-on coating), 블랭킷 코팅(blanket coating), CVD, PECVD, ALD, 및 PVD 중 적어도 하나를 통해)될 수 있다. 그 후, 적어도 하나의 재료 제거 공정(예를 들어, 적어도 하나의 건식 식각 공정과 같은 적어도 하나의 시각 공정)이 희생 물질의 일부를 추가적인 전극 구조들(134) 및 추가적인 유전체 구조들(142)의 상부 표면으로부터 제거하여 희생 구조들(144) 및 추가적인 트랜치들(146)을 형성하는데 사용될 수 있다.
다음 도 7을 참조하면, 추가적인 저장 요소 구조들(148)이 추가적인 트랜치들(146)(도 6) 내에 형성될 수 있고, 제3 도전성 라인들(152)(예를 들어, 추가적인 워드 라인들과 같은 추가적인 엑세스 라인들)이 추가적인 트랜치들(146) 내의 추가적인 저장 요소 구조들(148) 상에 또는 그 위에 형성될 수 있다.
또한, 추가적인 저장 요소 구조들(148)의 특성에 적어도 부분적으로 의존하여, 추가적인 버퍼 구조들(150)은, 선택적으로, 추가적인 트랜치들(146) 내의 추가적인 저장 요소 구조들(148) 및 제3 도전성 라인들(152) 사이에 형성될 수 있다. 추가적인 프로그램 가능한 구조들로 특징지어질 수 있는 추가적인 저장 요소 구조들(148)은 적어도 하나의 저항 가변 재료로 형성될 수 있고, 이를 포함할 수 있다. 본 발명의 실시 예들은 특정 가변 재료에 한정되지 않는다. 추가적인 저장 요소 구조들(148)은, 예를 들어, 하나 이상의 RRAM, CBRAM, MRAM, PCM 메모리, PCRAM, STTRAM, 산소 결론-기반 메모리, 및 프로그램가능한 도체 메모리를 위해 구성되고 제형된 저항 가변 재료로 형성될 수 있고, 이를 포함할 수 있다. 적절한 저항 가변 재료들은, 이에 제한되는 것은 아니며, 활성 스위칭 재료들(예를 들어, 전이 금속 산화물 재료들, 칼코게나이드 재료들, 유전체 금속 산화물 재료들, 두 개 이상의 금속들 및/또는 반금속을 포함하는 혼합 원자가 산화물들과 같은 고체 상태 전해질 재료들), 금속 이온 소스 재료들, 산소-게터링 재료들, 상 변환 재료들, 이원 금속 재료들, 거대 자기저항 재료들, 및 중합체 기반 저항 재료들을 포함한다. 일부 실시 예들에서, 추가적인 저장 요소 구조들(148)은 산화물 재료로 형성되며, 이를 포함한다. 추가적인 저장 요소 구조들(148)의 재료 조성은 저장 요소 구조들(108)의 재료 조성과 실질적으로 동일하거나 상이할 수 있다. 일부 실시 예들에서, 추가적인 저장 요소 구조들(148)의 재료 조성은 저장 요소 구조들(108)의 재료 조성과 실질적으로 동일하다.
추가적인 저장 요소 구조들(148)은 추가적인 트랜치들(146)(도 6) 내에서 임의의 바람직한 모양 및 임의의 바람직한 크기를 나타낼 수 있다. 예를 들어, 추가적인 저장 요소 구조들(148)은 추가적인 전극 구조들(134) 및 추가적인 유전체 구조들(142)의 상부 표면 상에 또는 그 위에서 측면으로 연장될 수 있고, 희생 구조들(144)의 대향하는 측벽들 상에 또는 그 위에서 길이 방향으로 연장될 수 있다. 도 7에 도시된 바와 같이, 추가적인 저장 요소 구조들(148)은 희생 구조들(144)의 대향하는 측벽들에 인접한 상승 부분들 및 추가적인 트랜치들(146)의 중심 영역에 인접한 리세스된 부분들을 포함하는 대체로 "U 자형" 구조를 나타낼 수 있다. 추가적인 실시 예들에서, 추가적인 저장 요소 구조들(148)은 추가적인 트랜치들(146) 내에서 실질적으로 직사각형인 형상과 같은 다른 형상을 나타낼 수 있다. 추가적인 저장 요소 구조들(148)은 추가적인 트랜치들(146)의 경계들(예를 들어, 종 방향 경계, 측면 경계) 내에 실질적으로 한정된다(예를 들어, 실질적으로 종 방향으로 한정되고, 실질적으로 측면으로 한정). 추가적인 저장 요소 구조들(148)은 트랜치들(105) 내에서 임의의 바람직한 두께를 나타낼 수 있다. 추가적인 저장 요소 구조들(148)은 저장 요소 구조들(108)과 실질적으로 동일한 형상 및 실질적으로 동일한 크기를 나타낼 수 있고, 또는 추가적인 저장 요소 구조들(148)은 저장 요소 구조들(108)과 상이한 형상 및 상이한 크기 중 적어도 하나를 나타낼 수 있다.
존재 한다면, 추가적인 버퍼 구조들(150)은 이온 저장소, 고체 전해질 이온 도전체, 및 이온 확산 장벽 중 하나 이상으로 작용하도록 제형된 적어도 하나의 재료를 포함할 수 있다. 추가적인 버퍼 구조들(150)은 균질(예를 들어, 하나의 재료 층을 포함할 수 있다)이거나 또는 비 균질(예를 들어 적어도 두 다른 재료 층들의 스택을 포함할 수 있다)일 수 있다. 추가적인 버퍼 구조들(150)의 존재 또는 부재는 추가적인 저장 요소 구조들(148)의 특성에 적어도 부분적으로 의존할 수 있다(추가적인 저장 요소 구조들(148)이 그 안에 포함될 메모리 장치의 종류에 의존한다). 비 제한적인 예로서, 추가적인 저장 요소 구조들(148)이 활성 스위칭 재료(예를 들어, 전이 금속 산화물 재료, 유전체 금속 산화물, 칼코게나이드 재료), 금속 이온 소스 재료, 또는 산소-게더링 재료로 형성되고, 이를 포함하는 경우 추가적인 버퍼 구조들(150)이 포함될 수 있다. 다른 비 제한적인 예로서, 추가적인 버퍼 구조들(150)은 추가적인 저장 요소 구조들(148)이 상 변화 재료로 형성되고 이를 포함하는 경우 생략될 수 있다(예를 들어, 존재하지 않는다). 추가적인 버퍼 구조들(150)의 재료 조성은 버퍼 구조들(110)의 재료 조성과 실질적으로 동일하거나 또는 상이할 수 있다. 일부 실시 예들에서, 추가적인 버퍼 구조들(150)이 존재하고 추가적인 전극 구조들(134) 및 추가적인 유전체 구조(142) 상에 또는 그 위에 고체 전해질 이온 도전체 재료, 및 고체 전해질 이온 도전체 재료 상에 또는 그 위에 이온 저장 재료를 포함한다.
포함되는 경우, 추가적인 버퍼 구조들(150)은 추가적인 트랜치들(146)(도 6) 내에서 임의의 바람직한 형상 및 임의의 바람직한 크기를 나타낼 수 있다. 추가적인 버퍼 구조들(150)은 추가적인 트랜치들(146) 내에서 추가적인 저장 요소 구조들(148)에 의해 적어도 부분적으로 둘러싸일 수 있다. 예를 들어, 추가적인 버퍼 구조들(150)의 하부 표면 및 대향하는 측벽들은 트랜치들(105) 내에서 추가적인 저장 요소 구조들(148)에 의해 둘러 싸일 수 있다. 도 7에 도시된 바와 같이, 일부 실시 예들에서, 추가적인 버퍼 구조들(150)은 추가적인 저장 요소 구조들(148)의 대향하는 측벽들에 인접한 상승 부분들 및 추가적인 트랜치들(146)의 중심 영역에 인접한 리세스된 부분들을 포함하는 대체로 "U 자형" 구조를 나타낼 수 있다. 추가적인 실시 예들에서, 추가적인 버퍼 구조들(150)은 추가적인 트랜치들(146) 내에서 실질적으로 직사각형인 형상과 같은 다른 형상을 나타낼 수 있다. 추가적인 버퍼 구조들(150)(존재 하는 경우)은 추가적인 트랜치들(146)의 경계들(예를 들어, 종 방향 경계, 측면 경계) 내에 실질적으로 한정된다(예를 들어, 실질적으로 종 방향으로 한정되고, 실질적으로 측면으로 한정). 추가적인 버퍼 구조들(150)은 추가적인 트랜치들(146) 내에서 임의의 바람직한 두께를 나타낼 수 있다.
제3 도전성 라인들(152)은 금속, 금속 합금, 도전성 금속 산화물, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성으로 도핑된 반도체 재료, 또는 이들의 조합과 같은 적어도 하나의 도전성 재료로 형성되고 이를 포함할 수 있다. 비 제한적인 예로, 제3 도전성 라인들 (152)는 W, WN, Ni, Ta, TaN, TaSi, Pt, Cu, Ag, Au, Al, Mo, Ti, TiN, TiSi, TiSiN, TiAlN, MoN, Ir, IrOx, Ru, RuOx, 및 도전성으로 도핑된 실리콘 중 적어도 하나로 형성되고 이를 포함할 수 있다. 제3 도전성 라인들(152)의 재료 조성은 제1 도전성 라인들(106), 격리된 전극 구조들(138), 제2 도전성 라인들(130), 및 추가적인 전극 구조들(134) 중 하나 이상의 재료 조성(들)과 동일하거나 상이할 수 있다. 일부 실시 예들에서, 제3 도전성 라인들(152)은 W로 형성되고, 이를 포함한다. 제3 도전성 라인들(152)은 추가적인 트랜치들(146)(도 6) 내에서 임의의 바람직한 형상 및 임의의 바람직한 크기를 나타낼 수 있다. 제3 도전성 라인들(152)은 추가적인 트랜치들(146) 내에서 추가적인 저장 요소 구조들(148) 및 추가적인 버퍼 구조들(150)(만약 존재 한다면)에 의해 적어도 부분적으로 둘러싸일 수 있다. 예를 들어, 도 7에 도시된 것처럼, 제3 도전성 라인들(152)의 하부 표면들 및 대향하는 측벽들은 추가적인 트랜치들(146) 내에서 추가적인 저장 요소 구조들(148) 및 추가적인 버퍼 구조들(150)에 의해 둘러싸일 수 있다. 제3 도전성 라인들(152)은 추가적인 트랜치들(146)의 경계들(예를 들어, 종 방향 경계, 측면 경계) 내에 실질적으로 한정된다(예를 들어, 실질적으로 종 방향으로 한정되고, 실질적으로 측면으로 한정). 일부 실시 예들에서, 제3 도전성 라인들(152)의 상부 표면은 희생 구조들(144)의 상부 표면들과 실질적으로 동일 평면 상에 있다.
추가적인 저장 요소 구조들(148), 추가적인 버퍼 구조들(150)(만약 존재 한다면) 및 제3 도전성 라인들(152) 중 하나 이상은 다마신(damascene) 공정(예를 들어, 플라즈마 식각이 없는 공정과 같은 비-식각-기반 공정(non-etch-based process))를 통해 형성될 수 있다. 비 제한적인 예로, 일부 실시 예들에서, 추가적인 저장 요소 재료가 추가적인 전극 구조들(134), 추가적인 유전체 구조들(142), 및 희생 구조들(144) 상에 또는 그 위에 형성될 수 있고, 추가적인 버퍼 재료가 추가적인 저장 요소 재료 상에 또는 그 위에 형성될 수 있고, 추가적인 도전성 재료가 추가적인 버퍼 재료 상에 또는 그 위에 형성될 수 있다. 적어도 하나의 폴리싱 공정(예를 들어, 적어도 하나의 CMP 공정)이, 그 후 제3 도전성 라인들(152), 추가적인 버퍼 구조들(150), 및 추가적인 저장 요소 구조들(148)을 형성하도록, 추가적인 트랜치들(146)(도 6) 외부의 추가적인 도전성 재료, 추가적인 버퍼 재료, 및 추가적인 저장 요소 재료 부분들 (예를 들어, 희생 구조들(144) 상의 추가적인 도전성 재료, 추가적인 버퍼 재료, 및 추가적인 저장 요소 재료의 부분들)을 제거하기 위해 사용될 수 있다. 추가적인 버퍼 구조들(150)이 생략되는 추가적인 실시 예들에서, 추가적인 저장 요소 재료는 추가적인 전극 구조들(134), 추가적인 유전체 구조들(142), 및 희생 구조들(144) 상에 또는 그 위에 형성될 수 있고, 추가적인 도전성 재료는 추가적인 저장 요소 재료 상에 또는 그 위에 형성될 수 있고, 적어도 하나의 폴리싱 공정이 제3 도전성 라인들(152) 및 추가적인 저장 요소 구조들(148)을 형성하기 위해, 추가적인 트랜치들(146) 외부의 추가적인 도전성 재료 및 추가적인 저장 요소 재료의 부분을 제거하기 위해 사용될 수 있다.
다마신(damascene) 공정을 통해 추가적인 저장 요소 구조들(148), 추가적인 버퍼 구조들(150)(만약 존재 한다면), 및 제3 도전성 라인들(152) 중 하나 이상을 형성하는 것은, 적어도 다마신(damascene) 공정을 통해 저장 요소 구조들(108), 전극 구조들(112), 및 버퍼 구조들(110)(만약 존재 한다면) 중 하나 이상을 형성하는 것과 관련하여 전술한 것과 유사한 이점(예를 들어, 재료 선택에 있어서 가요성의 증가)을 제공할 수 있다.
도 8을 참조하면, 희생 구조들(144)(도 7) 및 희생 구조들(144) 아래에 위치하는 추가적인 전극 구조들(134)(도 7)의 일부분들은 추가적인 개구부들(154) 및 추가적인 격리된 전극 구조들(156)을 형성하기 위해 제거될 수 있다. 적어도 하나의 선택적인 재료 제거 공정이 추가적인 개구부들(154) 및 추가적인 격리된 전극 구조들(156)을 형성하기 위해 이용될 수 있다. 선택적인 재료 제거 공정에 이용되는 재료들은, 제3 도전성 라인들(152), 추가적인 버퍼 구조들(150)(만약 존재 한다면), 추가적인 저장 요소 구조들(148), 추가적인 유전체 구조들(142), 및 추가적인 선택 장치 구조들(132)의 노출된 부분들을 실질적으로 제거하지 않으면서, 희생 구조들(144) 및 추가적인 전극 구조들(134)의 일부분들을 제거할 수 있다. 비 제한 적인 예로, 희생 구조들(144)이 비정질 탄소를 포함하고 추가적인 전극 구조들(134)이 금속 재료(예를 들어, 금속, 금속 합금, 금속 산화물, 금속 지로하물, 금속 실리사이드)를 포함한다면, 산화 플라즈마(oxidizing plasma) 식각 공정이 희생 구조들(144)을 선택적으로 제거하기 위해 수행될 수 있고, 그 후 금속 식각 공정이 추가적인 전극 구조들(134)의 노출된 부분을 선택적으로 제거하기 위해 수행될 수 있다. 선택적으로, 보호 재료(예를 들어, Si3N4와 같은 질화물 재료)가, 추가적인 격리된 전극 구조들(156)을 형성하기 위해 추가적인 전극 구조들(134)의 일부분을 제거하기에 앞서, 제3 도전성 라인들(152), 추가적인 버퍼 구조들(150)(만약 존재 한다면), 및 추가적인 저장 요소 구조들(148) 상에 또는 그 위에 형성될 수 있다.
본 발명의 방법들은 별개의 포토리소그래피 패터닝 공정(separate photolithographic patterning process)(예를 들어, 포토레지스트 증착, 마스킹, 및 패터닝 공정)을 수행할 필요 없이 추가적인 격리된 전극 구조들(156)의 형성을 용이하게 한다. 제3 도전성 라인들(152), 추가적인 버퍼 구조들(150)(만약 존재 한다면), 추가적인 저장 요소 구조들(148)은 추가적인 격리된 전극 구조들(156)의 형성을 위한 식각 마스크로 사용될 수 있다. 제3 도전성 라인들(152), 추가적인 버퍼 구조들(150)(만약 존재 한다면), 추가적인 저장 요소 구조들(148)을 추가적인 격리된 전극 구조들(156)을 형성하기 위한 식각 마스크로 사용하는 것은 메모리 구조들을 형성하는 종래의 방법과 비교하여 효율을 향상시키고 공정의 복잡성을 감소 시킬 수 있다.
도 8에 도시된 바와 같이, 제2 도전성 라인들(130), 추가적인 선택 장치 구조들(132), 및 추가적인 격리된 전극 구조들(156)은 메모리 구조(100)의 제2 데크(160)(예를 들어, 제2 티어, 제2 레벨)를 위한 추가적인 선택 장치 구조물들(158)을 형성할 수 있다. 차례로, 추가적인 선택 장치 구조물들(158), 추가적인 저장 요소 구조들(148), 및 추가적인 버퍼 구조들(150)(만약 존재 한다면)은 메모리 구조(100)의 제2 데크(160)를 위한 추가적인 메모리 셀들(159)을 형성할 수 있다. 제2 도전성 라인들(130)은 메모리 구조(100)의 제1 데크(140) 및 제2 데크(160)에 의해 공유될 수 있다(예를 들어, 공통일 수 있다).
따라서, 본 발명의 실시 예들에 따르면, 메모리 구조를 형성하는 방법은 베이스 구조 위에서 유전체 구조들 사이에 위치하는 트랜치들 내에서 제1 방향으로 연장하는 제1 도전성 라인들을 형성하는 것을 포함한다. 저장 요소 구조들이 트랜치들 내에서 제1 도전상 라인들 상에 형성된다. 전극 구조들이 트랜치들 내에서 저장 요소 구조들 상에 형성된다. 재료 스택이 유전체 구조들 및 전극 구조들 상에 형성되며, 상기 재료 스택은 선택 장치 재료, 선택 장치 재료 상의 도전성 라인 재료, 도전성 라인 재료 상의 추가적인 선택 장치 재료, 추가적인 선택 장치 재료 상의 전극 재료, 및 전극 재료 상의 마스킹 재료를 포함한다. 격리된 전극 구조들, 유전체 구조 및 격리된 전극 구조들의 일부분 상의 선택 장치 구조들, 선택 장치 구조들 상의 제2 도전성 라인들, 제2 도전성 라인들 상의 추가적인 선택 장치 구조들, 추가적인 선택 장치 구조들 상의 추가적인 전극 구조들을 형성하기 위하여 개구부들이 재료 스택 및 전극 구조들을 통해 형성되며, 개구부들은 제1 방향과 수직한 제2 방향으로 연장된다. 추가적인 유전체 구조들이 개구부들 내에서 유전체 구조들 및 저장 요소 구조들의 다른 부분들 상에 형성된다. 희생 구조들이 추가적인 전극 구조들 및 추가적인 유전체 구조들의 일부분 상에 형성되며, 추가적인 트랜치들에 의해 서로 분리된 희생 구조들은 제1 방향으로 연장된다. 추가 저장 요소 구조들이 추가적인 트랜치들 내에서 추가적인 전극 구조들 및 추가적인 유전체 구조들의 다른 부분들 상에 형성된다. 제3 도전성 라인들이 추가적인 트랜치들 내에서 추가적인 저장 요소 구조들 상에 형성된다. 희생 구조들 및 희생 구조들 아래 추가적인 전극 구조들 부분들은 추가적인 격리된 전극 구조들을 형성하기 위해 제거된다.
또한, 본 발명의 실시 예들에 따르면, 메모리 구조는 베이스 구조의 일부분 상에서 제1 방향으로 연장하는 제1 도전성 라인들, 제1 도전성 라인들 상에서 제1 방향으로 연장하는 저장 요소 구조들, 저장 요소 구조들의 일부분 상에 오버레이된(overlying) 격리된 전극 구조들, 격리된 전극 구조들 상에서 제1 방향에 수직한 제2 방향으로 연장하는 선택 장치 구조들, 선택 장치 구조들 상에서 제2 방향으로 연장하는 추가적인 선택 장치 구조들, 추가적인 선택 장치 구조들의 일부분 상에 오버레이된 추가적인 격리된 전극 구조들, 추가적인 격리된 전극 구조들 상에서 제1 방향으로 연장하는 추가적인 저장 요소 구조들, 추가적인 저장 요소 구조들 상에서 제1 방향으로 연장하는 제3 도전성 라인들을 포함한다.
또한, 본 발명의 실시 예들에 따르면, 크로스-포인트 메모리 어레이는 제1 데크, 공통 비트 라인들, 및 제2 데크를 포함한다. 제1 데크는 베이스 구조 상에서 제1 방향으로 연장하는 워드 라인들, 워드 라인들 상에서 제1 방향으로 연장하는 저장 요소 구조들, 저장 요소 구조들 상의 격리된 전극 구조들, 및 격리된 전극 구조들 상에서 제1 방향에 수직한 제2 방향으로 연장하는 선택 장치 구조들을 포함한다. 공통 비트 라인들은 선택 장치 구조들 상에서 제2 방향으로 연장한다. 제2 데크는 공통 비트 라인들 상에서 제2 방향으로 연장하는 다른 선택 장치 구조들, 다른 선택 장치 구조들 상의 다른 격리된 전극 구조들, 다른 격리된 전극 구조들 상에서 제1 방향으로 연장하는 다른 저장 요소 구조들, 및 다른 저장 요소 구조들 상에서 제1 방향으로 연장하는 다른 워드 라인들을 포함한다.
추가적인 격리된 전극 구조들(156) 형성 이후에, 메모리 구조(100)은, 바람직하게는, 추가적인 공정(예를 들어, 추가적인 증착 공정들, 추가적인 재료 제거 공정들)을 받을 수 있다. 추가적인 공정은 종래의 공정들 및 종래의 공정 장비들에 의해 수행될 수 있으며, 이들에 대해서는 본원에서 상세히 도시되거나 설명되지 않았다. 비 제한적인 예로, 적어도 하나의 추가적인 유전체 재료가 추가적인 개구부들(154)의 내부 및 외부 표면들(예를 들어, 제3 도전성 라인들(152), 추가적인 버퍼 구조들(150)(만약 존재 한다면), 추가적인 저장 요소 구조들(148), 추가적인 격리된 전극 구조들(156), 추가적인 유전체 구조들(142), 및 추가적인 선택 장치 구조들(132)의 표면들) 상에 또는 그 위에 형성될 수 있다. 그 후, 메모리 구조(100)의 제2 데크(160)의 추가적인 메모리 셀들(159) 사이의 측면으로 위치된 추가의(further) 유전체 구조들을 형성하기 위하여 유전체 재료의 일부분들이 제거될 수 있다. 추가의 유전체 구조들의 재료 조성은, 베이스 구조(102), 유전체 구조들(104), 및 추가적인 유전체 구조들(142) 중 하나 이상의 재료 조성(들)과 동일하거나 또는 상이할 수 있다. 일부 실시 예들에서, 추가의 유전체 구조들은 Si3N4로 이루어지고 이를 포함한다.
본 발명의 실시 예들에 따른 메모리 구조(100)을 포함하는 메모리 장치들(예를 들어, RRAM 장치들, CBRAM 장치들, MRAM 장치들, PCM 메모리 장치들, PCRAM 장치들, STTRAM 장치들, 산소 공공-기반 메모리 장치들, 및 프로그램 가능한 도전체 메모리 장치들과 같은 저항 가변 메모리 장치들)은 본 발명의 전자 시스템들의 실시 예들에 사용될 수 있다. 예를 들어, 도 9는 본 발명의 실시 예들에 따른 전자 시스템(200)의 블록도이다. 전자 시스템(200)은, 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 구성, 서버 또는 다른 네트워킹 하드웨어 구성, 휴대 전화(cellular telephone), 디지털 카메라, 개인용 디지털 보조 장치(personal digital assistant, PDA), 휴대용 미디어(예를 들어, 음악) 플레이어, 예를 들어, iPad® 또는 SURFACE® 테블릿, 전자 책, 네비게이션 장치 등과 같은 WiFi 또는 셀룰러-기반 테블릿을 포함할 수 있다. 전자 시스템(200)은 적어도 하나의 메모리 장치(202)를 포함한다. 적어도 하나의 메모리 장치(202)는, 예를 들어, 도 1 내지 8에 도시된 메모리 구조(100)의 실시 예를 포함할 수 있다. 전자 시스템(200)은 적어도 하나의 전자 신호 프로세서 장치(204)(종종 "마이크로프로세서"라고 지칭되는)를 더 포함할 수 있다. 전자 신호 프로세서 장치(204)는, 선택적으로, 도 1 내지 8에 도시된 메모리 구조(100)의 실시 예와 실질적으로 유사한 메모리 구조를 포함할 수 있다. 전자 시스템(200)은 사용자에 의해 전자 시스템(200)으로 정보를 입력하기 위하여, 예를 들어, 마우스 또는 다른 포인팅 장치, 키보드, 터치패드, 버튼 또는 제어 패널과 같은 하나 이상의 입력 장치들(206)을 더 포함할 수 있다. 전자 시스템(200)은 사용자에게 정보(예를 들어, 시각 또는 오디오 출력)를 출력하기 위해, 예를 들어 모니터, 디스플레이, 프린터, 오디오 출력 잭(jack), 스피커 등과 같은 하나 이상의 출력 장치들(208)을 더 포함할 수 있다. 일부 실시 예들에서, 입력 장치(206) 및 출력 장치(208)는 전자 시스템(200)에 정보를 입력하고 사용자에게 시각 정보를 출력하는데 사용될 수 있는 단일의 터치 스크린 장치를 포함할 수 있다. 하나 이상의 입력 장치들(206) 및 출력 장치들(208)은 메모리 장치(202) 및 전자 신호 프로세서 장치(204) 중 적어도 하나와 전기적으로 통신할 수 있다.
따라서, 본 발명의 실시 예들에 따르면, 전자 시스템은 전자 신호 프로세서 장치, 입력 장치, 및 출력 장치 중 적어도 하나와 통신하는 메모리 장치를 포함한다. 메모리 장치는 제1 데크, 공통 비트 라인들 및 제2 데크를 포함하는 메모리 구조를 포함한다. 제1 데크는 유전체 구조들 사이에서 있고 베이스 구조의 일부분 상에서 제1 방향으로 연장하는 워드 라인들, 유전체 구조들 사이에 있고 워드 라인들 상에서 제1 방향으로 연장하는 저장 요소 구조들, 저장 요소 구조들의 일부분 상에 오버레이된 격리된 전극 구조들, 및 제1 방향과 수직한 제2 방향으로 연장되며 추가적인 유전체 구조들 사이에 있는 선택 장치 구조들을 포함한다. 공통 비트 라인들은 추가적인 유전체 구조들 사이에 위치하고 선택 장치 구조들 상에서 제2 방향으로 연장된다. 제2 데크는 추가적인 유전체 구조들 사이에 있고 공통 비트 라인들 상에서 제2 방향으로 연장하는 추가적인 선택 장치 구조들, 추가적인 선택 장치 구조들의 일부분 상에 오버레이된 추가적인 격리된 전극 구조들, 추가적인 격리된 전극 구조들 및 추가적인 유전체 구조들의 일부분 상에서 제1 방향으로 연장하는 추가적인 저장 요소 구조들, 및 추가적인 저장 요소 구조들 상에서 제1 방향으로 연장하는 추가적인 워드 라인들을 포함한다.
본 발명의 방법들은 크로스 포인트 메모리 어레이와 같은 메모리 구조(예를 들어, 메모리 구조(100)의 간단하고 비용-효율적인 형성을 용이하게 한다. 본 발명의 방법들은, 메모리 구조를 형성하기 위한 종래 기술 대비, 메모리 구조를 형성하기 위해 필요한 프로세싱 동작들(예를 들어, 마스킹 및 재료 제거 동작들), 재료들(예를 들어, 포토리지스트들, 마스킹 재료들, 에천트(etchant)들) 및 구조들의 수를 감소 시킬 수 있다. 본 발명의 방법들은 또한 메모리 구조를 형성하는 종래의 방법들과 비교하여 손상 위험 및/또는 재료 호환성 문제들(예를 들어, 플라즈마-식각-기반 공정들과 같은 감산(subtractive) 형성 공정들과 관련된 손상 위험 및/또는 재료 호환성 문제)를 감소 시킬 수 있다. 본 발명의 방법들 및 메모리 구조들은, 종래의 방법들 및 종래의 메모리 구조들과 비교하여 개선된 장치 성능, 신뢰성, 및 내구성, 비용 절감, 부품의 소형화, 개선된 패턴 품질, 및 더 큰 패키징 밀도를 용이하게 할 수 있다.
본 개시는 다양한 변형 및 대안적인 형태를 허용하지만, 특정 실시 예들이 도면들에서 예시로서 도시되었으며 본 명세서에서 상세하게 설명되었다. 그러나, 본 발명이 개시된 특정 형태에 한정되는 것으로 의도되지 않는다. 오히려, 본 발명은 다음에 첨부된 청구 범위 및 그 법적 등가물에 의해 정의된 바와 같은, 본 발명의 범위 내에 포함되는 모든 변형, 균등물, 및 대안들을 포괄 한다.

Claims (20)

  1. 메모리 장치 구조(memory device structure)에 있어서,
    베이스 구조(base structure)의 일부분들 상에서 제1 방향으로 연장하는 제1 도전성 라인들(first conductive lines);
    상기 제1 도전성 라인들 상에서 상기 제1 방향으로 연장하는 저장 요소 구조들(storage element structures);
    상기 저장 요소 구조들의 일부분들 상에서 오버레이된(overlying) 격리된 전극 구조들(isolated electrode structures);
    상기 격리된 전극 구조들 상에서 상기 제1 방향과 수직한 제2 방향으로 연장하는 선택 장치 구조들(select device structures);
    상기 선택 장치 구조들 상에서 상기 제2 방향으로 연장하는 제2 도전성 라인들(second conductive lines);
    상기 제2 도전성 라인들 상에서 상기 제2 방향으로 연장하는 추가적인 선택 장치 구조들(additional select device structure);
    상기 추가적인 선택 장치 구조들의 일부분들 상에 오버레이된 추가적인 격리된 전극 구조들(additional isolated electrode structures);
    상기 추가적인 격리된 전극 구조들 상에서 상기 제1 방향으로 연장하는 추가적인 저장 요소 구조들(additional storage element structures); 및
    상기 추가적인 저장 요소 구조들 상에서 상기 제1 방향으로 연장하는 제3 도전성 라인들(third conductive lines)을 포함하는 메모리 장치 구조.
  2. 청구항 1에 있어서,
    상기 제1 도전성 라인들과 상기 저장 요소 구조들 사이에서 상기 제1 방향으로 연장하는 버퍼 구조들(buffer structures);
    상기 추가적인 저장 요소 구조들과 상기 제3 도전성 라인들 사이에서 상기 제1 방향으로 연장하는 추가적인 버퍼 구조들(additional buffer structures)을 포함하는 메모리 장치 구조.
  3. 청구항 2에 있어서,
    상기 버퍼 구조들 및 상기 추가적인 버퍼 구조들 중 적어도 하나는 이온 저장소 재료(ion reservoir material), 고체 전해질 이온 도전체 재료(solid electrolyte ion conductor material), 및 이온 확산 장벽 재료(ion diffusion barrier material) 중 적어도 하나를 포함하는 메모리 장치 구조.
  4. 청구항 2에 있어서,
    상기 추가적인 버퍼 구조들의 하부 표면들 및 대향하는 측벽들(opposing sidewalls)은 상기 추가적인 저장 요소 구조들에 의해 둘러싸이는 메모리 장치 구조.
  5. 청구항 1에 있어서,
    상기 베이스 구조의 다른 부분들 상에서 제1 방향으로 연장하고 상기 제1 도전성 라인들, 상기 저장 요소 구조들, 및 상기 격리된 전극 구조들 사이에서 측면으로 배치되는 유전체 구조들(dielectric structures); 및
    상기 유전체 구조들의 일부분들과 상기 저장 요소 구조들의 다른 부분들 상에서 상기 제2 방향으로 연장하고 상기 격리된 전극 구조들, 상기 선택 장치 구조들, 상기 제2 도전성 라인들, 상기 추가적인 선택 장치 구조들, 및 상기 추가적인 격리된 전극 구조들 사이에서 측면으로 배치되는 추가적인 유전체 구조들(additional dielectric structures)을 더 포함하는 메모리 장치 구조.
  6. 청구항 1 내지 5 중 어느 하나에 있어서,
    상기 저장 요소 구조들 및 상기 추가적인 저장 요소 구조들 중 적어도 하나는 저항 가변 재료(resistance variable material)를 포함하는 메모리 장치 구조.
  7. 청구항 1 내지 5 중 어느 하나에 있어서,
    상기 저장 요소 구조들 및 상기 추가적인 저장 요소 구조들 중 적어도 하나는 산화물 재료(oxide material)를 포함하는 메모리 장치 구조.
  8. 청구항 1 내지 5 중 어느 하나에 있어서,
    상기 저장 요소 구조들 및 상기 추가적인 저장 요소 구조들 중 적어도 하나는 상승된 주변 부분들(elevated peripheral portions) 및 리세스된 중심 부분들(recessed central portions)을 포함하는 메모리 장치 구조.
  9. 청구항 1 내지 5 중 어느 하나에 있어서,
    상기 저장 요소 구조들 및 상기 추가적인 저장 요소 구조들 중 적어도 하나는 다마신(damascene) 구조들을 포함하는 메모리 장치 구조.
  10. 청구항 1 내지 5 중 어느 하나에 있어서,
    상기 격리된 전극 구조들의 하부 표면들 및 대향하는 측벽들은 상기 저장 요소 구조들에 의해 둘러싸이고, 상기 제3 도전성 라인들의 하부 표면들 및 대향하는 측벽들은 상기 추가적인 저장 요소 구조들에 의해 둘러싸이는 메모리 장치 구조.
  11. 청구항 1 내지 5 중 어느 하나의 메모리 장치 구조를 포함하는 3차원 크로스-포인트(cross-point) 메모리 어레이(array).
  12. 전자 신호 프로세서 장치(electronic signal processor device), 입력 장치(input device), 및 출력 장치(output device) 중 적어도 하나와 통신하는 메모리 장치를 포함하는 전자 시스템(electronic system)에 있어서,
    상기 메모리 장치는 청구항 1 내지 5 중 어느 하나의 메모리 장치 구조를 포함하는 전자 시스템.
  13. 메모리 장치 구조를 형성하는 방법에 있어서,
    베이스 구조(base structure) 상에 오버레이된(overlying) 유전체 구조들(dielectric structures) 사이의 트랜치들(tranches) 내에서 제1 방향으로 연장하는 제1 도전성 라인들(first conductive lines)을 형성하는 단계;
    상기 트랜치들 내에서 상기 제1 도전성 라인들 상에 저장 요소 구조들(storage element structures)을 형성하는 단계;
    상기 트랜치들 내에서 상기 저장 요소 구조들 상에 전극 구조들(electrode structures)을 형성하는 단계;
    상기 유전체 구조들 및 상기 전극 구조들 상에 재료 스택(material stack)을 형성하는 단계로서, 상기 재료 스택은 선택 장치 재료, 상기 선택 장치 재료 상의 도전성 라인 재료, 상기 도전성 라인 재료 상의 추가적인 선택 장치 재료, 상기 추가적인 선택 장치 재료 상의 전극 재료, 상기 전극 재료 상의 마스킹(masking) 재료를 포함하는, 상기 재료 스택을 형성하는 단계;
    격리된 전극 구조들, 상기 유전체 구조들의 일부분과 상기 격리된 전극 구조들 상의 선택 장치 구조들, 상기 선택 장치 구조들 상의 제2 도전성 라인들, 상기 제2 도전성 라인들 상의 추가적인 선택 장치 구조들, 상기 추가적인 선택 장치 구조들 상의 추가적인 전극 구조들을 형성하기 위한 목적으로 상기 재료 스택 및 상기 전극 구조들을 통해 개구부들(openings)을 형성하는 단계로서, 상기 개구부들은 상기 제1 방향과 수직한 제2 방향으로 연장되는, 상기 개구부들을 형성하는 단계;
    상기 개구부들 내에서 상기 유전체 구조들의 다른 부분들 및 상기 저장 요소 구조들 상에 추가적인 유전체 구조들(additional dielectric structures)을 형성하는 단계;
    상기 추가적인 전극 구조들 및 상기 추가적인 유전체 구조들의 일부분들 상에 희생 구조들(sacrificial structures)을 형성하는 단계로서, 상기 희생 구조들은 상기 제1 방향으로 연장하는 추가적인 트랜치들에 의해 서로 분리되는, 상기 희생 구조들을 형성하는 단계;
    상기 추가적인 트랜치들 내에서 상기 추가적인 전극 구조들 및 추가적인 유전체 구조들의 다른 부분들 상에 추가적인 저장 요소 구조들(additional storage element structures)을 형성하는 단계;
    상기 추가적인 트랜치들 내에서 상기 추가적인 저장 요소 구조들 상에 제3 도전성 라인들(third conductive lines)을 형성하는 단계; 및
    추가적인 격리된 전극 구조들을 형성하기 위한 목적으로 상기 희생 구조들 및 상기 희생 구조들 아래의 상기 추가적인 전극 구조들의 일부분을 제거하는 단계를 포함하는 메모리 장치 구조 형성 방법.
  14. 청구항 13에 있어서,
    상기 트랜치들 내에서 상기 제1 도전성 라인들 및 상기 저장 요소 구조들 사이에 버퍼 구조들(buffer structures)을 형성하는 단계; 및
    상기 추가적인 트랜치들 내에서 상기 추가적인 저장 요소 구조들 및 상기 제3 도전성 라인들 사이에 추가적인 버퍼 구조들(additional buffer structures)을 형성하는 단계를 더 포함하는 메모리 장치 구조 형성 방법.
  15. 청구항 13에 있어서,
    상기 저장 요소 구조들 및 상기 전극 구조들을 실질적으로 동시에(substantially simultaneously) 형성하는 단계를 더 포함하는 메모리 장치 구조 형성 방법.
  16. 청구항 15에 있어서,
    상기 저장 요소 구조들 및 상기 전극 구조들을 실질적으로 동시에 형성하는 단계는,
    상기 제1 도전성 라인들 및 상기 유전체 구조들 상에 저장 요소 재료를 형성하는 단계;
    상기 저장 요소 재료 상에 도전성 재료를 형성하는 단계; 및
    상기 트랜치들 외부의 상기 도전성 재료 및 상기 저장 요소 재료 부분들을 제거하기 위해 폴리싱 공정을 수행하는 단계를 포함하는 메모리 장치 구조 형성 방법.
  17. 청구항 13에 있어서,
    상기 추가적인 저장 요소 구조들 및 제3 도전성 라인들을 실질적으로 동시에 형성하는 단계를 더 포함하는 메모리 장치 구조 형성 방법.
  18. 청구항 17에 있어서,
    상기 추가적인 저장 요소 구조들 및 제3 도전성 라인들을 실질적으로 동시에 형성하는 단계는,
    상기 추가적인 전극 구조들, 상기 추가적인 유전체 구조들, 및 상기 희생 구조들 상에 저장 요소 재료를 형성하는 단계;
    상기 저장 요소 재료 상에 도전성 재료를 형성하는 단계; 및
    상기 추가적인 트랜치들 외부의 상기 도전성 재료 및 상기 저장 요소 재료 부분들을 제거하기 위해 폴리싱 공정(polishing process)을 수행하는 단계를 포함하는 메모리 장치 구조 형성 방법.
  19. 청구항 13 내지 18 중 어느 하나에 있어서,
    상기 재료 스택 및 상기 전극 구조들을 통해 개구부들을 형성하는 단계는, 상기 재료 스택 및 상기 전극 구조들의 일부분 아래의 상기 저장 요소 구조들의 일부분을 제거하지 않으면서 상기 재료 스택 및 상기 전극 구조들의 일부분을 제거하는 단계를 포함하는 메모리 장치 구조 형성 방법.
  20. 청구항 13 내지 18 중 어느 하나에 있어서,
    상기 격리된 전극 구조들, 상기 추가적인 저장 요소 구조들, 및 상기 제3 도전성 라인들, 및 상기 추가적인 유전체 구조들의 상부들 사이의 측면에 추가의 유전체 구조들을 형성하는 단계를 더 포함하고, 상기 추가의 유전체 구조들은 상기 추가적인 선택 장치 구조들 및 상기 추가적인 유전체 구조들의 표면들 상에서 제1 방향으로 연장하는 메모리 장치 구조 형성 방법.
KR1020177035511A 2015-05-14 2016-04-19 메모리 구조 및 관련 크로스-포인트 메모리 어레이, 전자 시스템, 및 메모리 구조를 형성하는 방법 KR101974300B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/712,241 US9397145B1 (en) 2015-05-14 2015-05-14 Memory structures and related cross-point memory arrays, electronic systems, and methods of forming memory structures
US14/712,241 2015-05-14
PCT/US2016/028277 WO2016182701A1 (en) 2015-05-14 2016-04-19 Memory structures and related cross-point memory arrays, electronic systems, and methods of forming memory structures

Publications (2)

Publication Number Publication Date
KR20180005228A KR20180005228A (ko) 2018-01-15
KR101974300B1 true KR101974300B1 (ko) 2019-08-23

Family

ID=56381745

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177035511A KR101974300B1 (ko) 2015-05-14 2016-04-19 메모리 구조 및 관련 크로스-포인트 메모리 어레이, 전자 시스템, 및 메모리 구조를 형성하는 방법

Country Status (6)

Country Link
US (1) US9397145B1 (ko)
EP (1) EP3295483B1 (ko)
KR (1) KR101974300B1 (ko)
CN (1) CN107636833B (ko)
TW (1) TWI562288B (ko)
WO (1) WO2016182701A1 (ko)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9853219B2 (en) * 2015-07-17 2017-12-26 Kookmin University Industry Academy Cooperation Foundation Resistance-switching device having conductive fiber, fabric type resistance-switching device array having the same, memory and sensor having the device or the array
FR3043842B1 (fr) * 2015-11-13 2017-12-15 Commissariat Energie Atomique Procede de fabrication d’une memoire pcram
US9754665B2 (en) * 2016-01-29 2017-09-05 Sandisk Technologies Llc Vacancy-modulated conductive oxide resistive RAM device including an interfacial oxygen source layer
US10152262B2 (en) * 2016-05-03 2018-12-11 Micron Technology, Inc. Memory access techniques in memory devices with multiple partitions
US10153196B1 (en) * 2017-08-24 2018-12-11 Micron Technology, Inc. Arrays of cross-point memory structures
US10714400B2 (en) 2017-08-30 2020-07-14 Micron Technology, Inc. Methods of forming semiconductor structures comprising thin film transistors including oxide semiconductors
CN111052395A (zh) 2017-08-31 2020-04-21 美光科技公司 半导体装置、晶体管以及用于接触金属氧化物半导体装置的相关方法
WO2019046629A1 (en) 2017-08-31 2019-03-07 Micron Technology, Inc. SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS, AND ASSOCIATED METHODS
US10586795B1 (en) * 2018-04-30 2020-03-10 Micron Technology, Inc. Semiconductor devices, and related memory devices and electronic systems
EP3857605A4 (en) 2018-10-09 2022-09-14 Micron Technology, Inc. HETEROGENOUS CHANNEL TRANSISTORS AND RELATED DEVICES, ELECTRONIC SYSTEMS AND METHODS
EP3857608A4 (en) 2018-10-09 2022-09-21 Micron Technology, Inc. DEVICE FORMATION METHODS AND ASSOCIATED DEVICES, AND ELECTRONIC SYSTEMS
WO2020076732A1 (en) 2018-10-09 2020-04-16 Micron Technology, Inc. Devices including vertical transistors, and related methods
CN117637848A (zh) 2018-10-09 2024-03-01 美光科技公司 包含垂直晶体管的装置及相关方法
US11398571B2 (en) 2018-10-09 2022-07-26 Micron Technology, Inc. Devices and electronic systems including vertical transistors, and related methods
US11011581B2 (en) * 2019-06-10 2021-05-18 Western Digital Technologies, Inc. Multi-level loop cut process for a three-dimensional memory device using pitch-doubled metal lines
US11594644B2 (en) 2019-11-13 2023-02-28 Micron Technology, Inc. Microelectronic devices including passivation materials, related electronic devices, and related methods
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11335602B2 (en) 2020-06-18 2022-05-17 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11380669B2 (en) 2020-06-18 2022-07-05 Micron Technology, Inc. Methods of forming microelectronic devices
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
CN115148674A (zh) * 2021-03-30 2022-10-04 长鑫存储技术有限公司 存储器的制作方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194315B1 (en) 1999-04-16 2001-02-27 Micron Technology, Inc. Electrochemical cobalt silicide liner for metal contact fills and damascene processes
US7078239B2 (en) 2003-09-05 2006-07-18 Micron Technology, Inc. Integrated circuit structure formed by damascene process
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7678607B2 (en) * 2007-02-05 2010-03-16 Intermolecular, Inc. Methods for forming resistive switching memory elements
CN101330091A (zh) * 2007-06-19 2008-12-24 财团法人工业技术研究院 相变化存储器装置及其制造方法
US8502182B2 (en) * 2009-02-06 2013-08-06 Micron Technology, Inc. Memory device having self-aligned cell structure
US8021897B2 (en) 2009-02-19 2011-09-20 Micron Technology, Inc. Methods of fabricating a cross point memory array
US8765581B2 (en) * 2009-11-30 2014-07-01 Micron Technology, Inc. Self-aligned cross-point phase change memory-switch array
US8541765B2 (en) 2010-05-25 2013-09-24 Micron Technology, Inc. Resistance variable memory cell structures and methods
US9227456B2 (en) * 2010-12-14 2016-01-05 Sandisk 3D Llc Memories with cylindrical read/write stacks
US8824183B2 (en) * 2010-12-14 2014-09-02 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with vertical bit lines and select devices and methods thereof
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8598562B2 (en) 2011-07-01 2013-12-03 Micron Technology, Inc. Memory cell structures
US9142767B2 (en) * 2011-09-16 2015-09-22 Micron Technology, Inc. Resistive memory cell including integrated select device and storage element
KR102092772B1 (ko) * 2013-03-27 2020-03-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US9691981B2 (en) * 2013-05-22 2017-06-27 Micron Technology, Inc. Memory cell structures
US9728584B2 (en) 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
KR102001466B1 (ko) 2013-09-25 2019-07-18 에스케이하이닉스 주식회사 전자 장치
US9040952B2 (en) * 2013-10-02 2015-05-26 SK Hynix Inc. Semiconductor device and method of fabricating the same

Also Published As

Publication number Publication date
KR20180005228A (ko) 2018-01-15
US9397145B1 (en) 2016-07-19
WO2016182701A1 (en) 2016-11-17
EP3295483A1 (en) 2018-03-21
TW201642396A (zh) 2016-12-01
TWI562288B (en) 2016-12-11
EP3295483A4 (en) 2019-01-02
EP3295483B1 (en) 2020-03-25
CN107636833B (zh) 2019-03-01
CN107636833A (zh) 2018-01-26

Similar Documents

Publication Publication Date Title
KR101974300B1 (ko) 메모리 구조 및 관련 크로스-포인트 메모리 어레이, 전자 시스템, 및 메모리 구조를 형성하는 방법
KR101893643B1 (ko) 증가된 높이를 갖는 데이터 스토리지 층을 갖는 rram 디바이스
CN104766925B (zh) 通过在HK HfO之前沉积Ti覆盖层改善RRAM的数据保持
KR101957897B1 (ko) 가변 저항 메모리 장치 및 그 제조 방법
US8389972B2 (en) Nonvolatile memory device and method of manufacturing the same
CN104900804B (zh) 具有导电蚀刻停止层的rram单元结构
KR102275565B1 (ko) 비평면 저항성 메모리 셀들을 형성하는 기법들
CN102971848B (zh) 电阻式随机存取存储器装置及方法
US9559147B2 (en) Semiconductor devices and methods of manufacturing the same
JP2010067942A (ja) 不揮発性半導体記憶装置及びその製造方法
US8916847B2 (en) Variable resistance memory device and method for fabricating the same
US20130094273A1 (en) 3d memory and decoding technologies
KR20160076078A (ko) 가변 저항 메모리 소자 및 이의 제조 방법
US20200194667A1 (en) Variable resistance semiconductor device having oxidation-resistant electrode
KR20150065966A (ko) 가변 저항 메모리 소자 및 그 형성 방법
US10651380B1 (en) Memory devices and methods of forming the same
US20150263073A1 (en) Rram array having lateral rram cells and vertical conducting structures
US9252192B2 (en) Methods of manufacturing semiconductor devices including a cross point cell array
US20130248799A1 (en) Variable resistance memory device and method for fabricating the same
KR20140013215A (ko) 가변 저항 메모리 장치 및 그 제조 방법
US11600664B2 (en) Memory devices and methods of forming memory devices
KR20130047715A (ko) 3차원 비휘발성 메모리 장치 및 이의 제조 방법
KR20140145529A (ko) 가변 임피던스 메모리 엘리먼트를 위한 접촉 구조 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant