CN111052395A - 半导体装置、晶体管以及用于接触金属氧化物半导体装置的相关方法 - Google Patents

半导体装置、晶体管以及用于接触金属氧化物半导体装置的相关方法 Download PDF

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Abstract

公开一种半导体装置。所述半导体装置包含晶体管，所述晶体管包含：源极触点；漏极触点；以及沟道区，其包含氧化物半导体材料作为沟道材料。所述漏极触点或所述源极触点中的至少一个包含例如钌的导电材料以减小与所述沟道材料的界面处的肖特基效应。

Description

半导体装置、晶体管以及用于接触金属氧化物半导体装置的 相关方法
优先权要求
本申请要求2017年8月31日申请的美国临时专利申请第62/552,809号的35U.S.C.§119(e)下的权益，所述申请的公开由此以引用方式全文并入本文中。本申请还要求2018年8月30日申请的“半导体装置、晶体管以及用于接触金属氧化物半导体装置的相关方法(SEMICONDUCTOR DEVICES,TRANSISTORS,AND RELATED METHODS FOR CONTACTING METALOXIDE SEMICONDUCTOR DEVICES)”美国专利申请第16/118,064号的优先权，所述申请是前述美国临时专利申请的非临时转换。
技术领域
在各种实施例中，本公开大体上涉及存储器装置设计和制造领域。更特定来说，本公开涉及存储器单元和装置的设计和制造、涉及这种单元且涉及并入有这种单元的系统。
背景技术
晶体管可在各种不同半导体装置中利用。举例来说，在存储器单元中利用的晶体管可在本领域中称为“存取晶体管”。晶体管常规地包含一对源极/漏极区之间的沟道区和配置成通过沟道区使源极/漏极区彼此电连接的栅极。沟道区通常由半导体材料形成；然而，也已使用其它材料。
为了对电容器进行充电、放电、读取或再充电，晶体管可选择性地转到“导通”状态，其中电流通过晶体管的沟道区在源极区与漏极区之间流动。晶体管可选择性地转到“截止”状态，其中电流的流动大体上中断。理想情况下，在截止状态下，电容器将保留而不改变其电荷。然而，常规易失性存储器单元的电容器随时间推移而经历电流的放电。因此，即使在“截止”状态下，常规易失性存储器单元通常也仍将经受来自电容器的电流的一些流动。这一截止状态泄漏电流在行业中已知为亚阈值泄漏电流。
为了顾及亚阈值泄漏电流且为了将存储器单元的电容器维持在适当的电荷下以对应于其预期逻辑值，常规易失性存储器单元频繁刷新。亚阈值泄漏电流还会影响存储器装置内的存储器单元阵列的制造和配置。存储器单元的亚阈值泄漏电流速率、刷新速率、单元大小和热预算通常是并入于存储器装置中的易失性存储器单元和单元阵列的设计、制造和使用中的重要考虑因素。
发明内容
在一些实施例中，一种半导体装置包括晶体管。所述晶体管包含：栅极电极；漏极触点；源极触点；以及沟道区，其包括以操作方式与所述漏极触点和所述源极触点耦合的氧化物半导体材料。所述漏极触点或所述源极触点中的至少一个包括与所述沟道区形成非肖特基界面的材料。
在其它实施例中，一种半导体装置包括晶体管。所述晶体管包括：沟道材料，其包括氧化物半导体材料；栅极电极；以及漏极触点和源极触点，其以可操作方式与所述沟道材料的相对末端耦合。所述漏极触点或所述源极触点中的至少一个包括与所述沟道材料形成非肖特基界面的导电材料。
在另外其它实施例中，一种形成晶体管的方法包括：形成包含第一导电材料的源极触点；形成包含第二导电材料的漏极触点：以及形成包含氧化物半导体材料的沟道区，所述氧化物半导体材料在第一界面处与所述源极触点耦合且在第二界面处与所述漏极触点耦合，其中所述第一界面或所述第二界面中的至少一个是由所述沟道材料和所述源极触点或所述漏极触点的相应导电材料形成的非肖特基界面。
附图说明
图1A是根据本公开的实施例的晶体管的示意图的横截面前视图。
图1B是图1A的示意图的横截面透视图
图2到5是根据本公开的各种实施例的竖直薄膜晶体管的示意图的横截面前视图。
图6是根据本公开的实施例的阵列的示意图的透视图。
图7A到7J描绘根据形成薄膜晶体管的方法的所公开实施例的制造工艺的各个阶段。
图8和9是根据本公开的实施例的以平面配置来配置的存取晶体管的示意图的横截面前视图。
图10A和图10B是说明当施加各种栅极电压时晶体管的驱动电流ID的图表。
图11A和图11B是说明当施加各种漏极电压时晶体管的驱动电流ID的图表。
图12是包含本文中所描述的一或多个实施例的存储器阵列的半导体装置的简化框图；且
图13是根据本文中所描述的一或多个实施例来实施的系统的简化框图。
具体实施方式
公开薄膜晶体管，其例如可并入于存储器结构中，且还公开存储器单元、包含这种存储器单元的阵列、包含这种阵列的存储器装置、开关装置和其它半导体装置、包含这种阵列的系统和用于制造和使用这种存储器结构的方法。本公开的实施例包含各种不同存储器单元(例如易失性存储器、非易失性存储器)和/或晶体管配置。非限制性实例包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、快闪存储器、电阻式随机存取存储器(ReRAM)、导电桥接随机存取存储器(导电桥接RAM)、磁阻式随机存取存储器(MRAM)、相变材料(PCM)存储器、相变随机存取存储器(PCRAM)、自旋力矩转移随机存取存储器(STTRAM)、基于氧空位的存储器、可编程导体存储器、铁电随机存取存储器(FE-RAM)、参考场效应晶体管(RE-FET)等。
一些存储器装置包含呈现以交叉点架构布置的存储器单元的存储器阵列，所述交叉点架构包含垂直(例如正交)于额外导电线(例如数据线，如位线)延伸的导电线(例如存取线，如字线)。存储器阵列可以是二维(2D)的，以便呈现单个叠组(例如单个层、单个层面)的存储器单元，或可以是三维(3D)的，以便呈现多个叠组(例如多个层面、多个层)的存储器单元。选择装置可用于选择3D存储器阵列的特定存储器单元。实施例可另外包含在非存取装置实施方案中利用的薄场晶体管。其非限制性实例包含叠组选择器装置、后段生产线(BOEL)路由选择器装置等。
本公开的实施例可包含不同配置的晶体管(例如薄膜晶体管(TFT))，其包含竖直地定向的晶体管、水平地定向的晶体管(即，平面)等。存储器单元包含具有形成有氧化物半导体材料的沟道区的存取晶体管。举例来说，在一些实施例中，沟道区可形成有非晶形氧化物半导体。非限制性实例可包含ZTO、IZO、ZnOx、IGZO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa、InGaSiO和其它类似材料。
晶体管包含由材料形成的源极触点和/或漏极触点，所述材料与沟道材料形成与具有势垒氧化物的肖特基界面相对的非肖特基界面。具有带有由氧化物半导体材料形成的沟道区的存取晶体管的存储器单元可适应较高单元和装置组装密度和单元的相对较不频繁的刷新。本公开的实施例的结构可在相对较低的温度下形成，从而使得本结构有利于在堆叠阵列结构(包含交叉点存储器阵列结构)中制造。
如本文中所使用，术语“衬底”意指并包含在上面形成例如存储器单元内的组件的组件的基底材料或构造。所述衬底可以是半导体衬底、支撑结构上的基底半导体层、金属电极，或具有形成于其上的一或多个层、结构或区的半导体衬底。虽然本文中所描述和说明的材料可形成为层，但材料不限于此且可以其它三维配置形成。衬底可以是常规硅衬底或包含一层半导电材料的其它块状衬底。如本文中所使用，术语“块状衬底”不仅意指并包含硅晶片，且还有绝缘体上硅(“SOI”)衬底，例如蓝宝石上硅(“SOS”)衬底或玻璃上硅(“SOG”)衬底、基底半导体基础上的硅的外延层或其它半导体或光电材料，例如硅-锗(Si1-xGex，其中x可以是例如0.2与0.8之间的摩尔分数)、锗(Ge)、砷化镓(GaAs)、氮化镓(GaN)或磷化铟(InP)。衬底可经掺杂或可未经掺杂。此外，当在以下描述中提及“衬底”时，可能已利用先前工艺阶段来形成基底半导体结构或基础中的区或接合部。
如本文中所使用，为易于描述，可使用例如“在……之下”、“在……下方”、“下部”、“底部”、“在……上方”、“上部”、“顶部”、“前”、“后”、“左”、“右”和类似物的空间相对术语，以描述如图中所说明的一个元件或特征与另一元件或特征的关系。除非另外规定，否则除图中所描绘的定向以外，空间相对术语意图涵盖装置在使用或操作中的不同定向。举例来说，如果图中的装置倒过来，那么描述为“在”其它元件或特征“下方”或“之下”或“下”的元件将定向“在”所述其它元件或特征“上方”或“顶部上”。因此，术语“在……下方”可取决于使用术语的上下文来涵盖上方和下方两种定向，这对于本领域的技术人员将显而易见。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词相应地进行解译。此外，提及元件“在”另一元件“上”或“之上”意指并包含所述元件直接在所述另一元件顶部上、与所述另一元件相邻、在所述另一元件下面或与所述另一元件直接接触。其还包含所述元件在所述元件与所述另一元件之间存在其它元件的情况下间接地在所述另一元件顶部上、与所述另一元件相邻、在所述另一元件下面或靠近所述另一元件。相比之下，当元件称为“直接在”另一元件“上”时，不存在介入元件。
除非上下文另外清楚地指示，否则如本文中所使用，单数形式“一(a/an)”和“所述”意图同样包含复数形式。此外，应理解，使用例如“第一”、“第二”等等标示对本文中元件的任何提及不限制那些元件的数量或次序，除非明确地陈述这种限制性。实际上，这些标示可在本文中用作区别两个或更多个元件或元件的例子的方便方法。因此，对第一和第二元件的提及并不意指这里仅可采用两个元件或第一元件必须以某一方式在第二元件之前。此外，除非另外陈述，否则一组元件可包括一或多个元件。
如本文中所使用，“和/或”包含相关联的所列项中的一或多个的任何和所有组合。
如本文中所使用，术语“配置”是指至少一个结构和至少一个设备中的一或多个的大小、形状、材料组成和布置，其以预定方式有助于所述结构和所述设备中的一或多个的操作。
如本文中所使用，关于给定参数、性质或条件的术语“大体上”意指并包含在本领域的技术人员将理解的给定参数、性质或条件满足方差度(例如在可接受的制造容差内)的程度。借助于实例，取决于大体上满足的特定参数、性质或条件，所述参数、性质或条件可至少90.0％满足、至少95.0％满足、至少99.0％满足或甚至至少99.9％满足。
本文中呈现的图示并不意图为任何特定组件、结构、装置或系统的实际视图，而是仅为用于描述本公开的实施例的表示。本文中参考作为示意性图示的横截面图示来描述实施例。因而，将预期图示的形状因例如制造技术和/或容差而有所变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区，而是包含例如由制造引起的形状偏差。举例来说，说明或描述为框形的区可通常具有粗糙的和/或非线性的特征。此外，所说明的锐角可能是磨圆的。因此，图中所说明的区在性质上是示意性的，且其形状并不意图说明区的精确形状且不限制本权利要求书的范围。现将参考图式，其中相同编号始终指代相同组件。图式不一定按比例或针对不同材料成比例绘制。
以下描述内容提供例如材料类型和处理条件等具体细节，以便提供对所公开的装置和方法的实施例的详尽描述。然而，本领域的技术人员将理解，装置和方法的实施例可在不采用这些具体细节的情况下实践。实际上，装置和方法的实施例可结合行业中采用的常规半导体制造技术来实践。
本文中所描述的制造工艺并不形成用于处理半导体装置结构的完整工艺流程。工艺流程的其余部分是本领域的技术人员已知的。因此，本文中仅描述理解当前装置和方法的实施例所必需的方法和半导体装置结构。除非上下文另有指示，否则本文中所描述的材料可通过任何合适的技术来形成，所述技术包含但不限于旋涂、毯覆式涂布、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子体增强型ALD或物理气相沉积(“PVD”)。或者，材料可原位生长。取决于将要形成的具体材料，用于沉积或生长所述材料的技术可由本领域的技术人员选择。除非上下文另有指示，否则对本文中所描述的材料的去除可通过任何合适的技术来完成，所述技术包含但不限于蚀刻、研磨剂平坦化或其它已知方法。
公开一种存储器单元。所述存储器单元包括晶体管和以操作方式与所述晶体管耦合的存储元件。所述晶体管包含：栅极电极；漏极区，其包含漏极触点；源极区，其包含源极触点；沟道区，其包括以操作方式与所述漏极触点和所述源极触点耦合的氧化物半导体材料，且所述漏极触点或所述源极触点中的至少一个包括与沟道材料形成非肖特基界面的材料。
图1A是根据本公开的实施例的薄膜晶体管116的示意图的横截面前视图。图1B是图1A的薄膜晶体管116的横截面透视图(为易于图示，第一绝缘材料122未在图1B中描绘)。图1A和图1B将在本文中一起参考。在一些实施例中，晶体管116并入存储器结构内。举例来说，晶体管116可以是并入存储器单元内的存取晶体管，所述存储器单元包含耦合到晶体管116的存储元件以致能对存储在存储元件中的电荷的读取和/或写入操作。存储元件可根据本领域中已知的各种存储元件(例如电容器)来配置。举例来说，晶体管116可并入为存取晶体管或存储器装置内的其它选择器装置(例如电阻可变存储器装置，如RRAM装置、CBRAM装置、MRAM装置、PCM存储器装置、PCRAM装置、STTRAM装置、基于氧空位的存储器装置和/或可编程导体存储器装置)，例如在3D交叉点存储器阵列中。
晶体管116包含由衬底112支撑的源极区120、漏极区150和沟道区144。存储元件152安置在源极区120上。沟道区144可从衬底112的主要表面114大体上竖直地延伸。换句话说，晶体管116可以是竖直存取晶体管(即，以竖直定向的晶体管)。沟道区144包含安置在源极区120的源极触点102与漏极区150的漏极触点104之间的沟道材料142。因此，沟道区144与源极区120和漏极区150两者处于操作性连接。形成晶体管116的沟道区144的沟道材料142也可由衬底112支撑。沟道材料142可形成有氧化物半导体材料。举例来说，在一些实施例中，沟道区可形成有非晶形氧化物半导体。非限制性实例可包含ZTO、IZO、ZnOx、IGZO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa和ZrxZnySnzOa、InGaSiO，和其它类似材料。
如上文所论述，源极区120包含安置在沟道区144与衬底112之间的源极触点102，使得源极区120和沟道区144以可操作方式耦合。源极区120还可包含靠近衬底112的主要表面114安置在衬底112上的第一导电材料118。在一些实施例中，第一导电材料118可安置在衬底112的主要表面114的大部分(例如整体)上。或者，第一导电材料118可在衬底112内形成，其中第一导电材料118的上部表面占据由衬底112的主要表面114限定的同一平面。在一些实施例中，一或多种势垒材料可设置在第一导电材料118与衬底112之间。
源极触点102可至少部分地与沟道材料142处于直接接触。源极触点102可由一材料形成，所述材料随后与沟道材料142而不是势垒氧化物形成非肖特基界面。换句话说，沟道材料142与源极触点102的组合可减小通常在常规存储器单元中存在的肖特基势垒效应。因此，驱动电流可在更低VDS下增大。举例来说，源极触点102与沟道材料142之间的接触可形成导电氧化物作为其非肖特基界面。在一些实施例中，源极触点102可由钌(Ru)形成。由沟道材料142和Ru源极触点102形成的界面可以是Ru氧化物，其是导电的。在其它实施例中，源极触点102可由氧化铟锡(ITO)或在与所选沟道材料142组合时形成非肖特基界面的其它材料形成。由沟道材料142和ITO源极触点102形成的界面可以是ITO氧化物，其是导电的。在另一实施例中，源极触点102与沟道材料142之间的接触可形成在源极触点102与沟道材料142的氧化物半导体材料接触时减少(例如消除)其非肖特基界面的任何界面氧化物的界面。这些实例与包含材料(例如W)的常规存储器单元形成对比，所述材料与沟道区氧化以形成源极区的肖特基势垒。举例来说，相较于例如W的常规接触材料(其中氧从沟道材料142迁移到W中，且In和Zn浓度在W界面附近降低)，当Ru用作源极材料102时，由于Ru可具有对氧的更弱亲和力，所以界面氧化物可减少。因此，相较于W与沟道区142之间的更扩散的界面，Ru与沟道区142之间的界面可能更锐利。
漏极区150包含安置在沟道区144上的漏极触点104，使得漏极区150和沟道区144以可操作方式耦合。漏极区150还可包含第二导电材料148。在沟道区144相对于衬底112的主要表面114竖直地安置的实施例中，漏极触点104和第二导电材料148可形成在沟道区144顶上。
漏极触点104可至少部分地与沟道材料142处于直接接触。如同源极触点102，漏极触点104可由一材料形成，所述材料随后与沟道材料142而不是势垒氧化物形成非肖特基界面。在一些实施例中，漏极触点104可由钌(Ru)形成。在其它实施例中，漏极触点104可由氧化铟锡(ITO)或与所选沟道材料142组合形成导电氧化物的其它材料形成。举例来说，漏极触点104与沟道材料142之间的接触可形成导电氧化物作为其非肖特基界面。在一些实施例中，漏极触点104可由钌(Ru)形成。由沟道材料142和Ru漏极触点104形成的界面可以是Ru氧化物，其是导电的。在其它实施例中，漏极触点104可由氧化铟锡(ITO)或在与所选沟道材料142组合时形成非肖特基界面的其它材料形成。由沟道材料142和ITO漏极触点104形成的界面可以是ITO氧化物，其是导电的。在另一实施例中，漏极触点104与沟道材料142之间的接触可形成在漏极触点104与沟道材料142的氧化物半导体材料接触时减少(例如消除)其非肖特基界面的任何界面氧化物的界面。这些实例与包含材料(例如钨)的常规存储器单元形成对比，所述材料与沟道区氧化以形成源极区的肖特基势垒。
第二导电材料148可设置成与栅极电极126的第三导电材料124平行的直线。举例来说，当将由第二导电材料148形成多于一个存储器单元110时，第二导电材料148可以经对准区段形成(例如如图4中所展示)。第二导电材料148的每一经对准区段可形成单独存储器单元110的漏极区150。第二导电材料148的分段可为第二导电材料148的每一区段提供彼此的电隔离。
第一导电材料118和第二导电材料148中的每一个可由一种金属、由金属的混合物或由不同金属的层形成。举例来说(但不限于)，第一导电材料118和/或第二导电材料148可由氮化钛、铜、钨、氮化钨、钼、其它导电材料和其任何组合形成。在一些实施例中，导电材料118、148可由掺杂半导体材料(例如掺杂多晶硅)形成。
沟道材料142可进一步至少部分地位于如图1A中所展示(图1B中未展示)的第一绝缘材料122内。第一绝缘材料122可包围和支撑沟道材料142。第一绝缘材料122可以是常规层间介电材料。第二绝缘材料140可沿着沟道材料142的侧壁设置且可将沟道材料142与由第三导电材料124形成的栅极电极126隔离。第二绝缘材料140可由常规栅极绝缘体材料形成，例如氧化物(例如氧化硅)。栅极电极126的第三导电材料124可由一种金属、由金属的混合物或由不同金属的层形成。举例来说(但不限于)，栅极电极126的第三导电材料124可由氮化钛形成。势垒材料(未展示)可设置在栅极电极126与包围组件之间。形成栅极电极126的第三导电材料124可通过第一绝缘材料122来与第一导电材料118隔离。
栅极电极126配置成以操作方式与沟道区144互连以在启用晶体管116(即，“导通”)时选择性地允许电流穿过沟道区144。然而，当晶体管116停用(即，“截止”)时，电流可从漏极区150泄漏到源极区120，如由箭头146指示。栅极电极126可配置为垂直于第一导电材料118布置的存取线(例如字线)，所述第一导电材料可配置为数据/感测线(例如位线)。
存储元件(未展示)可与晶体管116处于操作性通信以形成存储器单元。存储元件的不同配置预期为本领域的技术人员所已知。举例来说，存储元件(例如电容器)可配置为容器结构、平面结构等。因此，公开一种存储器单元。所述存储器单元包括晶体管，所述晶体管包括：源极区；漏极区；以及沟道区，其包括安置在源极区的源极触点与漏极区的漏极触点之间的氧化物半导体材料。源极触点和漏极触点可由一材料形成，所述材料随后与沟道材料142而不是势垒氧化物形成非肖特基界面，如上文所论述。存储器单元进一步包括与晶体管处于操作性通信的存储元件。
还公开一种操作晶体管116的方法。在操作中，晶体管116可选择性地转到“导通”状态(即，启用)以允许电流通过沟道区144从源极区120传送到漏极区150。晶体管116也可选择性地转到“截止”状态(即，停用)以大体上阻止电流穿过沟道区144。当并入有选择装置时，启用或停用晶体管116可连接到所需结构或与所需结构断开连接。当作为存取晶体管并入时，晶体管116可在特定操作(例如读取、写入等)期间致能对存储元件的存取。然而，电流可在“截止”状态下在箭头146方向上和/或在其它方向上通过沟道区144从存储元件“泄漏”。刷新存储器单元可包含读取和再充电每一存储器单元以将存储元件恢复到对应于适当的二进制值(例如0或1)的电荷。
如图1A和1B中所展示，源极触点102可安置在第一导电材料118的顶部上，使得源极触点102从第一导电材料118的主要表面突出以接触沟道材料142。漏极触点104可安置在沟道材料142的顶部上。源极触点102和漏极触点104可沿着沟道材料142的相应末端的整体延伸。因此，源极触点102和沟道材料142的第一末端可形成非肖特基界面，且漏极触点104和沟道材料142的第二末端可形成非肖特基界面。在一些实施例中，源极或漏极中的仅一个可包含提供非肖特基界面的接触。举例来说，一些实施例可包含源极触点102但不包含漏极触点104，或反之亦然。因此，第一界面可形成非肖特基界面且第二界面可形成势垒氧化物(即，肖特基界面)。还预期额外配置。
举例来说，如图2中所展示，源极触点202可(例如作为插入件)至少部分地嵌入于第一导电材料118内且位于沟道材料142下方。漏极触点204也可至少部分地嵌入于第二导电材料148内。换句话说，第二导电材料148可形成为在多个侧面上至少部分地包围漏极触点104。
如图3中所展示，安置在第一导电材料118上的源极触点302是与第一导电材料118同延的。因此，源极触点302可与更大存储器阵列的至少一个相邻存储器单元共用。举例来说，在一些实施例中，用于源极触点302的材料可沿着第一导电材料118的整体不断地沉积。
如图4中所展示，存储器单元110可能不包含第一导电材料或第二导电材料。在这种实施例中，源极触点402可配置成替代其它实施例的第一导电材料，且漏极触点404可配置成替代其它实施例的第二导电材料。换句话说，用于源极触点402的材料可用于数据/感测线(例如位线)。同样地，用于漏极触点404的材料可用于漏极区150。
如图1A、1B和2到4中所展示，栅极电极126可包含沿着沟道材料142的侧壁中的一个传送的单侧栅极。还预期其它配置。举例来说，如图5中所展示，栅极电极126可包含具有沿着沟道材料142的侧壁中的每一个的至少一部分设置的电极的双侧栅极。在一些实施例中，栅极电极126可包含具有沿着沟道材料142的侧壁中的每一个和前壁或后壁的至少一部分设置的电极的三侧栅极。因此，栅极电极126可配置为“U”栅极。在又其它实施例中，栅极电极126可包含共形地覆盖沟道材料142的侧壁中的每一个、前壁和后壁的包围栅极。在又其它实施例中，栅极电极126可包含仅包围沟道材料142的侧壁中的每一个、前壁和后壁的一部分的环栅极。形成栅极电极126的各种配置可根据本领域中已知的技术来实现。因此，本文中不提供用于形成这些其它配置的细节。
图6是根据本公开的实施例的可利用为存储器阵列600的存取晶体管的晶体管116的示意图的透视图。晶体管116可耦合到对应存储元件(为方便起见未展示)以形成存储器单元。如上文所论述，存储元件的各种配置预期为将对本领域的技术人员显而易见。每一存储器单元110根据其侧面的尺寸来限定单元面积。每一侧面可具有单元侧面尺寸。单元可具有相等宽度和长度单元侧面尺寸。每一存储器单元110的电容器的尺寸可相对较小且存储器单元110相对于彼此密集地封装。在一些实施例中，本公开的每一存储器单元110的单元侧面尺寸可大体上等于或小于2F，其中F在本领域中已知为能够通过常规制造技术来制造的最小特征大小。因此，每一存储器单元110的单元面积可大体上等于4F2。
存储器阵列600可包含在同一水平平面中以行和列对准的存储器单元110。形成每一晶体管116的源极区120的第一导电材料118可垂直于形成每一晶体管116的沟道区144的沟道材料142来布置。同样地，形成每一晶体管116的漏极区150的第二导电材料148可垂直于形成每一晶体管116的沟道区144的沟道材料142来布置。每一存储器单元110可包含由包含氧化物半导体材料的沟道材料142形成的沟道区144。每一存储器单元110还可包含与沟道材料142耦合的源极触点102和/或漏极触点104以相较于常规装置而减小肖特基势垒。
第二绝缘材料140和栅极电极126可平行于沟道材料142且垂直于第一导电材料118和第四导电材料158来布置。特定行内的多个存储器单元110可与同一栅极电极126、第二绝缘材料140和沟道材料142处于操作性通信。因此，举例来说，与存储器单元110的沟道区144处于操作性通信的栅极电极126也可与与第一存储器单元110相邻的第二存储器单元110的沟道区144处于操作性通信。对应地，特定列内的多个存储器单元110可与同一第一导电材料118和第四导电材料158处于操作性通信。
还公开一种形成晶体管、存储器单元、存储器阵列或其它存储器结构的方法。所述方法包括形成由衬底支撑的晶体管，所述形成包括：形成包含源极触点的源极区，所述源极触点包含第一导电材料；形成包含漏极触点的漏极区，所述漏极触点包含第二导电材料；以及形成包含氧化物半导体材料的沟道区，所述沟道区在第一界面处与所述源极触点耦合且在第二界面处与所述漏极触点耦合，其中所述第一界面或所述第二界面中的至少一个是由所述沟道材料和所述源极触点或所述漏极触点的相应导电材料形成的非肖特基界面。
图7A到7J描绘根据形成晶体管的方法的所公开实施例的制造工艺的各个阶段。方法可使得制造例如上文所论述和图1A和1B中所描绘的存储器单元110。由图7A到7J所描绘的制造工艺在本文中描述为用于形成晶体管或存储器结构的方法的非限制性实例。用于形成晶体管的各种其它制造工艺也预期为由本领域的技术人员所已知。
特定参考图7A，方法可包含形成具有主要表面114的衬底112。衬底112(或至少主要表面114)可由半导体材料(例如硅)或本领域中已知的其它材料形成。
参考图7B，方法包含形成由衬底112支撑的第一导电材料118。第一导电材料118可以覆盖衬底112的主要表面114的连续层形成，如图1B中所展示。第一导电材料118可替代性地形成为衬底112上或所述衬底内的细长线，如图7B中所展示。第一导电材料118的细长线可有利于包含在经对准存储器单元110的阵列内的存储器单元110中。因此，一个存储器单元110的第一导电材料118可延伸到特定行或列中的其它存储器单元110。第一导电材料118的多个经对准细长线可平行布置且通过衬底112的一部分来彼此分隔。
如图7B中所说明，第一导电材料118形成为衬底112内的金属的线，使得第一导电材料118的顶部表面与由衬底112的主要表面114限定的平面对准。在一些实施例中，方法可包含在衬底112中蚀刻沟槽和在沟槽内沉积第一导电材料118。形成第一导电材料118可进一步包含使第一导电材料118的顶部表面和衬底112的主要表面114平坦化，或仅使第一导电材料118的顶部表面平坦化。使第一导电材料118和衬底112平坦化可包含研磨剂平坦化、化学机械抛光或平坦化(CMP)、蚀刻工艺或其它已知方法。
参考图7C，本方法进一步包含形成与第一导电材料118隔离的第三导电材料124。形成与第一导电材料118隔离的第三导电材料124可包含形成第三导电材料124，使得第三导电材料124表现为在第一绝缘材料122内浮动。这些技术可包含：沉积第一量的第一绝缘材料122；在第一沉积量的第一绝缘材料122的顶部表面上或中形成第三导电材料124；和施加第二量的第一绝缘材料122以覆盖第三导电材料124。其可进一步包含使第二量的第一绝缘材料122的顶部表面平坦化。使第二量的第一绝缘材料122的顶部表面平坦化可使用前述平坦化技术或由本领域的技术人员所选的另一适当的技术中的任一个来完成。
参考图7D和7E，本方法进一步包含形成至少部分地由第一导电材料118和第三导电材料124的部分定界的开口。形成这种开口可在一或多个阶段中完成。开口可通过形成第一开口128以暴露第一导电材料118的一部分(如图2D中所展示)来形成，且接着通过形成第二开口130以同样暴露第三导电材料124的一部分(如图2E中所展示)来形成。或者，开口可通过在一个步骤中暴露第一导电材料118和第三导电材料124两者来形成。选择和实施用以形成暴露第一导电材料118和第三导电材料124的一部分的开口的适当的一或多种技术可由本领域的技术人员理解。这些技术可包含各向同性地蚀刻第一绝缘材料122以形成第一开口128以接触第一导电材料118的一部分。所述技术可进一步包含各向异性地蚀刻第一绝缘材料122以扩展先前形成的第一开口128的宽度，直到同样暴露第三导电材料124的一部分为止，从而形成第二开口130。举例来说(但不限于)，第二开口130可使用反应性离子蚀刻工艺来形成。
归因于使用这种技术来形成至少部分地由第一导电材料118和第三导电材料124定界的开口，第三导电材料124可从第一导电材料118的定位偏移。也就是说，在一些实施例中，第三导电材料124可形成为与第一导电材料118准确对准，使得第一导电材料118的水平侧面与第三导电材料124的水平侧面竖直地对准。在这种实施例中，，第三导电材料124可与第一导电材料118完全重叠和对准。在其它实施例中，第三导电材料124和第一导电材料118中的一个可完全重叠另一个，使得穿过材料124、118中的一个的垂直于衬底112的主要表面114的竖直平面与另一材料118、124相交。在其它实施例中，第三导电材料124可形成为部分地重叠第一导电材料118，使得第一导电材料118和第三导电材料124两者的至少一部分占据垂直于衬底112的主要表面114的竖直平面中的空间。在又其它实施例中，第三导电材料124可从第一导电材料118完全偏移，使得垂直于衬底112的主要表面114的竖直平面不与第一导电材料118和第三导电材料124两者相交。与第一导电材料118和第三导电材料124的重叠或非重叠位置无关，在形成开口130时，第一导电材料118的至少一部分暴露且第三导电材料124的至少一部分暴露。
根据所描绘实施例，形成的第二开口130至少部分地由第一导电材料118的上部部分沿着第二开口130的底部136定界，且至少部分地由第三导电材料124的侧面部分沿着第二开口130的侧壁134中的一个定界。在涉及单侧栅极电极126的实施例中，第二开口130可通过形成穿过第一绝缘材料122的沟槽来形成，以暴露第一导电材料118和第三导电材料124的至少一部分。在其它实施例中，例如在栅极电极126是双侧栅极、包围栅极、环栅极或“U”栅极的实施例中，形成第二开口130可包含去除第三导电材料124的中心部分以形成穿过第三导电材料124的第二开口130。这种第二开口130可部分地由第一导电材料118的上部部分沿着第二开口130的底部136定界，且由第三导电材料124的侧面部分沿着多个侧壁134定界。
参考图7F，方法包含形成将要安置在形成的开口130内和第一导电材料118顶上的源极触点102的材料。如上文所论述，源极触点102的材料可包含钌、氧化铟锡或可与将与源极触点102接触地形成的沟道材料形成导电氧化物界面的其它材料。对于源极触点102至少部分地嵌入于第一导电材料118内的实施例，第一导电材料118可具有在本文中(例如在形成开口130时或在先前制造步骤中)形成的空腔。对于源极触点102与第一导电材料118是同延的实施例，源极触点102可在形成第一绝缘材料122之前安置在第一导电材料118上，以便将源极触点102定位在第一绝缘材料122与第一导电材料118之间。对于源极触点102和第一导电材料118不是单独材料的实施例，源极触点102可替代第一导电材料118。
参考图7G，方法包含在形成的开口130的侧壁134上形成第二绝缘材料140。第二绝缘材料140可由介电材料形成，例如氧化物。第二绝缘材料140可通过在侧壁134上共形地沉积材料来形成。举例来说(但不限于)，第二绝缘材料140可通过原子层沉积(ALD)来形成。选择和实施用以在第二开口130的侧壁134上形成第二绝缘材料140的适当的技术可由本领域的技术人员理解。沿着第二开口130的侧壁134形成第二绝缘材料140可减小第二开口130的宽度，从而形成稍微更窄的开口130。
形成第二绝缘材料140可包含不仅在第二开口130的侧壁134上形成第二绝缘材料140，且也在第三导电材料124和源极触点102的暴露表面上形成所述第二绝缘材料。例如常规间隔件蚀刻技术的材料去除技术可用以去除覆盖第一导电材料118的上部表面的第二绝缘材料140，同时保留由第二绝缘材料140覆盖的第三导电材料124。
参考图7H，开口130填充有沟道材料142以形成沟道区144(图1A)。沟道材料142可以是氧化物半导体材料。用沟道材料142填充开口130可在小于或等于约800摄氏度的温度下完成。举例来说(但不限于)，用材料填充开口130可在小于或等于约650摄氏度的温度下完成。用于在小于800摄氏度的制造温度下形成存储器单元110的其它组件(例如第一导电材料118、第三导电材料124和第二绝缘材料140)的常规技术在本领域中已知。这种技术可要求例如小于650摄氏度的制造温度(例如在200到600摄氏度范围内的温度)。所述方法还可包含使第一绝缘材料122、第二绝缘材料140和沟道材料142的上部表面平坦化。使这些上部表面平坦化可使用任何平坦化技术来完成。
参考图7I，方法进一步包含形成位于沟道材料142顶上且与所述沟道材料接触的漏极触点104。如上文所论述，漏极触点104的材料可包含钌或如上文所论述的可与沟道材料142形成非肖特基界面的其它材料。漏极触点104与沟道材料142之间的直接接触可形成非肖特基漏极区。第二导电材料148可以连续线形成，以便与沟道材料142的长度对准。
参考图7J，方法进一步包含形成位于漏极触点104顶上且与所述漏极触点接触的第二导电材料148。第二导电材料148可以连续线形成，以便与漏极触点104的长度对准。根据由本领域的技术人员已知的存储元件的各种配置，当进一步形成存储器单元时，存储元件(例如电容器)也可形成在第二导电材料148之上以形成存储器单元。
在一些实施例中，形成晶体管可包含后栅极流动形成，其中沉积包括漏极触点、源极触点和沟道材料的膜的堆叠，首先蚀刻以形成线，在垂直方向上填充和再次蚀刻以形成导柱，随后形成栅极氧化物和栅极金属。形成晶体管的其它方法进一步预期为由本领域的技术人员所已知。
在一些实施例中，存储器单元可结构化成包含平面存取晶体管(即，也称为水平存取晶体管)。图8和图9展示根据本公开的实施例的这种平面存取晶体管的非限制性实例。
参考图8，晶体管可包含在其上支撑所述晶体管的衬底812。栅极电极824可安置在衬底812上。在一些实施例中，额外材料814(例如氧化硅材料)可安置在栅极电极824的导电材料与衬底812之间。栅极氧化物材料840可形成在栅极电极824之上，包含栅极电极824的侧壁周围。沟道材料842可在栅极氧化物材料840上形成，且经由源极触点802与第一导电材料818耦合并经由漏极触点804与第二导电材料848耦合。沟道材料842可由氧化物半导体材料形成，所述氧化物半导体材料可与源极触点802和漏极触点804形成非肖特基界面，如上文所论述。如图8中所展示，沟道材料842可具有比栅极氧化物材料840更短的宽度，且源极触点802和漏极触点804可各自包围沟道材料842的至少两个侧面。源极触点802和漏极触点804可安置成靠近其相应导电材料818、848的内端。尽管图8将源极触点802和漏极触点804描绘为仅延伸到沟道材料842的末端，但在一些实施例中，源极触点802和漏极触点804可沿着栅极氧化物材料840与相应导电材料818、848之间的界面继续延伸。
参考图9，晶体管可包含如在图8中类似地堆叠的衬底912、栅极电极924、栅极氧化物940和沟道材料942。图8和9的实施例之间的一个不同是沟道材料942和栅极氧化物940的长度可以是大体上同延的。此外，源极触点902和漏极触点904可仅安置在沟道材料942的顶部侧面上，且靠近相应导电材料918、948的外端。晶体管可进一步包含额外材料，例如形成在沟道材料942之上的蚀刻终止材料960和钝化材料962。水平晶体管的其它配置还预期包含顶部栅极或底部栅极配置。
图10A和图10B是说明当施加各种栅极电压时晶体管的驱动电流ID的图表。特定来说，图10A对应于具有钨(W)源极和漏极触点的晶体管，而图10B对应于具有钌(Ru)源极和漏极触点的晶体管。不同的线1002到1014(图10A)、1022到1034(图10B)展示在栅极电压改变时在0.05V到4V范围内的固定漏极电压的不同情况。当比较两个图时，线1002、1022对应于0.05V的漏极电压，线1004、1024对应于0.5V的漏极电压，线1006、1026对应于1V的漏极电压，线1008、1028对应于1.5V的漏极电压，线1010、1030对应于2V的漏极电压，线1012、1032对应于3V的漏极电压，且线1014、1034对应于4V的漏极电压。
图11A和图11B是说明当施加各种漏极电压时晶体管的驱动电流ID的图表。特定来说，图11A对应于具有钨(W)源极和漏极触点的晶体管，而图11B对应于具有钌(Ru)源极和漏极触点的晶体管。不同线1102到1114(图11A)、1122到1134(图11B)展示在漏极电压改变时在-1V到4V范围内的固定栅极电压的不同情况。当比较两个图时，线1102、1122对应于-1V的栅极电压，线1104、1124对应于0V的栅极电压，线1106、1126对应于1V的栅极电压，线1108、1128对应于2V的栅极电压，线1110、1130对应于3V的栅极电压，线1112、1132对应于3.4V的栅极电压，且线1114、1134对应于4V的栅极电压。比较这些线1102到1114与对应的1122到1134展示针对钌触点减小了漏极电压的肖特基势垒(通过相较于图11A的图11B中的更低电压处的更陡斜率来展现)，这不需要以相同方式解决。此外，驱动电流ID大体上针对更大栅极电压增大。
还公开一种半导体装置。所述半导体装置包括存储器结构，所述存储器结构包括晶体管，所述晶体管包括：沟道材料，其包括氧化物半导体材料；漏极触点和源极触点，其安置在沟道材料的相对末端上；以及栅极电极。所述漏极触点或所述源极触点中的至少一个包括与所述沟道材料形成非肖特基界面的导电材料。
图12是根据本文中所描述的一或多个实施例来实施的半导体装置1200的简化框图。在这一非限制性实施例中，半导体装置的存储器结构包含存储器阵列1202和控制逻辑组件1204。存储器阵列1202可包含存储器单元，所述存储器单元包含如上文所描述的存取晶体管。如上文所论述，晶体管可包括：沟道区，其包括氧化物半导体材料；和一或多个源极或漏极触点。控制逻辑组件1204可以操作方式与存储器阵列1202耦合，以便读取、写入或刷新存储器阵列1202内的任何或所有存储器单元。因此，公开一种包括动态随机存取存储器(DRAM)阵列或其它类型的存储器阵列的半导体装置。
还公开一种系统。所述系统包括存储器单元的存储器阵列。每一存储器单元包括存取晶体管和以可操作方式与所述存取晶体管耦合的存储元件。存取晶体管包括：沟道材料，其包括氧化物半导体材料；源极触点和漏极触点，其以可操作方式与相对侧上的沟道材料耦合以与所述沟道材料形成至少一个非肖特基界面；以及栅极电极。
图13是根据本文中所描述的一或多个实施例来实施的电子系统1300的简化框图。电子系统1300包含至少一个输入装置1302。输入装置1302可以是键盘、鼠标或触摸屏。电子系统1300进一步包含至少一个输出装置1304。输出装置1304可以是监控器、触摸屏或扬声器。输入装置1302和输出装置1304不一定可彼此分隔。电子系统1300进一步包含存储装置1306。输入装置1302、输出装置1304和存储装置1306耦合到处理器1308。电子系统1300进一步包含耦合到处理器1308的存储器装置1310。存储器装置1310包含根据本文中所描述的一或多个实施例的至少一个存储器单元。存储器装置1310可包含存储器单元阵列。电子系统1300可包含计算、处理、工业或消费型产品。举例来说(但不限于)，系统1300可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、手持式装置、平板计算机、电子笔记本型计算机、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
虽然本公开在其实施中易有各种修改和替代形式，但具体实施例已经在图中借助于实例展示且已在本文中详细描述。然而，本公开不意图限于所公开的特定形式。事实上，本公开涵盖属于由所附权利要求书及其合法等效物界定的本公开的范围内的所有修改、组合、等效物、变化和替代方案。

Claims (25)

1.一种半导体装置，其包括：
晶体管，其包含：
栅极电极；
漏极触点；
源极触点；以及
沟道区，其包括以操作方式与所述漏极触点和所述源极触点耦合的氧化物半导体材料，其中所述漏极触点或所述源极触点中的至少一个包括与所述沟道区形成非肖特基界面的材料。
2.根据权利要求1所述的半导体装置，其中所述氧化物半导体材料选自由以下组成的组：ZTO、IZO、ZnOx、IGZO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa以及InGaSiO。
3.根据权利要求1所述的半导体装置，其中所述源极触点或所述漏极触点中的至少一个的所述材料包含钌。
4.根据权利要求1所述的半导体装置，其中所述源极触点或所述漏极触点中的至少一个的所述材料包含氧化铟锡ITO。
5.根据权利要求1所述的半导体装置，其中源极区进一步包括以可操作方式与所述源极触点耦合的第一导电材料。
6.根据权利要求5所述的半导体装置，其中所述源极触点安置在所述第一导电材料之上。
7.根据权利要求5所述的半导体装置，其中所述源极触点至少部分地嵌入于所述第一导电材料内。
8.根据权利要求5所述的半导体装置，其中所述源极触点与所述第一导电材料包括不同材料。
9.根据权利要求1所述的半导体装置，其中所述晶体管以竖直定向配置。
10.根据权利要求1所述的半导体装置，其中所述晶体管以平面定向配置。
11.根据权利要求1所述的半导体装置，其进一步包括存储器单元，所述存储器单元包含以可操作方式与所述晶体管耦合的存储元件。
12.一种半导体装置，其包括：
晶体管，其包括：
沟道材料，其包括氧化物半导体材料；
漏极触点和源极触点，其以可操作方式与所述沟道材料的相对末端耦合，其中所述漏极触点或所述源极触点中的至少一个包括与所述沟道材料形成非肖特基界面的导电材料；以及
栅极电极。
13.根据权利要求12所述的半导体装置，其中所述栅极电极是单栅极电极。
14.根据权利要求12所述的半导体装置，其中所述栅极电极是双栅极电极。
15.根据权利要求12所述的半导体装置，其中所述漏极触点和所述源极触点都包括导电材料，所述导电材料在其相应界面处与所述沟道材料形成非肖特基界面。
16.根据权利要求12所述的半导体装置，其中所述导电材料选自由以下组成的组：钌Ru和氧化铟锡ITO。
17.根据权利要求12所述的半导体装置，其中所述非肖特基界面是Ru氧化物界面。
18.根据权利要求12所述的半导体装置，其中所述沟道材料包括非晶形氧化物半导体材料。
19.根据权利要求12所述的半导体装置，其进一步包括存储器单元，且其中所述晶体管是用于所述存储器单元的存取晶体管。
20.根据权利要求12所述的半导体装置，其中所述晶体管是用于选自由以下组成的组的存储器组件的选择装置：存储器单元的叠组和后段生产线路由组件。
21.一种形成晶体管的方法，其包括：
形成包含第一导电材料的源极触点；
形成包含第二导电材料的漏极触点；以及
形成包含氧化物半导体材料的沟道区，所述氧化物半导体材料在第一界面处与所述源极触点耦合且在第二界面处与所述漏极触点耦合，其中所述第一界面或所述第二界面中的至少一个是由所述沟道材料和所述源极触点或所述漏极触点的相应导电材料形成的非肖特基界面。
22.根据权利要求21所述的方法，其中所述第一导电材料与所述第二导电材料具有相同材料类型。
23.根据权利要求21所述的方法，其进一步包括形成以可操作方式与所述源极触点耦合的第一导电材料。
24.根据权利要求23所述的方法，其进一步包括形成以可操作方式与所述漏极触点耦合的第二导电材料。
25.根据权利要求21所述的方法，其中所述氧化物半导体材料选自由以下组成的组：ZTO、IZO、ZnOx、IGZO、InOx、In2O3、SnO2、TiOx、ZnxOyNz、MgxZnyOz、InxZnyOz、InxGayZnzOa、ZrxInyZnzOa、HfxInyZnzOa、SnxInyZnzOa、AlxSnyInzZnaOd、SixInyZnzOa、ZnxSnyOz、AlxZnySnzOa、GaxZnySnzOa、ZrxZnySnzOa以及InGaSiO，且其中所述第一导电材料和所述第二导电材料选自由以下组成的组：钌和氧化铟锡。
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